TW202303905A - 半單晶片分層整合架構 - Google Patents

Abstract

本發明提供了一種微電子總成，其包含：在第一層級處的第一積體電路(IC)晶粒，在第二層級處的第二IC晶粒，以及在第三層級處的第三IC晶粒，該第二層級介於該第一層級與該第三層級之間。介於該第一層級與該第二層級之間的第一介面係與具有第一間距的高密度互連電耦接，以及介於該第二層級與該第三層級之間的第二介面係與具有第二間距的互連電耦接。在一些實施例中，該第一IC晶粒、該第二IC晶粒、和該第三IC晶粒中的至少一者包含另一微電子總成。在其它實施例中，該第一IC晶粒、該第二IC晶粒、和該第三IC晶粒中的至少一者包含半導體晶粒。

Description

半單晶片分層整合架構

本揭露係有關於半導體積體電路(IC)封裝中的半單晶片分層整合架構的技術、方法及設備。

通常在半導體材料(諸如，矽)之晶圓上製造的電子電路稱為IC。具有此類IC的晶圓通常被切割成許多單獨的晶粒。可以將晶粒封裝到含有一或多個晶粒以及諸如電阻器、電容器、及電感器的其它電子組件的IC封裝中。IC封裝可以整合到電子系統上，諸如消費型電子系統。

及

概述

為了說明本文敘述的IC封裝的目的，了解在IC之總成和封裝期間可能發揮作用的現象很重要。可以將以下基礎資訊視為可以適當地解釋本揭露的基礎。提供這些資訊僅出於解釋的目的，因此，不應以任何方式解釋為限制本揭露及其潛在應用的廣泛範圍。

半導體處理和邏輯設計的進步已經允許處理器和其它IC裝置中可能包括的邏輯電路數量的增加。因此，許多處理器現在具有多個核心，這些核心單晶片地整合在單個晶粒上。通常，這些類型的單晶片IC亦被敘述為平面的，因為它們採用平坦表面的形式並且通常建立在由單晶矽晶錠製成的單個矽晶圓上。此種單晶片IC的一般製造製程稱為平面製程，允許在晶圓表面進行微影、蝕刻、熱擴散、氧化等製程，從而使主動電路元件(例如，電晶體和二極體)形成在矽晶圓的平面上。

當前技術允許在單一晶粒上形成上百和上千個此種主動電路元件，從而可以在其上啟用許多邏輯電路。在此種單晶片晶粒中，製造製程必須對所有電路相同地最佳化，導致在不同電路之間進行權衡。此外，因為必須將電路放置在平面上的限制，所以一些電路與一些其它電路相距較遠，導致效能下降，諸如較長的延遲。製造良率也可能收到嚴重的影響，因為即使電路出現故障，也可能不得不丟棄整個晶粒。

克服此種單晶片晶粒的負面影響的一種解決方案是將電路分解為藉由互連橋電耦接的較小晶粒(例如，小晶片、磚)。較小的晶粒是互連晶粒之總成的一部分，這些晶粒在應用及/或功能方面共同形成一個完整的IC，諸如記憶體晶片、微處理器、微控制器、商用IC(例如，用於重複處理程序、簡單任務、專用IC等的晶片)、及系統單晶片(SoC)。換句話說，各個晶粒連接在一起以建立單晶片IC的功能。藉由使用單獨晶粒，可以針對特定功能最佳化設計和製造每一單一晶粒。例如，包含邏輯電路的處理器核心可能以效能為目標，因此可能需要非常速度最佳化的佈局。與為滿足某些USB標準而非處理速度而建立的USB控制器相比，這具有不同的製造需求。因此，藉由將整體設計的不同部分分成不同的晶粒，每一晶粒都在設計和製造方面進行了最佳化，可以提高組合晶片解決方案的總產量和成本。

這些晶粒之間的連接可以藉由許多不同的方式實現。例如，在2.5D封裝解決方案中，矽中介層和矽通孔(TSV)以最小的佔用空間以矽互連速度連接晶粒。在另一個稱為嵌入式多晶粒互連橋接器(EMIB)的實例中，嵌入在兩個互連晶粒之邊緣下方的矽橋有助於它們之間的電耦接。在三維(3D)架構中，晶粒一個接一個地堆疊，整體上建立了更小的佔位面積。通常，此類3D架構中的電連接和機械耦接是使用TSV和基於焊料的高間距凸塊(例如，C2互連)實現的。EMIB和3D堆疊的架構亦可使用全向互連(ODI)進行組合，這允許頂部封裝的晶片使用EMIB與其它晶片水平通訊，並使用通常大於TSV之通模通孔(TMV)與其它晶片垂直通訊。然而，這些當前的互連技術使用焊錫或其均等物進行連接，因此垂直和水平互連密度低。

減輕垂直互連密度低的一種方法是使用中介層，它提高了垂直互連密度，但如果中介層的基礎晶圓是被動的，則會受到橫向互連密度低的影響。在一般意義上，「中介層」通常用於指代互連兩個晶粒的矽基片。藉由在中介層中包括主動電路，可以提高橫向速度，但它需要更昂貴的製造製程，特別是當使用大的基礎晶粒來互連較小的晶粒時。此外，並非所有介面都需要細間距連接，這可能會導致額外的製造和處理開銷，而沒有細間距的好處。

在本揭露的一個態樣中，半導體晶粒之半單晶片分級整合的實例包括遞迴地耦接複數個晶粒，以形成處理系統的微電子總成。該複數個晶粒可包含主動式晶粒及/或被動式晶粒，並且該複數個晶粒中的至少一部分係使用高密度互連耦接。如本文所使用，「高密度互連」包含具有低於10微米間距的晶粒至晶粒(DTD)互連。換句話說，介於相鄰高密度互連之間的中心至中心的間距小於或等於10微米。在一個實例實施例中，高密度互連可包含混合直接互連。

本揭露的每一結構、總成、封裝、方法、裝置和系統可具有幾個創新態樣，不能單獨使用其中任何一個單獨負責本文揭露的所有期望屬性。在下文的敘述和附圖中闡述了本說明書中所敘述之發明標的的一或多個實施方式的細節。

在下面的詳細敘述中，說明性實施方式之各種態樣可使用由本領域技術人員在他們的工作實質傳達給本領域技術人員通常使用的術語來描述。例如，用語「連接」是指被連接的物體之間的直接連接(可以是機械、電性、及/或熱連接中的一或多種)，而無需任何中間裝置，而用語「耦接」是指被連接的物體之間的直接連接，或透過一或多個被動式或主動式中間裝置的間接連接。用語「電路」是指一或多個被動式和/或主動式組件，其被配置以與另一個合作來提供所需的功能。用語「互連」可用來敘述由導電材料形成的任何元件，用於向與IC相關聯的一或多個組件或/及各種此種組件之間提供電連接。通常，用語「互連」可以指導線(或簡稱「線」，有時也稱為「跡線」或「溝槽」)和導電通孔(或簡稱「通孔」)。一般而言，在互連的上下文中，用語「導線」可用於敘述由設置在IC晶粒之平面內的絕緣體材料(例如，低k介電質材料)隔離的導電元件。這樣的線通常堆疊成幾層或金屬化堆疊中的幾層。另一方面，用語「通孔」用於敘述互連不同層級之二或更多個線的導電元件。為了達成此目的，可以提供實質上垂直於IC晶粒平面的通孔並且可以互連相鄰層中的兩條線或不相鄰層中的兩條線。術語「金屬化堆疊」可用來指用於提供至IC晶片之不同電路組件之連接性的一或多個互連的堆疊。有時，線和通孔可分別稱為「金屬跡線」和「金屬通孔」，以強調這些元件包括諸如金屬的導電材料這一事實。

如本文所述的互連，特別是如本文所述的IC結構的互連，可用於向與IC相關聯的一或多個組件或/及各種此類組件之間提供電連接，其中，在各種實施例中，與IC相關的組件可包括例如電晶體、二極體、電源、電阻器、電容器、電感器、感測器、收發器、接收器、天線等。與IC相關聯的組件可包括安裝在IC或連接到IC的那些。IC可以為類比的或數位的並且取決於與IC關聯的組件，可用於數個應用中(諸如，微處理器、光電子、邏輯塊、音頻放大器等等)。IC可用作晶片組的一部分，以在電腦中執行一或多個相關功能。在另一實例中，除非另有規定，用語「封裝」及「IC封裝」是同義詞，用語「晶粒」和「IC晶粒」是同義詞，用語「絕緣」是指「電絕緣」，用語「傳導」是指「導電」。

在又一實施例中，如果使用的話，用語「氧化物」、「碳化物」、「氮化物」等是指分別包含氧、碳、氮等的化合物，用語「高k介電質」是指介電常數比氧化矽高的材料，而術語「低k介電質」是指介電常數比氧化矽低的材料。

用語「實質上」、「靠近」、「約」、「接近」和「大約」通常是指在目標值的+/- 20%內(例如，在目標值的+/- 5或10%內)，基於如本文所述或本領域已知的特定值的上下文。類似地，基於本文中所述或本領域已知的特定值的上下文，指示各個元件之取向的用語(例如，「共平面」、「垂直於」、「正交」、「平行」、或元件之間的任何其它角度)通常指在目標值的+/- 5-20%以內。

如本文所使用的用語「上方」、「下方」、「之間」、及「上」是指材料層或組件相對於其它層或組件的相對位置。例如，一層設置在另一層上方或下方可以直接與其它層接觸，或者可以具有一或多個中間層。此外，設置在兩種層之間的一層可以直接與兩層中的一層或兩層接觸，或者可以具有一或多個中間層。相反，敘述為在第二層「上」的第一層是指與第二層直接接觸的層。類似地，除非另有明確說明，否則在兩個特徵之間設置一個特徵可以與相鄰特徵直接接觸或者可以具有一或多個中間層。此外，如本文所用，用語「佈置」是指定位、位於、放置和/或配置，而不是指任何特定的形成方法。

對於本發明之目的，用語「A和/或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。當參考測量範圍使用時，用語「之間」包括測量範圍的兩端。當本文所用時，符號「A/B/C」是指(A)、(B)和/或(C)。

敘述使用用語「在實施例中」或「於實施例中」，其可以各自指代相同或不同實施例中的一或多個。此外，關於本發明的實施例使用的用語「包含」、「包括」、「具有」等等是同義的。本揭露可使用基於透視的敘述，諸如「上方」、「下方」、「頂部」、「底部」及「側面」；這樣的敘述用於促進討論，並且不旨在限制所揭露實施例的應用。附圖未必按比例繪製。除非以其它方式指明，使用用以敘述共同物件之順序形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同實例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其它方式。

在下面的詳細描述中，參考形成其一部分的附圖，並且在附圖中藉由說明的方式繪示了可以實踐的實施例。應當理解到在不脫離本發明的範圍的情況下，其它實施例可被利用並且可以進行結構或邏輯改變。因此，下面的詳細敘述不應在限制的方式解讀。

在附圖中，相同的編號指相同或類似的元件/材料，因此，除非另有說明，在附圖之一的上下文中提供的具有給定元件編號的元件/材料的解釋適用於其它附圖，其中可以說明具有相同元件編號的元件/材料。此外，在附圖中，本文敘述的各種裝置和總成之實例結構的一些概略圖解可以以精確的直角和直線示出，但是應該理解，這樣的概略圖示可能無法反映真實生活中的製程限制，當使用以下方法檢查此處描述的任何結構時，可能會導致特徵看起來不那麼“理想”，例如，合適的特徵化工具的影像，諸如掃描電子顯微鏡(SEM)影像、穿透式電子顯微鏡(TEM)影像或非接觸式輪廓儀。在這樣的真實結構的影像中，可能的處理及/或表面缺陷亦可為可視的，例如表面粗糙度、曲率或輪廓偏差、凹坑或划痕、材料的不完全筆直邊緣、錐形通孔或其它開口、拐角無意的倒圓或不同材料層的厚度變化、晶體區域內偶發的螺旋、邊緣或組合的錯位、及/或單一原子或原子團簇的偶發錯位缺陷。可能存在本文未列出但在裝置製造及/或封裝領域中很常見的其它缺陷。

在附圖中，出於說明性目的而呈現特定數量及配置的結構和組件，並且在各種實施例中可以存在這種結構和組件的任何期望數量或配置。此外，圖中所示的結構可以根據材料特性、製造製程和操作條件採用任何合適的形式或形狀。

各種操作可被以最有助於理解所要求保護的發明標的的方式依次敘述為多個分離動作或操作。然而，敘述的順序不應被解釋為暗示這些操作必須是依照其順序的。特別地，這些操作可以不按照呈現的順序執行。可以以與所敘述的實施例不同的順序來執行所敘述的操作。在額外的實施例中，可以執行各種額外操作及/或可以省略所敘述的操作。 實例實施例

圖1A係根據本揭露的一些實施例之微電子總成100的示意上視及方塊圖。微電子總成100包含複數個電路塊102。如本文所使用，用語「電路塊」是指知識財產權(IP)塊(也稱為IP核心)，包括具有特定功能的可重用單位的邏輯、單元、或IC佈局設計的抽象電路(例如與實體電路相對的虛擬電路)。例如，電路塊102(1)可包含一組記憶體暫存器；電路塊102(2)可包含算術邏輯單元(ALU)；電路塊102(3)可包含電力轉換器；電路塊102(4)可包含本地互連塊；以及電路塊102(5)可包含全域互連塊。在一些實施例，複數個電路塊102的一部分可以一起用做處理元件(PE)104。PE 104可包含(例如)記憶體塊102(1)、ALU 102(2)、及電力轉換器102(3)的組合，以及本地互連塊102(4)及全域互連塊102(5)。與電路塊102一樣，PE 104係與實體電路相反的概念電路(例如，抽象電路)。

本揭露的實施例可促進複合PE 104，其可以組合在一起以形成更大的計算結構，進而可以進一步組合以形成更大數量的核心。本地互連塊102(4)可可以表示同一PE 104中的電路塊之間的電耦接，諸如在記憶體塊102(1)和ALU 102(2)之間，或者在電力轉換器102(2)和ALU 102(2)之間，或在ALU 102(2)的不同部分之間。全域互連塊102(5)可表示不同PE 104中的電路塊102之間的電耦接。

電路塊102和PE 104的實體實施例包含微電子總成100的IC晶粒106、108、及110，其分別位於至少三層級：第一層級112、第二層級114、及第三層級116，其中第二層級114位於第一層級112和第三層級116之間。在一些實施例中，一或多個IC晶粒106、108和110可包含佔地面積小於10 mm ²的超小型半導體晶粒。在一些其它實施例中，一或多個IC晶粒106、108和110可包含任何大小的半導體晶粒。在再一實施例中，一或多個IC晶粒106、108和110可包含其它微電子總成，諸如以遞歸(例如，嵌套、分層)排列的微電子總成100。例如，IC晶粒108可包含實質上相似於微電子總成100的結構和組件。在再一實施例中，一或多個IC晶粒106、108和110可包含一個在另一個頂部堆疊的複數個半導體晶粒，其與高密度互連電耦接。

在一些實施例中(例如，如所示)，PE 104可實施為微電子總成100的一部分。在其它實施例中，每一PE 104可實施在單獨微電子總成100中。在所示的實例實施例中，電路塊102(1)、102(2)及102(3)可實施在包含位於第一層級112之第一層級IC晶粒106的單獨晶粒中；電路塊102(4)可實施在包含位於第二層級114之第二層級IC晶粒108的晶粒中；以及電路塊102(5)可實施在包含位於第三層級116之第三層級IC晶粒110的晶粒中。

各種電路塊102和PE 104以及相應的IC晶粒106、108和110之任何合適的組合、佈局、組態或配置可以在本揭露之實施例的廣泛範圍內使用。例如，多個這樣的微電子總成可以堆疊在單個封裝內。在一些實施例中，微電子總成100可包含IC，諸如微處理器。在其它實施例，微電子總成100可形成較大IC的一部分(例如，系統控制器塊)，諸如，微處理器、中央處理單元(CPU)、記憶體裝置(例如高頻寬記憶體裝置)、邏輯電路、輸入/輸出電路、電力輸送電路的收發器(諸如，場可編程閘陣列收發器)、閘陣列邏輯(諸如，場可編程閘陣列邏輯)、III-V或III-N裝置(諸如，III-N或III-N放大器(例如，GaN放大器))、週邊組件互連快速電路、雙倍資料速率傳輸電路、或本領域已知的其它電子組件。

圖1B係微電子總成100的橫截面BB'的示意橫截面，其更清楚地繪示了三層級和嵌入式組件。IC晶粒106、108和110可設置在絕緣體118中。直通連接120(例如，TMV)可以設置在第二層級114的絕緣體118中。直通連接122(例如，TMV)可以設置在第三層級116的絕緣體118中。直通連接120和122可以促進到第一層級IC晶粒106的電力輸送和高速傳訊。介於第一層級112和第二層級114之間的介面124可與DTD互連(例如，互連126)電耦接。在一些實施例中，互連126可包含混合鍵互連。如本文中所使用，用語「介面」是指不同材料的邊界、接頭或附接表面。介於第二層級114和第三層級116之間的介面128可與DTD互連130電耦接。在一些實施例中，DTD互連130的間距可小於DTD互連126的間距。在各種實施例中，DTD互連130可包含混合鍵互連、微凸塊、銅柱互連或覆晶互連。在一些實施例中，第二層級IC晶粒108可包含TSV 132，以及第三層級IC晶粒110可包含TSV 134。在其它實施例中，TSV可不存在於第二層級IC晶粒108和第三層級IC晶粒110之一或兩者中。在第三層級116之底表面138的接合墊136可促進將微電子總成100電耦接至其它組件，諸如封裝基材，或其它微電子總成。

應注意到圖1A-1B旨在顯示組件在其總成內的相對配置，並且通常，此類總成可包括未示出的其它組件(例如，與光學功能、電連接或熱緩解相關的各種介面層或各種其它組件)。例如，在一些進一步的實施例中，如圖1A-1B所示的組件可以包括多個晶粒及/或XPU以及其它電組件。

額外地，儘管在圖1A-1B中將總成的一些組件繪示為平面矩形或由矩形實心形成，這僅僅是為了易於說明，並且這些總成中的實施例可以是彎曲的、圓形的或其它不規則形狀，如用於製造各種組件的製造製程所決定的，有時是不可避免的。

圖2係根據本揭露的一些實施例之微電子總成200的示意橫截面圖解。微電子總成200包含具有至少三層級的微電子總成100：第一層級112、第二層級114、及第三層級116。第一層級112包含一或多個第一層級IC晶粒106，例如在所示之實例的106(1)和106(2)，以及絕緣體202。第一層級IC晶粒106可包括或可不包括TSV。第二層級114包含被絕緣體204包圍的一或多個第二層級IC晶粒108，一或多個導電直通連接120(例如，TMV)穿過絕緣體設置。在一些實施例中，絕緣體204可包含與絕緣體202相同的材料；在其它實施例中，絕緣體204可包含不同的材料。第二層級IC晶粒108可包括TSV 132。介於第一層級112和第二層級114之間的介面124可與具有最小間距206的高密度互連126電耦接和機械耦接。如本文中所使用，用語「間距」是指相鄰互連之間的中心至中心距離。在一實例實施例中，間距206可以是大約2微米(微米(microns))或更小。在其它實施例中，間距206可以是大約2微米或更大。

第三層級116可包含一或多個第三層級IC晶粒110，其可包含TSV 134。第三層級IC晶粒110可被絕緣體208包圍，其中設置了直通連接122(例如，TMV)。在一些實施例中，絕緣體208可包含與第一層級112之絕緣體204或第二層級114之絕緣體204之相同的材料；在其它實施例中，絕緣體204可包含與任一者不同的材料。介於第二層級114和第三層級116之間的介面128可與具有最小間距210的互連130電耦接和機械耦接。在一實例實施例中，間距210可以是10微米。在一些實施例中，互連130可包含高密度互連(例如，混合鍵互連)；在其它實施例中，互連130可包含其它形式的DTD互連(例如，微凸塊、銅柱互連、或覆晶互連)。在各種實施例中，第三層級116可用互連214電耦接和機械耦接至封裝基材212。

在一些實施例中，封裝基材212可包含印刷電路板(PCB)，其包含嵌入在有機介電質中多層的導電跡線。例如，封裝基材212可包含層壓基材，其具有直通孔電鍍通孔彼此互連的幾層金屬平面或跡線，在頂層和底層上具有輸入/輸出佈線平面，而內層用作接地和電力平面。在其它實施例中，封裝基材212可包含有機中介層；在又一實施例中，封裝基材可包含無機中介層(例如，由玻璃、陶瓷、或半導體材料製成)。在又一實施例中，封裝基材212可包含有機和無機材料的複合物，例如，在有機基材中的嵌入式半導體晶粒。在一些實施例中，互連214可包含晶粒至封裝基材(DTPS)互連；在其它實施例中，例如，其中封裝基材212包含半導體互連橋，互連214可包含DTD互連。

在一些實施例中，絕緣體202、204及208中的任一者可包括介電質材料，諸如二氧化矽、氮化碳矽、氮化矽、碳氧化物、聚醯亞胺材料、玻璃增強環氧樹脂基質材料、諸如二氧化矽填充環氧樹脂的有機材料、或低k或超低k介電質(例如，碳摻雜的介電質、氟摻雜的介電質、多孔介電質、有機聚合介電質、光可成像介面質、及/或基於苯並環丁烯的聚合物)。在一些實施例中，絕緣體202、204和208中的任一者可包括半導體材料，諸如矽、鍺、或III-V材料(例如，氮化鎵)，及一或多個額外材料。

在實例實施例中，IC晶粒106、108和110中的一或多者包含具有金屬化堆疊216的半導體晶粒，該金屬化堆疊具有複數個導電互連，諸如延伸穿過使用已知半導體製造製程製造的絕緣體材料的金屬線和通孔。在一些實施例中，一或多個IC晶粒106、108和110可包含具有基材218的半導體晶粒，該基材包括實質上單晶的半導體，諸如矽或鍺。在一些其它實施例中，基材可以使用或可以不與矽組合的替代材料形成，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或III-V族、II-VI族或IV族材料的其它組合。在又一實施例中，基材可包含化合物半導體，例如具有元素週期表III族的至少一元素(例如，Al、Ga、In)的第一子晶格以及元素週期表V族的至少一元素(例如，P、As、Sb)的第二子晶格。在又一實施例中，基材可包含本質IV或III-V半導體材料或合金，未有意摻雜任何電活性雜質；在替代實施例中，可以存在標稱雜質摻雜劑水平。在其它實施例中，基材可包含高移動率氧化物半導體材料，諸如氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化銦鎵鋅(IGZO)、氧化鎵、氮氧化鈦、氧化釕、或氧化鎢。一般而言，基材可包括氧化錫、氧化鈷、氧化銅、氧化銻、氧化釕、氧化鎢、氧化鋅、氧化鎵、氧化鈦、氧化銦、氮氧化鈦、氧化銦錫、氧化銦鋅、氧化鎳、氧化鈮、過氧化銅、IGZO、碲化銦、輝鉬礦、二硒化鉬、二硒化鎢、二硫化鎢、N型或P型非晶或多晶矽、鍺、砷化銦鎵、矽鍺、氮化鎵、氮化鋁鎵、磷化銦和黑磷中的一或多者，每一種都可能摻雜有鎵、銦、鋁、氟、硼、磷、砷、氮、鉭、鎢、鎂等中的一或多種。

儘管為了不使圖混亂，在所有當前的圖式中沒有具體示出，但是本文敘述的兩個層級(第一層級和第二層級)之間的任何介面(例如，124、128)包括兩個表面：第一層級的第一表面與第二層級的第二表面接觸。當在介面處敘述DTD或DTPS互連時，第一表面可包括第一組導電接觸，並且第二表面可包括第二組導電接觸。第一組的一或多個導電接觸然後可以藉由DTD或DTPS互連電耦接或機械耦接至第二組的一些導電接觸。

本文揭露的DTPS互連可採用任何合適的形式。在各種實施例中，DTPS互連可包含介於第三層級116和封裝基材212之間的互連214。在一些實施例中，一組DTPS互連可以包括焊料(例如，經受熱回流以形成DTPS互連的焊料凸塊或焊球)。包括焊料的DTPS互連可包括任何合適的焊料材料，諸如鉛/錫、錫/鉍、共晶錫/銀、三元錫/銀/銅、共晶錫/銅、錫/鎳/銅、錫/鉍/銅、錫/銦/銅、錫/鋅/銦/鉍、或其它合金。在一些實施例中，一組DTPS互連可包括各向異性導電材料，例如各向異性導電膜或各向異性導電膏。各向異性導電材料可包括分散在非導電材料中的導電材料。在一些實施例中，各向異性導電材料可包括嵌入黏合劑或熱固性黏著膜(例如，熱固性聯苯型環氧樹脂或基於丙烯酸的材料)中的微觀導電顆粒。在一些實施例中，導電顆粒可包括聚合物及/或一或多個金屬(例如，鎳或金)。例如，導電顆粒可包括塗鎳的金或塗銀的銅，它們又塗有聚合物。在另一實例中，導電顆粒可包括鎳。當各向異性導電材料未被壓縮時，其可為沒有從材料一側到另一側的導電通路。然而，當各向異性導電材料被充分壓縮時(例如，藉由各向異性導電材料任一側上的導電接觸)，接近壓縮區域的導電材料可能彼此接觸，從而在壓縮區域中形成從膜的一側到另一側的導電通路。

本文揭露的DTD互連可採用任何合適的形式。在一些實施例中，DTD互連可為包含金屬至金屬互連(例如，銅至銅互連或電鍍互連)的高密度互連126。在此種實施例中，DTD互連任一側上的導電接觸可接合在一起(例如，在升高的壓力及/或溫度下)而不使用中間焊料或各向異性導電材料。在一些實施例中，可以在金屬至金屬互連中使用薄的焊料帽以適應平面性，並且該焊料可以在處理期間變成金屬間化合物。在一些利用混合接合的金屬至金屬互連中，介電質材料(例如，氧化矽、氮化矽、碳化矽、或有機層)可能存在於接合在一起的金屬之間(例如，在提供相關的導電接觸的銅墊或銅柱之間)。在一些實施例中，DTD互連的一側可以包括金屬柱(例如，銅柱)，並且DTD互連的另一側可以包括凹入介電質中的金屬接觸(例如，銅接觸)。在一些實施例中，金屬至金屬互連(例如，銅至銅互連)可包括貴金屬(例如，金)或其氧化物導電的金屬(例如，銀)。在一些實施例中，金屬至金屬互連可包括金屬奈米結構(例如，奈米棒)，其可具有降低的熔點。與其它類型的互連相比，金屬至金屬互連可能能夠可靠地傳導更高的電流；例如，當電流流動時，一些焊料互連可能會形成易碎的金屬間化合物，並且提供通過這些互連提供的最大電流可能會受到限制以減輕機械故障。

在一些實施例中，一組DTD互連的任一側上的IC可以是未封裝的晶粒，及/或DTD互連可以包括藉由焊料附接到相應導電接觸的小的導電凸塊或柱(例如，銅凸塊或柱)。在一些實施例中，一些或全部的DTD互連(例如，130)可以是焊料互連，其包括具有比包括在一些或所有DTPS互連中的焊料更高的熔點的焊料。例如，當形成DTPS互連之前形成DTD互連時，基於焊料的DTD互連可以使用更高溫度的焊料(例如，具有高於攝氏200度的熔點)，而DTPS互連可以使用較低溫度的焊料(例如，具有低於攝氏200度的熔點)。在一些實施例中，高溫焊料可以包括錫；錫和金；或錫、銀和銅(例如，96.5%的錫、3%的銀和0.5%的銅)。在一些實施例中，低溫焊料可以包括錫和鉍(例如，共晶錫鉍)或錫、銀和鉍。在一些實施例中，低溫焊料可以包括銦、銦和錫或鎵。

在一些實施例中，一組DTD互連(例如，130)可包括任何適當的焊料材料，諸如上面討論之用於DTPS互連的任何材料。在一些實施例中，一組DTD互連可包括各向異性導電材料，諸如上面討論的用於DTPS互連的任何材料。在一些實施例中，DTD互連可用作資料傳輸通道，而DTPS互連可用於電力線和接地線等。

在一些實施例中，DTD互連的間距可以不同於DTPS互連的間距，儘管在其它實施例中，這些間距可以實質上相同。在如本文所述的封裝中，一些或所有DTD互連可以具有比DTPS互連更細的間距。在一些實施例中，DTD互連可能具有太細的間距而不能直接耦接到封裝基材(例如，太細而不能用作DTPS互連)。由於一組DTD互連的任一側的不同晶粒中的材料比一組DTPS互連的任一側的晶粒和封裝基材之間的材料相似性更大，因此DTD互連可以具有比DTPS互連更小的間距。尤其是IC和封裝基材的材料組成的差異，可能會由於操作期間產生的熱量(以及各種製造操作期間施加的熱量)而導致IC和封裝基材不同的膨脹和收縮。為了減輕由這種不同的膨脹和收縮所造成的損壞(例如，裂開、焊料橋接等)，本文所述的任何封裝中的DTPS互連可以形成為比DTD互連更大和離更遠，由於DTD互連任一側的一對晶粒的材料相似性較大，因此可能會受到較小的熱應力。

在一些實施例中，本文揭露的DTPS互連可以具有約80微米和300微米之間的間距，而本文揭露的DTD互連可以具有約0.7微米和100微米之間的間距。在各種實施例中，DTD互連可以包括介於第一層級112和第二層級114之間的高密度互連126；DTD互連還可以包括介於第二層級114和第三層級116之間的互連130。在各種實施例中，高密度互連126或混合鍵互連的最小間距206可以小於10微米。在一些實施例中，包括微凸塊(例如，C2凸塊)之互連130的最小間距210可以在10微米和50微米之間；在其它實施例中，包含細間距的覆晶(例如，C4凸塊)之互連130的最小間距210可以在20微米和100微米之間。

在各種實施例中，在第一層級112與第二層級114之間的介面124處的最小間距206可小於或等於10微米；在第二層級114與第三層級116之間的介面128處的最小間距210可大於10微米並小於100微米；在第三層級116與封裝基材212之間的介面處的最小間距可大於80微米，導致從第一層級112的更細間距到第三層級116之越來越粗的間距的分層間距。因此，第二層級114中的直通連接120的間距可能小於第三層級116中的直通連接122的間距。同樣，在一些實施例中，第二層級IC晶粒108中TSV 132的最小間距可以小於第三層級IC晶粒110中的TSV 134的最小間距。

這種包含分級間距的架構允許不同製造技術(例如，技術節點、或製程節點、或單純節點)的晶粒在微電子總成100內無縫耦接在一起。一般來說，不同的節點往往意味著不同的電路世代和架構。技術節點越小(或更近期)，特徵大小就越小，因此，由此產生的電晶體速度更快，且效率更高。例如，微電子總成100可包括使用10 nm製程製造的第一層級IC晶粒106、使用22 nm製程製造的第二層級IC晶粒108及使用45 nm製程製造的第三層級IC晶粒110。

在各種實施例中，IC晶粒106、108和110可以包括超小型晶粒。在一些實施例中，僅第一層級IC晶粒106可包含此超小晶粒，而第二層級IC晶粒106和第三層級IC晶粒110可為更大的尺寸。在一些實施例中，第一層級IC晶粒106可包含如圖中所描繪之單側連接。在一些實施例中，第二層級IC晶粒108可為被動的並且可促進第一層級IC晶粒106之間的電耦接，例如，第一層級IC晶粒106(1)和106(2)之間的電耦接。在一些實施例中，第二層級IC晶粒108可進一步包含主動電路元件，例如，用以提供額外的網路功能。同樣地，第三層級IC晶粒110可以是被動的並且可以僅促進與第二層級IC晶粒108或在一些實施例中與第一層級IC晶粒106的電耦接。在其它實施例中，第三層級IC晶粒110也可包含主動電路元件。第二層級IC晶粒108及第三層級IC晶粒110可包含雙側連接，例如，在層級之間的兩個相對介面處。在各種實施例中，在第二層級114中的直通連接120及在第三層級116中的直通連接122可以促進電力輸送、高速傳訊或跨層連接。

在各種實施例中，對於絕緣體202、204、和208的材料選擇可以適當地基於微電子總成100的遞歸重新實施方式和分級耦接。互連也可以分層敘述：單一晶粒內的局部，微電子總成中晶粒之間的中間，以及分層微電子總成之間的全域。此種半單晶分層整合架構允許每一個別的電路塊102的製程最佳化。在先前此種的電路塊102被結合到一個較大的單晶半導體晶粒中的情況下，本揭露的實施例允許使用合適於電路塊102的功能及/或設計的處理技術在個別晶粒中實現個別電路塊102，與全球製程節點改善相比，可實現更好的產量和製造改善。本揭露的實施例促進CPU和其它處理器的更好的重用及可組態性並且在製程選擇和互連路由中提供更高的粒度/可定制性。

此架構對於多核心架構特別有用，其中複合PE 104可以使用兩層級的晶粒形成，然後可以將它們組合在一起以形成更大的計算結構。更大的計算結構可以進一步組合以形成更大量的核心。PE 104中的一些可以包括非布林邏輯晶粒，其中一或多個相鄰晶粒用作為至記憶體/外部系統的電/邏輯互連。該結構中的一種特殊靈活性可能是垂直堆疊不同晶粒以改善功能的能力。例如，記憶體晶粒可以一個在另一個頂部堆疊以增加容量。在另一實例中，如果熱解決方案可以處置堆疊的ALU之增加的電力密度，則在個別晶粒中實施的ALU可以一個在另一個頂部堆疊以提高吞吐量。如果微電子總成之間的互連密度可以用較低密度的互連來滿足，那麼本文所述的微電子總成可以幫助降低成本並提高線路利用率。如本文所述的各種實施例中所揭露的配置還可以允許與來自其它製造商或其它加速器的裝置的互操作性。

圖3係包含具有三層級：第一層級112、第二層級114及第三層級116之微電子總成100之微電子總成300的簡化橫截面視圖。微電子總成100可以用表面302上的DTPS互連214耦接至封裝基材212。在一些實施例中，微電子總成100可耦接到與表面302相對的表面306上的加強件304。在一些實施例中，加強件304可包含矽；在其它實施例中，加強件304可包含陶瓷材料；在又一實施例中，加強件304可包含金屬；在又一實施例中，加強件304可包含硬塑料。可以使用可以提供機械強度的任何合適的材料。在一些實施例中，加強件304也可用作散熱器。

圖4A-4C係不同形式的IC 400的簡化頂視圖。圖4A表示以單晶形式402實施的IC 400。在單晶形式402中，對IC 400的功能有貢獻的所有電路塊102都包含在單一晶圓中。圖4B表示以多晶片模組404實施的相同IC 400，其中一些電路塊102係以單獨晶粒406及使用晶粒橋408互連實施。圖4C表示根據本揭露之實施例的多晶片模組404的一部分410，其以在三層級處具有IC晶粒106、108、及110的微電子總成100實施，每一IC晶粒包含單獨的電路塊102。在各種實施例中，可使用一個製程節點製造一或多個IC晶粒106、108、及110，並且可使用另一製程節點製造其它IC晶粒106、108、及110。

圖5係包含耦接至包含其中嵌入橋晶粒506的有機基材504之中介層502的複數個微電子總成100(例如，100(1)和100(2))之微電子總成500的簡化橫截面視圖。在針對微電子總成100(1)示出的實施例中，絕緣體202、204、及206可以包括處於兩或多個不同層級的不同材料。在其它實施例中，微電子總成100(2)可包含在所有三層級中是相同材料的絕緣體118。將微電子總成100耦接至中介層506之互連214可包含DTD互連508和510。一些用中介層502耦接第三層級116之DTD互連508可具有第一間距，而位於第三層級IC晶粒110附近的其它DTD互連510可具有第二間距。例如，DTD互連508可包括具有大約80微米間距的覆晶互連，並且DTD互連510可包括具有大約30微米間距的微凸塊。

圖6係包含耦接至矽中介層602的複數個微電子總成100(例如，100(1)和100(2))之微電子總成500的簡化橫截面視圖。在針對微電子總成100(1)示出的實施例中，絕緣體202、204、及206可以包括處於兩或多個不同層級的不同材料。在其它實施例中，微電子總成100(2)可包含在所有三層級中是相同材料的絕緣體118。將微電子總成100耦接至矽中介層602之互連214可包含所示實例中均一間距的DTD互連。例如，互連214可包含具有大約80微米之間距的覆晶互連。在一些實施例中可包含主動電路的矽中介層602可用DTPS互連604耦接至封裝基材212。

在各種實施例中，在參考本文圖1-6中的任何一討論之任何特徵可以與任何其它特徵組合以形成具有一或多個如本文所述的IC的封裝，例如以形成修飾的IC封裝100。上文敘述了一些這樣的組合，但是在各種實施例中，進一步的組合和修飾是可能的。 實例方法

圖7A-7H顯示製造包含微電子總成100之微電子總成200的各種階段。總成700包含載體晶圓702，第二層級IC晶粒108可適當地附接在載體晶圓上。儘管僅示出一個第二層級IC晶粒108，但是應當理解到，複數個此種IC晶粒可經附接至用於晶圓層級處理的晶圓702。

圖7B顯示在形成重組晶圓之後的總成710。絕緣體204係設置在第二層級IC晶粒108周圍。在一些實施例中，絕緣體204可包含有機材料，諸如模具化合物。TMV 120可形成在絕緣體204中以完成第二層級114。

圖7C示出了在形成接合層722之後的總成720，接合層包含絕緣體726中的接合墊724。在一些實施例中(例如，如圖所示)，接合墊724可對應於高密度互連(例如，126)。在其它實施例中，接合墊724可對應於基於焊料的墊，例如，覆晶或微凸塊。在又一實施例中，接合墊724可對應於用於DTPS互連的墊(例如，136)。在一些實施例中，絕緣體726之材料可以與絕緣體204的材料相同。例如，絕緣體726可包含聚醯亞胺，並且絕緣體204亦可包含聚醯亞胺。在其它實施例中，絕緣體726之材料可以不同於絕緣體204的材料。例如，絕緣體726可包含氧化矽，並且絕緣體204可包含模具化合物。

圖7D顯示在將第一層級IC晶粒106附接至接合層722之後的總成730。在實施例的廣泛範圍內，任何適當數量的第一層級IC晶粒106可附接至接合層722。

在所示之實施例中，第一層級IC晶粒106係以高密度互連126附接。總成730可經受適當處理以形成高密度互連126。例如，接合製程可包括施加合適的壓力至及加熱總成730到合適的溫度(例如，至中等高溫，例如，約攝氏50和200度之間)持續一段時間。在一些實施例中，接合材料可施加在介於第一層級IC晶粒106和接合層722之間的介面124處。在一些實施例中，接合材料可以是確保第一層級IC晶粒106附接到接合層722的黏著劑。在其它實施例中，接合材料可以是蝕刻停止材料。在又一實施例中，接合材料可以是蝕刻停止材料並且具有合適的黏著特性以確保第一層級IC晶粒106附接到接合層722。在又一實施例中，可以不使用接合材料，在這種情況下，接合介面可以被識別為複合晶片組100中的接縫或薄層，使用例如選擇性區域繞射(SED)，即使當第一層級IC晶粒106和接合層722接合在一起的絕緣體的具體材料可能相同時。在後一種情況下，接合介面可能會以接縫或薄層的形式出現，否則會顯示為整塊絕緣體(例如，整塊氧化物)層。

在其它實施例中，第一層級IC晶粒106可用其它DTD互連附接，在這種情況下，處理步驟可相應地改變。例如，可採用焊料回流製程來形成基於焊料的接合。

圖7E顯示在接合層722之上方及第一層級IC晶粒106周圍設置絕緣體202以形成第一層級112之後的總成740。在一些實施例中，絕緣體202之材料可以與絕緣體204的材料相同。在其它實施例中，絕緣體202之材料可以不同於絕緣體204的材料。第一層級112之表面742可例如使用研磨或化學機械拋光(CMP)平坦化。

圖7F顯示進一步處理之後的總成750。可以使用本領域中已知的製程去除在與第一層級112相對的第二層級114附近設置的載體晶圓702。另一載體晶圓752可經附接至第一層級112之表面742並且該總成倒置，使得載體晶圓752在其中第二層級114係在第一層級112之上方露出第二層級114之表面754的組態中的底部上。接合層756可經形成在表面754上。接合層756可包含在絕緣體760中的接合墊758。在一些實施例中(例如，如圖所示)，接合墊758可對應於基於焊料的微凸塊或覆晶(例如，130)。在其它實施例中，接合墊758可對應於混合鍵互連(例如，高密度互連126)。在又一實施例中，接合墊758可對應於用於DTPS互連的墊(例如，136)。在一些實施例中，絕緣體760之材料可以與絕緣體204的材料相同。例如，絕緣體760可包含聚醯亞胺，並且絕緣體204亦可包含聚醯亞胺。在其它實施例中，絕緣體760之材料可以不同於絕緣體204的材料。例如，絕緣體760可包含氧化矽，並且絕緣體204可包含模具化合物。

圖7G顯示在將第三層級IC晶粒110附接在接合層756之上方之後的微電子總成770。在各種實施例中，第三層級IC晶粒110可以用DTD互連130，例如混合鍵互連、微凸塊或細間距覆晶來附接。在其它實施例中，取決於接合墊758的大小和間距，可以使用高密度互連126來附接第三層級IC晶粒110。在又一實施例中，取決於接合墊758的大小和間距，可以使用DTPS互連來附接第三層級IC晶粒110。在一些實施例中，接合墊758可以由焊料形成；在其它實施例中，接合墊758可以由一些其它導電金屬形成，諸如銅。

圖7H顯示在接合層756之上方及第三層級IC晶粒110周圍沉積絕緣體208及形成直通連接122(例如，TMV)之後的微電子總成780。在一些實施例中，第三層級116之表面782可(例如)藉由CMP拋光。

圖7I顯示在從晶圓形式分割並從載體晶圓752分離之後的微電子總成100。在各種實施例中，微電子總成100可以向任何其它單一/單片半導體晶粒一樣被處置以用於進一步處理。例如，微電子總成100可與其它微電子總成及/或晶粒組裝在封裝中，以形成完整的IC，諸如微處理器。

圖7J顯示了附接至載體晶圓702並且以類似於圖7A-7C中的第二層級IC晶粒108處置之微電子總成100。例如，絕緣材料可以沉積在微電子總成100周圍，額外的微電子總成附接在如此形成的層上方，等等。圖7A-7I中所述的製程可以根據需要重複任何次數來製造包含任何層級數之晶粒及/或微電子總成之堆疊的微電子總成。

圖8係根據本揭露之各種實施例之製造微電子總成100之實例方法800的流程圖。儘管圖8繪示了以特定順序執行的各種操作，但這只是說明性的，並且本文討論的操作可以適當地重新排序及/或重複。此外，在不脫離本揭露的範圍的情況下，還可以執行未繪示出的額外製程。此外，可以根據本揭露修改本文關於圖8討論的各種操作以製造本文揭露的其它微電子總成100。

在802，第二層級IC晶粒108可經附接至載體晶圓(例如，圖7A中所示之702)。在804，絕緣體(例如，204)可經沉積在第二層級IC晶粒108周圍，並且可在其中形成直通連接(例如，120)。在806，可形成頂側接合層(例如，722)。在808，可將第一層級IC晶粒106附接至總成的頂表面(例如，124)。在810，可在第二層級114上及第一層級IC晶粒106周圍沉積另一絕緣體(例如，202)，並使用合適的製程將其自由表面平坦化。在812，總成可從載體晶圓(例如，702)移除並翻轉，使得頂部可經附接至另一載體晶圓(例如，752)。在814，可形成底側接合層(例如，756)。在816，第三層級IC晶粒110可(例如)藉由焊料回流附接。在818，又一絕緣體(例如，208)可以沉積在總成的表面上，形成TMV 122，並使表面平坦化。在820，總成可從載體晶圓上剝離並且被分割成單獨的微電子總成100。在822，微電子總成100可以作為第二層級IC晶粒108處理，並且操作可以回到802並且繼續後續步驟，直到獲得期望的微電子總成。

儘管圖8中方法800的操作分別以特定順序繪示一次，但是操作可以以任何合適的順序被執行並且根據需要被重複。例如，可以並行執行一或多個操作以實質上同時製造多個IC封裝。在另一實例中，可以以不同的順序執行操作以反映特定IC封裝的結構，其中可以包括一或多個如本文所述的微電子總成100。也有許多變化以實現微電子總成100的期望結構。

此外，圖8中所示的操作可以被組合或者可以包括比所敘述的更多的細節。更進一步地，圖8中所示的方法800還可以包括與製造本文所述的半導體總成之其它組件或可包括本文所述的半導體總成的任何裝置相關的其它製造操作。例如，方法800可以包括各種清潔操作、表面平坦化操作(例如，使用CMP)、表面粗糙化操作、根據需要包括阻擋層和/或黏著層的操作、及/或用於結合本文所述的封裝的操作，或與IC晶粒、計算裝置或任何所需的結構或裝置一起使用。 實例裝置及組件

本文揭露的封裝，例如圖1-7中所示之任何實施例或本文敘述的任何進一步實施例，可以包括在任何合適的電子組件中。圖9-11繪示可以與本文揭示之任何IC封裝一起使用或包括任何IC封裝的封裝、總成及裝置的各種實例。

圖9係可包括根據本文揭示之任何實施例的IC封裝的實例IC封裝2200的橫截面側視圖。在一些實施例中，IC封裝2200可為系統級封裝(SiP)。

如圖所示，封裝基材2252可由絕緣體(例如，陶瓷、建立膜、其中具有填料顆粒環氧樹脂膜)形成，並且可以具有在第一面2272和第二面2274之間，或在第一面2272上的不同位置之間，及/或在第二面2274上的不同位置之間延伸穿過絕緣體的導電路徑。這些導電路徑可以採取包含線及/或通孔的任何互連結構的形式。

封裝基材2252可包括耦接至穿過封裝基材2252的導電路徑2262的導電接觸2263，從而允許晶粒2256及/或中介層2257內的電路電耦接至導電接觸2264中的各種導電接觸(或包括在封裝基材2252中的其它裝置，未圖示)。

IC封裝2200可包括經由中介層2257之導電接觸2261、第一層級互連2265、及封裝基材2252之導電接觸2263耦接至封裝基材2252的中介層2257。在圖式中所示之第一層級互連2265係焊料凸塊，但可使用任何合適的第一層級互連2265，諸如焊料凸塊、焊柱或接合線。

IC封裝2200可包括經由晶粒2256之導電接觸2254、第一層級互連2258、及中介層2257之導電接觸2260耦接至中介層2257的一或多個晶粒2256。導電接觸2260可耦接至穿過中介層2257之導電路徑(未圖示)，從而允許晶粒2256內的電路電耦接至導電接觸2261中的各個導電接觸(或包括在中介層2257中的其它裝置，未圖示)。在圖中所示之第一層級互連2258係焊料凸塊，但可使用任何合適的第一層級互連2258，諸如焊料凸塊、焊柱或接合線。如本文所使用，「導電接觸」可指用作介於不同組件之間的介面之一部分的導電材料(例如，金屬)；導電接觸可凹陷於組件之表面中、與組件的表面齊平或延伸遠離組件之表面，並且可以採用任何合適的形式(例如，導電墊或插座)。

在一些實施例中，底填充材料2266可以圍繞第一層級互連2265設置在封裝基材2252與中介層2257之間，並且模具2268可以圍繞晶粒2256及中介層2257設置且接觸封裝基材2252。在一些實施例中，底填充材料2266可相同於模具2268。可用於底填充材料2266和模具2268的實例材料係環氧樹脂，如適用的話。第二層級互連2270可經耦接至導電接點2264。圖中所繪示之第二層級互連2270係焊球(例如，用於球柵陣列(BGA)配置)，但可使用任何合適的第二層級互連2270(例如，針柵格陣列配置中的接腳或平面柵格陣列配置中的銲墊)。第二層級互連2270可以用於將IC封裝2200耦接到另一組件，例如本領域中已知的且如以下參考圖10所討論的，諸如電路板(例如，主機板)、中介層或另一IC封裝。

在各種實施例中，任何晶粒2256可以是如本文所述的微電子總成100。在IC封裝2200包括多個晶粒2256的實施例中，IC封裝2200可以被稱為多晶片封裝(MCP)。晶粒2256可以包括執行任何期望功能的電路。例如，除了一或多個晶粒2256是如本文所述的微電子總成100之外，一或多個晶粒2256可為邏輯晶粒(例如，基於矽的晶粒)，一或多個晶粒2256可為記憶體晶粒(例如，高帶寬記憶體)等。在一些實施例，任何晶粒2256可以是如參考任何前述圖所討論的那樣實施。在一些實施例中，至少一些晶粒2256可以不包括如本文所述的實施方式。

儘管圖中所示的IC封裝2200是覆晶封裝，但也可以使用其它封裝架構。例如，IC封裝2200可為BGA封裝，諸如嵌入式晶圓層級球柵陣列(eWLB)封裝。在另一實例中，IC封裝2200可為晶圓層級晶片封裝(WLCSP, wafer-level chip scale package)或面板扇出(FO, fan-out)封裝。儘管在IC封裝2200中示出了兩個晶粒2256，但是IC封裝2200可以包括任何期望數量的晶粒2256。IC封裝2200可以包括附加的被動組件，諸如在封裝基材2252的第一面2272或第二面2274上方、或中介層2257的任一面之上的表面設置電阻器、電容器和電感器。更一般地，IC封裝2200可包括本領域已知的任何其它主動或被動組件。

在一些實施例中，在IC封裝2200中可不包括中介層2257；相反，晶粒2256可藉由第一層級互連2265在第一面2272處直接耦接至導電接點2263。

圖10係根據本文揭露之任何實施例之IC裝置總成2300的橫截面側視圖，IC裝置總成2300可包括具有一或多個微電子總成200的組件。IC裝置總成2300包括多個設置在電路板2302(其可為例如主機板)上方的組件。IC裝置總成2300包括設置在電路板2302之第一面2340和電路板2302之相對第二面2342之上方的組件；一般而言，組件可設置在面2340和2342中的一者或兩者之上方。特別地，IC裝置總成2300的任何合適的組件可包括根據本文揭露的任何實施例的一或多個微電子總成200中的任一者；例如，下面參考IC裝置總成2300討論的任何IC封裝可以採用上面參考圖9討論的IC封裝2200的任何實施例的形式。

在一些實施例中，電路板2302可為PCB，該PCB包括藉由絕緣體層彼此分離且藉由導電通孔互連的多個金屬層。可以以期望的電路圖案形成任何一或多個金屬層，以在耦接到電路板2302的組件之間路由電訊號(可選地與其它金屬層結合)。在其它實施例中，電路板2302可以是非PCB封裝基材。

如圖所示，在一些實施例中，IC裝置總成2300可包括藉由耦接組件2316耦接至電路板2302之第一面2340的封裝上中介層結構2336。耦接組件2316可將封裝上中介層結構2336電耦接和機械耦接至電路板2302，並且可包括焊球(如圖所示)、插座的公和母部分、黏著劑、底填充材料和/或任何其它合適的電耦接及/或機械耦接結構。

封裝上中介層結構2336可包括藉由耦接組件2318耦接至中介層2304的IC封裝2320。耦接組件2318可根據期望的功能採取任何合適的形式，諸如上面參考耦接組件2316所討論的形式。在一些實施例中，IC封裝2320可以是或包括IC封裝2200，例如，如上文參考圖9所述。在一些實施例中，IC封裝2320可以包括至少一個如本文所述的微電子總成100。微電子總成100未在圖中具體示出，以免使圖式混亂。

雖然在圖中顯示為單個IC封裝2320，但是多個IC封裝可被耦接至中介層2304；實際上，額外的中介層可以被耦接至中介層2304。中介層2304可提供用於橋接電路板2302和IC封裝2320的中間封裝基材。通常，中介層2304可將連接重新分配至更寬間距，或將連接重新路由到不同的連接。例如，中介層2304可將IC封裝2320耦接至用於耦接至電路板2302的耦接組件2316之BGA。

在圖中所示的實施例中，IC封裝2320和電路板2302係附接至中介層2304的相對側。在其它實施例中，IC封裝2320和電路板2302可附接至中介層2304的相同側。在一些實施例中，三或更多個組件可藉由中介層2304互連。

中介層2304可以環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在一些實施方式中，中介層2304可以由替代的剛性或可撓材料形成，其可包括上述之用於半導體基材的相同材料，諸如矽、鍺及其它III-V族及IV族材料。中介層2304可包括金屬互連2308及通孔2310，其包括但不限於TSV 2306。中介層2304可進一步包括嵌入式裝置2314，包括被動及主動裝置。此種裝置可包括但不限制於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及微電子系統(MEMS)裝置之更複雜的裝置亦可形成於中介層2304上。封裝上中介層結構2336可以採用本領域已知的任何封裝上中介層結構的形式。

在一些實施例中，IC裝置總成2300可包括藉由耦接組件2322耦接至電路板2302之第一面2340的IC封裝2324。耦接組件2322可以採用上面參考耦接組件2316所討論的任何實施例的形式，並且IC封裝2324可以採用上面參照IC封裝2320討論的任何實施例的形式。

在一些實施例中，IC裝置總成2300可包括藉由耦接組件2328耦接至電路板2302之第二面2342的封裝上封裝結構2334。封裝上封裝結構2334可包括藉由耦接組件2330耦接在一起的IC封裝2326和IC封裝2332，使得IC封裝2326設置在電路板2302與IC封裝2332之間。耦接組件2328和2330可以採用上面討論的耦接組件2316之任何實施例的形式，並且IC封裝2326及/或2332可以採用上面討論的IC封裝2320的任何實施例的形式。封裝上封裝結構2334可根據本領域已知的任何封裝上封裝結構組態。

圖11係根據任何本文揭露的實施例之可包括具有一或多個IC封裝之一或多個組件的實例計算裝置2400的方塊圖。例如，根據本文揭露的任何實施例，計算裝置2400的任何合適的組件可以包括具有微電子總成(例如，100)的微電子總成。在另一實例中，計算裝置2400之任何一或多個組件可以包括IC封裝2200的任何實施例(例如，如圖9所示)。在又一示例中，計算裝置2400之任何一或多個組件可以包括IC裝置總成2300(例如，如圖10所示)。

圖中示出了包括在計算裝置2400中的多個組件，但是這些組件中的任何一或多個可以被省略或複制，如適用於該應用中。在一些實施例中，包括在計算裝置2400中的一些或全部組件可以被附接到一或多個主機板。在一些實施例中，這些組件中的一些或全部係製造於單一SoC晶粒上。

另外，在各種實施例中，計算裝置2400可以不包括圖中示出的一個或多個組件，但是計算裝置2400可以包括用於耦接到一或多個組件的介面電路。例如，計算裝置2400可不包括顯示裝置2406，但可包括顯示裝置介面電路(例如，連接器和驅動電路)，顯示裝置2406可耦接至顯示裝置介面電路。在另一組範例中，計算裝置2400可不包括音頻輸入裝置2418或音頻輸出裝置2408，但可包括音頻輸入裝置2418或音頻輸出裝置2408可耦接到的音頻輸入或輸出裝置介面電路(例如，連接器和支持電路)。

計算裝置2400可包括處理裝置2402(例如，一或多個處理裝置)。如本文中所使用，術語「處理裝置」或「處理器」可指處理來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或部分裝置。處理裝置2402可包括一或多個數位訊號處理器(DSP)、ASIC、CPU、GPU、密碼處理器(在硬體內執行密碼演算法之專用的處理器)、伺服器處理器、或任何其它合適的處理裝置。計算裝置2400可包括本身包括一或多個諸如揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體和/或硬驅動機之記憶體裝置的記憶體2404。在一些實施例中，記憶體2404可包括與處理裝置2402共享晶粒的記憶體。這個記憶體可以用作快取記憶體並且可包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。

在一些實施例中，計算裝置2400可包括通訊晶片2412(例如，一或多個通訊晶片)。例如，通訊晶片2412可組態以管理無線通訊，用於將資料轉移至計算裝置2400及從計算裝置2400轉移資料。術語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。

通訊晶片2412可實施任何數目之無線標準或協定，包括但不限定於Wi-Fi(IEEE 802.11族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)，長期演進(LTE)項目以及任何修改、更新和/或修訂(例如，LTE高級項目、超移動寬帶(UMB)項目(也稱為「3GPP2」)等之電機電子工程師學會(IEEE)標準。IEEE 802.16相容寬帶無線存取(BWA)網路大致上被稱為WiMAX網路，首字母縮略字代表全球互通微波存取，其係對於通過該IEEE 802.16標準的符合度及互通測試之產品的證明標記。通訊晶片2412可按照全球移動通訊系統(GSM)、通用分組無線業務通訊技術(GPRS)、通用行動通訊系統(UMTS)、高速封包存取(HSPA)、演進式HSPA(E-HSPA)、或LTE網路操作。通訊晶片2412可按照全球行動通訊系統(GSM)增強數據率演進(EDGE)、GSM/EDGE無線通訊網路(GERAN)、通用陸地無線接入網(UTRAN)、或演進式UTRAN(E-UTRAN)操作。該通訊晶片2412可按照分碼多工存取(CDMA)、分時多工存取(TDMA)、數位增強無線通訊(DECT)、演進數據優化(EV-DO)及其衍生者、以及任何其它無線協定操作，該等無線協定被指定為3G、4G、5G、及超出者。於其它實施例中，該通訊晶片2412可按照其它無線協定操作。計算裝置2400可包括天線2422以促進無線通訊和/或接收其它無線通訊(諸如AM或FM無線電傳輸)。

在一些實施例中，通訊晶片2412可管理有線通訊，諸如電性、光學或任何其它合適的通訊協定(例如，乙太網路)。如上所述，通訊晶片2412可包括多通訊晶片。例如，第一通訊晶片2412可專用於短距離無線通訊諸如Wi-Fi或藍牙，及第二通訊晶片2412可專用於長距離無線通訊諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、或其它。在一些實施例中，第一通訊晶片2412可為專用於無線通訊，以及第二通訊晶片2412可專用於有線通訊。

計算裝置2400可包括電池/電力電路2414。電池/電力電路2414可包括一或多個儲能裝置(例如，電池或電容器)和/或用於將計算裝置2400之組件耦接至與計算裝置2400分離之能源(例如，AC線電力)的電路。

計算裝置2400可包括顯示裝置2406(或相應的介面電路，如上所討論)。例如，顯示裝置2406可包括任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。

計算裝置2400可包括音頻輸出裝置2408(或相應的介面電路，如上所討論)。例如，音頻輸出裝置2408可包括任何產生可聽指示器的裝置，例如揚聲器、頭戴式耳機或入耳式耳機。

計算裝置2400可包括音頻輸入裝置2418(或相應的介面電路，如上所討論)。音頻輸入裝置2418可包括任何產生表示聲音之訊號的裝置，諸如麥克風、麥克風陣列或數位樂器(例如，具有樂器數位介面(MIDI)輸出的樂器)。

計算裝置2400可包括GPS裝置2416(或相應的介面電路，如上所討論)。GPS裝置2416可以與基於衛星的系統通訊並且可以接收計算裝置2400的位置，如本領域中已知的。

計算裝置2400可包括其它輸出裝置2410(或相應的介面電路，如上所討論)。其它輸出裝置2410之實例可包括音頻編碼解碼器、視頻編碼解碼器、印表機、用於提供資訊至其它裝置的有線或無線傳輸器或額外的儲存裝置。

計算裝置2400可包括其它輸入裝置2420(或相應的介面電路，如上所討論)。其它輸入裝置2420之範例可包括加速計、迴轉儀、羅盤、影像擷取裝置、鍵盤、諸如滑鼠的游標控制裝置、手寫筆、觸控板、條碼讀取器、快速回應(QR)碼讀取器、任何感測器或射頻識別(RFID)讀取器。

計算裝置2400可具有任何所需的形態因子，諸如手持或行動計算裝置(例如，行動電話、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、小筆電、輕薄型電腦、個人數位助理(PDA)、超級行動個人電腦等)、桌上型電腦裝置、伺服器或其它網路的計算組件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位錄影機或穿戴式計算裝置。在一些實施例中，計算裝置2400可為處理資料之任何其它電子裝置。 選擇實例

下面段落提供本文揭露的實施例的各種實例。

實例1提供一種微電子總成(例如，100)，其包含：在第一層級(例如，112)的第一IC晶粒(例如，106)；在第二層級(例如，114)的第二IC晶粒(例如，108)；以及在第三層級(例如，116)的第三IC晶粒(例如，110)。該第二層級係在該第一層級與該第三層級之間。介於該第一層級與該第二層級之間的第一介面(例如，124)係與具有第一間距(例如，206)的第一互連(例如，126)電耦接，以及介於該第二層級與該第三層級之間的第二介面(例如，128)係與具有第二間距(例如，210)的第二互連(例如，130)電耦接。

實例2提供實例1之微電子總成，其中該第一IC晶粒和該第三IC晶粒中的至少一者包含具有非主動電路的半導體互連橋晶粒。

實例3提供任何實例1-2之微電子總成，其中該第一IC晶粒和該第三IC晶粒中的至少一者包含具有主動電路的半導體晶粒。

實例4提供任何實例1-3之微電子總成，其中該第一IC晶粒、該第二IC晶粒、和該第三IC晶粒中的至少一者包含另一微電子總成。

實例5提供任何實例1-3之微電子總成，其中該第二IC晶粒包含具有在半導體基材中的主動電路和在該主動電路之上方的金屬化堆疊的半導體晶粒。

實例6提供任何實例1-5之微電子總成，其中該第二間距之該等互連包含混合鍵互連、微凸塊、或覆晶互連並且該第二間距大於該第一間距。

實例7提供任何實例1-6之微電子總成，其中該微電子總成係較大IC(例如，圖1A、4A-4C)的PE(例如，104)。

實例8提供實例7之微電子總成，其中該第一IC晶粒包含將在該PE中兩個不同電路塊(例如，102(1)和102(2))耦接的電互連電路塊(例如，102(4))，以及該第三IC晶粒包含將該PE與在該較大IC中的另一PE耦接的電互連電路塊(例如，102(5))。

實例9提供任何實例1-8之微電子總成，更包含在該第二層級中的直通連接(例如，120)以及在該第三層級中的直通連接(例如，122)。在該第二層級中的該直通連接的間距小於在該第三層級中的該直通連接的間距。

實例10提供實例9之微電子總成，其中在該第一層級之該第一IC晶粒係以在該第二層級中(例如，圖2)的該直通連接電耦接至在該第三層級中的該第三IC晶粒。

實例11提供任何實例9-10之微電子總成，其中在該第二層級與該第三層級中的該等直通連接向該第一層級供應電力。

實例12提供任何實例9-11之微電子總成，其中該第一IC晶粒和該第三IC晶粒包含具有TSV(例如，132、134)的半導體晶粒。

實例13提供任何實例9-12之微電子總成，其中在該第一IC晶粒中的該TSV(例如，132)的間距小於該第三IC晶粒中該TSV(例如，134)的間距。

實例14提供任何實例1-13之微電子總成，其中該第一IC晶粒及該第二IC晶粒係以混合鍵互連(例如，126)來面對面連接。

實例15提供任何實例1-14之微電子總成，其中該第一IC晶粒係嵌入在該第一層級中的第一絕緣體(例如，202)；該第二IC晶粒係嵌入在該第二層級中的第二絕緣體(例如，204)；以及該第三IC晶粒係嵌入在該第三層級中的第三絕緣體(例如，208)。

實例16提供實例15之微電子總成，其中該第一絕緣體、該第二絕緣體及該第三絕緣體包含不同材料。

實例17提供實例15之微電子總成，其中該第一絕緣體、該第二絕緣體及該第三絕緣體包含相同材料。

實例18提供實例15或17之微電子總成，其中該第一絕緣體、該第二絕緣體及該第三絕緣體包含二氧化矽填充環氧樹脂。

實例19提供實例15或17之微電子總成，其中該第一絕緣體、該第二絕緣體及該第三絕緣體包含氧化矽。

實例20提供任何實例1-19之微電子總成，更包含在與該第二層級相對的該第三層級附近的再分佈層。

實例21提供一種微電子總成，其包含：具有至少三層級的微電子總成(例如，100)，每一層級中具有IC晶粒；以及耦接至該微電子總成的封裝基材。在該微電子總成之該至少三層級中介於第一層級(例如，112)和第二層級(例如，114)之間的第一介面(例如，124)包含第一間距的互連，在該微電子總成之該至少三層級中介於該第二層級和第三層級(116)之間的第二介面(128)包含第二間距的互連，以及介於該微電子總成和該封裝基材之間的第三介面包含第三間距的互連(214)。

實例22提供實例21之微電子總成，其中該第一間距係小於該第二間距。

實例23提供任何實例21-22之微電子總成，其中該第二間距係小於該第三間距。

實例24提供任何實例21-23之微電子總成，其中該封裝基材包含具有嵌入式半導體晶粒(506)的有機中介層(502)。

實例25包括任何實例21-23之微電子總成，其中該封裝基材包含PCB。

實例26提供任何實例21-23之微電子總成，其中該封裝基材包含半導體晶粒(602)。

實例27提供任何實例21-26之微電子總成，其中在該微電子總成中的至少一IC晶粒係另一微電子總成。

實例28提供任何實例21-27之微電子總成，其中在該微電子總成中的至少一IC晶粒係沒有主動電路的被動半導體晶粒。

實例29提供任何實例21-28之微電子總成，其中在該微電子總成中的至少一IC晶粒係一個在另一個頂部堆疊之複數個半導體晶粒。

實例30提供任何實例21-29之微電子總成，更包含耦接至該封裝基材(例如，圖4A-4C)的複數個微電子總成。

實例31提供一種方法，其包含：將複數個IC晶粒耦接成三層級，以形成微電子總成。介於第一層級和第二層級之間的第一介面包含第一間距的互連，介於該第二層級和第三層級之間的第二介面包含第二間距的互連，以及該複數個IC晶粒係電耦接的，使得該微電子總成形成PE的一部分。

實例32提供實例31之方法，其中該耦接包含形成該第二層級，包括：提供載體晶圓；將IC晶粒附接在該載體晶圓上；在該IC晶粒周圍的該載體晶圓上沉積絕緣體；以及在該絕緣體中形成直通連接。

實例33提供實例32之方法，更包含形成該第一層級，包括：形成接合層，該接合層包含在絕緣體中的接合墊；將另一IC晶粒耦接至該接合墊；在該另一IC晶粒周圍的該接合層之上方沉積另一絕緣體；以及拋光該第一層級的表面以形成經研磨的表面。

實例34提供實例33之方法，其中使該接合墊的大小針對高密度互連而定。

實例35提供任何實例33-34之方法，更包含形成該第三層級，包括：分離該載體晶圓；將另一載體晶圓耦接至該第一層級的該經研磨的表面；形成另一接合層，該另一接合層包含在絕緣體中的接合墊；將又一IC晶粒耦接至該另一接合層的該接合墊；在該又一IC晶粒周圍的該另一接合層之上方沉積又一絕緣體；以及在該又一絕緣體中形成直通連接。

實例36提供實例35之方法，其中使該另一接合層的接合大小針對混合鍵互連、微凸塊和覆晶互連中的至少一個而定。

實例37提供任何實例35-36之方法，更包含分離該另一載體晶圓並分割以形成該微電子總成。

實例38提供任何實例35-37之方法，其中在該第三層級中的該直通連接具有比該第二層級中之該直通連接更大的間距。

實例39提供任何實例31-38之方法，其中至少一該等IC晶粒包含微電子總成。

實例40提供任何實例31-39之方法，其中至少一該等IC晶粒包含半導體晶粒。

所示本揭露之實施方式的上述敘述，包括摘要中敘述的內容，不旨在是窮盡的或將本發明限制於所揭露的精確形式。雖然為了說明的目的在此敘述了本揭露的具體實施方式和範例，但是如本領域具通常知識者將認識到的，在本揭露的範圍內的各種等效修改是可能的。

100,100(1),100(2),200,300,500:微電子總成 102,102(1),102(2),102(3),102(4),102(5),102:電路塊 104:處理元件(PE) 106,106(1),106(2),108,110:IC晶粒 112:第一層級 114:第二層級 116:第三層級 118,202,204,208,726,760:絕緣體 120,122:直通連接 124,128:介面 126,130,214,510,604,2308:互連 132,134,2306:矽通孔(TSV) 136,724,758:接合墊 138:底表面 206,210:間距 212:封裝基材 216:金屬化堆疊 218:基材 302,306,742,754,782:表面 304:加強件 400:IC 402:單晶形式 404:多晶片模組 406:單獨晶粒 408:晶粒橋 410:部分 502,2257,2304:中介層 504:有機基材 506:橋晶粒 602:矽中介層 700,710,720,730,740,750,770,780:總成 702,752:載體晶圓 722,756:接合層 800:方法 2200,2320,2324,2326,2332:IC封裝 2252:封裝基材 2254,2263,2260,2261,2264:導電接觸 2256:晶粒 2258,2265:第一層級互連 2262:導電路徑 2266:底填充材料 2268:模具 2270:第二層級互連 2272,2340:第一面 2274,2342:第二面 2300:IC裝置總成 2302:電路板 2310:通孔 2314:嵌入式裝置 2316,2318,2322,2328,2330:耦接組件 2334:封裝上封裝結構 2336:封裝上中介層結構 2400:計算裝置 2402:處理裝置 2404:記憶體 2406:顯示裝置 2408:音頻輸出裝置 2410:其它輸出裝置 2412:通訊晶片 2414:電池/電力電路 2416:GPS裝置 2418:音頻輸入裝置 2420:其它輸入裝置 2422:天線

通過以下結合附圖的詳細描述將容易理解實施例。為了便於描述，相同的元件編號表示相同的結構元件。在附圖的圖中藉由示例而非限制的方式示出了實施例。

[圖1A]係根據本揭露的一些實施例之實例微電子總成架構的示意方塊圖。

[圖1B]係圖1A之部分的實例微電子總成的示意橫截面視圖。

[圖2]係根據本揭露的一些實施例之包含微電子總成之實例IC封裝架構的示意橫截面視圖。

[圖3]係根據本揭露的一些實施例之另一實例IC封裝架構的示意橫截面視圖。

[圖4A-4C]係根據本揭露的一些實施例之又一實例IC封裝架構之示意方塊圖。

[圖5]係根據本揭露的一些實施例之又一實例IC封裝架構之示意橫截面視圖。

[圖6]係根據本揭露的一些實施例之又一實例IC封裝架構之示意橫截面視圖。

[圖7A-7J]係根據本揭露的一些實施例之製造微電子總成之不同階段的示意橫截面視圖。

[圖8]係根據本揭露之各種實施例之製造微電子總成之實例方法的流程圖。

[圖9]係包括根據本文揭露之任何實施例之一或多個微電子總成之裝置封裝的橫截面視圖。

[圖10]係包括根據本文揭露之任何實施例之一或多個微電子總成之裝置總成的橫截面側視圖。

[圖11]係包括根據本文揭露之任何實施例之一或多個微電子總成之實例計算裝置的方塊圖。

100,200:微電子總成

106(1),106(2),108,110:IC晶粒

112:第一層級

114:第二層級

116:第三層級

202,204,208:絕緣體

120,122:直通連接

124,128:介面

126,130,214:互連

132,134:矽通孔(TSV)

136:接合墊

138:底表面

206,210:間距

212:封裝基材

216:金屬化堆疊

218:基材

Claims (25)

1. 一種微電子總成，其包含： 第一積體電路(IC)晶粒，其在第一層級； 第二IC晶粒，其在第二層級；以及 第三IC晶粒，其在第三層級， 其中： 該第二層級係在該第一層級與該第三層級之間， 介於該第一層級與該第二層級之間的第一介面係與具有第一間距的第一互連電耦接，以及 介於該第二層級與該第三層級之間的第二介面係與具有第二間距的第二互連電耦接。
2. 如請求項1之微電子總成，其中： 該第一互連包含混合鍵互連， 該第二互連包含混合鍵互連、微凸塊、或覆晶互連，以及 該第二間距大於該第一間距。
3. 如請求項1之微電子總成，更包含： 在該第二層級中的直通連接；以及 在該第三層級中直通連接，其中在該第二層級中之該直通連接的間距小於在該第三層級中之該直通連接的間距。
4. 如請求項1之微電子總成，其中： 該第一IC晶粒係嵌入在該第一層級中的第一絕緣體， 該第二IC晶粒係嵌入在該第二層級中的第二絕緣體，以及 該第三IC晶粒係嵌入在該第三層級中的第三絕緣體。
5. 如請求項4之微電子總成，其中該第一絕緣體、該第二絕緣體及該第三絕緣體包含相同材料。
6. 如請求項1之微電子總成，其中該微電子總成係較大IC的處理元件(PE)。
7. 如請求項6之微電子總成，其中： 該第二IC晶粒包含將在該PE中兩個不同電路塊耦接的電互連電路塊，以及 該第三IC晶粒包含將該PE與在該較大IC中的另一PE耦接的電互連電路塊。
8. 如請求項1之微電子總成，其中該第一IC晶粒和該第三IC晶粒中的至少一者包含具有非主動電路的半導體互連橋晶粒。
9. 如請求項1之微電子總成，其中該第一IC晶粒和該第三IC晶粒中的至少一者包含具有主動電路的半導體晶粒。
10. 如請求項1之微電子總成，其中該第一IC晶粒、該第二IC晶粒、和該第三IC晶粒中的至少一者包含另一微電子總成。
11. 如請求項1之微電子總成，其中該第二IC晶粒包含具有在半導體基材中的主動電路和在該主動電路之上方的金屬化堆疊的半導體晶粒。
12. 如請求項3之微電子總成，其中在該第一層級之該第一IC晶粒係以在該第二層級中的該直通連接電耦接至在該第三層級中的該第三IC晶粒。
13. 如請求項3之微電子總成，其中該第一IC晶粒和該第三IC晶粒包含具有TSV的半導體晶粒。
14. 如請求項1-13中任一項之微電子總成，其中該第一IC晶粒及該第二IC晶粒係以混合鍵互連來面對面連接。
15. 一種微電子總成，其包含： 微電子總成，其具有至少三層級，每一層級中具有IC晶粒；以及 封裝基材，其耦接至該微電子總成， 其中： 在該微電子總成之該至少三層級中介於第一層級和第二層級之間的第一介面包含第一間距的互連， 在該微電子總成之該至少三層級中介於該第二層級和第三層級之間的第二介面包含第二間距的互連，以及 介於該微電子總成和該封裝基材之間的第三介面包含第三間距的互連。
16. 如請求項15之微電子總成，其中該第一間距係小於該第二間距。
17. 如請求項15之微電子總成，其中該第二間距係小於該第三間距。
18. 如請求項15之微電子總成，其中該封裝基材包含具有嵌入式半導體晶粒的有機中介層。
19. 如請求項15之微電子總成，其中該封裝基材包含PCB。
20. 如請求項15之微電子總成，其中在該微電子總成中的至少一IC晶粒係另一微電子總成。
21. 如請求項15-20中任一項之微電子總成，其中在該微電子總成中的至少一IC晶粒係沒有主動電路的被動半導體晶粒。
22. 一種方法，包含： 將複數個IC晶粒耦接成三層級，以形成微電子總成，其中： 介於第一層級和第二層級之間的第一介面包含第一間距的互連， 介於該第二層級和第三層級之間的第二介面包含第二間距的互連，以及 該複數個IC晶粒係電耦接的，使得該微電子總成形成PE的一部分。
23. 如請求項22之方法，其中該耦接包含形成該第二層級，包括： 提供載體晶圓； 將IC晶粒附接在該載體晶圓上； 在該IC晶粒周圍的該載體晶圓上沉積絕緣體；以及 在該絕緣體中形成直通連接。
24. 如請求項23之方法，更包含形成該第一層級，包括： 形成接合層，該接合層包含在絕緣體中的接合墊； 將另一IC晶粒耦接至該接合墊； 在該另一IC晶粒周圍的該接合層之上方沉積另一絕緣體；以及 拋光該第一層級的表面以形成經研磨的表面。
25. 如請求項24之方法，更包含形成該第三層級，包括： 分離該載體晶圓； 將另一載體晶圓耦接至該第一層級的該經研磨的表面； 形成另一接合層，該另一接合層包含在絕緣體中的接合墊； 將又一IC晶粒耦接至該另一接合層的該接合墊； 在該又一IC晶粒周圍的該另一接合層之上方沉積又一絕緣體；以及 在該又一絕緣體中形成直通連接。

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