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TW202303614A - 記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法 - Google Patents

記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法 Download PDF

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TW202303614A
TW202303614A TW111115166A TW111115166A TW202303614A TW 202303614 A TW202303614 A TW 202303614A TW 111115166 A TW111115166 A TW 111115166A TW 111115166 A TW111115166 A TW 111115166A TW 202303614 A TW202303614 A TW 202303614A
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龍江 李
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美商美光科技公司
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Abstract

本發明揭示一種記憶體陣列，其包括個別地包括包含交替之絕緣階層及導電階層之一垂直堆疊之橫向隔開的記憶體區塊。記憶體單元之通道材料串延伸穿過該等絕緣階層及該等導電階層。該等橫向隔開的記憶體區塊在該等導電階層之一下導電階層中包括靠近該等橫向隔開的記憶體區塊之橫向外側沿著該等橫向隔開的記憶體區塊縱向延伸之元素形式金屬。一金屬矽化物或一金屬鍺化合物在該下導電階層中直接抵靠該元素形式金屬之橫向內側且在該下導電階層中沿著該等橫向隔開的記憶體區塊縱向延伸。該金屬矽化物或該金屬鍺化合物之金屬相同於該元素形式金屬之金屬。揭示其他實施例，包含方法。

Description

記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法
本文中所揭示之實施例係關於記憶體陣列及用於形成包括記憶體單元串之一記憶體陣列之方法。
記憶體係一種類型之積體電路系統(circuitry)且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。可使用數位線(其等亦可被稱為位元線、資料線或感測線)及存取線(其等亦可被稱為字線)寫入或讀取記憶體單元。感測線可使沿著陣列之行之記憶體單元導電互連，且存取線可使沿著陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合唯一地定址。
記憶體單元可為揮發性的、半揮發性的或非揮發性的。非揮發性記憶體單元可在缺乏電力之情況下長時間儲存資料。非揮發性記憶體習知上被指定為具有至少約10年之一保持時間之記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一保持時間。無論如何，記憶體單元經組態以在至少兩種不同可選擇狀態下保持或儲存記憶體。在二進位系統中，狀態被視為「0」抑或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩個以上資訊位凖或狀態。
一場效應電晶體係可用於一記憶體單元中之一種類型之電子組件。此等電晶體包括其間具有一半導電通道區之一對導電源極/汲極區。一導電閘極鄰近通道區且由一薄閘極絕緣體與該通道區分離。一合適電壓至閘極之施加容許電流透過通道區自源極/汲極區之一者流動至另一者。當自閘極移除電壓時，在很大程度上防止電流流過通道區。場效應電晶體亦可包含額外結構，例如作為閘極絕緣體與導電閘極之間之閘極構造之部分的一能夠可逆地程式化之(reversibly programmable)電荷儲存區。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可將BIOS儲存於一快閃記憶體晶片上。作為另一實例，電腦及其他裝置利用固態硬碟中之快閃記憶體取代習知硬碟機變得愈來愈常見。作為又一實例，快閃記憶體在無線電子裝置中很流行，此係因為其使製造商能夠隨著新通信協定變得標準化而支援該等新通信協定，且提供針對增強的特徵遠端地升級裝置之能力。
NAND可為整合式快閃記憶體之一基本架構。一NAND單元部件(unit)包括串聯耦合至記憶體單元之一串行組合(其中該串行組合通常被稱為一NAND串)之至少一個選擇裝置。NAND架構可組態成包括個別地包括一能夠可逆地程式化之垂直電晶體之垂直堆疊記憶體單元的三維配置。控制或其他電路系統可形成於垂直堆疊記憶體單元下方。其他揮發性或非揮發性記憶體陣列架構亦可包括個別地包括一電晶體之垂直堆疊記憶體單元。
記憶體陣列可配置成記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)及記憶體平面，例如，如美國專利申請公開案第2015/0228651號、第2016/0267984號及第2017/0140833號中所展示及描述。記憶體區塊可至少部分界定垂直堆疊記憶體單元之個別字線階層中之個別字線的縱向輪廓。至此等字線之連接可依一所謂的「階梯結構」發生在垂直堆疊記憶體單元之一陣列之一端部或邊緣處。階梯結構包含界定個別字線之接觸區之個別「樓梯」(替代地稱為「台階」或「階梯」)，豎向延伸導電通孔接觸在該等接觸區上以提供對字線之電接取。
本發明之實施例涵蓋用於形成一記憶體陣列(例如NAND或其他記憶體單元之一陣列，其可具有在陣列下之至少某一周邊控制電路系統(例如，陣列下CMOS))之方法。本發明之實施例涵蓋所謂的「後閘極」或「替換閘極」處理、所謂的「先閘極」處理，及與何時形成電晶體閘極無關之其他處理(無論是現有或未來發展)。本發明之實施例亦涵蓋與製造方法無關之一記憶體陣列(例如，NAND架構)。參考圖1至圖27描述第一例示性方法實施例，其等可被視為「後閘極」或「替換閘極」程序。
圖1及圖2展示具有將在其中形成豎向延伸電晶體及/或記憶體單元串之一陣列區12的一構造10。構造10包括具有導電/導體/傳導、半導電/半導體/半傳導或絕緣/絕緣體/隔絕(即，在本文中，電絕緣)材料之任一或多者的一基底基板11。各種材料已豎向形成於基底基板11上方。材料可在圖1至圖3描繪之材料旁邊、豎向內側或豎向外側。例如，積體電路系統之其他部分或完全製造組件可設置於基底基板11上方、周圍或其內之某處。用於操作豎向延伸記憶體單元串之一陣列(例如，陣列區12)內之組件的控制及/或其他周邊電路系統亦可被製造且可或可能未完全或部分在一陣列或子陣列內。此外，亦可獨立地、協力地或以其他方式相對於彼此製造及操作多個子陣列。在本文件中，一「子陣列」亦可被視為一陣列。
包括導體材料17之一導體階層16已形成於基板11上方。導體材料17包括上導體材料43，上導體材料43直接在具有不同於上導體材料43之組合物之下導體材料44上方且直接電耦合至(例如，直接抵靠)下導體材料44。在一項實施例中，上導體材料43包括導電摻雜半導電材料(例如，n型摻雜或p型摻雜多晶矽)。在一項實施例中，下導體材料44包括金屬材料(例如，諸如WSi x之一金屬矽化物)。導體階層16可包括用於控制對將形成於陣列12內之電晶體及/或記憶體單元之讀取及寫入存取之控制電路系統(例如，周邊陣列下(peripheral-under-array)電路系統及/或一共同源極線或板)的部分。
一堆疊18*之一下部部分18L已形成於基板11及導體階層16上方(一*被用作一後綴以包含可或可能不具有其他後綴之所有此等相同數字指定組件)。堆疊18*將包括垂直交替之導電階層22*及絕緣階層20*，其中階層22*之材料具有不同於階層20*之材料之組合物。堆疊18*包括將包括一完工電路系統構造中之橫向隔開的記憶體區塊58之橫向隔開的記憶體區塊區58。在本文件中，「區塊」一般包含「子區塊」。記憶體區塊區58及所得記憶體區塊58 (尚未展示)可被視為例如沿著一方向55縱向伸長及定向。記憶體區塊區58在此處理點可能為無法辨別的。
(若干)導電階層22* (替代地被稱為第一階層)可能不包括傳導材料，且絕緣階層20* (替代地被稱為第二階層)可能不包括絕緣材料，或在結合在此最初描述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點係絕緣的。在一項實施例中，下部部分18L包括直接在導體材料17上方(例如，直接抵靠導體材料17)之第二階層20*之一最下階層20z。例示性最下第二階層20z在存在時係絕緣的(例如，包括包含二氧化矽之一材料24)且可為犧牲性的。第一階層22*之一最下階層22z直接在最下第二階層20z上方(例如，直接抵靠最下第二階層20z)。最下第一階層22z包括犧牲材料77 (例如，氮化矽或多晶矽)。在一項實施例中，第二階層20*之下一最下階層20x直接在最下第一階層22z上方(例如，其包括材料24)。下部部分18L包括一最上階層，例如在一項實施例中下下一最下第二階層20w (例如，其包括材料24)且在後文中被稱為20w，無關於組合物且無關於此是否保留在完工電路系統構造中。一中間階層21垂直介於最下第一階層22z與最上階層20w之間。階層20w及21可具有彼此相同或不同之(若干)厚度。中間階層21包括包含矽及鍺之至少一者(例如，呈元素形式或兩者之一合金或兩者之一非合金混合物)之材料47。可存在額外階層。例如，一或多個額外階層可在階層20w上方(階層20w藉此並非下部部分18L中之最上階層，且未展示)，在階層20w與中間階層21之間(未展示)，及/或在階層22z下方(除20z外，未展示)。在一項實施例中，下部部分18L包括垂直介於中間階層21與最下第一階層22z之間之具有不同於中間階層21之組合物之組合物的一中介階層(例如，20x)。在一項實施例中，中間階層21之材料47包括呈元素形式之矽且在一項實施例中包括呈元素形式之鍺。在一項實施例中，中間階層21之材料47包括矽及鍺。在一項實施例中，中間階層具有不同於最上階層之組合物之組合物。
參考圖3及圖4，下水平伸長溝槽40L已在下部部分18L中經形成穿過最上階層20w且至中間階層21中(例如，藉由光微影圖案化及蝕刻)。下水平伸長溝槽40L個別地在橫向緊鄰記憶體區塊區58之間(即，至少部分在其等之間)。在一項實施例中且如所展示，如最初形成之下水平伸長溝槽40L延伸穿過中間階層21但未延伸至最下第一階層22z。在一項此實施例中，下水平伸長溝槽40L之形成包括蝕刻，且如所展示，此蝕刻已停止在中介階層20x上(即，在其頂上或其內)。
參考圖5及圖6，一金屬鹵化物已與材料47之矽及鍺之至少一者起反應以在中間階層21中形成一材料71之下水平伸長溝槽40L之側壁70，材料71包括金屬鹵化物之金屬且在中間階層21中沿著橫向隔開的記憶體區塊區58縱向延伸。在一項實施例中，側壁70及材料71呈元素形式。在一項實施例中且如所展示，亦已形成一金屬矽化物73 (其包括金屬鹵化物之金屬)或一金屬鍺化合物73 (其包括金屬鹵化物之金屬)，且其直接抵靠材料71之元素形式金屬之橫向內側72且在中間階層21中沿著橫向隔開的記憶體區塊58縱向延伸。在一項實施例中，材料73包括金屬矽化物，在一項實施例中包括金屬鍺化合物，且在一項實施例中包括金屬矽化物及金屬鍺化合物兩者。在一項實施例中且如所展示，反應在中間階層中在橫向緊鄰記憶體區塊區內形成金屬鹵化物之金屬。
可使用任何金屬鹵化物。藉由實例而非限制地，實例係WF 6、WF 5、MoCl 6及NbF 5。無論如何，反應之一例示性溫度範圍包含200°C至700°C，一例示性壓力範圍係1 毫托至1大氣壓，且一例示性時間週期係0.1秒至100秒。金屬鹵化物可提供為一氣體(在由其或未由其形成任何電漿之情況下)，且可用一惰性氣體(例如，稀有氣體或N 2)稀釋。因此且無論如何，對於此等實例，理想實施例中形成之元素金屬將為W、Mo或Nb之任何者。對於此等實例，矽化物在被形成時將為WSi x、MoSi x或NbSi x之任何者(其可或可能並非化學計量的)，且金屬鍺化合物在被形成時將為WGe x、MoGe x或NbGe x之任何者(其可或可能並非化學計量的)。
參考圖7至圖9且在一項實施例中，在反應之後，犧牲線13已形成於下水平伸長溝槽40L中。在一項此實施例中，犧牲線13包括金屬鹵化物之元素形式金屬。在一項此實例中且如所展示，個別犧牲線13包括作為線側壁75及作為一線基底76之一外部襯層74，其中外部襯層74具有不同於元素形式金屬之組合物(例如，其係一金屬化合物，例如TiN)，其中元素形式金屬78分別橫向介於線側壁75與線基底76之間且直接在線側壁75及線基底78上方。
參考圖10至圖13，堆疊18*之一上部部分18U已形成於下部部分18L上方。上部部分18U包括垂直交替之不同組合物之第一階層22及第二階層20。第一階層22可為導電的且第二階層20可為絕緣的，但在結合在此最初描述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點不必如此。例示性第一階層22及第二階層20分別包括不同組合物之材料26及24 (例如，氮化矽及二氧化矽)。例示性上部部分18U被展示為在下部部分18L上方從一第一階層22起始，但此可替代地從一第二階層20起始(未展示)。此外且藉由實例，下部部分18L可經形成具有一或多個第一及/或第二階層作為其之一頂部。無論如何，僅展示少量階層20及22，其中上部部分18U (及藉此堆疊18*)更有可能包括許多、一百個或更多個等階層20及22。此外，可或可能並非周邊及/或控制電路系統之部分之其他電路系統可在導體階層16與堆疊18*之間。僅藉由實例，此電路系統之導電材料及絕緣材料之多個垂直交替階層可在導電階層22*之一最下階層下方及/或在導電階層22*之一最上階層上方。例如，一或多個選擇閘極階層(未展示)可在導體階層16與最下導電階層22*之間且一或多個選擇閘極階層可在導電階層22*之一最上階層上方。替代地或額外地，所描繪最上及最下導電階層22*之至少一者可為一選擇閘極階層。
通道開口25已經形成(例如，藉由蝕刻)穿過上部部分18U中之第二階層20及第一階層22而至下部部分18L中之導體階層16 (例如，至少至最下第一階層22z)。通道開口25可徑向向內漸縮(未展示)而更深地移入堆疊18中。在一些實施例中，通道開口25可如所展示般進入導體階層16之導體材料17中或可停止於其頂上(未展示)。替代地，作為一實例，通道開口25可停止於最下第二階層20z頂上或其內。使通道開口25至少延伸至導體階層16之導體材料17之一原因係為通道開口25內之材料提供一錨定效應。蝕刻停止材料(未展示)可在導體階層16之導電材料17內或頂上，以促進在期望停止時停止通道開口25相對於導體階層16之蝕刻。此蝕刻停止材料可為犧牲性的或非犧牲性的。
電晶體通道材料可豎向地沿著絕緣階層及導電階層形成於個別通道開口中，因此包括與導體階層中之導電材料直接電耦合之個別通道材料串。所形成之例示性記憶體陣列之個別記憶體單元可包括一閘極區(例如，一控制閘極區)及橫向介於閘極區與通道材料之間之一記憶體結構。在一項此實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通路材料。個別記憶體單元之儲存材料(舉例而言，諸如摻雜或未摻雜矽之浮動閘極材料或諸如氮化矽、金屬點之電荷俘獲材料等)豎向地沿著電荷阻擋區之個別者。絕緣電荷通路材料(例如，具有夾置於兩種絕緣體氧化物[例如，二氧化矽]之間之含氮材料[例如，氮化矽]的一帶隙工程結構)橫向介於通道材料與儲存材料之間。
圖10至圖13展示其中電荷阻擋材料30、儲存材料32及電荷通路材料34已豎向地沿著絕緣階層20及導電階層22形成於個別通道開口25中之一項實施例。電晶體材料30、32及34 (例如，記憶體單元材料)可例如藉由在堆疊18*上方及個別開口25內沈積其等之各自薄層，其後接著將此至少平坦化回至堆疊18*之一頂表面而形成。
作為一通道材料串53之通道材料36亦已豎向地沿著絕緣階層20及導電階層22形成於通道開口25中。材料30、32、34及36歸因於比例在圖10及圖11中被共同展示為且僅被指定為材料37。例示性通道材料36包含適當摻雜結晶半導體材料，諸如一或多種矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之例示性厚度係25埃至100埃。可進行衝孔蝕刻以自通道開口25之基底(未展示)移除材料30、32及34以曝露導體階層16，使得通道材料36直接抵靠導體階層16之導體材料17。此衝孔蝕刻可關於材料30、32及34之各者(如所展示)各別地發生或可僅關於一些材料發生(未展示)。替代地且藉由實例，可能未進行衝孔蝕刻且可僅藉由一單獨導電互連件(尚未展示)將通道材料36直接電耦合至導體階層16之導體材料17。無論如何，犧牲蝕刻停止插塞(未展示)可形成於下部部分18L中之水平位置中，在形成上部部分18U之前，通道開口25將在該等水平位置處。接著，可藉由蝕刻材料24及26以停止於犧牲插塞之材料上或其內，其後接著在形成通道開口25中之材料之前剝蝕(exhume)此等插塞之剩餘材料而形成通道開口25。一徑向中心固體介電材料38 (例如，旋塗介電質、二氧化矽及/或氮化矽)被展示為在通道開口25中。替代地且僅藉由實例，通道開口25內之徑向中心部分可包含(若干)空隙空間(未展示)及/或缺乏固體材料(未展示)。
上水平伸長溝槽40U已形成(例如，藉由各向異性蝕刻)於上部部分18U中。上溝槽40U個別地直接在個別下水平伸長溝槽40L上方且沿著個別下水平伸長溝槽40L縱向延伸。當存在犧牲線13時，上溝槽40U個別地直接在下部部分18L中之個別犧牲線13上方，沿著個別犧牲線13縱向延伸，且延伸至個別犧牲線13。溝槽40可在垂直橫截面中橫向向內漸縮而更深地移入堆疊18*中。藉由實例且僅為簡潔起見，通道開口25被展示為配置成每列四個及五個通道開口25之交錯列之群組或行。溝槽40*通常將比通道開口25寬(例如，寬10倍至20倍，但為簡潔起見，未展示此更寬程度)。可使用任何替代的現有或未來發展之配置及構造。溝槽40U及通道開口25可相對另一者以任何順序形成或同時形成。
一金屬鹵化物與圖7至圖9之材料47之矽及鍺之至少一者之形成材料71 (及73，當存在時)的反應可延伸至通道開口25將形成之處之位置(未展示)或可延伸至與通道開口25橫向隔開之各處(如所展示)。無論如何，在記憶體區塊區58中提供包括金屬鹵化物之金屬的材料71可為用於在記憶體區塊區58之間形成上溝槽40U之典型光微影遮罩提供增加的橫向偏移保護(無關於犧牲線13之存在)，其中為簡潔起見展示區58之間之理想完美對準。
參考圖14及圖15，在下部部分18L中之犧牲線13 (未展示)之元素形式金屬78 (未展示)已透過上溝槽40U移除(例如，若材料15包括W，則藉由使用氨及過氧化氫之一混合物或硫酸及過氧化氫之一混合物進行各向同性蝕刻)。當存在外部襯層74 (未展示)時亦可移除一些或全部外部襯層74 (如所展示)，或可保留一些或全部外部襯層74 (未展示)。圖14及圖15亦將溝槽40*展示為在移除元素形式金屬78 (未展示)及/或襯層74 (未展示)之後，已視情況襯有一薄犧牲襯墊81 (例如，氧化鉿、氧化鋁、二氧化矽、氮化矽等)。此後已接著衝孔蝕刻穿過其間以曝露下一最下第二階層20x之材料24，且其後接著衝孔蝕刻穿過材料24以曝露材料77。當使用襯墊81時，可在移除元素形式金屬78及/或襯層74之前或之後形成襯墊81。
最終，透過上及下水平伸長溝槽40U及40L，最下第一階層22z中之犧牲材料77由將通道材料串53之通道材料36及導體階層16之導體材料17直接電耦合在一起之導電材料取代。參考圖16至圖22描述進行此之一第一例示性方法。
參考圖16至圖18，材料77 (未展示)已透過溝槽40自最下第一階層22z移除，例如藉由各向同性蝕刻(例如，在材料77係氮化矽之情況下使用液體或蒸氣H 3PO 4作為一主要蝕刻劑，或在材料77係多晶矽之情況下使用氫氧化四甲基銨[TMAH])。
圖19及圖20展示例示性後續處理，其中在一項實施例中，材料30 (例如，二氧化矽)、材料32 (例如，氮化矽)及材料34 (例如，二氧化矽或二氧化矽及氮化矽之一組合)已在階層22z中經蝕刻以曝露最下第一階層22z中之通道材料串53之通道材料36之一側壁41。階層22z中之材料30、32及34之任何者可被視為係其中之犧牲材料。作為一實例，考量其中襯墊81係一或多種絕緣氧化物(除二氧化矽外)且記憶體單元材料30、32及34個別地為二氧化矽及氮化矽層之一或多者的一實施例。在此實例中，所描繪構造可藉由使用經改質或不同化學物來相對於另一者選擇性地循序蝕刻二氧化矽及氮化矽而產生。作為實例，100:1 (按體積)水與HF之一溶液將相對於氮化矽選擇性地蝕刻二氧化矽，而1000:1 (按體積)水與HF之一溶液將相對於二氧化矽選擇性地蝕刻氮化矽。因此且在此實例中，在期望達成例示性所描繪構造之情況下，可以一交替方式使用此等蝕刻化學物。在期望如所展示之一構造之情況下，技術人員能夠選擇其他化學物來蝕刻其他不同材料。階層20x及20z (當存在時，且未被展示為已移除)中之一些或全部絕緣材料(例如，24，且未展示)可在移除其他材料時被移除，可單獨地移除，或可部分或完全保留(未展示)。
參考圖21及圖22，導電材料42 (例如，導電摻雜多晶矽)已形成於最下第一階層22z中且在一項實施例中直接抵靠通道材料36之側壁41。在一項實施例中且如所展示，此已形成為直接抵靠傳導階層21之材料47之一底部且直接抵靠導體階層16之導體材料43之一頂部，藉此將個別通道材料串53之通道材料36與導體階層16之導體材料43及傳導階層21之材料47直接電耦合在一起。隨後且藉由實例，導電材料42已隨著犧牲襯墊81 (未展示)自溝槽40移除。可在形成導電材料42 (未展示)之前移除犧牲襯墊81。
參考圖23至圖28，導電階層22之材料26 (未展示)已例如藉由相對於其他經曝露材料理想上選擇性地被各向同性蝕除(例如，使用液體或蒸氣H 3PO 4作為一主要蝕刻劑，其中材料26係氮化矽且其他材料包括一或多種氧化物或多晶矽)而被移除。在實例實施例中，導電階層22中之材料26 (未展示)係犧牲性的且已由傳導材料48取代，且其此後已自溝槽40*移除，因此形成個別導電線29 (例如，字線)及個別電晶體及/或記憶體單元56之豎向延伸串49。
可在形成傳導材料48之前形成一薄絕緣襯墊(例如，Al 2O 3，且未展示)。一些電晶體及/或一些記憶體單元56之近似位置係用一括弧或用虛線輪廓指示，其中在所描繪實例中，電晶體及/或記憶體單元56基本上為環狀的或環形的。替代地，電晶體及/或記憶體單元56可能未相對於個別通道開口25完全環繞，使得各通道開口25可具有兩個或更多個豎向延伸串49 (例如，多個電晶體及/或記憶體單元圍繞個別導電階層中之個別通道開口，個別導電階層中之每通道開口可能有多個字線，且未展示)。傳導材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52的末端50。在所描繪實施例中，控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間之一記憶體結構65。在一項實施例中且如關於例示性「後閘極」處理所展示，導電階層22*之傳導材料48係在形成開口25及/或溝槽40之後形成。替代地，例如關於「先閘極」處理，導電階層之傳導材料可在形成通道開口25及/或溝槽40 (未展示)之前形成。
一電荷阻擋區(例如，電荷阻擋材料30)在儲存材料32與個別控制閘極區52之間。一電荷阻擋可在一記憶體單元中具有以下功能：在一程式化模式中，電荷阻擋可防止電荷載子自儲存材料(例如，浮動閘極材料、電荷俘獲材料等)朝向控制閘極傳出；且在一擦除模式中，電荷阻擋可防止電荷載子自控制閘極流動至儲存材料中。因此，一電荷阻擋可用以阻擋控制閘極區與個別記憶體單元之儲存材料之間的電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，一電荷阻擋區可包括儲存材料(例如，材料32)之一橫向(例如，徑向)外部部分，其中此儲存材料係絕緣的(例如，在於一絕緣儲存材料32與傳導材料48之間缺乏任何不同組合物材料之情況下)。無論如何，作為一額外實例，在缺乏任何各別組合物絕緣體材料30之情況下，一儲存材料與一控制閘極之導電材料之一介面可足以用作一電荷阻擋區。此外，傳導材料48與材料30 (當存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代地或額外地可作為一絕緣儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係氧化矽鉿及二氧化矽之一或多者。
在一項實施例中且如所展示，操作性通道材料串53之通道材料36之最下表面從未直接抵靠導體階層16之導體材料17之任何者。
中介材料57已形成於溝槽40中且藉此橫向介於橫向緊鄰記憶體區塊58之間且縱向地沿著橫向緊鄰記憶體區塊58。中介材料57可提供橫向緊鄰記憶體區塊之間之橫向電隔離(絕緣)。此可包含絕緣、半導電及傳導材料之一或多者，且無論如何可促進導電階層22免於在一完工電路系統構造中彼此短路。例示性絕緣材料係SiO 2、Si 3N 4、Al 2O 3及未摻雜多晶矽之一或多者。在本文件中，「未摻雜」係在該材料中具有自0個原子/cm 3至1x10 12個原子/cm 3之導電率增加雜質原子之一材料。在本文件中，「摻雜」係其中具有多於1x10 12個原子/cm 3之導電率增加雜質原子之一材料，且「導電摻雜」係其中具有至少1x10 18個原子/cm 3之導電率增加雜質原子之材料。中介材料57可包含貫穿陣列通孔(未展示)。
如本文中關於其他實施例所展示及/或描述之任何(若干)其他屬性或(若干)態樣可用於關於上述實施例所展示及描述之實施例中。
替代實施例構造可由上文所描述之方法實施例或以其他方式產生。無論如何，本發明之實施例涵蓋與製造方法無關之記憶體陣列。然而，此等記憶體陣列可具有如本文中在方法實施例中所描述之屬性之任何者。同樣地，上述方法實施例可併有、形成及/或具有關於裝置實施例所描述之屬性之任何者。
在一項實施例中，一記憶體陣列(例如，12)包括個別地包括包含交替之絕緣階層(例如，20*)及導電階層(例如，21、22*)之一垂直堆疊(例如，18*)之橫向隔開的記憶體區塊(例如，58)。記憶體單元(例如，56)之通道材料串(例如，53)延伸穿過絕緣階層及導電階層。橫向隔開的記憶體區塊在導電階層(例如，21)之一下導電階層中包括靠近橫向隔開的記憶體區塊之橫向外側(例如，70)沿著橫向隔開的記憶體區塊縱向延伸之元素形式金屬(例如，71)。一金屬矽化物(例如，73)或一金屬鍺化合物(例如，73)在下導電階層中直接抵靠元素形式金屬之橫向內側(例如，72)且在下導電階層中沿著橫向隔開的記憶體區塊縱向延伸，其中金屬矽化物或金屬鍺化合物之金屬相同於元素形式金屬之金屬。在一項此實施例中且如所展示，橫向隔開的記憶體區塊之個別者之橫向外側之至少一者(兩者，如所展示)使其橫向外側係沿著橫向隔開的記憶體區塊縱向延伸之元素形式金屬。在一項實施例中，通道材料串53個別地包括具有在通道材料串之通道材料(例如，36)之徑向外側且延伸穿過絕緣階層及導電階層之材料(例如，34、32、30)的一構造(例如，37)，金屬矽化物或金屬鍺化合物在各處與該等構造橫向隔開。可使用如本文中關於其他實施例所展示及/或描述之任何(若干)其他屬性或(若干)態樣。
圖29展示一替代實施例構造10a。已在適當時使用來自上述實施例之相似元件符號，其中一些構造差異係用後綴「a」或用不同數字指示。圖29將外部襯層74展示為在上文關於圖14及圖15所描述之處理中尚未被移除。藉此，個別橫向隔開的記憶體區塊58之橫向外側70之至少一者(兩者，如所展示)使其橫向外側70係在導電階層21中沿著橫向隔開的記憶體區塊58縱向延伸之一金屬化合物74 (例如，TiN)。沿著橫向隔開的記憶體區塊58縱向延伸之元素形式金屬71在導電階層21中直接抵靠其橫向內側之金屬化合物74。可使用如本文中關於其他實施例所展示及/或描述之任何(若干)其他屬性或(若干)態樣。
在一項實施例中，一記憶體陣列(例如，12)包括包含導體材料(例如，17)之一導體階層(例如，16)。陣列包含個別地包括包含直接在導體階層上方之交替之絕緣階層(例如，20*)及導電階層(例如，21、22*)之一垂直堆疊(例如，18*)的橫向隔開的記憶體區塊(例如，58)。記憶體單元(例如，56)之通道材料串(例如，53)延伸穿過絕緣階層及導電階層。導電階層(例如，22z)之一最下導電階層包括將通道材料串之通道材料(例如，36)及導體階層之導體材料直接電耦合在一起之導電材料(例如，42、47、71、73)。最下導電階層中之導電材料之一最上部分(例如，在階層21中之部分)包括在最下導電階層中靠近橫向隔開的記憶體區塊之橫向外側(例如，70)沿著橫向隔開的記憶體區塊縱向延伸之元素形式金屬(例如，71)。最下導電階層中之導電材料之最上部分包括直接抵靠元素形式金屬之橫向內側(例如，72)且在最下導電階層中沿著橫向隔開的記憶體區塊縱向延伸之一金屬矽化物(例如，73)或一金屬鍺化合物(例如，73)。金屬矽化物或金屬鍺化合物之金屬相同於元素形式金屬之金屬。可使用如本文中關於其他實施例所展示及/或描述之任何(若干)其他屬性或(若干)態樣。
(若干)上述處理或(若干)構造可被視為相對於一組件陣列，該組件陣列在一下伏基底基板上方或作為一下伏基底基板之部分形成為此等組件之一單一堆疊或單一層疊或形成於該單一堆疊或單一層疊內(儘管單一堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路系統亦可作為完工構造之部分形成於任何地方，且在一些實施例中可在陣列下(例如，陣列下CMOS)。無論如何，一或多個額外之此(等)堆疊/層疊可設置或製造於圖中所展示或上文所描述之堆疊/層疊上方及/或下方。此外，(若干)組件陣列可在不同堆疊/層疊中相對於彼此相同或不同，且不同堆疊/層疊可相對於彼此具有相同厚度或不同厚度。中介結構可設置於垂直緊鄰堆疊/層疊之間(例如，額外電路系統及/或介電層)。再者，不同堆疊/層疊可彼此電耦合。可各別地且循序地(例如，一個在另一個頂上)製造多個堆疊/層疊，或可基本上同時製造兩個或更多個堆疊/層疊。
上文所論述之總成及結構可用於積體電路/電路系統中且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任何者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、行動電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「在…上方」、「在…下方」、「在…下」、「在…下面」、「向上」及「向下」大體上參考垂直方向。「水平」指代沿著一主基板表面之一大體方向(即，在10度內)且可相對於在製造期間處理基板之方向，且垂直係大體上正交於其之一方向。引用「完全水平」係沿著主基板表面之方向(即，未與其成角度)且可相對於在製造期間處理基板之方向。此外，如本文中所使用之「垂直」及「水平」係相對於彼此之大體垂直方向且與基板在三維空間中之定向無關。另外，「豎向延伸」及「在豎向上延伸」指代與完全水平偏離至少45°之一方向。此外，關於一場效應電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考電晶體之通道長度之定向，電流在操作中沿該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考基底長度之定向，電流在操作中沿該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵及/或區垂直地或在垂線之10°內延伸。
此外，「直接在…上方」、「直接在…下方」及「直接在…下」要求兩個所陳述區/材料/組件相對於彼此之至少一些橫向重疊(即，水平地)。再者，前面沒有「直接」之「在…上方」之使用僅要求所陳述區/材料/組件之在另一所陳述區/材料/組件上方之某一部分在該另一所陳述區/材料/組件之豎向外側(即，與兩個所陳述區/材料/組件是否存在任何橫向重疊無關)。類似地，前面沒有「直接」之「在…下方」及「在…下」之使用僅要求所陳述區/材料/組件在另一所陳述區/材料/組件下方/下之某一部分在該另一所陳述區/材料/組件之豎向內側(即，與兩個所陳述區/材料/組件是否存在任何橫向重疊無關)。
本文中所描述之材料、區及結構之任何者可為均質的或非均質的，且無論如何在其上覆之任何材料上方可為連續的或不連續的。在為任何材料提供一或多種例示性組合物之情況下，該材料可包括此一或多種組合物、基本上由此一或多種組合物組成或由此一或多種組合物組成。此外，除非另有陳述，否則可使用任何合適的現有或未來發展之技術形成各材料，實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(沒有前面之方向形容詞)被定義為自不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直通過一給定材料或區之平均直線距離。另外，本文中所描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則除非另有指示，否則厚度指代平均厚度，且歸因於厚度可變，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，例如若兩種所陳述材料或區並非均質的，則「不同組合物」僅要求可彼此直接抵靠之此等材料或區之部分在化學及/或物理上不同。若兩種所陳述材料或區彼此未直接抵靠，則若兩種所陳述材料或區並非均質的，則「不同組合物」僅要求彼此最接近之此等材料或區之部分在化學及/或物理上不同。在本文件中，當一材料、區或結構相對於彼此存在至少某一實體觸碰接觸時，所陳述材料、區或結構彼此「直接抵靠」。相比之下，前面沒有「直接」之「在…上方」、「在…上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構導致所陳述材料、區或結構彼此未實體觸碰接觸的構造。
在本文中，若在正常操作中，電流能夠自一區-材料-組件連續地流動至另一區-材料-組件且在充分產生亞原子正及/或負電荷時主要由該等電荷之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間沒有中介電子組件(例如，沒有二極體、電晶體、電阻器、換能器、開關、熔絲等)。
本文件中對「列」及「行」之任何使用係為了方便區分特徵之一個系列或定向與特徵之另一系列或定向，且組件已或可沿著其形成。「列」及「行」獨立於功能關於區、組件及/或特徵之任何系列同義地使用。無論如何，列可為筆直的及/或彎曲的及/或相對於彼此平行及/或不平行，行亦可如此。此外，列及行可彼此以90°或以一或多個其他角度(即，除平角外)相交。
本文中之導電/導體/傳導材料之任何者之組合物可為金屬材料及/或導電摻雜的半導電/半導體/半傳導材料。「金屬材料」係一元素金屬、兩種或更多種元素金屬之任何混合物或合金及任何一或多種導電金屬化合物之任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積及/或形成(forming/formation)之「選擇性」之任何使用係對一種所陳述材料之此一動作相對於另一(若干)所陳述材料按體積計以至少2:1之一速率如此起作用。此外，選擇性沈積、選擇性生長或選擇性形成之任何使用係針對沈積、生長或形成之至少前75埃相對於另一或若干所陳述材料按體積計以至少2:1之一速率沈積、生長或形成一種材料。
除非另有指示，否則本文中對「或」之使用涵蓋任一者及兩者。 結論
在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。在該導體階層上方形成將包括垂直交替之第一階層及第二階層之一堆疊的一下部部分。該堆疊包括橫向隔開的記憶體區塊區。該等第一階層之材料具有不同於該等第二階層之材料之組合物。該下部部分包括：該等第一階層之一最下階層，其包括犧牲材料；一最上階層；及一中間階層，其垂直介於該最下第一階層與該最上階層之間。該中間階層包括矽及鍺之至少一者。在該下部部分中形成穿過該最上階層且至該中間階層中之下水平伸長溝槽。該等下水平伸長溝槽個別地在該等記憶體區塊區之橫向緊鄰者之間。提供一金屬鹵化物，其與該矽及鍺之該至少一者起反應以在該中間階層中形成該等下水平伸長溝槽之側壁以包括該金屬鹵化物之金屬，且在該中間階層中沿著該等橫向隔開的記憶體區塊區縱向延伸。在該下部部分上方形成該堆疊之一上部部分之該等垂直交替之第一階層及第二階層。形成延伸穿過該上部部分中之該等第一階層及該等第二階層而至該下部部分中之該最下第一階層的通道材料串。在該上部部分中形成個別地直接在該等下水平伸長溝槽之個別者上方且沿著該個別者縱向延伸之上水平伸長溝槽。透過該等上及下水平伸長溝槽，用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料替換該最下第一階層中之該犧牲材料。
在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。在該導體階層上方形成將包括垂直交替之第一階層及第二階層之一堆疊的一下部部分。該堆疊包括橫向隔開的記憶體區塊區。該等第一階層之材料具有不同於該等第二階層之材料之組合物。該下部部分包括：該等第一階層之一最下階層，其包括犧牲材料；一最上階層；及一中間階層，其垂直介於該最下第一階層與該最上階層之間。該中間階層包括矽及鍺之至少一者。在該下部部分中形成穿過該最上階層且至該中間階層中之下水平伸長溝槽。該等下水平伸長溝槽個別地在該等記憶體區塊區之橫向緊鄰者之間。提供一金屬鹵化物，其與該矽及鍺之該至少一者起反應以在該中間階層中形成該等下水平伸長溝槽之側壁以包括元素形式金屬，該元素形式金屬係相同於該金屬鹵化物之金屬之金屬且在該中間階層中沿著該等橫向隔開的記憶體區塊區縱向延伸。在該反應之後，在該等下水平伸長溝槽中形成包括該元素形式金屬之犧牲線。在該下部部分上方形成該堆疊之一上部部分之該等垂直交替之第一階層及第二階層。形成延伸穿過該上部部分中之該等第一階層及該等第二階層而至該下部部分中之該最下第一階層的通道材料串。在該上部部分中形成個別地直接在該下部部分中之該等犧牲線之個別者上方、沿著該個別者縱向延伸且延伸至該個別者的上水平伸長溝槽。透過該等上水平伸長溝槽，移除在該下部部分中之該等犧牲線之該元素形式金屬。在該移除之後且透過該等上及下水平伸長溝槽，用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料替換該最下第一階層中之該犧牲材料。
在一些實施例中，一種記憶體陣列包括個別地包括包含交替之絕緣階層及導電階層之一垂直堆疊之橫向隔開的記憶體區塊。記憶體單元之通道材料串延伸穿過該等絕緣階層及該等導電階層。該等橫向隔開的記憶體區塊在該等導電階層之一下導電階層中包括靠近該等橫向隔開的記憶體區塊之橫向外側沿著該等橫向隔開的記憶體區塊縱向延伸之元素形式金屬。一金屬矽化物或一金屬鍺化合物在該下導電階層中直接抵靠該元素形式金屬之橫向內側且在該下導電階層中沿著該等橫向隔開的記憶體區塊縱向延伸。該金屬矽化物或該金屬鍺化合物之金屬相同於該元素形式金屬之金屬。
在一些實施例中，一種記憶體陣列包括包含導體材料之一導體階層。個別地包括一垂直堆疊之橫向隔開的記憶體區塊包括直接在該導體階層上方之交替之絕緣階層及導電階層。記憶體單元之通道材料串延伸穿過該等絕緣階層及該等導電階層。該等導電階層之一最下導電階層包括將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料。該最下導電階層中之該導電材料之一最上部分包括在該最下導電階層中靠近該等橫向隔開的記憶體區塊之橫向外側沿著該等橫向隔開的記憶體區塊縱向延伸之元素形式金屬。該最下導電階層中之該導電材料之該最上部分包括直接抵靠該元素形式金屬之橫向內側且在該最下導電階層中沿著該等橫向隔開的記憶體區塊縱向延伸之一金屬矽化物或一金屬鍺化合物。該金屬矽化物或該金屬鍺化合物之金屬相同於該元素形式金屬之金屬。
按照法規，本文中所揭示之標的物已依或多或少特定於結構及方法特徵之語言進行描述。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中所揭示之手段包括實例實施例。因此，發明申請專利範圍應被賦予按字面表述之全範疇，且應根據等效原則進行適當解釋。
10:構造 10a:構造 11:基底基板 12:陣列區/陣列 13:犧牲線 16:導體階層 17:導體材料/導電材料 18L:下部部分 18U:上部部分 20:第二階層/絕緣階層 20w:下下一最下第二階層/最上階層 20x:下一最下階層/中介階層/下一最下第二階層 20z:最下階層/最下第二階層 21:中間階層/傳導階層/導電階層 22:第一階層/導電階層 22z:最下第一階層 24:材料 25:通道開口 26:材料 29:導電線 30:電荷阻擋材料/電晶體材料/記憶體單元材料/絕緣體材料 32:儲存材料/電晶體材料/記憶體單元材料/氮化矽材料 34:電荷通路材料/電晶體材料/記憶體單元材料 36:通道材料 37:材料 38:徑向中心固體介電材料 40L:下水平伸長溝槽 40U:上水平伸長溝槽/上溝槽 41:側壁 42:導電材料 43:上導體材料 44:下導體材料 47:材料 48:傳導材料 49:豎向延伸串 50:末端 52:控制閘極區 53:通道材料串 55:方向 56:記憶體單元 57:中介材料 58:記憶體區塊/記憶體區塊區 65:記憶體結構 70:側壁/橫向外側 71:材料/元素形式金屬 72:橫向內側 73:金屬矽化物/金屬鍺化合物/材料 74:外部襯層/金屬化合物 75:線側壁 76:線基底 77:犧牲材料 78:元素形式金屬 81:犧牲襯墊
圖1及圖2係根據本發明之一實施例之將為豎向延伸記憶體單元串之一陣列的部分之圖解橫截面視圖。
圖3至圖29係根據本發明之一些實施例之程序中之圖1及2的構造，或其部分或替代及/或額外實施例之圖解循序剖面及/或放大圖。
10:構造
11:基底基板
12:陣列區/陣列
16:導體階層
17:導體材料/導電材料
18L:下部部分
18U:上部部分
20:第二階層/絕緣階層
20w:下下一最下第二階層/最上階層
21:中間階層/傳導階層/導電階層
22:第一階層/導電階層
22z:最下第一階層
24:材料
25:通道開口
29:導電線
37:材料
38:徑向中心固體介電材料
40L:下水平伸長溝槽
40U:上水平伸長溝槽/上溝槽
41:側壁
42:導電材料
43:上導體材料
44:下導體材料
47:材料
48:傳導材料
49:豎向延伸串
53:通道材料串
56:記憶體單元
57:中介材料
58:記憶體區塊/記憶體區塊區
70:側壁/橫向外側
71:材料/元素形式金屬
72:橫向內側
73:金屬矽化物/金屬鍺化合物/材料

Claims (36)

  1. 一種用於形成包括記憶體單元串之一記憶體陣列之方法，其包括： 在一基板上形成包括導體材料之一導體階層； 在該導體階層上方形成將包括垂直交替之第一階層及第二階層之一堆疊的一下部部分，該堆疊包括橫向隔開的記憶體區塊區，該等第一階層之材料具有不同於該等第二階層之材料之組合物，該下部部分包括： 該等第一階層之一最下階層，其包括犧牲材料； 一最上階層；及 一中間階層，其垂直介於該最下第一階層與該最上階層之間，該中間階層包括矽及鍺之至少一者； 在該下部部分中形成穿過該最上階層且至該中間階層中之下水平伸長溝槽，該等下水平伸長溝槽個別地在該等記憶體區塊區之橫向緊鄰者之間； 使一金屬鹵化物與該矽及鍺之該至少一者起反應以在該中間階層中形成該等下水平伸長溝槽之側壁以包括該金屬鹵化物之金屬，且在該中間階層中沿著該等橫向隔開的記憶體區塊區縱向延伸； 在該下部部分上方形成該堆疊之一上部部分之該等垂直交替之第一階層及第二階層，形成延伸穿過該上部部分中之該等第一階層及該等第二階層而至該下部部分中之該最下第一階層的通道材料串，及在該上部部分中形成個別地直接在該等下水平伸長溝槽之個別者上方且沿著該個別者縱向地延伸之上水平伸長溝槽；及 透過該等上及下水平伸長溝槽，用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料替換該最下第一階層中之該犧牲材料。
  2. 如請求項1之方法，其中該反應在該中間階層中在該等橫向緊鄰記憶體區塊區內形成該金屬鹵化物之該金屬以沿著該等橫向緊鄰記憶體區塊區縱向延伸。
  3. 如請求項2之方法，其中該反應形成該金屬鹵化物之該金屬以橫向地延伸至該等橫向緊鄰記憶體區塊區中以在各處與該等通道材料串之位置橫向隔開。
  4. 如請求項1之方法，其中該中間階層包括呈元素形式之矽。
  5. 如請求項1之方法，其中該中間階層包括呈元素形式之鍺。
  6. 如請求項1之方法，其中該中間階層包括矽及鍺。
  7. 如請求項6之方法，其中該矽及鍺一起呈合金形式。
  8. 如請求項1之方法，其中該中間階層中之該等下水平伸長溝槽之該等側壁之該金屬呈元素形式。
  9. 如請求項8之方法，其包括形成直接抵靠該元素形式金屬之橫向內側且沿著該中間階層中之該等橫向隔開的記憶體區塊縱向延伸之一金屬矽化物或一金屬鍺化合物。
  10. 如請求項9之方法，其包括形成該金屬矽化物。
  11. 如請求項9之方法，其包括形成該金屬鍺化合物。
  12. 如請求項9之方法，其包括形成該金屬矽化物及該金屬鍺化合物兩者。
  13. 如請求項1之方法，其中該中間階層具有不同於該最上階層之組合物之組合物。
  14. 如請求項1之方法，其中該下部部分包括垂直介於該中間階層與該最下第一階層之間之具有不同於該中間階層之組合物之組合物的一中介階層。
  15. 如請求項1之方法，其中如最初形成之該等下水平伸長溝槽延伸穿過該中間階層但未延伸至該最下第一階層。
  16. 如請求項15之方法，其中， 該形成下水平伸長溝槽包括蝕刻； 該下部部分包括垂直介於該中間階層與該最下第一階層之間之具有不同於該中間階層之組合物之組合物的一中介階層；及 該蝕刻停止在該中介階層上。
  17. 如請求項1之方法，其中該下部部分包括在該最下第一階層下方之該等第二階層之一最下階層。
  18. 如請求項17之方法，其包括在該替換之前移除該最下第二階層。
  19. 一種用於形成包括記憶體單元串之一記憶體陣列之方法，其包括： 在一基板上形成包括導體材料之一導體階層； 在該導體階層上方形成將包括垂直交替之第一階層及第二階層之一堆疊的一下部部分，該堆疊包括橫向隔開的記憶體區塊區，該等第一階層之材料具有不同於該等第二階層之材料之組合物，該下部部分包括： 該等第一階層之一最下階層，其包括犧牲材料； 一最上階層；及 一中間階層，其垂直介於該最下第一階層與該最上階層之間，該中間階層包括矽及鍺之至少一者； 在該下部部分中形成穿過該最上階層且至該中間階層中之下水平伸長溝槽，該等下水平伸長溝槽個別地在該等記憶體區塊區之橫向緊鄰者之間； 使一金屬鹵化物與該矽及鍺之該至少一者起反應以在該中間階層中形成該等下水平伸長溝槽之側壁以包括元素形式金屬，該元素形式金屬相同於該金屬鹵化物之金屬且在該中間階層中沿著該等橫向隔開的記憶體區塊區縱向延伸； 在該反應之後，在該等下水平伸長溝槽中形成包括該元素形式金屬之犧牲線； 在該下部部分上方形成該堆疊之一上部部分之該等垂直交替之第一階層及第二階層； 形成延伸穿過該上部部分中之該等第一階層及該等第二階層而至該下部部分中之該最下第一階層的通道材料串； 在該上部部分中形成個別地直接在該下部部分中之該等犧牲線之個別者上方、沿著該個別者縱向延伸且延伸至該個別者之上水平伸長溝槽； 透過該等上水平伸長溝槽，移除在該下部部分中之該等犧牲線之該元素形式金屬；及 在該移除之後且透過該等上及下水平伸長溝槽，用將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料替換該最下第一階層中之該犧牲材料。
  20. 如請求項19之方法，其中該等個別犧牲線包括作為線側壁且作為一線基底之一外部襯層，該外部襯層具有不同於該元素形式金屬之組合物，該元素形式金屬分別橫向介於該等線側壁與該線基底之間且直接在該等線側壁及該線基底上方。
  21. 如請求項19之方法，其中該反應在該中間階層中在該等橫向緊鄰記憶體區塊區內形成該金屬鹵化物之該元素形式金屬以沿著該等橫向緊鄰記憶體區塊區縱向延伸。
  22. 如請求項21之方法，其中該反應形成該金屬鹵化物之該元素形式金屬以橫向地延伸至該等橫向緊鄰記憶體區塊區中以在各處與該等通道材料串之位置橫向隔開。
  23. 一種記憶體陣列，其包括： 橫向隔開的記憶體區塊，其等個別地包括包含交替之絕緣階層及導電階層之一垂直堆疊，記憶體單元之通道材料串延伸穿過該等絕緣階層及該等導電階層； 該等橫向隔開的記憶體區塊在該等導電階層之一下導電階層中包括靠近該等橫向隔開的記憶體區塊之橫向外側沿著該等橫向隔開的記憶體區塊縱向延伸之元素形式金屬；及 一金屬矽化物或一金屬鍺化合物，其在該下導電階層中直接抵靠該元素形式金屬之橫向內側且在該下導電階層中沿著該等橫向隔開的記憶體區塊縱向延伸，該金屬矽化物或該金屬鍺化合物之金屬相同於該元素形式金屬之金屬。
  24. 如請求項23之記憶體陣列，其包括該金屬矽化物。
  25. 如請求項23之記憶體陣列，其包括該金屬鍺化合物。
  26. 如請求項23之記憶體陣列，其包括該金屬矽化物及該金屬鍺化合物兩者。
  27. 如請求項23之記憶體陣列，其中該等橫向隔開的記憶體區塊之個別者之該等橫向外側之至少一者使其橫向外側係沿著該等橫向隔開的記憶體區塊縱向延伸之該元素形式金屬。
  28. 如請求項23之記憶體陣列，其中該等橫向隔開的記憶體區塊之個別者之該等橫向外側之至少一者使其橫向外側係在該一個下階層中沿著該等橫向隔開的記憶體區塊縱向延伸之一金屬化合物，沿著該等橫向隔開的記憶體區塊縱向延伸之該元素形式金屬在該一個下階層中直接抵靠其橫向內側之該金屬化合物。
  29. 如請求項23之記憶體陣列，其中該等通道材料串個別地包括具有在該等通道材料串之通道材料之徑向外側且延伸穿過該等絕緣階層及該等導電階層的材料之一構造，該金屬矽化物或該金屬鍺化合物在各處與該等構造橫向隔開。
  30. 一種記憶體陣列，其包括： 一導體階層，其包括導體材料； 橫向隔開的記憶體區塊，其等個別地包括包含直接在該導體階層上方之交替之絕緣階層及導電階層的一垂直堆疊，記憶體單元之通道材料串延伸穿過該等絕緣階層及該等導電階層； 該等導電階層之一最下導電階層包括將該等通道材料串之通道材料及該導體階層之該導體材料直接電耦合在一起之導電材料； 該最下導電階層中之該導電材料之一最上部分包括在該最下導電階層中靠近該等橫向隔開的記憶體區塊之橫向外側沿著該等橫向隔開的記憶體區塊縱向延伸之元素形式金屬；及 該最下導電階層中之該導電材料之該最上部分包括直接抵靠該元素形式金屬之橫向內側且在該最下導電階層中沿著該等橫向隔開的記憶體區塊縱向延伸之一金屬矽化物或一金屬鍺化合物，該金屬矽化物或該金屬鍺化合物之金屬相同於該元素形式金屬之金屬。
  31. 如請求項30之記憶體陣列，其包括該金屬矽化物。
  32. 如請求項30之記憶體陣列，其包括該金屬鍺化合物。
  33. 如請求項30之記憶體陣列，其包括該金屬矽化物及該金屬鍺化合物兩者。
  34. 如請求項30之記憶體陣列，其中在該最上部分中，該等橫向隔開的記憶體區塊之個別者之該等橫向外側之至少一者使其橫向外側係沿著該等橫向隔開的記憶體區塊縱向延伸之該元素形式金屬。
  35. 如請求項30之記憶體陣列，其中在該最上部分中，該等橫向隔開的記憶體區塊之個別者之該等橫向外側之至少一者使其橫向外側係一金屬化合物，沿著該等橫向隔開的記憶體區塊之該元素形式金屬直接抵靠其橫向內側之該金屬化合物。
  36. 如請求項30之記憶體陣列，其中該等通道材料串個別地包括具有在該等通道材料串之該通道材料之徑向外側且延伸穿過該等絕緣階層及該等導電階層的材料之一構造，該金屬矽化物或該金屬鍺化合物在各處與該等構造橫向隔開。
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