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TW202309898A - 電腦系統、非暫態電腦可讀媒體，以及佈置記憶體單元的方法 - Google Patents

電腦系統、非暫態電腦可讀媒體，以及佈置記憶體單元的方法 Download PDF

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TW202309898A
TW202309898A TW111125870A TW111125870A TW202309898A TW 202309898 A TW202309898 A TW 202309898A TW 111125870 A TW111125870 A TW 111125870A TW 111125870 A TW111125870 A TW 111125870A TW 202309898 A TW202309898 A TW 202309898A
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張瑞文
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徐國修
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王屏薇
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台灣積體電路製造股份有限公司
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Abstract

本揭露描述了佈置記憶體單元的方法。上述方法包含在佈局區域中佈置記憶體單元區，並沿著記憶體單元區的第一側佈置井拾取區及第一電源供應區。上述方法更包含沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區，上述第二側與第一側相對。上述方法更包含沿著記憶體單元區的第二側佈置裝置區，位元線跨接佈線區位在第二電源供應佈線區及裝置區之間。

Description

電腦系統、非暫態電腦可讀媒體，以及佈置記憶體單元的方法
本發明實施例是關於靜態隨機存取記憶體，特別是關於靜態隨機存取記憶體的佈局。
靜態隨機存取記憶體(static random access memory (SRAM))是一種在例如需要高速資料存取(access)的計算應用中使用的半導體記憶體。舉例來說，快取(cache)記憶體的應用使用SRAM來儲存經常被存取的資料，例如由中央處理單元(central processing unit)存取的資料。
SRAM的單元(cell)結構及架構能夠達到高速的資料存取。SRAM單元可以包含雙穩態正反器(bi-stable flip-flop) 結構，上述雙穩態正反器結構具有例如4到10個電晶體(transistor)。SRAM架構可以包含一或多個記憶體單元陣列以及支援電路(support circuitry)。SRAM陣列中的每一者配置分別被排成行(column)、列(row)的字元線(wordline)及位元線(bitline)。支援電路包含位址及驅動器(driver)電路以經由字元線及位元線來存取SRAM單元中的每一者，以進行各種SRAM操作。
本發明實施例有關於一種佈置記憶體單元的方法。上述方法包含：將記憶體單元區佈置在佈局區域內。在佈局區域內沿著記憶體單元區的第一側佈置井拾取區及第一電源供應佈線區。在佈局區域內沿著記憶體單元區的第二側佈置裝置區，其中位元線跨接佈線區位在第二電源供應佈線區及裝置區之間，其中佈置記憶體單元區、井拾取區、第一電源供應佈線區、第二電源供應佈線區、位元線跨接佈線區，以及裝置區的操作可以由一或多個處理器執行。
本發明實施例有關於一種電腦系統，包含記憶體及處理器。記憶體被配置以儲存多個指令。當處理器執行指令時，被配置以執行多個操作。上述操作包含：佈置記憶體單元區。沿著記憶體單元區的第一側佈置井拾取區，上述井拾取區與第一電源供應佈線區接觸。沿著記憶體單元區佈置第二電源供應佈線區，上述第二電源供應佈線區與位元線跨接佈線區接觸，並且第二側與第一側相對。佈置裝置區，上述裝置區與位元線跨接佈線區接觸。
本發明實施例有關於一種非暫態電腦可讀媒體，上述非暫態電腦可讀媒體具有儲存在上面的多個指令，當上述指令由計算裝置執行時，致使上述計算裝置執行多個操作。上述操作包含：在記憶體單元區內佈置多個靜態隨機存取記憶體單元，其中上述靜態隨機存取記憶體單元包含多個閘極全環場效電晶體。沿著記憶體單元區的第一側佈置井拾取區及第一電源供應佈線區。井拾取區電線耦接至閘極全環場效電晶體的多個p型井及多個n型井。第一電源供應佈線區包含用於電源供應電壓及接地供應電壓的第一內連線，上述第一內連線電性耦接至第一複數個閘極全環場效電晶體。沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區。第二電源供應佈線區包含用於電源供應電壓及接地供應電壓的多個第二內連線。第二內連線電性耦接至第二複數個閘極全環場效電晶體。位元線跨接佈線區包含電性耦接至多個記憶體單元的多個位元線的多個第三內連線。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。舉例來說，在以下實施方式中的一第一特徵形成在一第二特徵之上可以包含上述第一特徵及上述第二特徵直接接觸(contact)方式形成的實施例，也可以包含額外特徵形成在上述第一特徵及上述第二特徵之間的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
在一些實施例中，用語「大約」及「基本上」可以指在給定數量的值的5%以內的值(例如給定的值的±1 %、±2 %、±3 %、±4 %、±5 %)。這些值指示範例而不應該是限制。用語「大約」及「基本上」可以指由相關領域的技術人員根據本揭露的教導可以得知的值的百分比。
本揭露描述了靜態隨機存取記憶體(SRAM)的多個面向。具體來說，本揭露描述了有關於SRAM單元佈局的不同實施例。為了方便解釋，在此揭露特定的SRAM電路元件及控制電路，以更方便的說明不同實施例。SRAM也可以包含其他電路元件及控制電路。這些其他電路元件及控制電路在本揭露的精神及範圍內。
第1圖用以說明本發明實施例之靜態隨機存取記憶體(SRAM)裝置100。SRAM裝置100也包含列解碼器(decoder)120、字元線驅動器130、行解碼器140、行多工器(multiplexer；MUX)150、讀取/寫入電路160，以及SRAM陣列180。SRAM陣列180包含SRAM單元的行170 0~170 N。
在SRAM陣列180中的每個SRAM單元是使用記憶體位址(memory address)進行存取，例如為了進行記憶體讀取及記憶體寫入操作。列解碼器120基於記憶體位址經由字元線驅動器130選擇記憶體單元的一列進行存取。此外，行解碼器140基於記憶體位址經由行MUX 150選擇記憶體單元的行170 0~170 N中的一行進行存取。行解碼器140接收位址以產生訊號YESL[N:0](包含YESL[0]~YESL[N])，並將訊號YESL[0]~YESL[N]傳送至行MUX 150。為了進行記憶體讀取操作，讀取/寫入電路160感測在位元線對BL/BLB上的電壓位準。為了進行記憶體寫入操作，讀取/寫入電路160對記憶體單元的行170 0~170 N中的位元線對BL/BLB產生電壓。標號「BL」代表位元線(位元線BL包含位元線BL[0]~BL[N])，標號「BLB」代表互補位元線(互補位元線BLB包含互補位元線BLB[0]~BLB[N])。被存取的記憶體單元的列及被存取的記憶體單元的行形成一個交點，使得交點上的一個記憶體單元被存取。
記憶體單元的行170 0~170 N中的每一行包含多個記憶體單元190。記憶體單元190可以被排列在SRAM裝置100的一或多個陣列中。在本揭露中為了簡化描述揭露的實施例，只示出單一SRAM陣列180。SRAM陣列180具有「M+1」列「N+1」行。標號「190 00」代表位在列「0」及行170 0的記憶體單元190 。同樣地，標號「190 MN」代表位在列「M」及行170 N的記憶體單元190 。
在一些實施例中，記憶體單元190可以具有6個電晶體(「6T」)的SRAM電路結構(topology)( 6T SRAM電路結構)。第2圖用以說明本發明實施例之記憶體單元190的範例6T SRAM電路結構。6T SRAM電路結構包含n型場效電晶體通道裝置(n-type field effect transistor (NFET) pass device)220及230、NFET下拉(pull-down)裝置240 及250，以及p型FET(p-type FET (PFET))上拉(pull-up)裝置260 及270。FET裝置(例如NFET裝置及PFET裝置)可以是平面金屬氧化物半導體(planar metal-oxide-semiconductor)FET、鰭式FET(finFET)、閘級全環(gate-all-around)FET、任何合適的FET，或是其中的組合。其他SRAM電路結構，例如4個電晶體(「4T」)、8個電晶體(「8T」)，以及10個電晶體(「10T」) 的SRAM電路結構以在本揭露的精神及範圍中。
來自字元線驅動器130的電壓控制NFET通道裝置220及230，以將電壓從位元線對BL/BLB傳送到由NFET下拉裝置240、250以及PFET上拉裝置260、270組成的雙穩態正反器結構。位元線對BL/BLB的電壓可以被用在記憶體讀取操作及記憶體寫入操作中。在記憶體讀取操作中，字元線驅動器130可以將具有足夠電壓位準(voltage level)電壓施加至NFET通道裝置220及230的閘極(gate)端，以將儲存於雙穩態正反器結構中的電壓傳送至位元線BL及互補位元線BLB，傳送至位元線BL及互補位元線BLB的電壓可以被讀取/寫入電路160所感測。舉例來說，如果「1」或邏輯值「高」(例如電源供應電壓(power supply voltage)，例如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V，或是任何其他合適的電壓)被傳送至位元線BL，並且「0」或邏輯值「低」(例如地或0V)被傳送至互補位元線BLB，讀取/寫入電路160可以感測到(或讀取)這些值。在記憶體寫入操作中，如果位元線BL是「1」或邏輯值「高」，並且互補位元線BLB是「0」或邏輯值「低」，字元線驅動器130可以將具有充足的電壓位準的電壓施加至NFET通道裝置220及230的閘極端，以將位元線BL的邏輯值「高」及互補位元線BLB的邏輯值「低」傳送至雙穩態正反器結構。因此，這些邏輯值被寫入(或是編程(program))至雙穩態正反器結構中。
第3圖用以說明本發明實施例之SRAM裝置100的一部份的佈局平面圖300。佈局平面圖300包含記憶體單元區310、記憶體單元區310的第一側320、記憶體單元區310的第二側330，以及裝置區340。在一些實施例中，佈局平面圖300可以代表較大的佈局平面圖的一部份，例如整個晶片或系統設計的平面圖。
本揭露的實施例之記憶體單元區310包含以陣列方式排列的多個記憶體單元。在一些實施例中，記憶體單元區310中的每個記憶體單元可以是第2圖的記憶體單元190。在本揭露的一些實施例中，記憶體單元190中的每個PFET及NFET可以為閘極全環場效電晶體(gate all-around field effect transistors (GAA FETs))。在一些實施例中，記憶體單元區310可以具有從大約32接觸式多晶矽閘極間距(contacted poly pitch (CPP))到大約64 CPP的寬度315(例如在x方向上)。用語「接觸式多晶矽閘極間距(CPP)」可以指電晶體的閘極在佈局中的間距(例如在第2圖的記憶體單元190中，閘極全環FET的佈局中的閘極間距)，閘極在佈局中的間距可以取決於用以製造電晶體的半導體製程技術節點(node)。半導體製程技術節點可以包含16 nm技術節點、14 nm技術節點、10 nm技術節點、7 nm技術節點、5 nm技術節點、3 nm技術節點、2 nm技術節點、1 nm技術節點，以及更小的技術節點。
在本揭露的實施例中，記憶體單元區310中記憶體單元的數量可以取決於SRAM裝置100的一或多個設計參數。在一些實施例中，記憶體單元區310中記憶體單元的數量(例如第2圖的記憶體單元190)可以取決於所需的位元線負載(loading)(例如電性耦接位元線BL及互補位元線BLB的記憶體單元190的數量)。
第4圖用以說明本發明實施例之具有位元線寄生(parasitic)模型420及430的SRAM陣列410。與之前對於第1圖的SRAM陣列180的描述相似，SRAM陣列410包含以陣列方式排列的記憶體單元190，並且SRAM陣列410具有M+1列N+1行。為了簡單起見，位元線寄生模型420及430沿著記憶體單元190的兩個位元線BL路徑示意電阻及電容元件的網路，上述位元線BL路徑為位元線422及位元線432。對於位元線寄生模型420及430的描述也可以套用到記憶體單元190的互補位元線BLB路徑的寄生模型。
位元線寄生模型420以電阻元件426 0~426 5及電容元件428 0~428 2的網路表示。舉例來說，對於位元線422來說，在記憶體單元190 00及190 10之間有兩個電阻元件426 0及426 1，以及一個電容元件428 0。同樣地，位元線寄生模型430以電阻元件436 0~436 5及電容元件438 0~438 2的網路表示。舉例來說，對於位元線432來說，在記憶體單元190 0N及190 1N之間有兩個電阻元件436 0及436 1，以及一個電容元件438 0。
由於在位元線422及432中的電阻及電容元件，從記憶體單元190讀取及寫入記憶體單元190的資料會有延遲(也稱為位元線電阻-電容延遲(resistive-capacitive (RC) delay))，並因此降低SRAM裝置100的讀取及寫入性能。因此，電性耦接位元線422及432的記憶體單元190的數量會影響SRAM裝置100的讀取及寫入性能。舉例來說，電性耦接位元線422及432的記憶體單元190的數量越多，會引入更高的位元線RC延遲，並因此使SRAM裝置100的讀取及寫入操作變慢。
第5圖為圖表500，圖表500根據本發明實施例展示SRAM裝置100的延遲(例如位元線RC延遲)及位元線負載之間的關係。資料點510、520、530、540、550、560、570，以及580可以分別表示4個記憶體單元190、8個記憶體單元190、16個記憶體單元190、32個記憶體單元190、64個記憶體單元190、128個記憶體單元190、256個記憶體單元190，以及512個記憶體單元190 電性耦接至位元線(例如第4圖的位元線422及位元線432)。圖表500顯示延遲的量(例如位元線RC延遲)隨著電性耦接位元線的記憶體單元190的數量(位元線負載)增加而增加。舉例來說，比較資料點510與資料點580可知，4個記憶體單元190電性耦接位元線相較於512個記憶體單元190電性耦接位元線可以減少大約12%的位元線RC延遲。 比較資料點520與資料點580可知，8個記憶體單元190電性耦接位元線相較於512個記憶體單元190電性耦接位元線可以減少大約7%的位元線RC延遲。比較資料點530與資料點580可知，16個記憶體單元190電性耦接位元線相較於512個記憶體單元190電性耦接位元線可以減少大約4%的位元線RC延遲。比較資料點540與資料點580可知，32個記憶體單元190電性耦接位元線相較於512個記憶體單元190電性耦接位元線可以減少大約2%的位元線RC延遲。比較資料點550、560、570與資料點580可知，64、128、256個記憶體單元190電性耦接位元線相較於512個記憶體單元190電性耦接位元線可以減少大約1%(或低於大約1%)的位元線RC延遲。
參考第3圖，記憶體單元區310中的記憶體單元的數量，可以根據所需的位元線負載及裝置效能決定。舉例來說，為了改善SRAM裝置100中的位元線RC延遲並因此改進讀取及寫入性能，電性耦接位元線的記憶體單元190的數量可以為4、8、16，或32。換句話說，4、8、16，或32個記憶體單元190可以沿著記憶體單元區310的高(例如在y方向)排列。此外，在本發明的一些實施例中，根據記憶體單元區310的寬度315(例如在x方向上)，理想的記憶體單元190的數量，可以是能夠符合寬度315的記憶體單元190的最大數量，以最大化記憶體單元區310的儲存容量(storage capacity)。舉例來說，當寬度315介於大約32 CPP到64 CPP時，假設第2圖的記憶體單元190的寬度為大約5 CPP(例如在x方向)，記憶體單元區310中的每一列記憶體單元190可以包含大約6個到大約12個記憶體單元190。總結而言，在一些實施例中記憶體單元區310可以具有4、8、16，或32列記憶體單元190，以及大約6到大約12行記憶體單元190。
參考第3圖，記憶體單元區310的第一側320位在記憶體單元區310的遠離端(far end)上，遠離裝置區340(例如在x方向上)。舉例來說，記憶體單元區310的第一側320可以位在SRAM裝置100的佈局平面圖300的外緣(outer edge)上。在一些實施例中，記憶體單元區310的第一側320可以具有從大約8 CPP到大約12 CPP的寬度325(例如在x方向)。舉例來說，寬度325可以是大約10 CPP。
第6圖用以說明本發明實施例之記憶體單元區310的第一側320。在一些實施例中，記憶體單元區310的第一側320包含井拾取區(well pick-up region)610。井拾取區610可以提供對於n型井(n-well)及p型井(p-well)的接觸(access)，上述n型井及p型井位在第2圖的記憶體單元190的電晶體下方，第2圖的記憶體單元190的電晶體例如NFET通道裝置220及230、NFET下拉裝置240及250，以及PFET上拉裝置260及270。在本揭露的一些實施例中，記憶體單元190的電晶體可以為GAA FET。對於SRAM裝置100的製造測試及普通操作而言，可以經由接點(contact)結構(例如p型井接點及n型井接點)接觸p型井及n型井(例如使用將n型井及p型井電性耦接至電源供應電壓及接地供應電壓的積體電路(integrated circuit (IC))封裝(package)的接腳(pin)或焊墊(pad))。電源供應佈線區(power supply routing region)620可以包含將電源供應電壓(例如 0.4 V、0.6 V、0.7 V、1.0 V、1.2 V、1.8 V、2.4 V、3.3 V、5 V，以及任何其他合適的電壓)及接地供應電壓(例如0 V)路由至記憶體單元區310的內連佈線(interconnect routing)(內連線)。電源供應電壓及接地供應電壓包含電性耦接至第2圖的記憶體單元190中的PFET上拉裝置260及270以及NFET下拉裝置240及250的電壓。
在一些實施例中，井拾取區610可以具有從大約4 CPP到大約8 CPP的寬度615。舉例來說，寬度615可以為大約6 CPP。根據本揭露的一些實施例，電源供應佈線區620可以具有從大約2 CPP到大約6 CPP的寬度625。舉例來說，寬度625可以為大約4 CPP。寬度615與寬度625的比例可以從大約2:3到大約4:1。舉例來說，寬度615可以為大約6 CPP，寬度625可以為大約4 CPP，這種情況下寬度615與寬度625的比例為大約3:2。
參考第3圖，記憶體單元區310的第二側330位在記憶體單元區310的接近端(near end)上，接近或與裝置區340相鄰(例如在x方向上)。舉例來說，記憶體單元區310的第二側330可以位在SRAM裝置100的佈局平面圖300的內側部份上。在一些實施例中，記憶體單元區的第二側330可以具有從大約5 CPP到大約7 CPP的寬度335(例如在x方向上)。舉例來說，寬度335可以為大約6 CPP。
第7圖用以說明本發明實施例之記憶體單元區310的第二側330。在一些實施例中，記憶體單元區310的第二側330包含電源供應佈線區710及位元線跨接佈線區(bitline jumper routing region)720。電源供應佈線區710可以包含將電源供應電壓(例如 0.4 V、0.6 V、0.7 V、1.0 V、1.2 V、1.8 V、2.4 V、3.3 V、5 V，以及任何其他合適的電壓)及接地供應電壓(例如0 V)路由至記憶體單元區310的內連線。電源供應電壓及接地供應電壓包含電性耦接至第2圖的記憶體單元190中的PFET上拉裝置260、270以及NFET下拉裝置240、250的電壓。在一些實施例中，電源供應佈線區710可以提供記憶體單元區310內的第一組記憶體單元190用於電源供應電壓及接地供應電壓的內連佈線(內連線)，第6圖的電源供應佈線區620可以提供記憶體單元區310內的第二組記憶體單元190用於電源供應電壓及接地供應電壓的內連佈線(內連線)。位元線跨接佈線區720為記憶體單元190的位元線BL及互補位元線BLB提供一個能夠被路由至SRAM裝置100的其他部份的區域。在一些實施例中，因為在較低層內連線(例如金屬M0內連線)中記憶體單元190的位元線BL及互補位元線BLB的路由擁塞(congestion)，可以使用較高層的內連跨接線(例如金屬M1內連線)以在一或多個阻斷位元線BL及互補位元線BLB的路經的內連線上方路由位元線BL及互補位元線BLB。較高層的內連跨接線可以在一或多個阻斷的內連線上方路由較低層的位元線BL及互補位元線BLB內連線，並將位元線BL及互補位元線BLB路徑連接至遠離內連線的堵塞之較低層的內連線。舉例來說，參考第1圖，當要將位元線BL及互補位元線BLB從記憶體單元190路由至讀取/寫入電路160時，內連線可能會堵塞，造成直接的內連線路由(例如在金屬M0內連層上)有困難。在此情況下，較高層的內連跨接線(例如金屬M1內連線)可以用於將較低層的位元線BL及互補位元線BLB路由至讀取/寫入電路160。在一些實施例中，較高層的內連跨接線可以位在第7圖的位元線跨接佈線區720中。
在一些實施例中，電源供應佈線區710可以具有從大約2 CPP到大約6 CPP的寬度715。舉例來說，寬度715可以為大約4 CPP。在一些本揭露的實施例中， 位元線跨接佈線區720可以具有從大約1 CPP到大約3 CPP的寬度725。舉例來說，寬度725可以為大約2 CPP。寬度715與寬度725的比例可以從大約2:3到大約6:1。舉例來說，寬度715可以為大約4 CPP，寬度725可以為大約2 CPP，這種情況下寬度715與寬度725的比例為大約2:1。
此外，參考第3、6、7圖，寬度325與寬度335的比例可以從大約8:7到大約12:5。舉例來說，寬度325與寬度335的比例可以為大約5:3。如上所述，寬度325是井拾取區610及電源供應佈線區620的合併寬度，寬度335是電源供應佈線區710及位元線跨接佈線區720的合併寬度。
參考第3圖，裝置區340與記憶體單元區310的第二側330相鄰。在一些實施例中，裝置區340與記憶體單元區310的第二側330接觸(例如物理上的接觸)。在一些實施例中，裝置區340與記憶體單元區310的第二側330相鄰，但是沒有接觸。參考第7圖，裝置區340與位元線跨接佈線區720相鄰。在一些實施例中，裝置區340與位元線跨接佈線區720接觸(例如物理上的接觸)。在一些實施例中，裝置區340與位元線跨接佈線區720相鄰，但是沒有接觸。在本揭露的一些實施例中，裝置區340可以包含用以存取記憶體單元區310中的記憶體單元的裝置。舉例來說，參考第1圖，可以控制對於記憶體單元190進行存取的裝置包含：在列解碼器120、字元線驅動器130、行解碼器140、行MUX 150，以及讀取/寫入電路160中的類比及邏輯裝置。
第8圖說明本發明實施例之方法800，方法800用於記憶體單元的佈置(placement)。在方法800中描述的多個操作，可以由例如在電腦系統上運行的電子設計自動化(electronic design automation(EDA))工具執行，例如以下對於第9圖描述的範例的電腦系統900。應該理解並不是所有在此揭露的操作都需要執行，並且可以執行一或多個額外的操作。此外，一些操作可以同時執行並且可以以不同於第8圖所示的順序執行。
為了方便解釋，方法800參照第3圖的佈局平面圖300與相關的佈局平面圖及電路結構說明，例如在第1、2、4、6、7圖說明的佈局平面圖及電路結構。其他佈局平面圖及電路結構也可以應用方法800，並且也在本揭露的精神及範圍內。
在操作810中，將記憶體單元區佈置到佈局區域中。舉例來說，參考第3圖的佈局平面圖300，記憶體單元區310(「記憶體單元區」)被佈置在佈局區域中。在一些實施例中，記憶體單元區的佈置可以包含在佈局區域中插入一或多個SRAM單元。一或多個SRAM單元中的每一個可以由GAA FET以6T SRAM電路結構組成，例如第2圖的記憶體單元190的電路結構。
參考第8圖的方法800，在操作820中，沿著記憶體單元區的第一側佈置井拾取區及第一電源供應佈線區。參考第6圖，記憶體單元區310的第一側320位在記憶體單元區的第一側上，遠離裝置區340(例如在x方向上)。記憶體單元區310的第一側320包含井拾取區610(「井拾取區」)，以及電源供應佈線區620(「第一電源供應佈線區」)。井拾取區610具有從大約4 CPP到大約8 CPP的寬度615，例如寬度615可以為大約6 CPP。在一些實施例中，井拾取區的佈置可以包含插入p型井接點及/或n型井接點，上述p型井接點及/或n型井接點電性耦接記憶體單元中的電晶體(例如第2圖的記憶體單元190中的GAA FET)。電源供應佈線區620可以具有從大約2 CPP到大約6 CPP的寬度625(例如寬度625可以為大約4 CPP)，並且包含用於電源供應內連線及/或接地內連線的佈線，上述電源供應內連線及/或接地內連線電性耦接記憶體單元中的電晶體(例如第2圖的記憶體單元190中的GAA FET)。此外，在一些實施例中，寬度615與寬度625的比例可以為3:2。
參考第8圖的方法800，在操作830中，沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區。第二側可以在記憶體單元區的第一側的相對邊上。參考第7圖，記憶體單元區310的第二側330位在記憶體單元區310的接近端，接近或與裝置區340相鄰(例如在x方向上)。記憶體單元區310的第二側330包含電源供應佈線區710(「第二電源供應佈線區」)以及位元線跨接佈線區720(「位元線跨接佈線區」)。電源供應佈線區710具有從大約2 CPP到大約6 CPP的寬度715(例如寬度715可以為大約4 CPP)，並且包含用於電源供應內連線及/或接地內連線的佈線，上述電源供應內連線及/或接地內連線電性耦接記憶體單元內的電晶體 (例如第2圖的記憶體單元190中的GAA FET)。位元線跨接佈線區720具有從大約1 CPP到大約3 CPP的寬度725(例如寬度725可以為大約2 CPP)，並且包含用於將記憶體單元190的位元線BL及互補位元線BLB路由至SRAM裝置100的其他部份的佈線。此外，在一些實施例中，寬度715與寬度725的比例可以為大約2:1。另外在一些實施例中，井拾取區610及電源供應佈線區620的合併寬度(加總為記憶體單元區310的第一側320)與電源供應佈線區710及位元線跨接佈線區720的合併寬度(加總為記憶體單元區310的第二側330)的比例是大約5:3。
參考第8圖的方法800，在操作840中，沿著記憶體單元區的第二側佈置裝置區，其中位元線跨接佈線區位在第二電源供應佈線區及裝置區之間。參考第3圖，裝置區340與記憶體單元區310的第二側330相鄰。在一些實施例中，裝置區340與記憶體單元區310的第二側330接觸(例如物理上的接觸)。在一些實施例中，裝置區340與記憶體單元區310的第二側330相鄰但是沒有接觸。在本揭露的一些實施例中，裝置區340可以包含用以存取記憶體單元區310內的記憶體單元的裝置。舉例來說，參考第1圖，可以控制對於記憶體單元190的存取的裝置包含：在列解碼器120、字元線驅動器130、行解碼器140、行MUX 150，以及讀取/寫入電路160中的類比及邏輯裝置。
上述多個實施例除了其他部份之外的好處包含更緊湊的設計及性能上的改善。在更緊湊的設計方面，具有較小的位元線負載的SRAM裝置100(例如4、8、16或32個電性耦接至位元線的記憶體單元)相較於具有較大的位元線負載的SRAM裝置100(例如32、64、128、256或512個電性耦接至位元線的記憶體單元)，可以有更小的佈局平面圖。此外，與其他需要井拾取區位在記憶體單元區的遠離端及接近端上的SRAM佈局不同，本揭露的實施例只需要一個井拾取區，例如位在記憶體單元區的接近端上(類似於第3圖中的裝置區340的位置)。因為在記憶體單元(例如第2圖的記憶體單元190)中使用了GAA FET，所以能夠使用單一井拾取區的SRAM設計(例如第6圖的井拾取區610)。特別是，GAA FET相較於其他類型的電晶體(例如鰭式FET)具有較大的源極/汲極區(source/drain region)，因此可以降低在記憶體單元之電晶體下方的寄生效應(例如寄生電阻)，並且減少閂鎖(latch-up)的風險。此外，在性能上的改進方面，對於SRAM裝置而言較小的位元線負載(例如4、8、16或32個電性耦接至位元線的記憶體單元)可以如第5圖的圖表500所示，降低位元線RC延遲。因此，可以改進SRAM裝置中的讀取及寫入性能。
第9圖說明可以在其中執行本發明的多個實施例的範例的電腦系統900。第9圖可以為能夠執行在此描述的功能及操作的任何習知的電腦。舉例來說，電腦系統900能夠在IC佈局設計中使用例如EDA工具安置記憶體單元。例如電腦系統900可以被用以執行一或多個方法800中的操作，方法800描述了用以在佈局區域中佈置記憶體單元的方法。
電腦系統900包含一或多個處理器(也稱為中央處理單元(central processing unit)或CPU)，例如處理器904。處理器904連接至通訊裝置或匯流排906。電腦系統900也包含輸入/輸出裝置903，例如顯示器、鍵盤、指向裝置(pointing device)等，輸入/輸出裝置903與通訊裝置或匯流排906經由輸入/輸出介面902通訊。EDA工具可以經由輸入/輸出裝置903接收指令以執行在此描述的多個功能或操作，例如第8圖的方法800。電腦系統900也包含主記憶體908，例如隨機存取記憶體(random access memory(RAM))。主記憶體908可以包含一或多層的快取記憶體(cache)。主記憶體908具有儲存在其中的控制邏輯(例如電腦軟體)及/或資料。在一些實施例中，控制邏輯(例如電腦軟體)及/或資料可以包含以上對於第8圖的方法800所描述的一或多個操作。
電腦系統900也可以包含一或多個次要儲存裝置或記憶體910(次要記憶體910)。次要記憶體910可以包含例如硬碟驅動機(hard disk drive)912及/或可移除儲存裝置或驅動機914(可移除儲存驅動機914)。可移除儲存驅動機914可以為軟式磁碟驅動機(floppy disk drive)、磁帶機(magnetic tape drive)、光碟驅動機(compact disk drive)、光儲存裝置(optical storage device)、磁帶備份裝置(tape backup device)，及/或任何其他儲存裝置/驅動機。
可移除儲存驅動機914可以與可移除儲存單元918互動。可移除儲存單元918包含電腦可用或可讀儲存裝置，上述電腦可用或可讀儲存裝置上儲存有電腦軟體(控制邏輯)及/或資料。可移除儲存單元918可以為軟式磁碟、磁帶、光碟、DVD、光儲存碟(optical storage disk)，及/或任何其他電腦資料儲存裝置。可移除儲存驅動機914以習知的方式讀取及/或寫入可移除儲存單元918。
在一些實施例中，次要記憶體910可以包含其他途徑、工具，或是其他方式以允許電腦系統900存取電腦程式及/或其他指令及/或其他資料。例如，上述途徑、工具，或是其他方式可以包含可移除儲存單元922及介面920。可移除儲存單元922及介面920的範例包含程式卡匣(program cartridge)及卡匣介面(cartridge interface)(例如在電玩遊戲裝置中所見到的)、可移除記憶體晶片(例如EPROM或PROM)及相關聯的插槽(socket)、記憶條(memory stick)及通用串列匯流排埠(USB port)、記憶卡及相關聯的記憶卡槽(slot)，及/或其他可移除儲存單元及相關連的介面。在一些實施例中，次要記憶體910、可移除儲存單元918，及/或可移除儲存單元922可以包含一或多個以上參照第8圖的方法800所描述的操作。
電腦系統900可以更包含通訊或網路介面924(通訊介面924)。通訊介面924使電腦系統能夠與任何遠端裝置、遠端網路、遠端實體(單獨或整體的以編號928標示)等的組合通訊及互動。舉例來說，通訊介面924可以允許電腦系統900通過通訊路徑926與遠端裝置928通訊，通訊路徑926可以是有線及/或無線的，並且可以包含區域網路(LAN)、廣域網路(WAN)、網際網路(Internet)等。控制邏輯及/或資料可以經由通訊路徑926被傳送至電腦系統900或從電腦系統900傳送。
以上實施例中的操作可以以多種配置及架構執行。因此，以上實施例中一些或全部的操作(例如第8圖的方法800)可以使用軟體、硬體，或是軟體以及硬體執行。在一些實施例中，包含有形的電腦可用或可讀媒體的有形儀器或是製造物在此也被稱為電腦程式產品或程式儲存裝置，上述有形的電腦可用或可讀媒體具有儲存在其上的控制邏輯(軟體)。這些有形儀器或是製造物包含但不限於電腦系統900、主記憶體908、次要記憶體910、可移除儲存單元918及922，以及能夠體現以上任何組合的有形製造物。當此類控制邏輯由一或多個資料處理裝置(例如電腦系統900)執行時，能夠致使此類資料處理裝置進行在此說明的操作。
第10圖用以說明本發明實施例之積體電路(IC)製造系統1000，以及相關的IC製造流程。在一些實施例中，在此描述的佈局(例如第3圖的佈局平面圖300及相關的佈局平面圖及電路結構)可以使用IC製造系統1000來製造。
IC製造系統1000包含設計室(design house) 1020、遮罩室(mask house)1030，以及IC生產廠/製造廠(IC manufacturer/fabricator(fab))1050(IC製造廠 1050)，以上每一者在有關於製造IC裝置1060的研發及製造週期(cycle)及/或服務上與其他者互動。設計室1020、遮罩室1030，以及IC製造廠 1050以通訊網路連接。在一些實施例中，通訊網路為單一的網路。在一些實施例中，通訊網路為多種不同的網路，例如內部網路(intranet)及網際網路。通訊網路包含有線及/或無線通訊通道。設計室1020、遮罩室1030，以及IC製造廠 1050中的每一者與其他者互動，並且提供服務及/或接受服務。在一些實施例中，兩個或以上的設計室1020、遮罩室1030，以及IC製造廠 1050共同存在於一個共用的設施並使用共用的資源。
設計室1020產生IC設計佈局圖1022。IC設計佈局圖1022包含多個幾何圖案(pattern)，例如有關於第3圖的佈局平面圖及相關的佈局平面圖及電路結構的幾何圖案。幾何圖案對應於金屬、氧化物，或是半導體層的圖案，上述金屬、氧化物，或是半導體層組成被製造的IC裝置1060的多個元件。多個層的組合形成了多個IC部件(feature)。舉例來說，IC設計佈局圖1022的一部份包含多個IC部件，例如主動區(active region)、閘極電極、源極及汲極，以及層間內連線的導電區段(segment)或通孔(via)，上述IC部件將在半導體基板(substrate)(例如半導體晶圓(wafer))中以及沉積(dispose)在半導體基板上的多個材料層中形成。設計室1020執行適當的設計流程，以完成IC設計佈局圖1022。設計流程包含一或多個邏輯設計、實體設計(physical design)，以及佈線設計。IC設計佈局圖1022可以使用一或多個具有幾何圖案訊息的資料檔案表示。舉例來說，IC設計佈局圖1022可以為GDSII檔案格式或是DFII檔案格式。
遮罩室1030包含資料準備(data preparation)1032(遮罩資料準備1032)及遮罩製造1044。遮罩室1030使用IC設計佈局圖1022製造一或多個遮罩1045，遮罩1045之後被用以製造IC裝置1060的各種層。遮罩室1030執行遮罩資料準備1032，其中將IC設計佈局圖1022轉譯成代表性資料檔案(representative data file(RDF))。遮罩資料準備1032將RDF提供至遮罩製造1044。遮罩製造1044包含遮罩寫入器(writer)，上述遮罩寫入器將RDF轉換為基板(例如遮罩(或標線片(reticle))1045或半導體晶圓1053)上的影像。IC設計佈局圖1022可以由遮罩資料準備1032操縱，以遵從遮罩寫入器的特定特性及/或IC製造廠1050的要求。在第10圖中，資料準備1032及遮罩製造1044以分開的元件說明。在一些實施例中，資料準備1032及遮罩製造1044可以一起被稱為「遮罩資料準備」。
在一些實施例中，資料準備1032包含光學鄰近修正(optical proximity correction (OPC))，上述OPC使用微影增強 (lithography enhancement)技術來補償例如可能因繞射(diffraction)、干涉、其他製程效應等所引起的影像誤差(image error)。OPC會調整IC設計佈局圖1022。在一些實施例中，資料準備1032更包含解析度增強技術(resolution enhancement technique(RET))，例如離軸照明(off-axis illumination)、次解析度輔助特徵(sub-resolution assist feature)、相移遮罩(phase-shifting mask)、其他合適的技術，或是其中的組合。在一些實施例中，可以使用將OPC作為逆向成像問題進行處理的逆向微影技術(inverse lithography technology(ILT)。
在一些實施例中，資料準備1032包含遮罩規則檢查器(mask rule checker，MRC)，上述遮罩規則檢查器利用包含幾何及/或連接性約束條件的一組遮罩創建規則(mask creation rule)來檢查已經過OPC的IC設計佈局圖1022，考量半導體製造製程中的可變性(variability)確保具有足夠的裕度(margin)。在一些實施例中，MRC修改IC設計佈局圖1022，以補償遮罩製造1044期間的限制，MRC可以解除一部份由OPC執行的修改，以滿足遮罩創建規則。
在一些實施例中，資料準備1032包含微影製程檢查(lithography process checking(LPC))，上述LPC對將由IC製造廠1050執行的製程(processing)進行模擬，上述製程用以製作IC裝置1060。LPC基於IC設計佈局圖1022來模擬上述製程，以創建模擬製造的裝置，例如IC裝置1060。LPC模擬中的製程參數可以包含有關於IC製造週期的各種參數、有關於製造IC的工具的參數、及/或製造製程的其他態樣。LPC會考慮各種因數(factor)，例如上空影像對比(aerial image contrast)、焦點深度(depth of focus(DOF))、遮罩誤差增強因數(mask error enhancement factor(MEEF))，以及其他合適的因數。在一些實施例中，在藉由LPC創建模擬製造的裝置之後，若上述模擬製造的裝置沒有滿足設計規則，則重複使用OPC及/或MRC以進一步完善IC設計佈局圖1022。
在一些實施例中，資料準備1032包含例如邏輯運算(logic operation(LOP))的額外部件，以根據製造規則修改IC設計佈局圖1022。此外，在資料準備1032期間應用於IC設計佈局圖1022的製程可以使用與上述的順序不同的順序執行。
在資料準備1032之後及在遮罩製造1044期間，基於修改過的IC設計佈局圖1022來製作遮罩1045或遮罩1045的群組。在一些實施例中，遮罩製造1044包含基於IC設計佈局圖1022執行一或多次微影曝光(lithographic exposure)。在一些實施例中，基於修改過的IC設計佈局圖1022使用電子束(electron-beam(e-beam))或多重電子束機制在遮罩(光罩(photomask)或標線片)1045上形成圖案。
遮罩1045可以使用各種技術形成。在一些實施例中，遮罩1045是使用二元技術(binary technology)形成的。在一些實施例中，遮罩圖案包含不透明區(opaque region)及透明區(transparent region)。輻射束(例如紫外光束(ultraviolet(UV) beam))可以用於將被塗佈於晶圓上的影像敏感性材料層(image sensitive material layer)(例如，光阻(photoresist))曝光。輻射束被不透明區遮擋並且穿透透明區。舉例來說，遮罩1045的二元遮罩(binary mask)版本包含透明基板(例如熔融石英(fused quartz))，以及塗佈於上述二元遮罩的不透明區中的不透明材料(例如，鉻(chromium))。
在一些實施例中，遮罩1045是使用相移(phase shift)技術形成的。在遮罩1045的相移遮罩(phase shift mask(PSM))版本中，在上述相移遮罩上形成的圖案中的各種部件被配置為具有適當的相差(phase difference)，以改善解析度及成像品質。舉例來說，相移遮罩可以為衰減式PSM(attenuated PSM)或交替式PSM(alternating PSM)。
由遮罩製造1044產生的一或多個遮罩幕被用於多種製程中。舉例來說，遮罩可以被用於離子植入製程(ion implantation process)中，以在半導體晶圓1053中形成各種摻雜區、被用於蝕刻製程(etching process)中，以在半導體晶圓1053中形成各種蝕刻區，及/或被用於其他合適的製程中。
IC製造廠1050包括晶圓製作工具(fabrication)1052。IC製造廠1050可以包含用以製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC製造廠1050為半導體代工廠(semiconductor foundry)。舉例來說，可以存在用於IC產品的前端製作(生產線前端(front-end-of-line(FEOL)製造)的製造設施、第二製造設施，提供用於IC產品的內連線及封裝的後端製造(生產線後端(back-end-of-line(BEOL)製作)，以及第三製造設施，用以為代工業務提供其他服務。
IC製造廠1050使用由遮罩室1030製作的遮罩1045來製造IC裝置1060。在一些實施例中，IC製造廠1050使用遮罩1045製造半導體晶圓1053以形成IC裝置1060。在一些實施例中，IC製造包含基於IC設計佈局圖1022執行一或多次微影曝光。半導體晶圓1053包含矽基板或其他合適的基板，上述矽基板或其他合適的基板上形成有多層材料層。半導體晶圓1053更包含摻雜區(doped region)、介電部件(dielectric feature)、多級內連線(multilevel interconnect)，以及其他合適的部件。
本揭露的實施例描述了優化後的SRAM佈局。參考第3、6、7圖，上述SRAM佈局包含記憶體單元區310、記憶體單元區310的第一側320、記憶體單元區310的第二側330，以及裝置區340。記憶體單元區310的第一側320包含井拾取區610及電源供應佈線區620。記憶體單元區310的第二側330包含電源供應佈線區710及位元線跨接佈線區720。上述SRAM佈局除了其他部份之外的好處包含更緊湊的設計及裝置性能上的改善。上述SRAM佈局相較於具有較大位元線負載(例如32、64、128、256或512個電性耦接位元線的記憶體單元)的裝置，可以具有更小的位元線負載(例如4、8、16或32個電性耦接位元線的記憶體單元)。此外，與其他需要井拾取區位在遠離端及接近端上的SRAM佈局設計不同，在此描述的SRAM佈局只需要一個井拾取區，例如位在記憶體單元區的接近端上(類似第3圖中裝置區340的位置)。因為在記憶體單元中使用了GAA FET，所以可以採用單一井拾取區的SRAM設計(例如第6圖的井拾取區610)。此外，在性能上的改進方面，對於SRAM裝置而言較小的位元線負載(例如4、8、16或32個電性耦接至位元線的記憶體單元)降低了位元線RC延遲，因此可以改進SRAM裝置中的讀取及寫入性能。
本揭露的實施例包含佈置記憶體單元的方法。上述方法包含：將記憶體單元區佈置在佈局區域內；在佈局區域內沿著記憶體單元區的第一側佈置井拾取區及第一電源供應佈線區；在佈局區域內沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區，第二側與第一側相對；以及在佈局區域內沿著記憶體單元區的第二側佈置裝置區，位元線跨接佈線區位在第二電源供應佈線區及裝置區之間。記憶體單元區、井拾取區、第一電源供應佈線區、第二電源供應佈線區、位元線跨接佈線區，以及裝置區的佈置可以由一或多個處理器執行。
在一些實施例中，佈置記憶體單元區的操作包含在佈局區域內插入一或多個靜態隨機存取記憶體單元。
在一些實施例中，在佈局區域內插入一或多個靜態隨機存取記憶體單元的操作包含將複數個閘極全環場效電晶體插入6電晶體靜態隨機存取記憶體電路結構中。
在一些實施例中，佈置井拾取區及第一電源供應佈線區的操作包含：插入具有第一寬度的井拾取區及具有第二寬度的第一電源供應佈線區，第一寬度與第二寬度的比例為大約3:2。
在一些實施例中，佈置井拾取區的操作包含：插入電性耦接至記憶體單元區內的一或多個電晶體的p型井接點、n型井接點或其組合。
在一些實施例中，佈置第一電源供應佈線區的操作包含：路由電性耦接至記憶體單元區內的一或多個電晶體之電源供應內連線、接地內連線，或其組合。
在一些實施例中，佈置第二電源供應佈線區及位元線跨接佈線區的操作包含：佈置具有第一寬度的第二電源供應佈線區，以及佈置具有第二寬度的位元線跨接佈線區，第一寬度與第二寬度的比例為大約2:1。
在一些實施例中，佈置第二電源供應佈線區的操作包含：插入電性耦接至記憶體單元區內的一或多個電晶體的電源供應內連線、接地內連線或其組合。
在一些實施例中，佈置位元線跨接佈線區的操作包含：插入電性耦接至記憶體單元區內的一或多個電晶體的一或多個位元線跨接內連線。
在一些實施例中，井拾取區及第一電源供應佈線區的第一合併寬度，與第二電源供應佈線區及位元線跨接佈線區的第二合併寬度的比例為大約5:3。
本揭露的實施例包含電腦系統，上述電腦系統包含記憶體及處理器。記憶體被配置以儲存多個指令。當處理器執行指令時，被配置以執行多個操作。上述操作包含：佈置記憶體單元區；沿著記憶體單元區的第一側佈置井拾取區及第一電源供應區，井拾取區與第一電源供應區接觸； 沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區，第二電源供應佈線區與位元線跨接佈線區接觸，第二側與第一側相對；以及佈置裝置區，裝置區與位元線跨接佈線區接觸。
在一些實施例中，佈置記憶體單元區的操作包含插入一或多個靜態隨機存取記憶體單元，其中一或多個靜態隨機存取記憶體單元中的每一個包含複數個閘極全環場效電晶體。
在一些實施例中，佈置井拾取區及第一電源供應佈線區的操作包含：插入具有第一寬度的井拾取區及具有第二寬度的第一電源供應佈線區，第一寬度與上述第二寬度的比例為大約3:2。
在一些實施例中，佈置第二電源供應佈線區及位元線跨接佈線區的操作包含：佈置具有第一寬度的第二電源供應佈線區，以及佈置具有第二寬度的位元線跨接佈線區，第一寬度與上述第二寬度的比例為大約2:1。
在一些實施例中，井拾取區及第一電源供應佈線區的第一合併寬度，與第二電源供應佈線區及位元線跨接佈線區的第二合併寬度的比例為大約5:3。
本揭露的實施例包含非暫態電腦可讀媒體，上述非暫態電腦可讀媒體具有儲存在上面的多個指令，當上述指令由計算裝置執行時，致使上述計算裝置執行多個操作。上述操作包含：在記憶體單元區中佈置靜態隨機存取記憶體(SRAM)單元，上述靜態隨機存取記憶體單元包含閘極全環場效電晶體(GAA FET)；沿著記憶體單元區的第一側佈置井拾取區及第一電源供應佈線區，井拾取區電性耦接至閘極全環場效電晶體的n型井及p型井，第一電源供應佈線區包含用於電源供應電壓及接地供應電壓的第一內連線，第一內連線電性耦接第一複數個閘極全環場效電晶體；以及沿著記憶體單元區的第二側佈置第二電源供應佈線區及位元線跨接佈線區，第二電源供應佈線區包含用於電源供應電壓及接地供應電壓的第二內連線，第二內連線電性耦接第二複數個閘極全環場效電晶體，位元線跨接佈線區包含電性耦接至記憶體單元的位元線的第三內連線。
在一些實施例中，上述計算裝置所執行的上述操作更包含：沿著記憶體單元區的第二側佈置裝置區，其中位元線跨接佈線區位在第二電源供應佈線區及裝置區之間。
在一些實施例中，佈置井拾取區及第一電源供應佈線區的操作包含：插入具有第一寬度的井拾取區及具有第二寬度的第一電源供應佈線區，第一寬度與第二寬度的比例為大約3:2。
在一些實施例中，佈置第二電源供應佈線區及位元線跨接佈線區的操作包含：佈置具有第一寬度的第二電源供應佈線區，以及佈置具有第二寬度的位元線跨接佈線區，第一寬度與上述第二寬度的比例為大約2:1。
在一些實施例中，井拾取區及第一電源供應佈線區的第一合併寬度，與第二電源供應佈線區及位元線跨接佈線區的第二合併寬度的比例為大約5:3。
需要理解的是，應該使用具體實施方式來解釋請求項，而不應該使用本揭露的摘要。本揭露的摘要可能陳述了發明人所考慮的本揭露的一或多個可能的實施例，但並沒有陳述所有可能的實施例，因此不應該以任何方式限制以下的請求項。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明的內容。本領域的通常知識者應該了解他們可以容易地使用本發明作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明的精神及範圍。
100:靜態隨機存取記憶體裝置(SRAM裝置) 120:列解碼器 130:字元線驅動器 140:行解碼器 150:行多工器(行MUX) 160:讀取/寫入電路 170 0~170 N:行 180,410:靜態隨機存取記憶體陣列(SRAM陣列) 190 00,190 10~190 (M-1)0,190 M0,190 0N,190 1N~190 (M-1)N,190 MN,190:記憶體單元 BL[0]~BL[N],BL,422,432:位元線 BLB[0]~BLB[N],BLB:互補位元線 YESL[N:0],YESL[0]~YESL[N]:訊號 220,230:n型場效電晶體通道裝置(NFET通道裝置) 240,250:n型場效電晶體下拉裝置(NFET下拉裝置) 260,270:p型場效電晶體上拉裝置(PFET上拉裝置) 300:佈局平面圖 310:記憶體單元區 315,325,335,615,625,715,725:寬度 320:第一側 330:第二側 340:裝置區 420,430:位元線寄生模型 426 0,426 1,426 2,426 3,426 4,426 5,436 0,436 1,436 2,436 3,436 4,436 5:電阻元件 428 0,428 1,428 2,438 0,438 1,438 2:電容元件 500:圖表 510,520,530,540,550,560,570,580:資料點 610:井拾取區 620,710:電源供應佈線區 720:位元線跨接佈線區 800:方法 810,820,830,840:操作 900:電腦系統 902:輸入/輸出介面 903:輸入/輸出裝置 904:處理器 906:通訊裝置或匯流排 908:主記憶體 910:次要儲存裝置或記憶體(次要記憶體) 912:硬碟驅動機 914:可移除儲存裝置或驅動機 (可移除儲存驅動機) 918,922:可移除儲存單元 920:介面 924:通訊或網路介面(通訊介面) 926:通訊路徑 928:遠端裝置/遠端網路/遠端實體 1000:積體電路製造系統(IC製造系統) 1020:設計室 1022:積體電路設計佈局圖(IC設計佈局圖) 1030:遮罩室 1032:資料準備(遮罩資料準備) 1044:遮罩製造 1045:遮罩 1050:積體電路生產廠/製造廠(IC生產廠/製造廠)(IC製造廠) 1052:晶圓製作工具 1053:半導體晶圓 1060:積體電路裝置(IC裝置)
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖用以說明本發明實施例之具有記憶體單元電源供應(power supply)的靜態隨機存取記憶體。 第2圖用以說明本發明實施例之具有記憶體單元電源供應的靜態隨機存取記憶體的結構(topology)。 第3圖用以說明本發明實施例之靜態隨機存取記憶體裝置的一部份的佈局(layout)平面圖。 第4圖用以說明本發明實施例之具有位元線寄生(parasitic)模型的靜態隨機存取記憶體。 第5圖為圖表，根據本發明實施例展示靜態隨機存取記憶體裝置的延遲及位元線負載之間的關係。 第6圖用以說明本發明實施例之靜態隨機存取記憶體裝置中的記憶體單元區的第一側。 第7圖用以說明本發明實施例之靜態隨機存取記憶體裝置中的記憶體單元區的第二側。 第8圖說明本發明實施例之佈置(placement) 記憶體單元的方法。 第9圖說明可以在其中執行本發明的多個實施例的電腦系統。 第10圖用以說明本發明實施例之積體電路製造系統，以及相關的積體電路製造流程。
300:佈局平面圖
310:記憶體單元區
315,325,335:寬度
320:第一側
330:第二側
340:裝置區

Claims (20)

  1. 一種佈置記憶體單元的方法，包含： 將一記憶體單元區佈置在一佈局區域內； 在上述佈局區域內沿著上述記憶體單元區的一第一側佈置一井拾取區及一第一電源供應佈線區； 在上述佈局區域內沿著上述記憶體單元區的一第二側佈置一第二電源供應佈線區及一位元線跨接佈線區，其中上述第二側與上述第一側相對；以及 在上述佈局區域內沿著上述記憶體單元區的上述第二側佈置一裝置區，其中上述位元線跨接佈線區位在上述第二電源供應佈線區及上述裝置區之間，其中佈置上述記憶體單元區、上述井拾取區、上述第一電源供應佈線區、上述第二電源供應佈線區、上述位元線跨接佈線區，以及上述裝置區的操作可以由一或多個處理器執行。
  2. 如請求項1之方法，其中佈置上述記憶體單元區的操作包含在上述佈局區域內插入一或多個靜態隨機存取記憶體單元，其中在上述佈局區域內插入上述一或多個靜態隨機存取記憶體單元的操作包含將複數個閘極全環場效電晶體插入一6電晶體靜態隨機存取記憶體電路結構中。
  3. 如請求項2之方法，其中在上述佈局區域內插入上述一或多個靜態隨機存取記憶體單元的操作包含將複數個閘極全環場效電晶體插入一6電晶體靜態隨機存取記憶體電路結構中。
  4. 如請求項1之方法，其中佈置上述井拾取區及上述第一電源供應佈線區的操作包含：插入具有一第一寬度的上述井拾取區及具有一第二寬度的上述第一電源供應佈線區，其中上述第一寬度與上述第二寬度的比例為大約3:2。
  5. 如請求項1之方法，其中佈置上述井拾取區的操作包含：插入電性耦接至上述記憶體單元區內的一或多個電晶體的一p型井接點、一n型井接點或其組合。
  6. 如請求項1之方法，其中佈置上述第一電源供應佈線區的操作包含：路由電性耦接至上述記憶體單元區內的一或多個電晶體之一電源供應內連線、一接地內連線或其組合。
  7. 如請求項1之方法，其中佈置上述第二電源供應佈線區及上述位元線跨接佈線區的操作包含：佈置具有一第一寬度的上述第二電源供應佈線區，以及佈置具有一第二寬度的上述位元線跨接佈線區，其中上述第一寬度與上述第二寬度的比例為大約2:1。
  8. 如請求項1之方法，其中佈置上述第二電源供應佈線區的操作包含：插入電性耦接至上述記憶體單元區內的一或多個電晶體的一電源供應內連線、一接地內連線或其組合。
  9. 如請求項1之方法，其中佈置上述位元線跨接佈線區的操作包含：插入電性耦接至上述記憶體單元區內的一或多個電晶體的一或多個位元線跨接內連線。
  10. 如請求項1之方法，其中上述井拾取區及上述第一電源供應佈線區的一第一合併寬度，與上述第二電源供應佈線區及上述位元線跨接佈線區的一第二合併寬度的比例為大約5:3。
  11. 一種電腦系統，包含： 一記憶體，被配置以儲存多個指令；以及 一處理器，當上述處理器執行上述指令時，被配置以執行多個操作，上述操作包含： 佈置一記憶體單元區； 沿著上述記憶體單元區的一第一側佈置一井拾取區，上述井拾取區與一第一電源供應佈線區接觸； 沿著上述記憶體單元區佈置一第二電源供應佈線區，上述第二電源供應佈線區與一位元線跨接佈線區接觸，其中上述第二側與上述第一側相對；以及 佈置一裝置區，上述裝置區與上述位元線跨接佈線區接觸。
  12. 如請求項11之電腦系統，其中佈置上述記憶體單元區的操作包含插入一或多個靜態隨機存取記憶體單元，其中每個上述一或多個靜態隨機存取記憶體單元包含複數個閘極全環場效電晶體。
  13. 如請求項11之電腦系統，其中佈置上述井拾取區及上述第一電源供應佈線區的操作包含：插入具有一第一寬度的上述井拾取區及具有一第二寬度的上述第一電源供應佈線區，其中上述第一寬度與上述第二寬度的比例為大約3:2。
  14. 如請求項11之電腦系統，其中佈置上述第二電源供應佈線區及上述位元線跨接佈線區的操作包含：佈置具有一第一寬度的上述第二電源供應佈線區，以及佈置具有一第二寬度的上述位元線跨接佈線區，其中上述第一寬度與上述第二寬度的比例為大約2:1。
  15. 如請求項11之電腦系統，其中上述井拾取區及上述第一電源供應佈線區的一第一合併寬度，與上述第二電源供應佈線區及上述位元線跨接佈線區的一第二合併寬度的比例為大約5:3。
  16. 一種非暫態電腦可讀媒體，上述非暫態電腦可讀媒體具有儲存在上面的多個指令，當上述指令由一計算裝置執行時，致使上述計算裝置執行多個操作，上述操作包含： 在一記憶體單元區內佈置多個靜態隨機存取記憶體單元，其中上述靜態隨機存取記憶體單元包含多個閘極全環場效電晶體； 沿著上述記憶體單元區的一第一側佈置一井拾取區及一第一電源供應佈線區，其中上述井拾取區電線耦接至上述閘極全環場效電晶體的多個p型井及多個n型井，其中上述第一電源供應佈線區包含用於一電源供應電壓及一接地供應電壓的一第一內連線，上述第一內連線電性耦接至第一複數個上述閘極全環場效電晶體；以及 沿著上述記憶體單元區的一第二側佈置一第二電源供應佈線區及一位元線跨接佈線區，其中上述第二電源供應佈線區包含用於上述電源供應電壓及上述接地供應電壓的多個第二內連線，上述第二內連線電性耦接至第二複數個上述閘極全環場效電晶體，其中上述位元線跨接佈線區包含電性耦接至多個記憶體單元的多個位元線的多個第三內連線。
  17. 如請求項16之非暫態電腦可讀媒體，其中上述計算裝置所執行的上述操作更包含：沿著上述記憶體單元區的上述第二側佈置一裝置區，其中上述位元線跨接佈線區位在上述第二電源供應佈線區及上述裝置區之間。
  18. 如請求項16之非暫態電腦可讀媒體，其中佈置上述井拾取區及上述第一電源供應佈線區的操作包含：插入具有一第一寬度的上述井拾取區及具有一第二寬度的上述第一電源供應佈線區，其中上述第一寬度與上述第二寬度的比例為大約3:2。
  19. 如請求項16之非暫態電腦可讀媒體，其中佈置上述第二電源供應佈線區及上述位元線跨接佈線區的操作包含：佈置具有一第一寬度的上述第二電源供應佈線區，以及佈置具有一第二寬度的上述位元線跨接佈線區，其中上述第一寬度與上述第二寬度的比例為大約2:1。
  20. 如請求項16之非暫態電腦可讀媒體，其中上述井拾取區及上述第一電源供應佈線區的一第一合併寬度，與上述第二電源供應佈線區及上述位元線跨接佈線區的一第二合併寬度的比例為大約5:3。
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