TW202240815A - 半導體封裝結構 - Google Patents

Abstract

本發明公開公開一種半導體封裝結構，包括：正面重分佈層；第一半導體晶粒，設置在該正面重分佈層上方；第一電容器，設置在該正面重分佈層上方並電耦接到該第一半導體晶粒；導電端子，設置在該正面重分佈層下方並電性連接至該正面重分佈層；以及背面重分佈層，設置在該第一半導體晶粒上方。

Description

半導體封裝結構

本發明涉及半導體技術領域，尤其涉及一種半導體封裝結構。

隨著對具有更多功能的更小裝置的需求增加，垂直堆疊兩個或更多半導體晶片或半導體晶粒的三維積體電路(three-dimensional integrated circuit，3D IC)封裝技術變得越來越流行。 3D IC封裝技術採用引線接合（wire bonding）、倒裝晶片（flip chip）等互連方式實現垂直堆疊。因此，在 3D IC 封裝中，可以降低製造成本，並且可以在比傳統二維 (two-dimensional，2D) IC 封裝技術更低的功率和更小的佔用空間下實現性能改進。

然而，雖然現有的半導體封裝結構通常是足夠的，但是它們在各個方面都不是令人滿意的。 3D IC 封裝技術帶來了新的挑戰，例如熱（thermal）或供電網路 (power delivery network，PDN) 設計問題。這些問題降低了半導體封裝結構的可靠性。因此，需要進一步改進半導體封裝結構。

有鑑於此，本發明提供一種半導體封裝結構，以解決上述問題。

根據本發明的第一方面，公開一種半導體封裝結構，包括： 正面重分佈層； 第一半導體晶粒，設置在該正面重分佈層上方； 第一電容器，設置在該正面重分佈層上方並電耦接到該第一半導體晶粒； 導電端子，設置在該正面重分佈層下方並電性連接至該正面重分佈層；以及 背面重分佈層，設置在該第一半導體晶粒上方。

根據本發明的第二方面，公開一種半導體封裝結構，包括： 基板，具有佈線結構； 半導體晶粒，設置在該基板上方並電耦接到該佈線結構； 凸塊結構，鄰近該半導體晶粒； 模制材料，圍繞該半導體晶粒和該凸塊結構；以及 電容器結構，設置在該模制材料上並透過該凸塊電耦和該佈線結構耦接到該半導體晶粒。

根據本發明的第三方面，公開一種半導體封裝結構，包括： 重分佈層； 多電容器結構，設置於該重分佈層下方； 底部半導體晶粒，設置在該重分佈層上方並具有通孔，其中該底部半導體晶粒透過該重分佈層電耦接到該多電容器結構；以及 頂部半導體晶粒，設置在該底部半導體晶粒上方並且透過該通孔和該重分佈層電耦接到該多電容器結構。

本發明的半導體封裝結構由於包括：正面重分佈層；第一半導體晶粒，設置在該正面重分佈層上方；第一電容器，設置在該正面重分佈層上方並電耦接到該第一半導體晶粒；導電端子，設置在該正面重分佈層下方並電性連接至該正面重分佈層；以及背面重分佈層，設置在該第一半導體晶粒上方。與具有焊盤側電容的半導體封裝結構相比，根據本發明的半導體封裝結構具有不佔用導電端子空間的電容器，可以增加設計的靈活性。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、組件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、組件、區域、層或部分可以稱為第二或次要元件、組件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。

注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

根據本發明的一些實施例描述了包括電容器的半導體封裝結構。與去除部分導電端子為電容器提供空間的實施例相比，本發明實施例可以保留更多的導電端子。此外，在一些實施例中，可以降低製造半導體封裝結構的複雜性。

圖1A是根據本發明的一些實施例的半導體封裝結構100的截面圖。可以向半導體封裝結構100添加附加特徵。對於不同的實施例，可以替換或消除下面描述的一些特徵。為簡化示意圖，僅繪示半導體封裝結構100的一部分。

如圖1A所示，根據一些實施例，半導體封裝結構100包括重分佈層，重分佈層可以包括複數個導電層RDL1、RDL2、RDL3和RDL4。僅出於說明的目的示出四個導電層RDL1、RDL2、RDL3和RDL4，並且可以存在多於或少於四個導電層。

在一些實施例中，重分佈層包括複數個鈍化層（在圖1A中省略而未示出），並且導電層RDL1、RDL2、RDL3和RDL4設置在鈍化層中。導電層RDL1、RDL2、RDL3和RDL4可以透過鈍化層中的複數個導電通孔116彼此電耦接。

導電層RDL1、RDL2、RDL3和RDL4可以由金屬形成，例如銅、鈦、鎢、鋁等或其組合。導電通孔116可由金屬形成，例如銅、鈦、鎢、鋁等或其組合。

在一些實施例中，鈍化層包括聚合物層，例如聚醯亞胺(polyimide，PI)、聚苯並惡唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、環氧樹脂等或其組合。或者，鈍化層可包括介電層，例如氧化矽、氮化矽、氮氧化矽等或其組合。

如圖1A所示，根據一些實施例，半導體封裝結構100包括垂直堆疊在重分佈層上方的第一半導體晶粒102和第二半導體晶粒104。第一半導體晶粒102和第二半導體晶粒104也可以分別稱為頂部半導體晶粒102和底部半導體晶粒104。

根據一些實施例，第一半導體晶粒102和第二半導體晶粒104各自獨立地包括系統單晶粒(system-on-chip，SoC)晶粒、邏輯器件、記憶體器件、射頻(radio frequency，RF)器件之類，或它們的任何組合。

例如，第一半導體晶粒102和第二半導體晶粒104可以各自獨立地包括微控制單元(micro control unit，MCU)晶粒、微處理器單元(microprocessor unit，MPU)晶粒、電源管理積體電路(power management integrated circuit，PMIC)晶粒、全域定位系統 (global positioning system，GPS) 設備、加速處理單元 (accelerated processing unit ，APU) 晶粒、中央處理單元 (central processing unit，CPU) 晶粒、圖形處理單元 (graphics processing unit，GPU) 晶粒、輸入輸出 (input-output，IO) 晶粒、動態隨機存取記憶體 (dynamic random access memory，DRAM) 控制器、靜態隨機存取記憶體 (static random-access memory，SRAM)、高頻寬記憶體 (high bandwidth memory，HBM) 等，或它們的任何組合。

根據一些實施例，半導體封裝結構100還包括一個或複數個無源元件（未示出），例如電阻器、電容器、電感器或其組合。

如圖1A所示，第一半導體晶粒102可以具有XPU核（core）106，並且第二半導體晶粒104可以具有XPU核108。第二半導體晶粒104的XPU核108可以電耦接到XPU核108重分佈層。第二半導體晶粒104可以在其中具有通孔。第一半導體晶粒102的XPU核106可以透過第二半導體晶粒104中的通孔電耦接到重分佈層。

如圖1A所示，根據一些實施例，半導體封裝結構100包括設置在重分佈層下方的多端子多電容器結構110。多端子多電容器結構110可以具有複數個端子112，並且可以透過重分佈層和端子112電耦接到第一半導體晶粒102和第二半導體晶粒104。

多端子多電容器結構110可以具有一個以上電容器和一個以上端子112，其中這些電容器分別電耦接到第一半導體晶粒102和第二半導體晶粒104。也就是說，多端子多電容器結構110可以是多電容器結構。

與半導體封裝結構包括用於第一半導體晶粒102和第二半導體晶粒104的單獨電容器的實施例相比，半導體封裝結構100使用多端子多電容器結構110用於第一半導體晶102和第二半導體晶104，可以減少佔用的空間。此外，可以提高設計靈活性。

如圖1所示，第一半導體晶粒102和第二半導體晶粒104可以在與第一半導體晶粒102和第二半導體晶粒104的堆疊方向基本平行的方向上重疊多端子多電容器結構110。

在一些實施例中，兩個半導體晶粒，第一半導體晶粒102和第二半導體晶粒104，共用一個多端子多電容器結構110，但本發明不限於此。例如，多於兩個半導體晶粒可共用多端子多電容器結構110。或者，多於一個多端子多電容器結構可用於複數個半導體晶粒。

圖1B是根據一些實施例的半導體封裝結構100的多端子多電容器結構110的俯視圖。如圖1B所示，多端子多電容器結構110可包括複數個第一端子112a、複數個第二端子112b以及複數個接地端子112c。

第一端子 112a 可以電耦接到第一半導體晶粒 102 的電源端子。第二端子 112b 可以電耦接到第二半導體晶粒 104 的電源端子。接地端子112c可以電耦接到第一半導體晶粒102和第二半導體晶粒104的接地端子。特別地，第一半導體晶粒102的接地端子和第二半導體晶粒104的接地端子可以彼此連接並且接地。 或者，第一半導體晶粒102的接地端子和第二半導體晶粒104的接地端子可以分別接地。

在一些實施例中，第一端子112a可以沿著第一條線佈置，第二端子112b可以沿著第二條線佈置，並且接地端子112c可以沿著第三條線佈置。第一條線、第二條線和第三條線可以彼此平行。

接地端子112c可以設置在一行（column）第一端子112a和一行第二端子112b之間以及兩行第二端子112b之間。圖中所示的第一端子112a、第二端子112b和接地端子112c的數量和排列方式僅為示例性的，並不用於限制本發明。例如，第一端子112a可以沿著兩條線佈置，並且接地端子112c可以設置在兩行第一端子112a之間。

返回參考圖 1A，根據一些實施例，半導體封裝結構 100 包括複數個導電端子 114，其設置在重分佈層下方並與多端子多電容器結構 110 相鄰。即，多端子多電容器結構110可以設置在導電端子114之間。

導電端子114可以電耦接到重分佈層。在一些實施例中，導電端子114由導電材料形成，例如金屬。導電端子114可包括微凸塊、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、焊球、球柵陣列(ball grid array，BGA)球等或其組合。

如圖1A所示，多端子多電容器結構110可佔據導電端子114的面積。此外，由於第一半導體晶粒102與第二半導體晶粒104垂直堆疊且投影面積相同根據資源，第一半導體晶粒102和第二半導體晶粒104下方的可用導電端子114的數量可以少於並排佈置的半導體晶粒。

隨著對更多功能和更小裝置的需求不斷增加，這些問題增加了整合用於不同半導體晶粒的單獨電容器的難度。有鑑於此，本發明的半導體封裝結構100採用多端子多電容器結構110代替單獨的電容，可減少電容的佔用面積，並可保留更多的導電端子114。

圖2A是根據本發明的一些實施例的半導體封裝結構200的截面圖。需要說明的是，半導體封裝結構200可以包括與圖1所示的半導體封裝結構100相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，多端子多電容器結構設置在基板下方。

如圖2A所示，根據一些實施例，半導體封裝結構200包括基板202。基板202可以在其中具有佈線結構。在一些實施例中，基板202中的佈線結構包括導電層、導電通孔、導電柱等，或它們的組合。基板202中的佈線結構可由金屬形成，例如銅、鋁等或其組合。

基板202中的佈線結構可以設置在金屬間介電(inter-metal dielectric，IMD)層中。在一些實施例中，IMD層可以由有機材料例如聚合物基材、非有機材料例如氮化矽、氧化矽、氮氧化矽等或其組合形成。基板202可以包括絕緣芯，例如玻璃纖維增​​強樹脂芯，以防止基板202翹曲。

需要說明的是，圖中所示的基板202的配置僅為示例性的，並不用於限制本發明。可以在基板202中和基板202上形成任何期望的半導體部件。然而，為了簡化圖示，僅示出了平坦基板202。

如圖2A所示，根據一些實施例，半導體封裝結構200包括設置在基板202下方的多端子多電容器結構210。多端子多電容器結構210可具有複數個端子212，並且透過重分佈層、導電端子114、基板202中的佈線結構以及端子212電性連接至第一半導體晶粒102和第二半導體晶粒104。

多端子多電容器結構210可以具有一個以上電容器和一個以上端子212，其中這些電容器分別電耦接到第一半導體晶粒102和第二半導體晶粒104。也就是說，多端子多電容器結構210可以是多電容器結構。

如上所述，根據一些實施例，半導體封裝結構200使用多端子多電容器結構210用於第一半導體晶粒102和第二半導體晶粒104可以減少佔用的空間並提高設計靈活性。本實施例中可以同時使用多端子多電容器結構110和多端子多電容器結構210，因此進一步減少了空間的佔用，提高了設計靈活性。

圖2B是根據一些實施例的半導體封裝結構200的多端子多電容器結構210的俯視圖。如圖2B所示，多端子多電容器結構210可包括複數個第一端子212a、複數個第二端子212b以及複數個接地端子212c。

第一端子212a可以電耦接到第一半導體晶粒102的電源端子。第二端子212b可以電耦接到第二半導體晶粒104的電源端子。接地端子212c可以電耦接到第一半導體晶粒102和第二半導體晶粒104的接地端子。特別地，第一半導體晶粒102的接地端子和第二半導體晶粒104的接地端子可以彼此連接並且接地。或者，第一半導體晶粒102的接地端子和第二半導體晶粒104的接地端子可以分別接地。

第一端子212a、第二端子212b和接地端子212c可以類似於圖1B所示的第一端子112a、第二端子112b和接地端子112c，在此不再贅述。

返回參考圖2A，半導體封裝結構200還可以包括設置在基板202和重分佈層之間的多端子多電容器結構110。多端子多電容器結構110可類似於圖1A所示的多端子多電容器結構110，在此不再贅述。多端子多電容器結構110是可選的。在一些其他實施例中，多端子多電容器結構110被替換為導電端子114。

圖3是根據本發明的一些實施例的半導體封裝結構300的截面圖。需要說明的是，半導體封裝結構300可包括與圖1所示的半導體封裝結構100相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在背面重分佈層上，以在正面重分佈層上保留更多的導電端子。正面重分佈層可以是設置在晶粒具有導電焊盤的一端的重分佈層。

如圖3所示，根據一些實施例，半導體封裝結構300包括垂直堆疊的第一封裝結構300a和第二封裝結構300b。第一封裝結構300a可以具有正面和與正面相對的背面。在一些實施例中，第一封裝結構300a具有設置在正面上的正面重分佈層302和設置在背面上的背面重分佈層324。

正面重分佈層302可以包括一個或複數個導電層和鈍化層，其中導電層可以設置在鈍化層中。導電層可包括金屬，例如銅、鈦、鎢、鋁等或其組合。

在一些實施例中，鈍化層包括聚合物層，例如聚醯亞胺(PI)、聚苯並惡唑(PBO)、苯並環丁烯(BCB)、環氧樹脂等或其組合。或者，鈍化層可包括介電層，例如氧化矽、氮化矽、氮氧化矽等或其組合。背面重分佈層324的材料可以與正面重分佈層302的材料類似，在此不再贅述。

如圖3所示，根據一些實施例，正面重分佈層302包括比背面重分佈層324更多的導電層和鈍化層。正面重分佈層302可以比背面重分佈層324厚，但本發明不限於此。例如，背面重分佈層324可以比正面重分佈層302厚或基本等於正面重分佈層302。

如圖3所示，根據一些實施例，第一封裝結構300a包括設置在正面重分佈層302下方並且電耦接到正面重分佈層302的複數個導電端子304。導電端子304可由導電材料形成，例如金屬。導電端子304可包括微凸塊、受控塌陷晶片連接(C4)凸塊、焊球、球柵陣列(BGA)球等，或它們的組合。

如圖3所示，根據一些實施例，第一封裝結構300a包括垂直堆疊在正面重分佈層302上方的第一半導體晶粒312和第二半導體晶粒306。在一些實施例中，第一半導體晶粒312和第二半導體晶粒306各自獨立地包括系統單晶片(SoC)晶粒、邏輯器件、記憶體器件、射頻(RF)器件等，或任何其組合。

例如，第一半導體晶粒312和第二半導體晶粒306可以各自獨立地包括微控制單元(MCU)晶粒、微處理器單元(MPU)晶粒、電源管理積體電路(PMIC)晶粒、全域定位系統 (GPS) 設備、加速處理單元 (APU) 晶粒、中央處理單元 (CPU) 晶粒、圖形處理單元 (GPU) 晶粒、輸入輸出 (IO) 晶粒、動態隨機存取記憶體 (DRAM) ) 控制器、靜態隨機存取記憶體 (SRAM)、高頻寬記憶體 (HBM) 等，或它們的任何組合。

雖然在圖3中示出了兩個半導體晶粒，第一半導體晶粒312和第二半導體晶粒306，但是可以存在一個或多於兩個的半導體晶粒。例如，第一封裝結構300a可以包括垂直堆疊的三個半導體晶粒。或者，第一封裝結構300a可以包括四個半導體晶粒，其中兩個半導體晶粒垂直堆疊在半導體晶粒上方，並且另一個半導體晶粒佈置在半導體晶粒上方並且與兩個半導體晶粒相鄰。

在一些實施例中，第一封裝結構300a還包括與第一半導體晶粒312和/或第二半導體晶粒306相鄰的一個或複數個無源部件（未示出），例如電阻器、電容器、電感器等，或其組合。

在一些實施例中，第二半導體晶粒306包括複數個通孔308，其電耦接到正面重分佈層302。通孔308可以由金屬形成，例如銅、鎢等、或其組合。如圖3所示，通孔308可以具有基本上垂直的側壁並且可以從第二半導體晶粒306的頂面延伸到第二半導體晶粒306的底面，但是本發明不限於此。通孔308可以具有其他配置和其他數量。

在一些實施例中，第一半導體晶粒312包括複數個通孔314，其電耦接到背面重分佈層324。通孔314可以由金屬形成，例如銅、鎢等，或其組合。如圖3所示，通孔314可以具有基本上垂直的側壁並且可以從第一半導體晶粒312的頂面延伸到第一半導體晶粒312的底面，但是本發明不限於此。通孔314可以具有其他配置和數量。

如圖3所示，根據一些實施例，第一封裝結構300a包括設置在正面重分佈層302下方並且電耦接到正面重分佈層302的電容器310。電容器310可以設置在導電端子314之間。電容器310可以具有複數個端子310t，並且可以透過端子310t電耦接到正面重分佈層302。

在其他一些實施例中，電容310為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器310可以透過正面重分佈層302和第二半導體晶粒306中的通孔308電耦接到第一半導體晶粒312，並且可以透過正面重分佈電耦接到第二半導體晶粒306。

如圖3所示，根據一些實施例，第一封裝結構300a包括圍繞第一半導體晶粒312的模制材料（或模塑料）316。模制材料316可以覆蓋第二半導體晶粒306的頂面（或上表面）並且可以鄰接第一半導體晶粒312的側壁。模制材料316可以保護第一半導體晶粒312免受環境影響，從而防止第一半導體晶粒312由於例如應力、化學品和/或濕氣而損壞。

模制材料316可以包括非導電材料，例如可模制聚合物、環氧樹脂、樹脂等，或它們的組合。在一些實施例中，模制材料316以液體或半液體形式施加，然後透過任何合適的固化過程固化，固化過程例如包括熱固化過程、UV固化過程等，或其組合。模制材料316可以用模具（未示出）成形或模制。

然後，可以透過平坦化製程例如化學機械拋光(chemical mechanical polishing，CMP)部分地去除模制材料316，直到暴露第一​​半導體晶粒312的頂面。在一些實施例中，模制材料316的頂面和第一半導體晶粒312的頂面基本上共面。如圖3所示，模制材料316的側壁可以與第二半導體晶粒306的側壁基本共面。

如圖3所示，根據本發明的一些實施例，第一封裝結構300a包括與第一半導體晶粒312、第二半導體晶粒306和模制材料316相鄰的複數個導電柱318。導電柱318可由金屬形成，例如銅、鎢等或其組合。在一些實施例中，導電柱318透過電鍍製程或任何其他合適的製程形成。

如圖3所示，導電柱318可以具有基本上垂直的側壁。導電柱318可以設置在正面重分佈層302和背面重分佈層324之間，並且可以將正面重分佈層302電耦接到背面重分佈層324。

圖中所示的導電柱318的配置僅是示例性的，並不旨在限制本發明。例如，在第一半導體晶粒312和第二半導體晶粒306的相對側上，導電柱318的數量可以不同。或者，導電柱318可以設置在第一半導體晶粒312和第二半導體晶粒306的一側上。

如圖3所示，根據一些實施例，第一封裝結構300a包括圍繞第一半導體晶粒312、第二半導體晶粒306、模制材料316和導電柱318的模制材料322。模制材料322可以鄰接第二半導體晶粒306的側壁和模制材料316，並且可以覆蓋正面重分佈層302的頂面和背面重分佈層324的底面（下表面）。

如圖3所示，模制材料322可以填充導電柱318之間以及第一半導體晶粒312和第二半導體晶粒306與導電柱318之間的間隙。模制材料322可以保護半導體晶粒312、第二半導體晶粒306和導電柱318免受環境影響，從而防止這些部件由於例如應力、化學製品和/或濕氣而損壞。

在一些實施例中，模制材料322包括非導電材料，例如可模制聚合物、環氧樹脂、樹脂等，或它們的組合。在一些實施例中，模制材料322以液體或半液體形式施加，然後透過任何合適的固化過程固化，例如熱固化過程、UV固化過程等，或其組合。模制材料322可以用模具（未示出）成形或模制。

然後，可以透過諸如化學機械拋光(CMP)的平坦化製程部分地去除模制材料322，直到暴露導電柱318的頂面。在一些實施例中，模制材料322的頂面和導電柱318的頂面基本上共面。如圖3所示，模制材料322的側壁可以與正面重分佈層302的側壁和背側重分佈層324的側壁基本共面。在一些其他實施例中，可以省略模制材料316，並且模制材料322可以鄰接第一半導體晶粒312的側壁。

如圖3所示，根據一些實施例，背面重分佈層324設置在第一半導體晶粒312上方。背面重分佈層324可以覆蓋第一半導體晶粒312的頂面、模制材料316的頂面、導電柱318的頂面和模制材料322的頂面。

如圖所示參照圖3，根據一些實施例，第一封裝結構300a包括設置在背面重分佈層324下方並由模制材料322圍繞的電容器320。電容器320可以設置在導電柱318和第一半導體晶粒312之間。

如圖3所示，電容器320可以與背面重分佈層324接觸並且透過模制材料322與正面重分佈層302間隔開。電容器320可以具有複數個端子320t，並且可以透過端子320t、背面重分佈層324和通孔314電耦接到第一半導體晶粒312。

與具有焊盤側電容（電容器位於晶粒的焊盤的一側或附近）的半導體封裝結構相比，根據本發明的半導體封裝結構300具有不佔用導電端子304空間的電容器320，可以增加設計的靈活性。電容器320設置在模制材料322內可以節省空間的佔用，利用第一半導體晶粒312與導電柱318之間間隙來佈置電容器320，充分利用了閒置空間，提高了空間利用率。

在其他一些實施例中，電容器320為多電容器結構，例如為如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器320可以電耦接到第一半導體晶粒312，並且還可以透過第一半導體晶粒312中的端子320t、背面重分佈層324、通孔314以及第二半導體晶粒306中的通孔308電耦接到第二半導體晶粒306。

在電容器310是電耦接第一半導體晶粒312和第二半導體晶粒306的多電容器結構的實施例中，可以省略電容器320。類似地，在電容器320是電耦接第一半導體晶粒312和第二半導體晶粒306的多電容器結構的實施例中，電容器310可以用導電端子304代替。

或者，在一些實施例中，電容器310和電容器320中的至少一個是多電容器結構，並且第一封裝結構300a可以包括兩個以上的半導體晶粒，該半導體晶粒可以電耦接到電容器310和電容器 320。

如圖3所示，根據一些實施例，第二封裝結構300b設置在第一封裝結構300a上方並且透過複數個導電端子326電耦接到背面重分佈層324。導電端子326可由導電材料形成，例如金屬。在一些實施例中，導電端子326包括微凸塊、受控塌陷晶片連接(C4)凸塊、焊球、球柵陣列(BGA)球等或其組合。

如圖3所示，根據一些實施例，第二封裝結構300b包括基板328。基板328可以在其中具有佈線結構。在一些實施例中，基板328的佈線結構包括導電層、導電通孔、導電柱等，或它們的組合。基板328的走線結構可由金屬形成，例如銅、鈦、鎢、鋁等或其組合。

基板328的佈線結構可以設置在金屬間介電(IMD)層中。在一些實施例中，IMD層可以由有機材料形成，例如聚合物基礎材料，非有機材料，例如氮化矽、氧化矽、氮氧化矽等，或它們的組合。可以在基板328中和基板328上形成任何期望的半導體部件。然而，為了簡化圖示，僅示出了平坦基板328。

如圖3所示，根據一些實施例，第二封裝結構300b包括設置在基板328上方的半導體部件330。半導體部件330可包括相同或不同的裝置。例如，半導體部件330可以包括諸如動態隨機存取記憶體(DRAM)的記憶體晶粒。在一些實施例中，第二封裝結構300b還包括一個或複數個無源元件（未示出），例如電阻器、電容器、電感器等或其組合。

圖4是根據本發明的一些實施例的半導體封裝結構400的截面圖。需要說明的是，半導體封裝結構400可以包括與圖3所示的半導體封裝結構300相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在背面重分佈層324上方。

如圖4所示，根據一些實施例，第一半導體晶粒312包括複數個通孔402，其電耦接到背面重分佈層324。通孔402可以類似於圖3所示的通孔314，在此不再贅述。

如圖4所示，根據一些實施例，第一封裝結構300a包括設置在背面重分佈層324上方的電容器410。電容器320可以設置在背面重分佈層324和第二封裝結構300b之間。如圖4所示，電容器410可以具有複數個端子410t，並且可以透過端子410t、背面重分佈層324和第一半導體晶粒312中的通孔402電耦接到第一半導體晶粒312。

在其他一些實施例中，電容（器）410為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器410可以電耦接到第一半導體晶粒312，並且還可以透過端子410t、背面重分佈層324、通孔402和通孔308電耦接到第二半導體晶粒306。本實施例中的電容器410的設置可以形成額外的散熱路徑，幫助第一半導體晶粒312、第二半導體晶粒306、半導體部件330的散熱。例如第一半導體晶粒312和第二半導體晶粒306的熱量可以透過通孔402、端子410t傳遞到電容器410，半導體部件330的熱量可以透過基板328傳遞到電容410，然後電容器410將熱量散發到外界。因此本實施例中電容器410的佈置方式還提高了散熱效率。

在電容器310是電耦接第一半導體晶粒312和第二半導體晶粒306的多電容器結構的實施例中，可以省略電容器410。類似地，在電容器410為電耦接第一半導體晶粒312和第二半導體晶粒306的多電容器結構中的實施例中，電容器310可以用導電端子304代替。

或者，在一些實施例中，電容器310和電容器410中的至少一個是多電容器結構，並且第一封裝結構300a可以包括兩個以上的半導體晶粒，其可以電耦接到電容器310和電容器 410。

在一些實施例中，半導體封裝結構300中的電容器310和電容器320可以垂直堆疊。類似地，在一些實施例中，半導體封裝結構400中的電容器310和電容器410可以垂直堆疊。堆疊電容器可以被稱為多電容器結構，並且將在與圖5A和5B相關的描述中討論。

圖5A是根據一些實施例的示例性半導體封裝結構的多電容器結構500a的截面圖。圖5A中的多電容器結構500a可以設置在正面重分佈層302的下方，如圖3所示的電容310的位置，並且可以電性連接到正面重分佈層302（如圖3所示）。

如圖5A所示，根據一些實施例，多電容器結構500a包括垂直堆疊的電容器510和電容器520。透過使用堆疊電容器代替單獨的電容器，可以減少電容器的佔用空間，並且該空間可以用於有源電路。此外，可以保留更多的導電端子304(如圖3所示)用於互連。還可以增加電容（值）。

電容器510可以具有有源表面（active surface）510a和與有源表面510a相對的背側表面（背表面）510b，並且電容器520可以具有有源表面520a和與有源表面520a相對的背側表面520b。在一些實施例中，電容器510和電容器520面對背（face to back）堆疊，如圖5A所示。也就是說，電容器520的有源表面510a靠近（朝向）電容器520的背側表面520b。

如圖5A所示，根據一些實施例，電容器520包括複數個通孔502，其電耦接到正面重分佈層302(如圖3所示)。電容器520下方的電容器510可透過通孔502電耦接到正面重分佈層302。通孔502可由金屬形成，例如銅、鎢等或其組合。

如圖5A所示，通孔502可具有實質上垂直的側壁且可從電容器520的有源表面520a延伸至電容器520的背側表面520b，但本發明不限於此。通孔502可以具有其他配置和其他數量。

圖5B是根據一些實施例的示例性半導體封裝結構的多電容器結構500b的截面圖。需要說明的是，多電容器結構500b可以包括與圖5A所示的多電容器結構500a相同或相似的部件，為簡單起見，不再贅述。

在一些實施例中，電容器510和電容器520面對面（face to face）堆疊，如圖5B所示。亦即，電容器520的有源表面510a靠近（朝向）電容器520的有源表面520a。如圖5B所示，多電容器結構500b可以包括在電容器520的背側表面520b上的複數個端子504。端子504可以設置在正面重分佈層302(如圖3所示)和電容器520之間，並且可以將正面重分佈層302電耦接到電容器520。上述圖5A及5B的實施例中，透過形成堆疊的電容器結構來增加電容值，同時堆疊的電容器結構將節省平面的空間，上述方式不會增加對平面面積的佔用，節省了平面空間的佔用。

圖6是根據本發明的一些實施例的半導體封裝結構600的截面圖。需要說明的是，半導體封裝結構600可以包括與圖3所示的半導體封裝結構300相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器鄰近第一半導體晶粒312設置。

如圖6所示，根據本發明的一些實施例，半導體封裝結構600包括設置在第二半導體晶粒306上方並與第一半導體晶粒312相鄰的電容器610。電容器610可以透過通孔308電耦接到第二半導體晶粒306。

如圖6所示，半導體封裝結構600包括配置有電容器620根據本發明的一些實施例，在第二半導體晶粒306上方並且與第一半導體晶粒312相鄰。半導體封裝結構600可以包括設置在第二半導體晶粒306上方的互連結構602。在一些實施例中，互連結構602包括重分佈層。

如圖6所示，互連結構602可以在第一半導體晶粒312和第二半導體晶粒306之間延伸並且在電容器620和第二半導體晶粒306之間延伸。互連結構602可以電耦接電容器620連接到第一半導體晶粒 312。在一些實施例中，互連結構 602 可以透過通孔 308 電耦接到第二半導體晶粒 306。

圖中所示的電容器310、電容器610和電容器620的佈置僅是示例性的，並不旨在限制本發明。例如，可以用導電端子304代替電容器310。或者，可以省略電容器610或電容器620。

在其他一些實施例中，電容610為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器610可以電耦接到第二半導體晶粒306，並且還可以透過通孔308和正面重分佈層302電耦接到第一半導體晶粒312。本實施例中將電容器610和電容器620佈置在第二半導體晶粒 306上，並且圍繞第一半導體晶粒 312，可以大大縮短電容器610和電容器620與第二半導體晶粒 306（和/或第一半導體晶粒 312）的連接距離，從而提高訊號傳輸效率，因此本實施例電容器的佈置方式不僅節省空間佔用，而且具有更短的訊號傳輸路徑，提高了半導體封裝結構的運行效率。

在其他一些實施例中，電容（器）620為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器620可以電耦接到第一半導體晶粒312，並且還可以透過互連結構602和通孔308電耦接到第二半導體晶粒306。

同樣地，電容器310可以為多電容器結構，在此不再贅述。在電容器310、電容器610或電容器620中的至少一者為多電容器結構的實施例中，電容器310、電容器610或電容器620中的其它的可省略和/或可替換為導電端子304。此外，第一封裝結構300a可以包括兩個以上的半導體晶粒，其電耦接到電容器310、電容器610和電容器620中的至少一個。

如圖6所示，模制材料316可以圍繞第一半導體晶粒312、電容器610和電容器620。模制材料316可以覆蓋電容器610和電容器620的頂面。模制材料316可以保護電容器610和電容器620免受環境影響，從而防止這些部件由於例如應力、化學製品和/或濕氣而損壞。

圖7是根據本發明的一些實施例的半導體封裝結構700的截面圖。需要說明的是，半導體封裝結構700可以包括與圖3所示的半導體封裝結構300相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在背面重新分佈層324下方和/或設置在正面重新分佈層302上方。

在一些實施例中，第一半導體晶粒312包括複數個通孔702，其電耦接到背面重分佈層324。通孔702可以類似於圖3中所示的通孔314，並且不會重複。

如圖7所示，根據一些實施例，半導體封裝結構700包括設置在背面重分佈層324下方並且被模制材料322圍繞的電容器710。電容器710可以設置在導電柱318和第一半導體晶粒312之間。

如圖7所示，電容器710可以與正面重分佈層302和背側重分佈層324接觸。電容器710可以具有複數個端子710t，並且可以透過端子710t、背面重分佈層324和通孔702電耦接到第一半導體晶粒312。

如圖7所示，根據一些實施例，半導體封裝結構700包括設置在正面重分佈層302上方並且被模制材料322圍繞的電容器720。電容器720可以設置在導電柱318和第二半導體晶粒306之間。

如圖7所示，電容器720可以透過模制材料322與正面重分佈層302接觸並且與背面重分佈層324間隔開。電容器720可以具有複數個端子720t，並且可以透過端子720t和正面重分佈層302電耦接到第二半導體晶粒306。

圖中所示的電容器310、電容器710和電容器720的佈置僅是示例性的，並不旨在限制本發明。例如，可以用導電端子304代替電容器310。或者，可以省略電容器710或電容器720。本實施例中，電容器710的這種設置還可以形成額外的散熱路徑，透過電容器710進行散熱；另外電容器710和720的上述佈置方便製造。

在其他一些實施例中，電容710為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器710可以電耦接到第一半導體晶粒312，並且還可以透過背面重分佈層324、通孔702和通孔308電耦接到第二半導體晶粒306。

在其他一些實施例中，電容720為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器720可以電耦接到第二半導體晶粒306，並且還可以透過正面重分佈層302和通孔308電耦接到第一半導體晶粒312。

同樣地，電容310可以為多電容器結構，在此不再贅述。在電容器310、電容器710或電容器720中的至少一者為多電容器結構的實施例中，電容器310、電容器710或電容器720中的其它者可省略和/或可替換為導電端子304。此外，第一封裝結構300a可以包括兩個以上的半導體晶粒，其電耦接到電容器310、電容器710和電容器720中的至少一個。

圖8是根據本發明的一些實施例的半導體封裝結構800的截面圖。需要說明的是，半導體封裝結構800可以包括與圖3所示的半導體封裝結構300相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在背面重分佈層上方。

如圖8所示，根據一些實施例，半導體封裝結構800包括設置在正面重分佈層302和背面重分佈層324之間的半導體晶粒802。半導體晶粒802可以電耦接到正面重分佈層302。半導體晶粒802可以類似於圖3中所示的第一半導體晶粒312或第二半導體晶粒306，並且將不再重複。

如圖8所示，根據一些實施例，半導體封裝結構800包括設置在背面重分佈層324上方的電容器810。電容器810可以直接設置在導電柱322之一（或複數個導電柱322）的上方。在一些實施例中，電容器810可以透過背面重分佈層324、導電柱322和正面重分佈層302電耦接到半導體晶粒802。

在其他一些實施例中，電容810為多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，電容器310可以用導電端子304代替。或者，第一封裝結構300a可以包括電耦接到電容器310和/或電容器810的不止一個半導體晶粒。

與具有晶粒側（die-side）電容器（例如形成在半導體晶粒802周圍的電容器）的半導體封裝結構相比，根據本發明的具有設置在背面重分佈層324上方的電容器810的半導體封裝結構800可以降低製造的複雜性，並提高可靠性半導體封裝結構800。

圖9是根據本發明的一些實施例的半導體封裝結構900的截面圖。需要說明的是，半導體封裝結構900可以包括與圖3所示的半導體封裝結構300相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在中介層（interposer）上方。

如圖9所示，根據一些實施例，半導體封裝結構900包括垂直堆疊的第一封裝結構900a和第二封裝結構900b。如圖9所示，根據一些實施例，第一封裝結構900a包括基板902。基板902可以在其中具有佈線結構。在一些實施例中，基板902中的佈線結構包括導電層、導電通孔、導電柱等或其組合。基板902中的佈線結構可由金屬形成，例如銅、鋁等或其組合。

基板902中的佈線結構可以設置在金屬間介電(IMD)層中。在一些實施例中，IMD層可以由有機材料例如聚合物基材、非有機材料例如氮化矽、氧化矽、氮氧化矽等或其組合形成。基板902可以包括絕緣芯，例如玻璃纖維增​​強樹脂芯，以防止基板902翹曲。

需要說明的是，圖中所示的基板902的配置僅為示例性的，並不用於限制本發明。可以在基板902中和基板902上形成任何期望的半導體部件。然而，為了簡化圖示，僅示出了平坦基板902。

如圖9所示，根據一些實施例，第一封裝結構900a包括設置在基板902下方並且電耦接到基板902中的佈線結構的複數個導電端子904。導電端子904可以與圖3所示的導電端子304類似，在此不再贅述。

如圖9所示，根據一些實施例，第一封裝結構900a包括設置在基板902上方的半導體晶粒912。半導體晶粒912可類似於圖3所示的第一半導體晶粒312或第二半導體晶粒306，在此不再贅述。

半導體晶粒912可以透過複數個導電結構906電耦接到基板902中的佈線結構。如圖9所示，導電結構906可以設置在基板902和半導體晶粒912之間。在一些實施例中，導電結構906由導電材料形成，例如金屬。導電結構906可包括微凸塊、受控塌陷晶片連接(C4)凸塊、焊球、球柵陣列(BGA)球等，或它們的組合。

如圖9所示，根據一些實施例，第一封裝結構900a包括設置在基板902上方並與半導體晶粒912相鄰的複數個凸塊結構914。凸塊結構914可以電耦接到基板902中的佈線結構。凸塊結構914可以由諸如金屬的導電材料形成。在一些實施例中，凸塊結構914包括焊球。

如圖9所示，凸塊結構914可以設置在半導體晶粒912的相對側上（例如設置在中介層918上）。圖中所示的凸塊結構914的配置僅是示例性的，並不旨在限制本發明。

如圖9所示，根據一些實施例，第一封裝結構900a包括直接設置在凸塊結構914上方的複數個導電柱916。導電柱916可以透過凸塊結構914電耦接到基板902中的佈線結構。導電柱916可以由金屬形成，例如銅、鎢等或其組合。

如圖9所示，根據一些實施例，第一封裝結構900a包括圍繞半導體晶粒912、凸塊結構914和導電柱916的模制材料908。模制材料908可以鄰接半導體晶粒912的側壁，並且可以覆蓋半導體晶粒912的頂面和基板902的頂面。

如圖9所示，模制材料908可以填充導電柱916之間以及半導體晶粒912和導電柱916之間的間隙。模制材料908可以保護半導體晶粒912、凸塊結構914和導電柱916免受環境影響，從而防止這些部件由於例如應力、化學製品和/或濕氣而損壞。

在一些實施例中，模制材料908包括非導電材料，例如可模制聚合物、環氧樹脂、樹脂等，或它們的組合。模制材料908可類似於圖3所示的模制材料322，在此不再贅述。

如圖9所示，根據一些實施例，第一封裝結構900a包括設置在模制材料908上方的中介層918。中介層918可以在其中具有佈線結構。中介層918中的佈線結構可以透過導電柱916和凸塊結構914電耦接到基板902。

在一些實施例中，中介層918中的佈線結構包括導電層、導電通孔、導電柱等，或它們的組合。中介層918中的佈線結構可由金屬形成，例如銅、鋁等或其組合。

中介層918中的佈線結構可以設置在金屬間介電(IMD)層中。在一些實施例中，IMD層可以由有機材料例如聚合物基材、非有機材料例如氮化矽、氧化矽、氮氧化矽等或其組合形成。

應注意，圖中所示的中介層918的配置僅是示例性的，並不旨在限制本發明。可以在中介層918中和上形成任何期望的半導體部件。然而，為了簡化圖，僅示出了平坦的中介層918。

如圖9所示，根據一些實施例，半導體封裝結構900包括設置在中介層918上方的電容器910。電容器910可以透過中介層918中的佈線結構、導電柱916、凸塊結構914、基板902中的佈線結構和導電結構906電耦接到半導體晶粒912。

在其他一些實施例中，電容910可以是多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，第一封裝結構900a可以包括電耦接到電容器910的多於一個半導體晶粒。

如圖9所示，根據一些實施例，第二封裝結構900b設置在第一封裝結構900a上方並且透過複數個導電端子920電耦接到中介層918中的佈線結構。導電端子920可類似於圖3所示的導電端子326，在此不再贅述。

如圖9所示，根據一些實施例，第二封裝結構900b包括基板922和設置在基板922上方的半導體部件924。基板922及半導體部件924可分別與圖3所示的基板328及半導體部件330類似，在此不再贅述。

與具有晶粒側電容器的半導體封裝結構相比，根據本發明的具有設置在中介層918上方的電容器910的半導體封裝結構900可以降低製造的複雜性。

圖10是根據本發明的一些實施例的半導體封裝結構1000的截面圖。需要說明的是，半導體封裝結構1000可以包括與圖9所示的半導體封裝結構900相同或相似的元件，為簡單起見，不再贅述。在以下實施例中，電容器設置在模制材料上。

如圖10所示，根據一些實施例，半導體封裝結構1000包括基板1002。基板1002可以在其中具有佈線結構。基板1002可以與圖9所示的基板902類似，在此不再贅述。

如圖10所示，根據一些實施例，半導體封裝結構1000包括設置在基板1002下方並且電耦接到基板1002中的佈線結構的複數個導電端子1004。導電端子1004可以與圖3所示的導電端子304類似，在此不再贅述。

如圖10所示，根據一些實施例，半導體封裝結構1000包括設置在基板1002上方的半導體晶粒1006。半導體晶粒1006可類似於圖3所示的第一半導體晶粒312或第二半導體晶粒306，在此不再贅述。

半導體晶粒1006可以透過複數個導電結構1008電耦接到基板1002中的佈線結構。如圖10所示，導電結構1008可以設置在基板1002和半導體晶粒1006之間。在一些實施例中，導電結構1008由導電材料形成，例如金屬。電導結構1008可包括微凸塊、受控塌陷晶片連接(C4)凸塊、焊球、球柵陣列(BGA)球等或其組合。

如圖10所示，根據一些實施例，半導體封裝結構1000包括設置在基板1002上方並與半導體晶粒1006相鄰的複數個凸塊結構1014。凸塊結構1014可以電耦接到基板1002中的佈線結構。

凸塊結構1014可以由諸如金屬的導電材料形成。在一些實施例中，凸塊結構1014包括焊球。如圖10所示，凸塊結構1014可以設置在半導體晶粒912的相對側上。圖中所示的凸塊結構1014的配置僅是示例性的，並不旨在限制本發明。

如圖10所示，根據一些實施例，半導體封裝結構1000包括圍繞半導體晶粒1006和凸塊結構1014的模制材料1012。如圖10所示，模制材料1012可以鄰接半導體晶粒1006的側壁，並且可以覆蓋半導體晶粒1006的頂面和基板1002的頂面。

模制材料1012可以保護半導體晶粒1006和凸塊結構1014免受環境影響，從而防止這些部件由於例如應力、化學品和/或濕氣而損壞。模制材料908可類似於圖3所示的模制材料322，在此不再贅述。

在一些實施例中，模制材料1012包括非導電材料，例如可模制聚合物、環氧樹脂、樹脂等，或它們的組合。模制材料1012可類似於圖3所示的模制材料322，在此不再贅述。

如圖10所示，根據一些實施例，模制材料1012具有開口以暴露凸塊結構1014的上部（upper portion）。模制材料1012的開口可以透過鐳射燒蝕（laser ablation）方法或任何其他合適的方法形成。在鐳射燒蝕方法中，當用雷射光束照射時，可以去除一部分模制材料1012。

半導體封裝結構1000可以包括設置在模制材料1012的開口中的電容器1010。電容器1010可以透過凸塊結構1014、基板1002中的佈線結構以及導電結構1008電耦接到半導體晶粒1006。雖然圖中未明確示出，但是可以理解的是，電容器1010可以直接或間接的電連接到凸塊結構1014。

在其他一些實施例中，電容1010可以是多電容器結構，如圖1所示的多端子多電容器結構110，在此不再贅述。在這些實施例中，半導體封裝結構1000可以包括一個以上的與電容器1010電耦接的半導體晶粒。

與具有晶粒側電容器的半導體封裝結構相比，根據本發明的具有設置在模制材料1012上方的電容器910的半導體封裝結構1000可以降低製造的複雜性，方便製造成形，提高生產的良率。

綜上所述，在一些實施例中，本發明的半導體封裝結構採用多端子多電容器結構，以減少佔用的空間，與不同的半導體晶粒使用單獨的電容相比，可以保留更多的導電端子。還可以提高設計靈活性。

此外，在一些實施例中，設置至少一個電容器而不佔用導電端子的空間，例如設置在正面重分佈層上方。因此，可以預留更多位於正面重分佈層下方的導電端子進行互連，增加設計的彈性。

此外，在一些實施例中，至少一個電容器設置在模制材料上。與晶粒側電容器相比，根據本發明這些實施例的電容器可以降低製造的複雜性和成本。還可以提高半導體封裝結構的可靠性。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

100,200,300,400,600,700,800,900,1000:半導體封裝結構 102,312:第一半導體晶粒 104,306:第二半導體晶粒 106,108:XPU核 110, 210:多端子多電容器結構 112,212:端子 114:導電端子 116:導電通孔 112a,212a:第一端子 112b,212b:第二端子 112c,212c:接地端子 RDL1, RDL2, RDL3:導電層 202:基板 300a,900a:第一封裝結構 300b,900b:第二封裝結構 302:正面重分佈層 304,326,920, 904,1004:導電端子 308,314,402,502,702:通孔 310,320,410,510,520,610,620,710,720,810,910,1010:電容器 310t,320t,410t,504,710t,720t:端子 316,322, 908:模制材料 318:導電柱 324:背面重分佈層 328,922,902,1002:基板 330, 924:半導體部件 500a,500b:多電容器結構 510a,520a:有源表面 510b,520b:背側表面 602:互連結構 802,912,1006:半導體晶粒 918:中介層 916:導電柱 906,1008:導電結構 914,1014:凸塊結構

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1A是根據一些實施例的示例性半導體封裝結構的截面圖； 圖1B是根據一些實施例的示例性半導體封裝結構的多端子多電容器結構的俯視圖； 圖2A是根據一些實施例的示例性半導體封裝結構的截面圖； 圖2B是根據一些實施例的示例性半導體封裝結構的多端子多電容器結構的俯視圖； 圖3是根據一些實施例的示例性半導體封裝結構的截面圖； 圖4是根據一些實施例的示例性半導體封裝結構的截面圖； 圖5A和5B是根據一些實施例的示例性半導體封裝結構的多電容器結構的截面圖； 圖6是根據一些實施例的示例性半導體封裝結構的截面圖； 圖7是根據一些實施例的示例性半導體封裝結構的截面圖； 圖8是根據一些實施例的示例性半導體封裝結構的截面圖； 圖9是根據一些實施例的示例性半導體封裝結構的截面圖；以及 圖10是根據一些實施例的示例性半導體封裝結構的截面圖。

300:半導體封裝結構

300a:第一封裝結構

300b:第二封裝結構

302:正面重分佈層

304,326:導電端子

306:第二半導體晶粒

308,314:通孔

310,320:電容器

310t,320t:端子

312:第一半導體晶粒

316,322:模制材料

318:導電柱

324:背面重分佈層

328:基板

330:半導體部件

Claims (22)

1. 一種半導體封裝結構，包括： 正面重分佈層； 第一半導體晶粒，設置在該正面重分佈層上方； 第一電容器，設置在該正面重分佈層上方並電耦接到該第一半導體晶粒； 導電端子，設置在該正面重分佈層下方並電性連接至該正面重分佈層；以及 背面重分佈層，設置在該第一半導體晶粒上方。
2. 如請求項1之半導體封裝結構，其中，該第一電容器設置在該背面重分佈層下方並透過該背面重分佈層和該第一半導體晶粒中的通孔電耦接到該第一半導體晶粒。
3. 如請求項2之半導體封裝結構，還包括模制材料，設置在該正面重分佈層和該背側重分佈層之間並圍繞該第一電容器和該第一半導體晶粒。
4. 如請求項3之半導體封裝結構，其中，該第一電容器與該背面重分佈層接觸並透過該模制材料與該正面重分佈層隔開。
5. 如請求項3之半導體封裝結構，其中，該第一電容器接觸該正面重分佈層與該背面重分佈層。
6. 如請求項5之半導體封裝結構，還包括： 第二半導體晶粒，設置在該正面重分佈層上方；以及 第二電容器，設置在該正面重分佈層上方並且透過該正面重分佈層電耦接到該第二半導體晶粒。
7. 如請求項1之半導體封裝結構，還包括設置在該正面重分佈層和該第一半導體晶粒之間的第二半導體晶粒， 其中，該第一電容器設置在該正面重分佈層上方並且透過該正面重分佈層和該第二半導體晶粒中的通孔電耦接到該第一半導體晶粒。
8. 如請求項1之半導體封裝結構，其中該第一電容器設置在該背面重分佈層上方並透過該背面重分佈層和該第一半導體晶粒中的通孔電耦接到該第一半導體晶粒。
9. 如請求項1之半導體封裝結構，還包括： 第二半導體晶粒，設置在該正面重分佈層之上，其中該第一半導體晶粒和該第一電容器設置在該第二半導體晶粒之上；以及 互連結構，設置在該第二半導體晶粒上方並且將該第一電容器電耦接到該第一半導體晶粒。
10. 根據請求項9之半導體封裝結構，還包括第二電容器，設置在該第二半導體晶粒上方並且透過該第二半導體晶粒中的通孔電耦接到該第二半導體晶粒。
11. 如請求項1之半導體封裝結構，還包括鄰近該第一半導體晶粒的導電柱，其中該第一電容器設置在該背面重分佈層上方並透過該背面重分佈層、該導電柱和該正面重分佈層電連接到該第一半導體晶粒。
12. 如請求項1之半導體封裝結構，還包括： 第二半導體晶粒，設置在該正面重分佈層上方；以及 第二電容器，設置在該正面重分佈層下方並且透過該正面重分佈層電耦接到該第二半導體晶粒。
13. 如請求項12之半導體封裝結構，還包括第三電容器，設置在該第二電容器下方並透過該第二電容器中的通孔電連接至該正面重分佈層。
14. 如請求項1之半導體封裝結構，其中該第一電容為多端子多電容器結構且電性耦接於與該第一半導體相鄰的第二半導體晶粒。
15. 一種半導體封裝結構，包括： 基板，具有佈線結構； 半導體晶粒，設置在該基板上方並電耦接到該佈線結構； 凸塊結構，鄰近該半導體晶粒； 模制材料，圍繞該半導體晶粒和該凸塊結構；以及 電容器結構，設置在該模制材料上並透過該凸塊電耦和該佈線結構耦接到該半導體晶粒。
16. 如請求項15之半導體封裝結構，其中該模制材料具有開口以暴露該凸塊結構的上部。
17. 如請求項15之半導體封裝結構，還包括： 導電柱，設置於該凸塊結構上方且由該模制材料圍繞；以及 中介層，設置在該模制材料上方，其中該電容器透過該中介層、該導電柱、該凸塊結構和該佈線結構電耦接到該半導體晶粒。
18. 如請求項15之半導體封裝結構，其中該電容為多端子多電容器結構，且電性耦接另一半導體晶粒，該另一半導體晶粒設置於該模制材料中。 .
19. 一種半導體封裝結構，包括： 重分佈層； 多電容器結構，設置於該重分佈層下方； 底部半導體晶粒，設置在該重分佈層上方並具有通孔，其中該底部半導體晶粒透過該重分佈層電耦接到該多電容器結構；以及 頂部半導體晶粒，設置在該底部半導體晶粒上方並且透過該通孔和該重分佈層電耦接到該多電容器結構。
20. 如請求項19之半導體封裝結構，其中該多電容器結構為多端子多電容器結構，該多端子多電容器結構包括複數個端子以電耦接至該頂部半導體晶粒和該底部半導體晶粒的接地端子和電源端子。
21. 如請求項20之半導體封裝結構，還包括位於該重分佈層與該電容器結構之間的基板，其中該基板具有佈線結構，該佈線結構將該多電容器結構電性耦接於該重分佈層。
22. 如請求項19之半導體封裝結構，其中該多電容器結構包括垂直堆疊的第一電容與第二電容，且該第二電容具有通孔以將該第一電容電性耦接至該重分佈層。

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