TW202238933A - 半導體裝置及半導體裝置的製造方法 - Google Patents

Abstract

一種半導體裝置包括：第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極。將第一貼合面與第二貼合面貼合而將第一基板的第一電極與第二基板的第二電極加以連接。於第一基板的第一貼合面中的第一電極的周圍與第二基板的第二貼合面中的第二電極的周圍的至少一者包括至少一個輔助電極，輔助電極於基板內部側連接於第一電極或第二電極並到達第一貼合面或第二貼合面。第一電極與第二電極通過相互的直接連接部、及經由輔助電極的輔助連接部連接。

Description

半導體裝置及半導體裝置的製造方法

實施形態是有關於一種半導體裝置及半導體裝置的製造方法。

已知有一種將設有電路的第一基板與設有電路的第二基板貼合而構成貼合基板的器件結構。於此種器件結構中，需要於基板彼此的貼合面上將連接於第一基板的電路的電極與連接於第二基板的電路的電極接合，實現電路彼此的導通。

但是，隨著電路的高積體化發展，設置於基板的貼合面的電極的尺寸亦變小。因此，若因製程引起平坦化不足或者基板彼此的貼合精度降低，則無法確保設置於貼合面的電極彼此的充分導通，存在成為電極連接部分的高電阻化或者電路導通不良的原因的問題。

本發明所欲解決的課題是提供一種可確保貼合基板中的電極彼此的良好導通的半導體裝置及其製造方法。

實施形態的半導體裝置包括：第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極。實施形態的半導體裝置是將所述第一貼合面與所述第二貼合面貼合而將所述第一基板的所述第一電極與所述第二基板的所述第二電極加以連接的半導體裝置。實施形態的半導體裝置於所述第一基板的所述第一貼合面中的所述第一電極的周圍與所述第二基板的所述第二貼合面中的所述第二電極的周圍的至少一者具有至少一個輔助電極，所述輔助電極於基板內部側連接於所述第一電極或所述第二電極並到達所述貼合面。所述第一電極與所述第二電極通過相互的直接連接部、及經由所述輔助電極的輔助連接部連接。

以下，參照附圖說明實施形態的半導體記憶裝置。 於以下的說明中，對具有相同或類似功能的結構標注相同的符號。而且，有時會省略該些結構的重覆說明。本說明書中，所謂「連接」，並不限定於物理連接，亦包含電連接的情況。本說明書中，所謂「相鄰」，並不限定於互相鄰接的情況，亦包含在作為對象的兩個要素之間存在其他要素的情況。本說明書中，所謂「xx設置於yy上」，並不限定於xx與yy相接的情況，亦包含其他構件介於xx與yy之間的情況。本說明書中，所謂「平行」及「正交」，亦分別包含「大致平行」及「大致正交」的情況。

另外，首先對X方向、Y方向、Z方向進行定義。X方向及Y方向是沿著後述的基板的表面的方向。Y方向是與X方向交叉（例如正交）的方向。Z方向是與X方向及Y方向交叉（例如正交）的方向，且為基板的厚度方向。於本說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。+Z方向與-Z方向成為相差180°的方向。但是，該些表達是為了方便起見，並不規定重力方向。

（第一實施形態） 圖1是第一實施形態的半導體裝置100的剖面圖。本實施形態的半導體裝置100例如是非易失性的半導體記憶裝置，作為一例，是反及閘（NAND）型快閃記憶體。半導體裝置100是將設置有互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）電路等電路的電路基板（第一基板）1與設置有記憶電路的陣列基板（第二基板）2貼合而成的三維記憶體。電路基板1是第一基板的一例，陣列基板2是第二基板的一例。第一基板1與第二基板2經由貼合面S貼合。第一基板1作為控制第二基板2的運作的控制電路（邏輯電路）發揮功能。圖1中示出了於第一基板1上配置有第二基板2的狀態。此處，於圖1中，陣列基板2以具有後述的第二基板本體6的方式被示出，但亦可剝離第二基板本體6，僅利用第二絕緣層7形成第二基板。

第一基板1具有作為半導體基板的第一基板本體3及形成於所述第一基板本體3的單面側的第一絕緣層5，於圖1中以第一絕緣層5朝上並水平配置的狀態進行描繪。第二基板2具有作為半導體基板的第二基板本體6及形成於所述第二基板本體6的單面側的第二絕緣層7，於圖1中以第二絕緣層7朝下並水平配置的狀態進行描繪。 於圖1中，第一基板1的第一絕緣層5的上表面與第二基板2的第二絕緣層7的下表面分別對接，第一絕緣層5的上表面與第二絕緣層7的下表面分別作為貼合面S。

於第一基板1中，於第一絕緣層5的內底部側設置有多個設有電晶體等驅動元件的第一電路（CMOS電路）8，且設置有多個連接於第一電路8的導電通路等柱狀的第一電極9。於第一基板1上，多個第一電路8空開預定間隔地設置，但於圖1中，作為代表例，僅示出了左右空開預定間隔相鄰的兩個第一電路8。 另外，雖於圖1所示的第一電路8實際上連接有多個電極，但於圖1中僅描繪出一個第一電極9，省略了其他電極的顯示。 第一電極9被配置成自與第一電路8的連接位置沿著第一絕緣層5的厚度方向（Z方向）貫通第一絕緣層5。第一電極9的上端部延伸至第一絕緣層5的上表面（貼合面S）附近。第一電極9由銅等金屬材料形成為柱狀。 第一絕緣層5例如包含氧化矽膜與氮化矽膜的積層體。

如圖2所示，於第一絕緣層5的上表面附近的區域，設置有露出至第一絕緣層5的上表面並連接於第一電極9的連接墊10。連接墊10的除了上表面（貼合面S側的端面）10a以外的大部分埋設於第一絕緣層5中，且包含圖3所例示的俯視矩形形狀的導電層。構成連接墊10的導電層由銅等金屬材料形成。 以貫通連接墊10的俯視中央部的方式設置第一電極9，第一電極9的上端（連接端）9a自連接墊10的上表面略微向上方突出，第一電極9的上端部與連接墊10經一體化。

於第一電極9的周圍四處，以被第一絕緣層5包圍的狀態形成有與第一電極9為類似形狀的輔助電極11。四根輔助電極11是自其上部至底部側具有與第一電極9為類似形狀的柱狀，但未於下部側連接於第一電路8。輔助電極11的下部側由第一絕緣層5包圍，未連接於第一基板本體3的主動區域或第一電路8。因此，輔助電極11可被稱為浮動電極。再者，輔助電極11並非必然為浮動電極，亦可為連接於第一電路8的一部分的電極。

四根輔助電極11形成為於靠近俯視矩形形狀的連接墊10的角部部分的位置包圍第一電極9的周圍。如參照圖3可知，於俯視第一電極9的情況下，若以第一電極9為中心位置，則繞其周圍以90度的間隔均等配置有輔助電極11。 如圖1～圖3所示，第一電極9與輔助電極11均形成為它們的下端部側略微變細為下縮窄狀的柱狀。該些電極9、11的形狀並無特別限制，可為自上端部至下端部粗細均勻的柱狀，亦可為於長度方向的一部分或多處具有徑不同的部分的形狀。

第二基板2中，於第二絕緣層7的內部側設置有多個包括記憶單元等記憶元件的第二電路（記憶電路）13，且設置有多個連接於第二電路13的導電通路等柱狀的第二電極15。於第二基板2上，空開預定間隔而設置有多個第二電路13，但於圖1中，作為代表例僅示出左右兩個第二電路13。 第二電極15配置成自與第二電路13的連接位置沿著第二絕緣層7的厚度方向（-Z方向）貫通第二絕緣層7。第二電極15的下端（連接端）15a延伸至第二絕緣層7的下表面（貼合面S）。

如圖1、圖2所示，第二電極15形成為使其下端部側擴大為摺扇狀的柱狀。於第二電極15中，第二絕緣層7的下表面側（貼合面S側）的連接端15a形成於與貼合面S大致共面的位置。 再者，第二電極15的形狀並無特別限制，可為自上端部至下端部粗細均勻的柱狀，亦可為於長度方向的一部分或多處具有徑不同的部分的形狀。第二電極15例如由銅等金屬材料形成。

第二電路13例如包括包含多個板狀電極的積層體的字元配線及貫通所述積層體的多個柱狀電極。例如，形成有於柱狀電極貫通所述字元配線的部分配置電荷蓄積層、阻擋膜、隧道絕緣膜、位元配線等而構成三維NAND結構的第二電路13。 連接於該些配線中的任一個的第二電極15設置於第二基板2上。 再者，雖於圖1所示的第二電路13實際上連接有多個第二電極15，但於圖1中僅代表顯示一個第二電極15，省略了其它電極的顯示。

於圖1所示的貼合結構中，第二基板2的第二絕緣層7經由貼合面S貼合於第一基板1的絕緣層5上。可將第一基板1的絕緣層5的上表面稱為第一貼合面S1，且可將第二基板2的第二絕緣層7的下表面稱為第二貼合面S2。 如於圖2中放大所示，於第一電極9與其右側的輔助電極11之間的位置的上方配置有第二電極15。另外，於面臨貼合面S的第二電極15的連接端15a側，圖2的剖面所示的左側的端緣部15b與第一電極9直接接觸而構成直接連接部DC1。另外，圖2的剖面所示的右側的端緣部15b與輔助電極11直接接觸而構成輔助連接部DC2。因此，第二電極15經由直接連接部DC1及輔助連接部DC2電連接於第一電極9及輔助電極11。

如圖2的剖面所示，第一電極9的連接端9a向較貼合面S略微靠第二基板2側突出，輔助電極11的連接端11a亦向較貼合面S略微靠第二基板2側突出。 因第一電極9的連接端9a向較貼合面S更靠基板2側略微突出的關係，第一電極9的連接端9a以於直接連接部DC1中包含第二電極15的端緣部15b的一部分的方式與第二電極15一體化。同樣，輔助電極11的連接端11a以於輔助連接部DC2中包含第二電極15的端緣部15b的一部分的方式與第二電極15一體化。 換言之，第二電極15具有經由位於貼合面S的附近的第一電極9的側部連接於第一電極9，且經由位於貼合面S的附近的輔助電極11的側部連接於輔助電極11與連接墊10的結構。

為了實現圖2的剖面所示的結構，第一電極9與和其相鄰的輔助電極11的最小間隔形成得較第二電極15的連接端15a的徑小。換言之，與沿著貼合面S的第一電極9和輔助電極11的最小間隔相比，第二電極15的連接端15a的直徑形成得大。

再者，於圖2所示的貼合結構中，於第二電極15的連接端15a與連接墊10之間形成有因於絕緣層5側具有凹部而引起的間隙20。間隙20於所述例子中形成為超過第二電極15的連接端15a的徑的一半的大小。以下對所述間隙20進行說明。

於第一基板（電路基板）1與第二基板（陣列基板）2經貼合的結構中，若貼合時的對位正確，則第二基板2的第二電極15直接接觸第一基板1的第一電極9而相互連接。 但是，若第一基板1與第二基板2的對位稍微偏移，則第一電極9與第二電極15於貼合面S的面方向上產生位置偏移。

於現有的三維記憶體等製造步驟中，以實現無間隙的貼合結構為目的，藉由化學機械研磨（Chemical Mechanical Polish，CMP）等精密研磨技術將貼合基板的貼合面S研磨成平滑面。藉由所述精密研磨技術，目前以奈米級的精度將貼合面S精加工成平滑面。例如，於現有技術中，使用300 mm晶圓時，將以5 nm～10 nm以下等奈米級的精度研磨貼合面的凹凸或波紋作為目標進行研磨。再者，進行精密研磨時，有時會於貼合面S上產生以空隙或凹陷等為起因的微細的凹部。

於圖2所示的結構中，如圖4所示，假定如下情況：於第一電極9與輔助電極11之間的位置的上方、且連接墊10的上表面側接合形成有凹部18的狀態的第一基板1。另外，連接墊10的尺寸假定一邊或直徑為300 nm～1000 nm左右，輔助電極11的尺寸假定一邊或直徑為100 nm～200 nm左右。假定輔助電極11的長度（Z方向長度）為100 nm～1000 nm左右。 為了使第二基板2相對於具有圖4所示的結構的第一基板1對位並製成貼合基板，進行退火處理。退火處理是於使第二基板2的貼合面S2相對於第一基板1的貼合面S1對位並使兩者對接之後，將兩者於300℃～400℃左右的溫度下保持數10分鐘左右～數小時左右（例如60分鐘）。

藉由退火處理時的加熱，柱狀的第一電極9與輔助電極11、第二電極15分別因熱膨脹而於它們的長度方向上略微伸長。其結果，伸長的第一電極9與輔助電極11、第二電極15相互可靠地接觸並接合。當退火處理結束後冷卻至常溫時，伸長的第一電極9與輔助電極11、第二電極15欲恢復至退火處理前的原始長度，但退火處理時產生的電極彼此的連接部（直接連接部DC1、輔助連接部DC2）不分離而維持仍連接的狀態。

因此，如圖2的部分放大圖所示，可獲得第一電極9的連接端9a及輔助電極11的連接端11a均以與第二電極15的端緣部15b一體化的方式連接的結構。再者，考慮到銅的熱膨脹係數，已知銅的柱狀體每10 μm長度伸長約16.8 nm。因此，若假定第一電極9的長度為0.5 μm～1 μm左右，則可推測第一電極9伸長數nm左右。因此，於以奈米級的精度對貼合面S進行化學機械研磨的情況下，可實現圖2所示的結構。

如圖2所示，可判斷為第一電極9的連接端9a及輔助電極11的連接端11a均以與第二電極15的端緣部15b一體化的方式連接的結構於良好的導通狀態下進行連接。於圖2所示的結構中，沿著貼合面S形成有間隙20時，不易因間隙20的存在而產生連接不良，可於良好的導通狀態下將第一電極9的連接端9a及輔助電極11的連接端11a連接於第二電極15。 將第一電極9的連接端9a與第二電極15的連接端15a一體化而成的結構，可謂是將第一電極（導電通路）9的連接端9a與第二電極（導電通路）15的貼合面S附近的側部一體化而成的結構。若為所述結構，則可實現第一電極9與第二電極15的良好連接。 將輔助電極11的連接端11a與第二電極15的端緣部15b一體化而成的結構可謂是將輔助電極（導電通路）11的連接端11a與第二電極（導電通路）15的接合面附近的側部一體化而成的結構。若為所述結構，則可實現輔助電極11與第二電極15的良好連接。

因此，於半導體裝置100是將電路基板（第一基板）1與陣列基板（第二基板）2貼合而成的三維記憶體的情況下，可自設置於電路基板1的控制電路向設置於陣列基板2的記憶元件可靠地發送控制訊號並驅動記憶元件。因此，具有圖1、圖2所示的貼合結構的半導體裝置100不會產生因貼合結構引起的電特性的劣化。

於圖1所示的半導體裝置100中，採用了於電路基板1側設置輔助電極11的結構，但亦可如後述的實施形態所示，採用於陣列基板2側設置輔助電極11的結構。但是，當將設有記憶元件的驅動用電路的電路基板1與設有記憶元件的陣列基板2進行比較時，一般而言陣列基板2的配線數較多，記憶元件自身的結構亦較CMOS等驅動元件更為高積體化。 因此，於將絕緣層5與絕緣層7進行對比的情況下，絕緣層5中較絕緣層7中包含更多可為電極的區域。因此，於設置輔助電極11的情況下，於較陣列基板2更靠電路基板1側設置輔助電極11於空間的有效利用方面理想。

「半導體裝置的製造方法」 為了製造具有圖1～圖3所示的結構的半導體裝置100，例如各別地實施製造第一基板1的步驟及製造第二基板2的步驟，製造圖5所示的結構的第二基板2及圖6所示的結構的第一基板1。於第一基板1的製造步驟及第二基板2的製造步驟中，對第一基板1的絕緣層5的上表面及第二基板2的絕緣層7的上表面實施化學機械研磨，充分提高各個基板的絕緣層上表面的平滑性。例如，理想的是以奈米級控制波紋或凹凸。

接著，如圖7所示，以於第一基板1的絕緣層5上重疊第二基板2的絕緣層7的方式，使第一基板1與第二基板2相互對位並重疊。於第一基板1與第二基板2重疊的情況下，哪一個在上方均無礙。 於將第一基板1與第二基板2重疊的情況下，進行了對位時，於高積體化的三維記憶體等中，於對電極的對位制度要求微米級的誤差的情況下，有時會於包含些許位置偏移的同時使基板1、基板2重疊。另外，於第一基板1的製造步驟中進行了上表面的化學機械研磨時，有時會於第一基板1的絕緣層5的上表面側形成如圖4所示般的微細的凹部18。

將使生成有凹部18的第一基板1與第二基板2保持產生些許位置偏移並重疊的狀態示於圖7中。 於圖7中，示出了第一基板1的第一電極9的軸心與第二基板的第二電極15的軸心保持於貼合面S的面方向上產生位置偏移並重疊的狀態。於圖7所示的情況下，第二基板2的第二電極15以位於第一基板1的第一電極9與輔助電極11之間的上方的方式，伴隨著第一基板1與第二基板2產生些許位置偏移而重疊。即，於圖7中，第二基板2相對於第一基板1以位置略微向右側偏移的狀態重疊。

將經重疊的第一基板1與第二基板2於300℃～400℃下加熱數10分鐘，例如60分鐘左右後，實施冷卻的退火處理。 此處，由於構成第一電極9、輔助電極11、第二電極15的銅等金屬材料的熱膨脹係數大於絕緣層5、絕緣層7的熱膨脹係數，因此第一電極9、輔助電極11、第二電極15於它們的長度方向上略微伸長，於保持伸長的狀態下維持為退火處理溫度。其結果，伸長的第一電極9、輔助電極11與第二電極15可靠地接觸，於界面進行基於元素擴散的擴散接合，結果，伸長的第一電極9、輔助電極11與第二電極15於保持接觸的狀態下接合。 其結果，可獲得如圖8所示般將第一電極9、輔助電極11及第二電極15接合而成的包含與圖1、圖2所示的結構為同等結構的貼合基板的半導體裝置100。

如圖7所示，於將基板1、基板2重疊的情況下，第一電極9與第二電極15於貼合面S的面方向上伴隨著些許位置偏移而重疊。但是，根據本實施形態的結構，於第一電極9的右側設置輔助電極11，藉由連接墊10將所述輔助電極11連接於第一電極9。因此，於基板1、基板2上產生些許位置偏移時，亦可利用輔助電極11將第一電極9可靠地連接於第二電極15上。

自圖2的剖面可理解，即便於第二電極15位置偏移至較圖2中更靠右側的情況下，只要第二電極15未位置偏移至較右側的輔助電極11的右端更靠右方，就有可能可確保連接。另外，即便於第二電極15位置偏移至較圖2中更靠左側的情況下，只要第二電極15未位置偏移至較左側的輔助電極11的左端更靠左方，就有可能可確保導通。 於圖2所示的結構中，只要第二電極15未於貼合面S中位置偏移至較四根輔助電極11的設置範圍更靠外側，就有可能可確保第一電極9與第二電極15的良好連接，所述四根輔助電極11以第一電極9為中心而配置於其周圍。 因此，根據本實施形態的結構，可吸收第一基板1與第二基板2的位置偏移，從而可確保第一電極9與第二電極15的可靠的連接。

圖9示出了第一基板1與第二基板2的位置偏移量大於圖8所示的結構時的部分剖面。於圖9所示的結構中，第二電極15不直接接觸第一電極9，而僅直接接觸輔助電極11。所述結構是第一電極9與第二電極15以形成經由輔助電極11的第三連接部DC3的方式連接的結構。 由於輔助電極11藉由連接墊10連接於第一電極9，因此第一電極9與第二電極15於維持良好的導通狀態的同時進行連接。

（第二實施形態） 圖10示出了第二實施形態的半導體裝置，其於第一基板1上僅設置第一電極9，於第二基板2的第二電極15的周圍設置連接墊10與四根輔助電極11。 設置於電極周圍的輔助電極11亦可如圖10所示的結構般設置於第二基板2側。 另外，雖未圖示，但亦可於第一基板1側與第二基板2側兩者上設置輔助電極11。即，亦可採用於第一基板1的第一電極9的周圍設置連接墊10及四根輔助電極11，於第二基板2的第二電極15的周圍設置連接墊10及四根輔助電極11的結構。 再者，輔助電極11的設置個數並無特別限制。考慮到設置輔助電極一側的絕緣層中的輔助電極能夠成形的空間，可於應連接的電極的周圍設置必要的數量。 此處，於圖10中陣列基板2以具有第二基板本體6的方式被示出，但亦可剝離第二基板本體6，僅利用第二絕緣層7形成第二基板。

圖11是假定比較例結構的部分放大剖面圖，所述比較例結構中，將具有第二電極15的第二基板2貼合於設置第一電極9及連接墊10、未設置輔助電極11的結構的第一基板31上。 於圖11中，假定如下情況：假設於第一電極9的附近、且第一基板31側的絕緣層5上及連接墊10上，如圖12、圖13所示般產生凹部18，沿著貼合面S產生間隙20的情況，且為使第二電極15相對於第一電極9向右側產生位置偏移的情況。

於圖11所示的貼合結構中，於第二電極15的連接端15a與連接墊10之間形成有俯視時與第二電極15的連接端15a為相同程度大小的間隙20。因此，認為第二電極15與連接墊10的導通不充分。第二電極15的連接端15a與第一電極9的連接端9a的連接部如圖11所示，一部分構成直接連接部，但間隙20的面積大，導通不充分的可能性高。若為第二電極15以自圖11所示的位置稍微向右側偏移的方式貼合了第二基板2的情況，第二電極15的連接確實不完全。 相對於此，若為圖1、圖2所示的設置有輔助電極11的結構，則如先前所說明般，明顯可緩和貼合第一基板1與第二基板2時的位置偏移的影響。

「圖11所示的比較例結構的製造方法」 於製造圖11所示的結構的情況下，與先前所說明的例子同樣，例如各別地實施製造第一基板31的步驟及製造第二基板2的步驟，製造圖14所示的結構的第二基板2及圖15所示的結構的第一基板31。於第一基板31的製造步驟及第二基板2的製造步驟中，對第一基板31的絕緣層5的上表面及第二基板2的絕緣層7的上表面實施化學機械研磨，充分提高各個基板的上表面的平滑性。

接著，如圖16所示，以於第一基板31的絕緣層5上重疊第二基板2的絕緣層7的方式，使第一基板31與第二基板2相互對位並重疊。 於將第一基板31與第二基板2重疊的情況下，進行了對位時，於高積體化的三維記憶體等中，於對電極的對位制度要求微米級的誤差的情況下，有時會於包含些許位置偏移的同時使基板31、基板2重疊。另外，於第一基板31的製造步驟中進行上表面的化學機械研磨時，有時於第一基板31的絕緣層5的上表面側形成有微細的凹部。

將使生成有凹部的第一基板31與第二基板2保持產生些許位置偏移並重疊的狀態示於圖16中。 於圖16中，示出了第一基板31的第一電極9的軸心與第二基板的第二電極15的軸心保持在貼合面S的面方向上產生位置偏移並重疊的狀態。於圖16所示的情況下，以第二基板2的第二電極15自第一基板31的第一電極9的上方略微向右側偏移的方式使第一基板31與第二基板2伴隨著位置偏移而重疊。 若對以此方式重疊的第一基板31與第二基板2實施退火處理，則成為圖17所示的結構，第一電極9及第二電極15成為先前說明的圖11所示的狀態，電極接合部有可能不完全。

（第三實施形態） 圖18～圖21是表示第三實施形態的半導體裝置的貼合基板中的電極接合部的部分放大剖面圖。 圖18所示的接合結構示出了與圖2所示的接合結構同樣地於第一基板1上配置第二基板2的狀態。

關於第一基板1具有第一絕緣層5、形成有第一電極9的方面、第一電極9連接於第一電路8的結構，與第一實施形態相同。 另外，第二基板2的基本結構與第一實施形態的結構相同，關於第二基板2的第二電極15的連接端15a形成於到達貼合面S的位置的方面亦相同。另外，關於在第一基板1的絕緣層5的上表面側且第二基板2的第二電極15的下方部分形成有間隙20的方面亦假定為同等結構。

於第三實施形態中，與第一實施形態的結構的不同之處在於輔助電極的結構。第一實施形態的輔助電極11為柱狀，四根輔助電極11配置於第一電極9的周圍。相對於此，於第二實施形態的結構中，以包圍第一電極9的周圍的方式設置有配置了四個壁部21的周壁狀的輔助電極22。四個壁部21分別包含銅等金屬材料。 作為一例，壁部21的高度形成為與第一實施形態中使用的柱狀的輔助電極11的高度（Z方向長度）相同。另外，由於輔助電極22以埋入至絕緣層5中的方式形成，因此可與第一實施形態的輔助電極11同樣地表達為浮動電極。此種形狀的輔助電極22例如可藉由作為於絕緣層內形成電極的技術而廣為人知的雙道鑲嵌法或鑲嵌法而形成。

於所述例子中，構成輔助電極22的四個壁部21配置成俯視矩形形狀，四個壁部21配置成於第一電極9的周圍與第一電極9空開預定的間隔。作為一例，配置有第一實施形態的四根輔助電極11的位置於本實施形態中對應於鄰接的壁部21、壁部21的交叉位置。 於第二實施形態的第一基板1上設置有多個設有電晶體等驅動元件的第一電路8的方面，於第二基板2上設置有多個包括記憶體單元陣列等記憶元件的第二電路13的方面，亦與第一實施形態為相同結構。

如圖18所示，關於沿著貼合面S形成有間隙20的方面、以使第二電極15相對於第一電極9向右側位置偏移的方式貼合基板1、基板2的方面，與第一實施形態的結構相同。關於第二基板2的第二絕緣層7經由貼合面S貼合於第一基板1的絕緣層5上的方面亦相同。 於本實施形態的結構的情況下，於面臨貼合面S的第二電極15的連接端15a側，圖18的剖面所示的左右兩側的端緣部15b與第一電極9或右側的壁部21直接接觸而構成直接連接部DC1及輔助連接部DC2。 因此，第二電極15經由直接連接部DC1及輔助連接部DC2電連接於第一電極9及輔助電極22。

如圖18的剖面所示，第一電極9的連接端9a向較貼合面S略靠第二基板2側突出，壁部21的上端（連接端）21a亦向較貼合面S略靠第二基板2側突出。 因第一電極9的連接端9a向較貼合面S更靠基板2側略微突出的關係，第一電極9的連接端9a以於直接連接部DC1中包含第二電極15的連接端15a的一部分的方式與第二電極15一體化。同樣，壁部21的連接端21a以於輔助連接部DC2中包含第二電極15的連接端15a的一部分的方式與第二電極15一體化。

為了實現圖18的剖面所示的結構，第一電極9與和其相鄰的壁部21的最小間隔形成得較第二電極15的連接端15a的徑小。換言之，與沿著貼合面S的第一電極9與壁部21的間隔相比，第二電極15的連接端15a的徑形成得大。

如圖18所示，第一電極9的連接端9a與壁部21的連接端21a均以與第二電極15的端緣部15b一體化的方式連接的結構於良好的導通狀態下進行連接。於圖18所示的結構中，沿著貼合面S形成有間隙20時，不易產生因間隙20的存在而引起的連接不良，從而可以良好的導通性將第一電極9的連接端9a及壁部21的連接端21a連接於第二電極15上。

如圖18所示，於重疊了基板1、基板2的情況下，第一電極9與第二電極15於貼合面S的面方向上伴隨著些許的位置偏移而重疊。但是，根據本實施形態的結構，於第一電極9的周圍設置壁部21，藉由連接墊10使所述壁部21與第一電極9導通。因此，基板1、基板2產生些許位置偏移時，關於可將第二電極15可靠地連接於第一電極9的方面，可獲得與第一實施形態的結構相同的效果。

另外，如自圖18的剖面可理解般，即便為第二電極15位置偏移至較圖18中更靠右側的情況，只要第二電極15未位置偏移至較右側的壁部21的右端更靠右方，則可確保連接的可能性高。另外，即便為第二電極15位置偏移至較圖18中更靠左側的情況，只要第二電極15未位置偏移至較左側的輔助電極11的左端更靠左方的位置，則可確保導通的可能性高。 於圖18所示的結構中，只要第二電極15未於貼合面S中位置偏移至較四個壁部21的設置範圍更靠外側，就可以可靠地確保第一電極9與第二電極15的導通，所述四個壁部21以第一電極9為中心配置於其周圍。 因此，根據本實施形態的結構，可提供一種可吸收第一基板1與第二基板2的位置偏移，從而可以可靠地確保第一電極9與第二電極15的連接的結構。

圖19、圖20可謂是對於圖12、圖13所示的一對電極接合部，作為包圍第一電極9的周面的結構而配置有俯視矩形形狀的周壁狀的輔助電極22的例子。 於凹部18的存在下，即便為相向的第二電極15暫時產生了位置偏移的情況，亦可藉由輔助電極22實現第二電極15與輔助電極22的經由側面的接合，從而可緩和位置偏移的影響。 由於圖18、圖19所示的輔助電極22包圍著第一電極9的周圍，因此於基板貼合的情況下，即便為第一基板1與第二基板2沿著貼合面S向任意方向偏移的情況，亦可緩和位置偏移的影響。

（第四實施形態） 圖21～圖23是表示第四實施形態的半導體裝置的貼合基板中的電極接合部的部分放大剖面圖。 圖21所示的接合結構示出了與圖2所示的接合結構同樣地於第一基板1上貼合了第二基板2的狀態。

關於第一基板1具有第一絕緣層5、形成有第一電極9的方面、第一電極9連接於第一電路8的結構，與第一實施形態相同，設置有四根柱狀的輔助電極11的方面亦相同。 另外，第二基板2的基本結構與第一實施形態的結構相同，第二基板2的第二電極15的連接端15a形成於面臨貼合面S的位置的方面亦相同。另外，關於在第一基板1的絕緣層5的上表面側且第二基板2的第二電極15的下方部分形成有間隙20的方面亦假定為相同結構。 於第四實施形態中，與第一實施形態的結構的不同之處在於，於第二基板2上設置多根，例如三根第二電極15，並利用連接墊25將它們連接而成的結構不同。

於第四實施形態的結構中，若實施用於貼合第一基板1與第二基板2的退火處理，則四根柱狀的輔助電極11及三根第二電極15均沿其長度方向伸長。於第一基板1上設置有四根輔助電極11，於第二基板2上設置有三根第二電極15，因此該些電極11、15如圖22所示般被交錯配置的概率高。因此，伸長的第一電極9與四根輔助電極11利用伸長的三根第二電極15及它們的側部彼此而構成連接部並進行接合。即，於貼合面S附近，以使側部一體化的狀態將相鄰的電極彼此接合。 圖23表示實施貼合的退火處理以前的第一電極9與連接墊10及輔助電極11與凹部18的位置關係。

於第一電極9的連接端9a與第二電極15的連接端15a一體化連接而成的部分中形成直接連接部DC1，於第一電極9的連接端9a與輔助電極11的連接端11a一體化連接而成的部分中形成輔助連接部DC2。於該些直接連接部DC1與輔助連接部DC2中包含第一電極9的端部側面側與第二電極15的端部側面側一體化連接而成的部分。因此，於第四實施形態的結構中，於第一電極9與第二電極15連接時，可形成經由優異的導通性的直接連接部DC1與輔助連接部DC2的接合結構。

對於使用圖19、圖20於先前說明的上下一對電極的接合部，圖21～圖23所示的結構可說明為配置有多個輔助電極11的結構來作為包圍第一電極9的結構。 進而，於配置有多個相向的第二電極15的連接端15a的情況下，藉由自預先假定的半導體電路設計階段起，使連接端15a相對於相向的第一電極9的連接端9a與輔助電極11的連接端11a預先錯開，即便並無位置偏移亦能夠實現相互的連接端的側面處的接合，就電阻的觀點而言成為優勢的配置結構。

1:第一基板（電路基板、基板） 2:第二基板（陣列基板、基板） 3:第一基板本體 5:第一絕緣層（絕緣層） 6:第二基板本體 7:第二絕緣層（絕緣層） 8:第一電路（CMOS電路） 9:第一電極（導電通路、電極） 9a:連接端（第一電極9的上端） 10:連接墊 10a:上表面（貼合面S側的端面） 11:輔助電極（浮動電極、電極、導電通路） 11a:連接端 13:第二電路（記憶電路） 15:第二電極（導電通路、電極） 15a:連接端（第二電極15的下端） 15b:端緣部 18:凹部 20:間隙 21:壁部 22:輔助電極 25:連接墊 31:第一基板（基板） 100:半導體裝置 DC1:直接連接部 DC2:輔助連接部 S:貼合面 S1:第一貼合面（第一基板1的貼合面） S2:第二貼合面（第二基板2的貼合面）

圖1是表示包括包含第一基板與第二基板的貼合基板的第一實施形態的半導體裝置的部分剖面圖。 圖2是表示圖1所示的貼合基板的接合部的部分放大剖面圖。 圖3是圖2所示的接合部的部分剖面示意立體圖。 圖4是表示第一基板的接合部的部分剖面示意立體圖。 圖5是表示第二基板的部分剖面圖。 圖6是表示第一基板的部分剖面圖。 圖7是表示關於第一基板與第二基板，經由貼合面對準的狀態的部分剖面圖。 圖8是表示對圖7所示的狀態的第一基板與第二基板進行退火處理來將兩基板貼合的狀態的部分剖面圖。 圖9是第一基板與第二基板的的位置偏移量大於圖8所示的結構時的部分剖面圖。 圖10是表示包括包含第一基板與第二基板的貼合基板的第二實施形態的半導體裝置的部分剖面圖。 圖11是表示包含第一基板與第二基板的比較例的貼合基板的接合部的部分放大剖面圖。 圖12是表示圖11所示的比較例的接合部的部分剖面示意立體圖。 圖13是表示比較例的貼合基板中的第一基板的接合部的部分剖面示意立體圖。 圖14是表示比較例的第二基板的部分剖面圖。 圖15是表示比較例的第一基板的部分剖面圖。 圖16是表示關於比較例的第一基板與第二基板，經由接合面對準的狀態的部分剖面圖。 圖17是表示將比較例的第一基板與第二基板貼合而成的貼合基板的部分剖面圖。 圖18是表示包括包含第一基板與第二基板的貼合基板的第三實施形態的半導體裝置的部分放大剖面圖。 圖19是表示第三實施形態的半導體裝置的接合部的部分剖面示意立體圖。 圖20是表示第三實施形態的半導體裝置的第一基板的部分剖面示意立體圖。 圖21是表示包括包含第一基板與第二基板的貼合基板的第四實施形態的半導體裝置的部分放大剖面圖。 圖22是表示第四實施形態的半導體裝置的接合部的部分剖面示意立體圖。 圖23是表示第四實施形態的半導體裝置的第一基板的部分剖面示意立體圖。

1:第一基板(電路基板、基板)

2:第二基板(陣列基板、基板)

3:第一基板本體

5:第一絕緣層(絕緣層)

6:第二基板本體

7:第二絕緣層(絕緣層)

8:第一電路(CMOS電路)

9:第一電極(導電通路、電極)

10:連接墊

11:輔助電極(浮動電極、電極、導電通路)

13:第二電路(記憶電路)

15:第二電極(導電通路、電極)

100:半導體裝置

S:貼合面

Claims (11)

1. 一種半導體裝置，包括： 第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及 第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極， 將所述第一貼合面與所述第二貼合面貼合而將所述第一基板的所述第一電極與所述第二基板的所述第二電極加以連接，所述半導體裝置中， 於所述第一基板的所述第一貼合面中的所述第一電極的周圍與所述第二基板的所述第二貼合面中的所述第二電極的周圍的至少一者包括至少一個輔助電極，其中所述輔助電極於基板內部側連接於所述第一電極或所述第二電極並到達所述第一貼合面或所述第二貼合面， 所述第一電極與所述第二電極通過相互的直接連接部、及經由所述輔助電極的輔助連接部連接。
2. 一種半導體裝置，包括： 第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及 第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極， 將所述第一貼合面與所述第二貼合面貼合而將所述第一基板的所述第一電極與所述第二基板的所述第二電極導通，所述半導體裝置中， 於所述第一基板的所述第一貼合面中的所述第一電極的周圍與所述第二基板的所述第二貼合面中的所述第二電極的周圍的至少一者包括至少一個輔助電極，其中所述輔助電極於基板內部側連接於所述第一電極或所述第二電極並自所述第一貼合面或所述第二貼合面突出， 所述第一電極與所述第二電極通過相互的直接連接部及經由所述輔助電極的輔助連接部連接。
3. 如請求項2所述的半導體裝置，其中 所述第二電極與位於所述第一貼合面附近的所述第一電極的側部連接，且所述第二電極經由位於所述第一貼合面附近的所述輔助電極的側部與所述輔助電極連接。
4. 如請求項1或請求項2所述的半導體裝置，其中 所述輔助電極是浮動電極。
5. 如請求項1或請求項2所述的半導體裝置，其中 於所述第二基板形成有多個相鄰的所述第二電極，多個所述第二電極配置於與設置於所述第一基板的所述第一電極及所述輔助電極交錯的相鄰位置。
6. 如請求項1或請求項2所述的半導體裝置，其中 於所述第一基板與所述第二基板的貼合面上形成有間隙。
7. 如請求項1或請求項2所述的半導體裝置，其中 所述第一基板與所述第二基板的任一者是設置有互補金屬氧化物半導體電路的電路基板，另一者是設置有記憶電路的陣列基板，所述輔助電極形成於所述電路基板上。
8. 一種半導體裝置的製造方法，所述半導體裝置包括： 第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及 第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極， 將所述第一貼合面與所述第二貼合面貼合而將所述第一基板的所述第一電極與所述第二基板的所述第二電極加以連接，所述半導體裝置的製造方法中， 於所述第一基板的所述第一貼合面中的所述第一電極的周圍與所述第二基板的所述第二貼合面中的所述第二電極的周圍的至少一者形成至少一個輔助電極，其中所述輔助電極於基板內部側連接於所述第一電極或所述第二電極並到達所述貼合面， 所述第一電極與所述第二電極通過相互的直接連接部、及經由所述輔助電極的輔助連接部連接。
9. 一種半導體裝置的製造方法，所述半導體裝置包括： 第一基板，於第一貼合面具有連接於基板內部側的第一電路的第一電極；以及 第二基板，於第二貼合面具有連接於基板內部側的第二電路的第二電極， 將所述第一貼合面與所述第二貼合面貼合而將所述第一基板的所述第一電極與所述第二基板的所述第二電極導通，所述半導體裝置的製造方法中， 於所述第一基板的所述第一貼合面中的所述第一電極的周圍與所述第二基板的所述第二貼合面中的所述第二電極的周圍的至少一者形成至少一個輔助電極，其中所述輔助電極於基板內部側連接於所述第一電極或所述第二電極並自所述貼合面突出， 所述第一電極與所述第二電極通過相互的直接連接部及經由所述輔助電極的輔助連接部連接。
10. 如請求項8或請求項9所述的半導體裝置的製造方法，其中 將所述第二電極經由位於所述貼合面附近的所述第一電極的側部、及位於所述貼合面附近的所述輔助電極的側部連接於所述輔助電極。
11. 如請求項8或請求項9所述的半導體裝置的製造方法，其中 於所述第一基板與所述第二基板的任一者使用設有互補金屬氧化物半導體電路的電路基板，於另一者使用設有記憶電路的陣列基板，將所述輔助電極形成於所述電路基板上。

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