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TW202238596A - 記憶體裝置 - Google Patents

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TW202238596A
TW202238596A TW111104628A TW111104628A TW202238596A TW 202238596 A TW202238596 A TW 202238596A TW 111104628 A TW111104628 A TW 111104628A TW 111104628 A TW111104628 A TW 111104628A TW 202238596 A TW202238596 A TW 202238596A
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TW
Taiwan
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voltage
memory
coupled
word line
memory cells
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TW111104628A
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林鉦峻
蘇晉毅
曾珮玲
鄒宗成
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

在本揭示文件的一些態樣中，揭示一種記憶體裝置。在一些態樣中，記憶體裝置包含第一電壓調節器，用於接收提供至記憶體陣列的字元線電壓；耦接至第一電壓調節器以提供抑制電壓至記憶體陣列的電阻器網路，其中電阻器網路包含複數個電阻器，且其中電阻器中之各者串聯並耦接至複數個電阻器中之相鄰者；及包含複數個開關的開關網路，其中開關中之各者耦接至複數個電阻器中之相應者且透過第二電壓調節器耦接至記憶體陣列。

Description

一種降低隨機存取記憶體寫入功率的新穎動態抑制電壓
無。
電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）為一種非揮發性（Non-volatile，NV）隨機存取記憶體（Random Access Memory，RAM），藉由改變材料上的電阻來實現。此材料可以包含介電固態材料，但電阻式隨機存取記憶體可以使用廣泛的材料。這種材料可以稱為憶阻器。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然地，這些僅為實例且不欲為限制性。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包含第一及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本案可在各實例中重複元件符號及/或字母。此重複出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
本揭示文件揭示各種記憶體裝置、系統以及方法的實施例，其提供了動態抑制電壓至記憶體陣列中的未選擇記憶體單元。在一些實施例中，多個不同的字元線（Word Line，WL）電壓準位用於支援電阻式隨機存取記憶體單元的寫入操作。舉例而言，例如，由於電阻式隨機存取記憶體單元之間的製程變化或缺陷，記憶體控制器無法藉由使用具有預設字元線電壓準位的第一字元線訊號，來寫入一些電阻式隨機存取記憶體單元。因此，記憶體控制器使用具有更高字元線電壓準位的第二字元線電壓準位的第二字元線訊號，來成功地寫入無法藉由使用具有預設字元線電壓準位的第一字元線訊號寫入的電阻式隨機存取記憶體單元。然而，更高的字元線電壓準位會增加閘極應力以及閘極洩漏。另一方面，在多個字元線電壓準位上提供更高的固定抑制電壓會引起更高的陣列（例如汲極以及源極）洩漏，此狀況會導致更高的寫入功率，甚至會導致陣列洩漏主導寫入功率。本文揭示用於根據不同字元線準位提供改變的動態抑制電壓的記憶體裝置、系統以及方法的實施例。本揭示文件進一步揭示用於追蹤製程、電源電壓以及溫度（Process, voltage supply voltage, and temperature，PVT）上的洩漏的實施例。本揭示文件進一步揭示用於在相鄰位元線以及選擇線上拉至抑制電壓之前，實行相鄰位元線以及選擇線之間的電荷共享的實施例。
就優點而言，本揭示文件所揭示的記憶體裝置、系統以及方法的實施例可以達成幾個優點。在一些實施例中，本揭示文件所揭示的記憶體裝置、系統以及方法可以減少未選擇記憶體單元的陣列洩漏以及寫入功率，同時保護未選擇記憶體單元的選擇電晶體免受閘極應力的影響。此外，本揭示文件所揭示的記憶體裝置、系統以及方法的一些實施例可以調節抑制電壓以補償製程、電源電壓以及溫度（PVT）效應。此外，本揭示文件所揭示的記憶體裝置、系統以及方法的一些實施例可以避免或減少動態功耗。本揭示文件所揭示的記憶體裝置、系統以及方法的一些實施例可用於電阻式隨機存取記憶體單元，但其他類型的記憶體單元亦在本揭示文件的範疇內。
第1圖為根據一些實施例所繪示的記憶體系統100之方塊圖。記憶體系統100包含記憶體陣列102。記憶體陣列102包含可配置成行-列配置的複數個記憶體單元（例如記憶體單元102A1）。舉例而言，記憶體陣列102包含複數個記憶體單元，其中第一維度（例如，行、組）的各個子集，諸如子集102C以及102D中之各者，具有第一位元線（Bit Line，BL）、選擇線（Select Line，SL）以及第二位元線；而第二維度（例如，列）的各個子集，諸如子集102A及102B中之各者，具有字元線（Word Line，WL）。各個行的位元線以及選擇線分別耦接至設置於此行中的複數個記憶體單元，且此行中的各對記憶體單元配置於不同的列上且耦接至個別（不同的）字元線。換句話說，記憶體陣列120的各個記憶體單元耦接至記憶體陣列120的一行的一位元線、記憶體陣列120的該行的一選擇線以及記憶體陣列120的一列的一字元線。在一些實施例中，位元線與選擇線彼此平行且沿鉛直方向配置，而字元線在彼此平行且且沿水平方向配置（即垂直於位元線以及選擇線）。在一些實施例中，同一列以及同一行的兩個記憶體單元具有不同的位元線但具有一相同的選擇線。
依然參考第1圖，記憶體陣列102包含具有I個字元線、J個位元線以及J/2個選擇線的I*J個記憶體單元，其中I以及J為整數。在一些實施例中，沿著第一行配置的成對記憶體單元包含耦接至第一行的個別位元線BL[0]的第一記憶體單元以及耦接至第一行的個別位元線BL[1]的第二記憶體單元。沿著第一行配置的成對記憶體單元可耦接至第一行的個別選擇線SL[0]，且沿第一行配置的成對記憶體單元可以各自耦接至個別列的字元線WL[0]~WL[I-1]。其他行中之各者可以以類似的方式配置。選定行中之各者（例如，選定記憶體單元、記憶體陣列102的選定部分）可以經由其相應的第一位元線、選擇線以及第二位元線等三條線路，分別接收到位元線電壓（例如，電壓VCH）、參考電壓（例如，接地、0伏特）以及參考電壓（例如，0伏特）；且未選擇行中之各者（例如，未選擇記憶體單元、記憶體陣列102的未選擇部分）可以經由其相應的第一位元線、選擇線以及第二位元線中每一條線路，均接收到抑制電壓（Inhibit Voltage，VIHBT）。在一些實施例中，子集102C為選定行，而子集102D為未選擇行。選定列可以經由其相應的字元線接收字元線電壓（例如，字元線電壓VWWL），而未選擇列可以經由其相應的字元線接收參考電壓。在一些實施例中，子集102B為選定列，而子集102A為未選擇列。在一些實施例中，若記憶體單元經由其相應的位元線接收到第一電壓VCH，且經由其相應字元線的接收到字元線電壓VWWL，則編譯此記憶體單元（例如，或讀取）。
記憶體陣列120中之各個記憶體單元用以儲存/呈現資料位元或數據。資料位元可以藉由個別的邏輯狀態（即邏輯1或邏輯0），重複從各個位元單元讀出（即讀取操作）或寫入（即寫入操作）各個位元單元。儘管第1圖所示的實施例包含記憶體陣列120中的I*J記憶體單元，但記憶體單元記憶體陣列120中可包含任何期望數目的記憶體單元，而同時保持在本揭示文件的範疇內。因此，可根據記憶體陣列120中的記憶體單元的數目來調整行及列（及相應位元線/選擇線以及字元線）的數目。
在一些實施例中，記憶體陣列120包含多種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列120包含電阻式隨機存取記憶體（RRAM）磁芯或記憶體單元。舉例而言，記憶體單元102A1包含電阻器R0以及耦接至電阻器R0的選擇電晶體M0。響應於在電阻器R0上施加電壓（例如電壓VCH），電阻器R0可以從第一狀態（例如第一電阻）改變為第二狀態（例如第二電阻）。在其他實施例中，記憶體陣列120包含反及快閃記憶體磁芯、反或快閃記憶體磁芯、靜態隨機存取記憶體（Static Random Access Memory，SRAM）核心、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）核心、磁阻隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）核心、相變記憶體（Phase Change Memory，PCM）核心、三維XPoint記憶體核心、鐵電隨機存取記憶體（Ferroelectric Random Access Memory，FeRAM）核心以及適合在記憶體陣列內使用的其他類型之記憶體核心。
在一些實施例中，記憶體系統100包含電壓寫入字元線（Voltage Write Word Line，VWWL）電路104。電壓寫入字元線電路104用以將在其輸入端接收的數位電壓寫入字元線訊號（例如位元、字元）（VWWL_VAL[K:0]）轉換成其一或多個輸出端的類比電壓寫入字元線訊號（例如，電壓），其中K為整數。在一些實施例中，電壓寫入字元線電路104以數位電路（例如具有邏輯閘）實現。在一些實施例中，電壓寫入字元線電路104包含映射結構（例如查找表（Lookup Table，LUT））。映射結構可以具有多個列，其中各個列包含用於數位電壓寫入字元線位元的一行以及用於相應的電壓寫入字元線電壓的一行。電壓寫入字元線電路104可以根據映射結構，將數位電壓寫入字元線位元映射至相應的電壓寫入字元線電壓。下表展示電壓寫入字元線電路104的查找表的實例。然而，其他各種映射結構中均在本揭示文件的範疇內。映射結構可以用邏輯閘實現。映射結構可以實施以下等式所體現的算式：
Figure 02_image001
（1） 其中m為斜率（例如，斜率為VWWL的變化量除以VWWL_VAL的變化量），而b為VWWL_VAL=0時的VWWL值。
下文的實例查找表實現了以下算式：
Figure 02_image003
（2）
VWWL_VAL[K:0] VWWL值（V）
0000 1.5
0001 1.6
0010 1.7
0011 1.8
0100 1.9
0101 2.0
0110 2.1
0111 2.2
1000 2.3
1001 2.4
記憶體系統100包含追蹤電路106。在一些實施例中，追蹤電路106耦接至電壓寫入字元線電路104。在一些實施例中，追蹤電路106直接接收數位的電壓寫入字元線位元，而在其他實施例中，追蹤電路106接收類比的電壓寫入字元線電壓。追蹤電路106用以在其輸入端接收字元線電壓VWWL（例如，數位或類比），並在其輸出端提供抑制電壓VIHBT。抑制電壓VIHBT可以至少取決於字元線電壓VWWL而定（例如，兩者之間具有固定差量，或者具有下列算式（3）所實現的等比例之差量）。在一些實施例中，追蹤電路106以數位電路、類比電路或混合訊號電路實現。第2圖至第8圖提供了關於實施追蹤電路106的進一步細節。就優點而言，追蹤電路106減少了洩漏以及降低與之相關的功耗，同時保護選擇電晶體免於受到過大的閘極應力電壓（例如大於1.5伏特，但任何其他各種電壓值均在本揭示文件的範疇內）。
在一些實施例中，追蹤電路106包含第二映射結構。第二映射結構可以具有多個列，其中各個列包含用於數位電壓寫入字元線位元的一行以及用於相應的類比電壓寫入字元線電壓的一行。追蹤電路106可以用以根據第二映射結構，將數位電壓寫入字元線位元映射至相應的電壓寫入字元線電壓。下表展示電壓寫入字元線電路104的第二映射結構的實例（例如第二查找表）。然而，各種映射結構中之任一者均在本揭示文件的範疇內。第二映射結構可以用邏輯閘實現。第二映射結構可以實施由以下算式體現的算法：
Figure 02_image005
（3）
下文的實例查找表實現了以下算式：
Figure 02_image007
（4）
VWWL_VAL[K:0] VIHBT值（V）
0000 0.2
0001 0.3
0010 0.4
0011 0.5
0100 0.6
0101 0.7
0110 0.8
0111 0.9
1000 1.0
1001 1.1
在一些實施例中，電壓寫入字元線電路104與追蹤電路106組合成一電路。此組合電路可以在其輸入端接收電壓寫入字元線的數位值，並在其輸出端提供類比的電壓寫入字元線訊號以及類比的抑制電壓訊號。
記憶體系統100包含抑制電壓調節器（例如，低壓差（Low Dropout，LDO）調節器）108。抑制電壓調節器108可以在其輸入端接收抑制電壓VIHBT、調節抑制電壓VIHBT，並在其輸出端提供調節抑制電壓VIHBT_REG。舉例而言，抑制電壓調節器108判定調節抑制電壓VIHBT_REG與調節參考電壓VREF之間的第一差值。根據調節抑制電壓VIHBT_REG與調節參考電壓VREF之間的第一差值，更新抑制電壓VIHBT與調節抑制電壓VIHBT_REG之間的第二差值。舉例而言，響應於第一差值的增大，第二差值會減小，而響應於第一差值的減小，第二差值會增大。在一些實施例中，抑制電壓調節器包含反饋連接且耦接至反饋路徑中的電晶體的放大器，儘管任何其他實施均在本揭示文件的範疇內。
記憶體系統100包含開關網路110。開關網路110包含多個開關SW[1]~SW[M]，其中M為整數。開關網路110的開關中之各者可以包含耦接至抑制電壓調節器108的第一端、耦接至相應的位元線或選擇線的第二端以及接收控制訊號的第三端。在一些實施例中，響應於在第三端接收到對應於第一邏輯狀態的第一電壓，開關可以將抑制電壓調節器108與記憶體單元的相應記憶體行(column)之間進行中斷耦接(decouple)，且響應於接收到對應於第二邏輯狀態的第二電壓，開關可以將抑制電壓調節器108電性耦接至記憶體單元的相應記憶體行。在一些實施例中，電性耦接至抑制電壓調節器108的記憶體行包含未選擇記憶體單元，且與抑制電壓調節器108之間中斷耦接的記憶體行包含被選定的記憶體單元（用於讀取或寫入/程式化）。
記憶體系統100包含字元線解碼器（Word Line Decoder，WLD）112。字元線解碼器112可以經由位址輸入，接收字元線位址，並經由輸出提供字元線訊號至字元線中之一者。字元線解碼器112可以經由電壓參考輸入接收字元線電壓VWWL。字元線解碼器112可以至少根據位址輸入，提供個別字元線訊號至字元線中之各者（例如WL[0]~WL[I-1]）。在一些實施例中，字元線訊號具有脈衝形狀，儘管其他訊號特性中之各者均在本揭示文件的範疇內。在一些實施例中，字元線訊號具有等於或實質上等於電壓寫入字元線的電壓（例如，在10mV內），儘管其他電壓中之任意者均在本揭示文件的範疇內。在一些實施例中，字元線解碼器112以包含邏輯閘（諸如互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）反及閘以及反向器）的數位電路實現，儘管其他實施中之任意者均在本揭示文件的範疇內。
第2圖為根據一些實施例所繪示的程式化一或多個記憶體單元之時序圖200。在一些實施例中，在時間t0時，記憶體單元列經由相應的字元線接收字元線電壓VWWL1，且記憶體單元列的未選擇者中之各者經由相應的位元線接收電壓VIHBT1。在一些實施例中，在時間t1時，記憶體單元列停止接收字元線電壓VWWL1。電壓差DLT1為字元線電壓VWWL1與抑制電壓VIHBT1之間的差。
在一些實施例中，在時間t2時，記憶體單元列經由相應的字元線接收字元線電壓VWWL2，且記憶體單元列的未選擇單元中之各者經由相應的位元線接收抑制電壓VIHBT2。在一些實施例中，在時間t3時，記憶體單元列停止接收字元線電壓VWWL2。電壓差DLT2為字元線電壓VWWL2與抑制電壓VIHBT2之間的差。在一些實施例中，字元線電壓VIHBT2大於抑制電壓VIHBT1。在一些實施例中，字元線電壓VIHBT2大於抑制電壓VIHBT1的差值與字元線電壓VWWL2大於字元線電壓VWWL1的差值相同，使得電壓差DLT2等於電壓差DLT1。
在一些實施例中，在時間t4時，記憶體單元列經由相應的字元線接收字元線電壓VWWL3，且記憶體單元列的未選擇單元中之各者經由相應的位元線接收抑制                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                電壓VIHBT3。在一些實施例中，在時間t5時，記憶體單元列停止接收電壓VWWL3。電壓差DLT3為字元線電壓VWWL3與抑制電壓VIHBT3之間的差。在一些實施例中，字元線電壓VIHBT3大於抑制電壓VIHBT2。在一些實施例中，字元線電壓VIHBT3大於抑制電壓VIHBT2的差值與字元線電壓VWWL3大於字元線電壓VWWL2的差值相同，使得電壓差DLT3等於電壓差DLT2。
在一些實施例中，電壓差DLT1等於電壓差DLT2以及電壓差DLT3，而在其他實施例中，各個抑制電壓與其相應的字元線電壓成比例，如算式（3）中所表示，儘管各種差量中之任意者均在本揭示文件的範疇內。在一些實施例中，各個差量等於接收字元線電壓以及抑制電壓的相應記憶體單元的選擇電晶體的閘極應力電壓（例如，跨閘極-源極或閘極-汲極接合面）。
第3圖為根據一些實施例所繪示的第1圖的追蹤電路106之電路圖。追蹤電路106包含電壓調節器302。電壓調節器302可以經由輸入端接收字元線電壓VWWL，並經由輸出端提供調節字元線電壓VWWL_REG。在一些實施例中，諸如在電阻式隨機存取記憶體應用程式中（例如，記憶體單元102A1為電阻式隨機存取記憶體單元），字元線電壓VWWL可以調整/改變（例如，隨著時間的推移，例如，藉由記憶體控制器）。電壓調節器302可以經由供應端接收參考電壓（例如電壓VDIO）。在一些實施例中，電壓調節器302包含放大器（例如，運算放大器、CMOS運算放大器）308以及耦接至放大器308的電晶體（MOS電晶體、NMOS電晶體或PMOS電晶體）MWWL1。在一些實施例中，放大器308的第一輸入從電壓調節器302的輸入端接收字元線電壓VWWL，且放大器308的輸出提供經過放大的字元線電壓VWWL至電晶體MWWL1的閘極。在一些實施例中，電晶體MWWL1的源極接收參考電壓VDIO，而電晶體MWWL1的汲極提供調節字元線電壓VWWL_REG至電壓調節器302的輸出端，且耦接至放大器308的第二輸入，使得放大器308處於反饋（例如，閉迴路）配置中。
追蹤電路106包含耦接至電壓調節器302的電阻器網路304。電阻器網路304包含接收調節字元線電壓VWWL_REG的輸入以及多個輸出，其中各個輸出可以提供電壓VX[1]~VX[N]之相應電壓，其中N為整數。電阻器網路304包含多個電阻器R[1]~R[N]。在一些實施例中，電阻器R[N]具有第一端以及第二端，其中第一端耦接至電壓調節器302的輸出端，電阻器R[N-1]具有耦接至電阻器R[N]之第二端的第一端以及耦接至其相鄰電阻器的第二端，電阻器R[1]具有第一端以及第二端，其中第一端耦接至其相鄰電阻器之第二端，而電阻器R[0]具有耦接至電阻器R[1]之第二端的第一端以及可以耦接至具有參考電壓（例如，接地、接地軌）的參考接線/平面的第二端。儘管第3圖繪示了四個電阻器，但電阻器網路304可以包含任意數量的電阻器。在一些實施例中，耦接至電阻器R[N-1]之第一端的輸出提供相應的電壓VX[N-1]，耦接至電阻器R[2]之第一端的輸出提供相應的電壓VX[2]，耦接至電阻器R[1]之第一端的輸出提供相應的電壓VX[1]。在一些實施例中，輸入亦包含繞過電阻器網路304以提供調節字元線電壓VWWL_REG的路徑。
追蹤電路106包含耦接至電阻器網路304的開關網路306。開關網路306可以包含用於接收電壓VX[1]~VX[N-1]以及調節字元線電壓VWWL_REG的多個輸入，且開關網路306可以包含用於提供抑制電壓VIHBT的多個輸出。開關網路306包含多個開關SW1[1]~SW1[N]。開關SW1[1]~SW1[N]各自可以包含從電阻器網路304或電壓調節器302接收相應電壓的輸入端。舉例而言，開關SW1[N]的輸入端從電壓調節器302接收調節字元線電壓VWWL_REG，開關SW1[N-1]的輸入端從電阻器網路304的電阻器R[N-1]的第一端接收電壓VX[N-1]，開關SW1[2]的輸入端從電阻器網路304的電阻器R[2]的第一端接收電壓VX[2]，而開關SW1[1]的輸入端從電阻器網路304的電阻器R[1]的第一端接收電壓VX[1]。
開關SW1[1]~SW1[N]各自可以包含輸出，用於提供抑制電壓VIHBT至抑制電壓調節器108，作為電性耦接至其相應輸入的響應。開關SW1[1]~SW1[N]各自可以包含控制端，用於接收控制訊號，以將輸入與相應輸出進行電性耦接或中斷耦接。在一些實施例中，響應於在控制端處接收到對應於第一邏輯狀態的第一電壓，開關將輸入端（例如，電壓調節器302或電阻器網路304）電性耦接至輸出端，以提供抑制電壓VIHBT至抑制電壓調節器108。抑制電壓VIHBT可以等於或實質上等於（例如，在10mV範圍內）經由電性耦接輸入端接收的相應電壓。在一些實施例中，響應於在控制端處接收到對應於第二邏輯狀態的第二電壓，開關將輸入端與輸出端進行中斷耦接。
第4圖為根據一些實施例所繪示的第3圖的追蹤電路106之增益圖400。第4圖展示了根據第3圖所實施的追蹤電路106的輸入電壓-輸出電壓關係。在第4圖中，輸入電壓與輸出電壓成正比。各個曲線代表根據開關網路306的配置方式的不同輸入-輸出關係（例如，是否選擇電壓VWWL_REG、VX[N]、VX[N-1]或VX[1]）。x軸代表字元線電壓VWWL（輸入電壓）的電壓值，而y軸代表VIHBT（輸出電壓）的電壓值。VWWL_REG標記的曲線代表相對於字元線電壓VWWL的調節字元線電壓VWWL_REG。VX[N]標記的曲線代表相對於字元線電壓VWWL的電壓VX[N]。VX[N-1]標記的曲線代表相對於字元線電壓VWWL的電壓VX[N-1]。VX[1]標記的曲線代表相對於字元線電壓VWWL的電壓VX[1]。在一些實施例中，無論開關網路306如何配置，輸入電壓與輸出電壓均成比例。
第5圖為根據一些實施例所繪示的第1圖的追蹤電路106之另一電路圖。在一些實施例中，除了本揭示文件描述的差異以外，第5圖中的追蹤電路106的電路圖與第3圖中的追蹤電路106的電路圖相似。在高準位處，電路的差異在於第5圖中的追蹤電路106的電阻器網路304耦接至電流鏡（Current Mirror，CM）502的輸出，而第3圖中的追蹤電路106的電阻器網路304耦接至接地。第5圖中的追蹤電路106在操作上不同於第3圖中的追蹤電路106，不同之處在於第5圖中的追蹤電路106為電流驅動，而第3圖中的追蹤電路106為電壓驅動。因此，第5圖中追蹤電路106的抑制電壓VIHBT與第5圖中追蹤電路106的字元線電壓VWWL有固定差量，而第3圖中追蹤電路106的抑制電壓VIHBT與第5圖中追蹤電路106的字元線電壓VWWL成比例。第4圖以及第6圖的圖表進一步繪示抑制電壓VIHBT與字元線電壓VWWL之間的關係。
在一些實施例中，電流鏡502具有從電流源接收（例如，汲取）偏壓電流Ibias1的輸入端、提供另一偏壓電流Ibias2至電阻器網路304以及電壓調節器302（例如，從電阻器網路304以及電壓調節器302汲取）的輸出端，以及用於接收軌道/參考電壓（例如，接地、0伏特、VSS）的軌道端。在一些實施例中，偏壓電流Ibias2與偏壓電流Ibias1成比例（例如，等於或實質上等於）。電流鏡502可以包含電晶體（例如，MOS、NMOS、PMOS）MCM1，其具有用於接收偏壓電流Ibias1的汲極、耦接至參考接線（例如，接地）的源極以及耦接至汲極的閘極。電流鏡502可以包含另一電晶體MCM2，其具有耦接至電晶體MCM1之閘極的閘極、提供偏壓電流Ibias2的汲極以及耦接至參考接線的源極。在一些實施例中，電流鏡502為可調變電流鏡（trimmable current mirror）。
第6圖為根據一些實施例所繪示的第5圖的追蹤電路106之增益圖600。第6圖展示了根據第5圖所實現的追蹤電路106的輸入電壓-輸出電壓關係。在一些實施例中，除了第6圖所展示輸入電壓與輸出電壓有固定的差量（例如，只要輸出電壓大於0伏特）以外，增益圖600類似於增益圖400。在一些實施例中，無論開關網路306如何配置，輸入電壓與輸出電壓均有固定的差量。
第7圖為根據一些實施例所繪示的第1圖的追蹤電路106之又另一電路圖。在一些實施例中，除了本揭示文件描述的差異以外，第7圖中的追蹤電路106的電路圖與第5圖中的追蹤電路106的電路圖相似。在高準位處，電路的差異在於電流鏡502（透過電流鏡702）耦接至參考記憶體陣列706。第7圖中的追蹤電路106在操作上不同於第5圖中的追蹤電路106，不同之處在於第7圖中的追蹤電路106由製程、電源電壓以及溫度（PVT）補償電流（漏電流ileak）驅動，而第5圖中的追蹤電路106由未補償電流（偏壓電流Ibias1）驅動。因此，在第7圖中，追蹤電路106的抑制電壓VIHBT補償由製程、電源電壓以及溫度（PVT）引起的漏電變化，而第5圖中追蹤電路106的抑制電壓VIHBT並未補償由製程、電源電壓以及溫度（PVT）引起的漏電變化。
電流鏡702可以包含用於接收漏電流ileak的輸入端、用於接收偏壓電流Ibias1的輸出端以及用於接收軌道/參考電壓（例如，電壓VDIO）的軌道端。電流鏡702可以包含電晶體MCM3以及MCM4。在一些實施例中，電流鏡702類似於電流鏡502。在一些實施例中，電流鏡702具有與電流鏡502的電晶體類型相反的電晶體（例如，電流鏡702包含PMOS電晶體，而電流鏡502包含NMOS電晶體）。
在一些實施例中，追蹤電路106包含參考記憶體陣列706。參考記憶體陣列706可以包含類似於記憶體單元102A1的多個記憶體單元。在一些實施例中，參考記憶體陣列706為記憶體陣列102中的未選擇記憶體單元行。在一些實施例中，參考記憶體陣列706與記憶體陣列102分離。也就是說，參考記憶體陣列706可以專門用於追蹤電路106的操作。在一些實施例中，參考記憶體陣列706中的各個記憶體單元各自經由其個別的位元線以及選擇線（例如，位元線BL0、選擇線SL0以及選擇線SL1）接收抑制電壓，且經由其個別的字元線（例如，字元線WL[0]~WL[X]中之一）接收0伏特。在一些實施例中，位元線以及選擇線作為共用位元線而共享/耦接在一起。在一些實施例中，記憶體單元產生漏電流ileak並經由共用位元線提供漏電流ileak至電流鏡702的輸入。
在一些實施例中，參考記憶體陣列706的記憶體單元包含電阻式隨機存取記憶體（RRAM）單元。在此實施例中，記憶體陣列102可以包含電阻式隨機存取記憶體單元，且電壓寫入字元線（VWWL）可以改變或調整。在其他實施例中，參考記憶體陣列706的記憶體單元可以是非電阻式隨機存取記憶體單元，諸如反及快閃單元、反或快閃單元、靜態隨機存取記憶體（SRAM）記憶體單元、磁阻隨機存取記憶體（MRAM）記憶體單元、相變記憶體（PCM）記憶體單元、鐵電隨機存取記憶體（FeRAM）記憶體單元以及適合在記憶體陣列內使用的其他類型的記憶體磁芯。在這些實施例中，記憶體陣列102可以包含非電阻式隨機存取記憶體單元，且電壓寫入字元線可以是固定的。
在一些實施例中，追蹤電路106包含耦接於參考記憶體陣列706與電流鏡702之間的電壓調節器704。在一些實施例中，電壓調節器包含用於接收電壓VIHBT_DETECT的輸入端、用於將經過調節的電壓VIHBT_DETECT提供至參考記憶體陣列706的輸出端以及耦接至電流鏡702之輸入端的供應端。在一些實施例中，經過調節的電壓VIHBT_DETECT經由共用位元線提供至記憶體單元。
在一些實施例中，電壓調節器704包含放大器708以及電晶體MWWL2。在一些實施例中，電壓調節器704類似於電壓調節器108以及308。電晶體MWWL2的源極可以耦接至電流鏡702的輸入端，電晶體MWWL2的汲極可以耦接至參考記憶體陣列706的共用位元線。在一些實施例中，電晶體MWWL2將共用位元線電性耦接至電流鏡702，以從參考記憶體陣列706提供漏電流ileak至電流鏡702。
漏電流ileak可以至少取決於製程、電源電壓以及溫度（PVT）參數。舉例而言，在低溫（例如，攝氏負40度）下且使用慢製程角（例如，高10%或20%電晶體臨限電壓）製造的電晶體，漏電流低於在標稱溫度（例如，攝氏25度）下且使用標稱製程角製造的電晶體的漏電流，而在高溫（例如，攝氏85度或115度）下且使用快速製程角（例如，低10%或20%電晶體臨限電壓）製造的電晶體，漏電流高於在標稱溫度下且使用標稱製程角製造的電晶體的漏電流。其他任意溫度以及其他任意製程角均在本揭示文件的範疇內。如第7圖的追蹤電路106所示，較高的漏電流對應於較高的偏壓電流Ibias1，較高的偏壓電流Ibias1對應於較高的偏壓電流Ibias2，較高的偏壓電流Ibias2對應於較低的抑制電壓VIHBT。同樣地，如第7圖的追蹤電路106所示，較低的漏電流對應於較低的偏壓電流Ibias1，較低的偏壓電流Ibias1對應於較低的偏壓電流Ibias2，較低的偏壓電流Ibias2對應於較高的抑制電壓VIHBT。因此，在一些實施例中，第7圖的追蹤電路106至少根據製程、電源電壓以及溫度（PVT）參數調節（例如，補償）抑制電壓VIHBT。
第8圖為根據一些實施例所繪示的第7圖的追蹤電路106之增益圖800。第8圖展示了根據第7圖所實施的追蹤電路106的輸入電壓-輸出電壓關係。在一些實施例中，除了第8圖所展示差量隨著製程、電源電壓以及溫度（PVT）參數中之至少一者的改變而改變以外，增益圖800與增益圖600類似。在一些實施例中，VIHBT_LL標記的曲線表示具有低漏電流ileak的抑制電壓VIHBT，例如，在低溫下且使用如第7圖所述的在慢製程角中製造的電晶體。在一些實施例中，VIHBT_HL標記的曲線表示具有高漏電流ileak的抑制電壓VIHBT，例如，在高溫下且使用如第7圖所述的在快速製程角製造的電晶體。在一些實施例中，輸入電壓（字元線電壓VWWL）與輸出電壓（抑制電壓VIHBT）之間的差量根據製程、電源電壓以及溫度（PVT）參數而改變。
第9圖為根據一些實施例所繪示的程式化一或多個記憶體單元之時序圖900。在一些實施例中，記憶體單元的選定行經由相應的第一位元線（例如位元線BL[0]）、選擇線（例如選擇線SL[0]）以及第二位元線（例如位元線BL[1]）分別接收訊號V_BL0、V_SL以及V_BL1。在一些實施例中，在時間t0時，訊號V_BL0具有電壓VCH（例如，用於程式化記憶體單元的電壓），V_SL具有電壓VLOW，而V_BL1具有電壓VLOW。在一些實施例中，從t0處開始，選定的記憶體單元（例如，耦接至第一位元線、選擇線以及用於接收字元線電壓的字元線以致能選定電晶體）可以被程式化。
在一些實施例中，在時間t1時，訊號V_BL0、V_SL以及VLOW各自具有電壓VE（等化器電壓）。在一些實施例中，電壓VE與電壓VCH成比例。舉例而言，電壓VE可以等於電壓VCH的三分之一，儘管電壓VE與電壓VCH的其他比率或值中之任意者均在本揭示文件的範疇內。在一些實施例中，電阻器網路（諸如第3圖中的電阻器網路304）藉由接收電壓VCH作為輸入且提供電壓VE作為輸出，可以確保電壓VE與電壓VCH成比例。在一些實施例中，可以在時間t0與t1之間程式化選定的記憶體單元。在一些實施例中，在時間t2時，第一位元線、選擇線以及第二位元線充電至調節抑制電壓VIHBT_REG。在一些實施例中，在時間t3時，第一位元線、選擇線以及第二位元線完成充電至調節抑制電壓VIHBT_REG。也就是說，在一些實施例中，在時間t3時，訊號V_BL0、V_SL以及VLOW各自具有調節抑制電壓VIHBT_REG。在一些實施例中，從時間t3處開始，第一位元線、選擇線以及第二位元線處於待機。就優點而言，時間t1時將訊號V_BL0、V_SL以及VLOW的電壓設定成電壓VE可以縮短將第一位元線、選擇線以及第二位元線充電至調節抑制電壓VIHBT_REG的時間（例如，時間t2至時間t3），且可降低與充電相關的功耗。
下表展示了在時間t0~t3處，由位元線及選擇線接收的電壓之實例。
  寫入（t0~t1） 寫入結束（t1~t2） 待機（t3以及之後）
BL[0] VCH VE VIHBT_REG
SL[0] VLOW VE VIHBT_REG
BL[1] VLOW VE VIHBT_REG
在一些實施例中，電壓VCH等於1伏特，調節抑制電壓VIHBT_REG等於0.5伏特，電壓VLOW等於0伏特，電壓VE等於0.33伏特，且字元線電壓VWWL等於1.8伏特，儘管其他任意電壓值均在本揭示文件的範疇內。
在一些實施例中，除了耦接至選擇線以及第二位元線的選定記憶體單元可以被程式化以外，時間t4~t7處與時間t0~t3處的事件相似。舉例而言，在時間t4時，訊號V_BL0具有電壓VLOW，訊號V_SL具有電壓VLOW，且訊號V_BL1具有電壓VCH；在時間t5時，訊號V_BL0、V_SL以及VLOW各自具有電壓VE；在時間t6時，位元線以及選擇線充電至調節抑制電壓VIHBT_REG；在時間t7時，訊號V_BL0、V_SL以及VLOW各自具有調節抑制電壓VIHBT_REG。
第10圖為根據本揭示文件的一些實施例所繪示的操作記憶體裝置的方法1000之流程圖。應注意，方法1000僅為一實例，且不意欲為限制本揭示文件之範疇。因此，可理解，在第10圖的方法1000之前、期間以及之後可以提供額外操作，且在本揭示文件中可以僅作簡要描述。在一些實施例中，方法1000由記憶體陣列（例如記憶體陣列102）執行。在一些實施例中，方法1000的操作與第1圖至第9圖的記憶體裝置相關。
方法1000從操作1002開始，操作1002經由耦接至記憶體單元子集（例如子集102A）的字元線（例如字元線WL[0]）接收字元線電壓（例如字元線電壓VWWL）。方法1000繼續至操作1004，經由位元線（例如位元線BL[J-2]）以及選擇線（例如選擇線SL[J/2-1]）接收記憶體單元子集（例如子集102D）的未選擇記憶體單元的抑制電壓（例如調節抑制電壓VIHBIT_REG）。在一些實施例中，字元線電壓VWWL與調節抑制電壓VIHBIT_REG之間的電壓差量為固定的，而在其他實施例中，調節抑制電壓VIHBIT_REG與字元線電壓VWWL成比例。在一些實施例中，電壓差量由耦接至記憶體陣列102的追蹤電路（例如追蹤電路106）維持。
方法1000繼續至操作1006，經由記憶體單元子集102A的選定記憶體單元（例如記憶體單元102A1）的位元線（例如位元線BL[0]）接收位元線電壓（例如電壓V_BL1），用於例如程式化/寫入記憶體單元子集的選定記憶體單元。方法1000繼續至操作1008，經由記憶體單元102A子集的選定記憶體單元102A1的選擇線（例如選擇線SL[0]）接收參考電壓（例如電壓V_SL），用於例如程式化記憶體單元子集的選定記憶體單元。方法1000繼續至操作1010，經由選定記憶體單元的位元線以及選擇線接收位元線電壓的預定小部分的第一電壓（例如第一電壓VE）。在一些實施例中，第一電壓VE用於等化位元線與選擇線的電壓。方法1000繼續至操作1012，經由選定記憶體單元的位元線以及選擇線，接收抑制電壓（例如調節抑制電壓VIHBIT_REG），用於例如保持選定記憶體單元子集的記憶體單元處於待機以供下一次寫入。
在一些實施例中，記憶體陣列102的記憶體單元（例如記憶體單元102A1）可以由例如記憶體控制器讀取。舉例而言，記憶體控制器在字元線WL上使用程式化訊號/電壓，在選擇線上使用參考訊號，並在位元線BL上感測訊號/電壓。響應於在位元線BL上感測到的第一訊號，記憶體控制器可以判定記憶體單元處於第一狀態（例如，電阻器R0處於第一狀態），且響應於在位元線BL上感測到的第二訊號，記憶體控制器可以判定記憶體單元處於第二狀態（例如，電阻器R0處於第二狀態）。
第11圖為根據本揭示文件的各種實施例所繪示的記憶體系統的配置之方塊圖。如圖所示，根據本揭示文件的各種實施例的記憶體系統1100包含非揮發性記憶體裝置1120以及記憶體控制器1110。
非揮發性記憶體裝置1120可以包含本揭示文件所揭示的三維記憶體裝置。此外，非揮發性記憶體裝置1120可以是由多個鐵電記憶體晶片組成的多晶片封裝。
記憶體控制器1110用以控制非揮發性記憶體裝置1120。記憶體控制器1110可以包含隨機存取記憶體（RAM）1111、中央處理單元（Central Processing Unit，CPU）1112、主機介面（I/F）1113、錯誤更正碼（Error-correcting Code，ECC）1114以及記憶體介面1115。記憶體控制器1110可以包含本揭示文件所描述的記憶體系統100。隨機存取記憶體1111用以作為中央處理單元1112的操作記憶體。隨機存取記憶體1111可以包含本揭示文件所描述的記憶體陣列102。中央處理單元1112執行一般控制操作，用於記憶體控制器1110的資料交換。主機介面1113包含耦接至記憶體系統1100的主機的資料交換協議。此外，錯誤更正碼1114可以從非揮發性記憶體裝置1120讀取的資料中偵測並校正其所包含的錯誤。記憶體介面1115與非揮發性記憶體裝置1120介接。記憶體控制器1110可以進一步儲存程式碼資料，以與主機介接。
在本揭示文件的一些態樣中，揭示一種記憶體裝置。在一些態樣中，記憶體裝置包含第一電壓調節器、電阻器網路以及開關網路。第一電壓調節器用於接收提供至記憶體陣列的字元線電壓。電阻器網路耦接至第一電壓調節器以提供抑制電壓至記憶體陣列，其中電阻器網路包含複數個電阻器，且其中電阻器中之各者串聯耦接至複數個電阻器中之相鄰者。開關網路包含複數個開關，其中開關中之各者耦接至複數個電阻器中之相應者，且透過第二電壓調節器耦接至記憶體陣列。
在一些態樣中，電阻器網路耦接至接地。在一些態樣中，電阻器網路耦接至電流鏡以接收偏壓電流。在一些態樣中，電流鏡耦接至複數個記憶體單元，且偏壓電流至少取決於複數個記憶體單元的漏電流。在一些態樣中，第三電壓調節器耦接於電流鏡與複數個記憶體單元之間，且第三電壓調節器使複數個記憶體單元的至少一位元線及選擇線偏壓。
在一些態樣中，複數個記憶體單元為記憶體陣列的未選擇部分。在一些態樣中，複數個記憶體單元與記憶體陣列分離。在一些態樣中，抑制電壓以固定差量小於字元線電壓。在一些態樣中，抑制電壓與字元線電壓成比例。
在本揭示文件的一些態樣中，揭示一種記憶體系統。在一些態樣中，記憶體系統包含記憶體陣列、追蹤電路以及電壓調節器。追蹤電路用於接收提供至記憶體陣列的字元線電壓，且提供抑制電壓以使記憶體陣列的複數個未選擇記憶體單元偏壓。電壓調節器用於接收抑制電壓且提供經過濾波之抑制電壓至複數個未選擇記憶體單元。
在一些態樣中，記憶體系統進一步包含複數個開關，其中開關中之各者耦接至電壓調節器以及相應的記憶體單元子集。在一些態樣中，複數個未選擇記憶體單元包含透過複數個開關中之相應者電性耦接至電壓調節器的記憶體單元子集中之各者。在一些態樣中，追蹤電路包含將字元線電壓映射至抑制電壓的映射結構。
在一些態樣中，追蹤電路包含第二電壓調節器、電阻器網路以及開關網路。第二電壓調節器用於接收字元線電壓。電阻器網路耦接至第二電壓調節器，以提供抑制電壓，其中電阻器網路包含複數個電阻器，且其中電阻器中之各者串聯耦接至複數個電阻器中之相鄰者。開關網路包含複數個第二開關，其中第二開關中之各者耦接至複數個電阻器中之相應者以及電壓調節器。
在一些態樣中，電阻器網路耦接至接地。在一些態樣中，電阻器網路耦接至電流鏡以接收偏壓電流。在一些態樣中，電流鏡耦接至複數個第二記憶體單元，且偏壓電流至少根據複數個第二記憶體單元的漏電流。
在本揭示文件的一些態樣中，揭示一種方法。在一些態樣中，用於操作記憶體裝置的方法，該方法包含經由耦接至記憶體單元子集的字元線接收字元線電壓；以及經由記憶體單元子集的未選擇記憶體單元的位元線以及選擇線接收以固定差量偏壓於字元線電壓的抑制電壓。
在一些態樣中，該方法包含在第一時間處經由記憶體單元子集的選定記憶體單元的位元線接收位元線電壓；在第一時間處經由記憶體單元子集的選定記憶體單元的選擇線接收參考電壓；以及在第二時間處經由選定記憶體單元的位元線以及選擇線接收第一電壓，第一電壓為一預定比例的位元線電壓。在一些態樣中，該方法包含在第三時間處經由選定記憶體單元的位元線以及選擇線接收抑制電壓。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示文件的態樣。熟習此項技術者應瞭解，其可易於使用本揭示文件作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示文件的精神及範疇，且此類等效構造可在本文中進行各種改變、取代以及替代而不偏離本揭示文件的精神及範疇。
100:記憶體系統 102:記憶體陣列 102A~102D:子集 102A1:記憶體單元 104:電壓寫入字元線電路 106:追蹤電路 108:抑制電壓調節器 110:開關網路 112:字元線解碼器 200:時序圖 302:電壓調節器 304:電阻器網路 306:開關網路 308:放大器 400:增益圖 502:電流鏡 600:增益圖 702:電流鏡 704:電壓調節器 706:參考記憶體陣列 708:放大器 800:增益圖 1000:方法 1002~1012:操作 1100:記憶體系統 1110:記憶體控制器 1111:隨機存取記憶體 1112:中央處理單元 1113:主機介面 1114:錯誤更正碼 1115:記憶體介面 1120:非揮發性記憶體裝置 BL0,BL1,BL[0]~BL[J-1]:位元線 DLT1~DLT3:電壓差 Ibias,Ibias1,Ibias2:偏壓電流 ileak:漏電流 M0:選擇電晶體 MCM1~MCM4:電晶體 MWWL2:電晶體 R0,R[1]~R[N]:電阻器 SL0,SL[0]~SL[J/2-1]:選擇線 SW[1]~SW[M],SW1[1]~SW1[N]:開關 t0~t7:時間 V_BL0,V_BL1,V_SL:訊號 VCH,VDIO,VE:電壓 VIHBT:抑制電壓 VIHBT LDO:抑制電壓調節器 VIHBT1~VIHBT3:抑制電壓 VIHBT_DETECT:電壓 VIHBT_REG:調節抑制電壓 VLOW:電壓 VWWL:字元線電壓 VWWL1~VWWL3:字元線電壓 VWWL_REG:調節字元線電壓 VWWL_VAL[K:0]:字元線訊號 VX[1]~VX[N-1]:電壓 WL[0]~WL[I-1],WL[0]~WL[X]:字元線 WLD:字元線解碼器
本揭示文件的態樣在與隨附圖式一起研讀時，能從以下詳細描述內容中得到最佳的理解。應注意，根據工業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可以為了論述清楚而經任意地增大或減小。 第1圖為根據一些實施例所繪示的記憶體系統之方塊圖； 第2圖為根據一些實施例所繪示的程式化一或多個記憶體單元之時序圖； 第3圖為根據一些實施例所繪示的第1圖的追蹤電路之電路圖； 第4圖為根據一些實施例所繪示的第3圖的追蹤電路之增益圖； 第5圖為根據一些實施例所繪示的第1圖的追蹤電路之另一電路圖； 第6圖為根據一些實施例所繪示的第5圖的追蹤電路之增益圖； 第7圖為根據一些實施例所繪示的第1圖的追蹤電路之另一電路圖； 第8圖為根據一些實施例所繪示的第7圖的追蹤電路之增益圖； 第9圖為根據一些實施例所繪示的程式化一或多個記憶體單元之時序圖； 第10圖為根據本揭示文件的一些實施例所繪示的記憶體裝置的操作方法之流程圖；以及 第11圖為根據本揭示文件的各個實施例所繪示的記憶體系統的配置之方塊圖。
國內寄存資訊(請依機構、日期、號碼順序註記) 無 國外寄存資訊(請依國家、機構、日期、號碼順序註記) 無
100:記憶體系統
102:記憶體陣列
102A~102D:子集
102A1:記憶體單元
104:電壓寫入字元線電路
106:追蹤電路
108:抑制電壓調節器
110:開關網路
112:字元線解碼器
BL[0]~BL[J-1]:位元線
M0:選擇電晶體
R0:電阻器
SL[0]~SL[J/2-1]:選擇線
SW[1]~SW[M]:開關
VIHBT:抑制電壓
VIHBT LDO:抑制電壓調節器
VIHBT_REG:調節抑制電壓
VWWL:字元線電壓
VWWL_VAL[K：0]:字元線訊號
WL[0]~WL[I-1]:字元線
WLD:字元線解碼器

Claims (20)

  1. 一種記憶體裝置，其包含： 一第一電壓調節器，用於接收提供至一記憶體陣列的一字元線電壓； 一電阻器網路，耦接至該第一電壓調節器，以提供一抑制電壓至該記憶體陣列，其中該電阻器網路包含複數個電阻器，且該些電阻器中之各者串聯並耦接至該些電阻器中之一相鄰者；以及 一開關網路，包含複數個開關，其中該些開關中之各者耦接至該些電阻器中之一相應者，且該些開關中之各者透過一第二電壓調節器耦接至該記憶體陣列。
  2. 如請求項1所述之記憶體裝置，其中該電阻器網路耦接至接地。
  3. 如請求項1所述之記憶體裝置，其中該電阻器網路耦接至一電流鏡以接收一偏壓電流。
  4. 如請求項3所述之記憶體裝置，其中該電流鏡耦接至複數個記憶體單元，且該偏壓電流至少取決於該些記憶體單元的一漏電流。
  5. 如請求項4所述之記憶體裝置，其中一第三電壓調節器耦接於該電流鏡與該些記憶體單元之間，且該第三電壓調節器將該些記憶體單元中的至少一位元線以及一選擇線偏壓。
  6. 如請求項4所述之記憶體裝置，其中該些記憶體單元為該記憶體陣列的一未選擇部分。
  7. 如請求項4所述之記憶體裝置，其中該些記憶體單元與該記憶體陣列分離。
  8. 如請求項1所述之記憶體裝置，其中該抑制電壓以一固定差量小於該字元線電壓。
  9. 如請求項1所述之記憶體裝置，其中該抑制電壓與該字元線電壓成比例。
  10. 一種記憶體系統，包含： 一記憶體陣列； 一追蹤電路，以接收提供至該記憶體陣列的一字元線電壓，且提供一抑制電壓以將該記憶體陣列的複數個未選擇記憶體單元偏壓；以及 一電壓調節器，以接收該抑制電壓且提供一調節抑制電壓至該些未選擇記憶體單元。
  11. 如請求項10所述之記憶體系統，進一步包含複數個開關，其中該些開關中之各者耦接至該電壓調節器以及一相應記憶體單元子集。
  12. 如請求項11所述之記憶體系統，其中該些未選擇記憶體單元包含複數個記憶體單元子集，該些記憶體單元子集各自透過該些開關中之一相應者電性耦接至該電壓調節器。
  13. 如請求項11所述之記憶體系統，其中該追蹤電路包含一映射結構，用以將該字元線電壓映射至該抑制電壓。
  14. 如請求項10所述之記憶體系統，其中該追蹤電路包含： 一第二電壓調節器，以接收該字元線電壓； 一電阻器網路，耦接至該第二電壓調節器，以提供該抑制電壓，其中該電阻器網路包含複數個電阻器，且該些電阻器中之各者串聯並耦接至該些電阻器中之一相鄰者；以及 一開關網路，包含複數個第二開關，該些第二開關中之各者耦接至該些電阻器中之一相應者以及該電壓調節器。
  15. 如請求項14所述之記憶體系統，其中該電阻器網路耦接至接地。
  16. 如請求項14所述之記憶體系統，其中該電阻器網路耦接至一電流鏡以接收一偏壓電流。
  17. 如請求項16所述之記憶體系統，其中該電流鏡耦接至複數個第二記憶體單元，且該偏壓電流至少取決於該些第二記憶體單元的一漏電流。
  18. 一種記憶體裝置的操作方法，該操作方法包含以下步驟： 經由耦接至一記憶體單元子集的一字元線接收一字元線電壓；以及 經由該記憶體單元子集的多個未選擇記憶體單元的一位元線以及一選擇線接收一抑制電壓，該抑制電壓相對於該字元線電壓具有一固定差量的偏移。
  19. 如請求項18所述之操作方法，其進一步包含以下步驟： 在一第一時間處，經由該記憶體單元子集的一選定記憶體單元的一位元線，接收一位元線電壓； 在該第一時間處，經由該記憶體單元子集的該選定記憶體單元的一選擇線，接收一參考電壓；以及 在一第二時間處，經由該選定記憶體單元的該位元線以及該選擇線，接收一第一電壓，該第一電壓為一預定比例的該位元線電壓。
  20. 如請求項19所述之操作方法，進一步包含以下步驟：在一第三時間處，經由該選定記憶體單元的該位元線以及該選擇線，接收該抑制電壓。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019132067A1 (de) * 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
JP5072564B2 (ja) 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
DE102019114104A1 (de) * 2018-06-01 2019-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM-Schaltung und Verfahren
US10878902B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM voltage compensation
US10796741B1 (en) * 2019-10-30 2020-10-06 Nxp Usa, Inc. Non-volatile memory with a select gate regulator circuit
US11636896B2 (en) * 2020-06-30 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit and method of forming the same
US11328784B2 (en) * 2020-09-25 2022-05-10 Nxp Usa, Inc. Memory with cells having multiple select transistors
US11456032B2 (en) * 2021-01-29 2022-09-27 Micron Technology, Inc. Systems and methods for memory cell accesses

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