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TW202236669A - 半導體元件、積體電路及其製造方法 - Google Patents

半導體元件、積體電路及其製造方法 Download PDF

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TW202236669A
TW202236669A TW111105797A TW111105797A TW202236669A TW 202236669 A TW202236669 A TW 202236669A TW 111105797 A TW111105797 A TW 111105797A TW 111105797 A TW111105797 A TW 111105797A TW 202236669 A TW202236669 A TW 202236669A
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semiconductor
dielectric layer
conductive
dielectric
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TW111105797A
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洪以則
周昂昇
江宏禮
陳自強
鄭兆欽
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包括閘極層、通道材料層、第一介電層及多個源極/汲極端子。閘極層設置在基底之上。通道材料層設置在閘極層之上，其中通道材料層的材料包括第一低維材料。第一介電層位於閘極層與通道材料層之間。多個源極/汲極端子與通道材料層接觸，其中通道材料層至少局部地設置在多個源極/汲極端子之間且位於閘極層之上，且閘極層設置在基底與多個源極/汲極端子之間。

Description

半導體元件、積體電路及其製造方法
本發明實施例涉及一種半導體元件、積體電路及其製造方法。
半導體元件及電子元件的尺寸縮小的發展使得向給定體積中整合更多的元件及元件成為可能，且實現各種半導體元件和/或電子元件的高整合密度。
本發明實施例提供一種半導體元件包括閘極層、通道材料層、第一介電層及多個源極/汲極端子。所述閘極層設置在基底之上。所述通道材料層設置在所述閘極層之上，其中所述通道材料層的材料包括第一低維材料。所述第一介電層夾置在所述閘極層與所述通道材料層之間。所述多個源極/汲極端子與所述通道材料層接觸，其中所述通道材料層至少局部地夾置在所述多個源極/汲極端子之間且位於所述閘極層之上，且所述閘極層設置在所述基底與所述多個源極/汲極端子之間。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例用以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語，以描述如圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
應理解，本公開的以下實施例提供可在各式各樣的特定上下文中實施的可應用概念。本文中所論述的具體實施例僅為例示性的且涉及包含多於一種類型的半導體元件的整合結構（integration structure），並且不旨在限制本公開的範圍。舉例來說，本公開的實施例闡述一個或多個半導體元件（例如電晶體）以及具有一個或多個此種半導體元件的一個或多個整合結構（例如積體電路結構）的示例性製造製程。在本公開中，積體電路結構可被稱為（半導體）積體電路或（半導體）積體電路結構。本公開的某些實施例涉及一種包括半導體電晶體及其他半導體元件的整合結構。示例性製造製程中採用的基底和/或晶圓可包括一種或多種類型的積體電路或一種或多種類型的位於積體電路中的電子元件。半導體元件可形成在塊狀半導體基底（bulk semiconductor substrate）或絕緣體上矽/鍺基底（silicon/germanium-on-insulator substrate）之上。在實施例中，製造方法是晶圓級封裝製程的一部分。所述實施例旨在提供進一步的闡釋，但並不用於限制本公開的範圍。舉例來說，一些動作可以透過不同的次序進行和/或與除本文中所示出和/或闡述的動作或事件以外的其他動作或事件同時進行。此外，可能並非需要所有所示出的動作來實施本文中所作說明的一個或多個方面或實施例，且本文中所繪示的動作中的一者或多者可以一個或多個單獨的動作和/或階段施行。
根據各種示例性實施例，提供一種半導體元件、具有所述半導體元件的積體電路（integrated circuit，IC）及其製造方法。在具體說明所示實施例之前，將大體說明所公開實施例的某些有利特徵及方面。為實現高元件密度，可在IC的後端製程（back-end-of-the-line，BEOL）結構處採用呈平面狀（planar-like）場效電晶體（field effect transistor，FET）（平面狀FET）形式的半導體元件。以下闡述的是以低維材料（low dimension material）充當通道層的後側閘極（back-gated）平面狀FET的半導體元件，其中低維材料能夠在FET的操作期間抑制與相鄰層的介面處的介面散射（interface scattering）且高效地散熱的同時在所述操作中為優異的靜電控制（electrostatic control）提供理想的幾何形狀。使用此種低維材料，可在積體電路的BEOL結構中形成具有後側閘極平面狀FET的半導體元件，以獲得高效地散熱及高元件效能（例如，在積體電路的極小佔用面積）。
另外，可進一步在以低維材料充當通道層的後側閘極平面狀FET的半導體元件中採用散熱層或膜。散熱層或膜能夠向半導體元件提供更好的散熱，從而抑制由於散熱不足而導致積體電路的元件效能的可能的劣化。散熱層或膜可由低維材料形成。在本公開中，低維材料是二維（two-dimension，2D）材料。根據一些實施例示出形成半導體元件和/或積體電路的中間階段。論述一些實施例的一些變化形式。在所有的各種視圖及例示性實施例中，使用相同的參考編號指示相同的元件。
圖1是示出根據本公開一些實施例的製造半導體元件的方法的流程圖。圖2到圖7是示出根據本公開一些實施例的在整合結構（例如，圖19所示積體電路2000）的元件區DR內製造半導體元件10A的方法的示意性剖視圖。圖8是圖7中所繪示的半導體元件10A的示意性平面圖，其中圖2到圖7是沿著圖8中所繪示的線A-A’截取的剖視圖。圖19是示出根據本公開一些實施例的具有半導體元件10A的積體電路（IC）2000的一部分的剖視圖。
參照圖2，在一些實施例中，提供下伏結構100。在一些實施例中，下伏結構100包括一個或多於一個的隔離結構102及形成在其中的一個或多於一個的連接結構104，所述下伏結構100位於半導體基底（未示出）之上，以用於向形成在半導體基底中和/或半導體基底上的一個或多個主動元件和/或一個或多個被動元件提供佈線功能。在圖2到圖7中，出於例示目的，僅示出下伏結構100的元件區DR的一部分。在一個實施例中，所述一個或多個主動元件包括電晶體、二極體、光電元件。在一個實施例中，所述一個或多個被動元件包括電容器、電感器及電阻器。
在一些實施例中，圖2所示的下伏結構100實質上相似於圖19中所繪示的積體電路2000的下伏結構200，其中下伏結構200包括其中形成有一個或多個（半導體）元件（例如，PMOS電晶體30和/或NMOS電晶體40）的半導體基底（例如，半導體基底210）及堆疊在半導體基底（例如，半導體基底210）上的內連線結構（例如，內連線結構220）。在某些實施例中，下伏結構100是內連線結構的至少一部分（例如，最頂部堆積層（build-up layer）），其中內連線結構提供對（半導體）元件的電連接及內連。在一個方面，舉例來說，下伏結構100充當蝕刻終止層/結構，以防止對下伏結構100之下的層（例如，下伏結構的其餘部分）造成任何不期望的損壞或蝕刻。除圖2到圖7之外，稍後將結合圖19更詳細地論述積體電路2000的細節。
返回參照圖2，舉例來說，在元件區DR內的隔離結構102（僅示出一個）中形成連接結構104（僅示出一個）。應理解，隔離結構102的數目和/或連接結構104的數目可多於一個，且隔離結構102的數目或配置和/或連接結構104的數目或配置不應受本公開的示例性實施例或圖式的限制。在一個實施例中，隔離結構102的材料包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、旋塗玻璃（spin-on glass，SOG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化二氧化矽玻璃（fluorinated silica glass，FSG）、經碳摻雜氧化矽（例如，SiCOH）、聚醯亞胺和/或其組合。在替代實施例中，隔離結構102的材料包括低介電常數（low-k）介電材料。低介電常數介電材料的實例可包括BLACK DIAMOND®（加利福尼亞州（Calif.）聖克拉拉（Santa Clara）的應用材料公司（Applied Materials））、幹凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳、聚對二甲苯（Parylene）、雙苯並環丁烯（bis-benzocyclobutene，BCB）、Flare®、SiLK®（密西根州（Mich.）米德蘭（Midland）的陶氏化學公司（Dow Chemical））、氫矽倍半氧烷（hydrogen silsesquioxane，HSQ）或氟化氧化矽（SiOF）和/或其組合。在某些實施例中，隔離結構102的材料包括半導體材料，例如矽（Si）或鍺（Ge）。在替代實施例中，隔離結構102的材料包括金屬氧化物材料，例如藍寶石（Al 2O 3）、氧化銦錫（indium tin oxide，ITO）等。可透過任何合適的形成技術（例如沉積、旋轉塗布、濺鍍或其他合適的方法）形成隔離結構102。
在一個實施例中，連接結構104的材料包括銅（Cu）、銅合金、鋁（Al）、鋁合金、鎳（Ni）、錳（Mn）、鎂（Mg）、銀（Ag）、金（Au）、鎢（W）及其組合等。可透過沉積及圖案化製程形成連接結構104。所述沉積可包括電鍍、無電鍍覆、化學氣相沉積（chemical vapor deposition）（CVD，例如電漿增強型化學氣相沉積（plasma enhanced CVD，PE-CVD）及雷射輔助化學氣相沉積（laser-assisted CVD））、原子層沉積（atomic layer deposition，ALD）及物理氣相沉積（physical vapor deposition，PVD）（例如濺鍍及電子束蒸鍍（e-beam evaporation））、其組合等。所述圖案化製程可包括微影製程及蝕刻製程。所述蝕刻製程可包括乾法蝕刻、濕法蝕刻或其組合。下伏結構100可被稱為半導體元件10A的基層（base layer）或基底。
繼續參照圖2，在一些實施例中，根據圖1中所示的方法1000的步驟S10，在下伏結構100上形成導電層120。在一些實施例中，導電層120被稱為半導體元件10A的閘極電極或閘極。舉例來說，如圖2中所示，導電層120嵌置在位於下伏結構100之上的隔離層110中，且導電層120電連接到連接結構104。在一個實施例中，導電層120與連接結構104進行實體（或直接）接觸。在一些實施例中，方向Z是導電層120與下伏結構100的堆疊方向。在本公開中，方向Z可被稱為垂直方向。
在一些實施例中，隔離層110的材料包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、SOG、PSG、BPSG、FSG、經碳摻雜氧化矽（例如，SiCOH）、聚醯亞胺、高介電常數（high-k）介電材料、絕緣體類低維材料和/或其組合。應注意，高介電常數介電材料一般是介電常數大於4或甚至大於約10的介電材料。高介電常數介電材料包括金屬氧化物。用於高介電常數介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其組合。在一些實施例中，絕緣體類低維材料包括具有絕緣體帶隙性質的2D材料（被稱為“絕緣體類2D材料”），例如六方氮化硼（hexagonal born nitride，h-BN）。在一個實施例中，隔離層110的材料與隔離結構102的材料相同。在替代實施例中，隔離層110的材料與隔離結構102的材料不同。
可透過CVD（例如，可流動化學氣相沉積（flowable chemical vapor deposition，FCVD）、PE-CVD、高密度電漿化學氣相沉積（high density plasma CVD，HDP-CVD）或次大氣壓化學氣相沉積（sub-atmospheric CVD，SACVD））、分子層沉積（molecular layer deposition，MLD）、旋轉塗布、濺鍍、剝離（exfoliation）（例如機械剝離及液相剝離）及轉移（transfer）、氣相磊晶（gas phase epitaxy）或其他合適的方法形成隔離層110。在一個實施例中，隔離層110可為單層結構（one-layer structure）。在另一實施例中，隔離層110可為多層結構。本公開並不僅限於此。在一些實施例中，隔離層110充當絕緣層，所述絕緣層被稱為金屬間介電（inter-metal dielectric，IMD）層。
在一些實施例中，導電層120形成在隔離層110中。舉例來說，如圖2中所示，導電層120的表面從隔離層110的所示頂表面暴露出。在某些實施例中，透過單鑲嵌（single damascene）製程形成導電層120。舉例來說，在隔離層110中形成開口110h且使開口110h貫穿隔離層110，並且使用導電材料填充開口110h。在後續步驟中，執行圖案化製程（例如，研磨製程、化學機械平坦化（chemical-mechanical planarization，CMP）製程、蝕刻製程或其組合）以移除多餘的導電材料，從而形成導電層120。在某些實施例中，在平坦化製程之後，導電層120的頂表面與隔離層110的頂表面實質上共面。
導電層120可包含一種或多種導電材料。換句話說，導電層120可為單層結構（具有一種材料）或多層結構（具有一種材料或者具有兩種或更多種不同材料）。在一些實施例中，導電材料的形成包括選自CVD（例如PE-CVD及雷射輔助CVD）、ALD、PVD（例如濺鍍及電子束蒸鍍）等中的一種或多種沉積製程。在一些實施例中，導電材料的形成包括鍍覆製程，例如電鍍或無電鍍覆。圖案化製程可包括微影製程及蝕刻製程。蝕刻製程可包括乾法蝕刻、濕法蝕刻或其組合。舉例來說，圖案化製程可為非等向性蝕刻（anisotropic etching）。
在一些實施例中，導電層120的材料包括銅（Cu）、鋁（Al）、鈦（Ti）、鎢（W）、鉭（Ta）、其氮化物、一些其他低電阻材料、其組合和/或其合金。舉例來說，導電層120可包括Cu、TiN、TaN、W/TiN、TiN/TiAl/TiN或TiN/TiAl/TaN的一個或多個堆疊層。導電層120在俯視圖（例如，X-Y平面）中可具有矩形、正方形、多邊形或圓形輪廓。在一些實施例中，方向X與方向Y不同，且方向X及方向Y與方向Z不同。舉例來說，方向X垂直於方向Y，且方向X及方向Y垂直於方向Z。在一個實施例中，導電層120的材料與連接結構104的材料相同。在替代實施例中，導電層120的材料與連接結構104的材料不同。
另外，可視需要在隔離層110與導電層120之間形成阻障層（barrier layer）（未示出）。舉例來說，阻障層位於導電層120的側壁處以將隔離層110與導電層120在實體上隔開。在一些實施例中，阻障層包含防止導電層120擴散到與導電層120相鄰的層的材料。阻障層的材料可包括Ti、Ta、TiN、TaN或其他合適的材料且可使用CVD、ALD、PVD、其組合等形成。事實上，阻障層具有與導電層120的材料不同的材料。舉例來說，阻障層包含TaN，而導電層120包含TiN。在一些實施例中，還視需要在隔離結構102與連接結構104之間形成阻障層，以用於防止連接結構104擴散到隔離結構102。
在一些實施例中，在一個步驟中形成（例如，透過雙鑲嵌（dual damascene）製程）連接結構104與導電層120，其中連接結構104的材料與導電層120的材料相同。在替代實施例中，在不同的步驟中形成連接結構104與導電層120，其中連接結構104的材料與導電層120的材料不同。
繼續參照圖2，在一些實施例中，根據圖1中所示的方法1000的步驟S20，在形成導電層120之後，在導電層120之上形成介電層130。在一些實施例中，上覆在導電層120上的介電層130被稱為半導體元件10A的閘極介電層。舉例來說，介電層130整體地（globally）形成在下伏結構100之上，以覆蓋隔離層110及導電層120。在某些實施例中，介電層130與隔離層110及導電層120進行實體（或直接）接觸。在一些實施例中，介電層130的厚度T130近似介於從0.5 nm到15 nm的範圍內。
介電層130可包括單層結構或多層結構。介電層130的材料可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、高介電常數介電材料、絕緣體類2D材料（例如h-BN）或其組合。應注意，高介電常數介電材料一般是介電常數大於4或甚至大於約10的介電材料。高介電常數介電材料包括金屬氧化物。用於高介電常數介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其組合。在某些實施例中，介電層130的材料包括熱導率大於200W/(m*k)且介電常數大於4的材料，例如氮化鋁（AlN）等。在介電層130的材料是導熱材料的實施例中，介電層130熱耦合到導電層120且還被認為是半導體元件10A的散熱器或散熱層。在一個實施例中，介電層130的材料與隔離層110的材料相同。在替代實施例中，介電層130的材料與隔離層110的材料不同。
舉一例來說，介電層130的材料是由SiOx（其中x大於0）、SiyNz（其中y及z獨立地大於0）、HfO 2、Al 2O 3等製成的單層，所述單層透過CVD（例如，FCVD、PE-CVD、HDP-CVD或SACVD）、ALD、濺鍍或其他合適的方法形成。另舉例來說，介電層130的材料是由h-BN製成的單層或多層結構，所述單層或多層結構透過剝離（例如機械剝離及液相剝離）及轉移、氣相磊晶、CVD或其他合適的方法形成。再舉例來說，透過ALD沉積HfO 2/Al 2O 3的複合層來形成介電層130的材料。
參照圖3，在一些實施例中，根據圖1中所示的方法1000的步驟S30，在介電層130之上形成半導體層140a。舉例來說，半導體層140a電耦合到導電層120。舉例來說，半導體層140a形成在介電層130的頂表面S130t上。在某些實施例中，半導體層140a與介電層130進行實體（或直接）接觸。如圖3中所示，舉例來說，半導體層140a在方向Z上與導電層120交疊。
在一些實施例中，半導體層140a的材料包括碳奈米管（nanotube）、碳奈米帶（nanoribbon）、半導體類低維材料和/或其組合。在一些實施例中，半導體類低維材料包括具有半導體帶隙性質的2D材料（被稱為“半導體類2D材料”），例如過渡金屬二硫化物（transition metal dichalcogenide）等。在一些實施例中，過渡金屬二硫化物由通式NX 2表示，其中N是選自元素週期表的第IVB族、第VB族或第VIB族的過渡金屬，且X是選自由硫（S）、硒（Se）及碲（Te）組成的群組的一種元素。舉例來說，半導體層140a可為WS 2、WSe 2或MoS 2的2D半導體層，然而本公開並不僅限於此。在一些實施例中，半導體層140a的材料具有大約1eV的帶隙大小。在一些實施例中，可透過剝離（例如機械剝離及液相剝離）及轉移、CVD、氣相磊晶或其他合適的形成技術來形成半導體層140a。
在一些實施例中，半導體層140a包括單層結構或多層結構。舉例來說，每一層均為具有多個奈米晶體（nanocrystal）的單一層（monolayer）。在一些實施例中，半導體層140a的形成包括但不限於執行機械剝離以從2D半導體材料的原生多層結構（native multi-layer structure）獲得單層奈米晶體或幾層奈米晶體，且接著透過臨時載體（未示出）將所述單層奈米晶體或幾層奈米晶體轉移到介電層130上。在轉移期間，透過使用電化學脫層（electrochemical delamination）從臨時載體脫層而將所述單層奈米晶體或幾層奈米晶體放置到介電層130上，且透過例如熱軋疊層（hot roll lamination）而將所述單層奈米晶體或幾層奈米晶體疊層到介電層130。在某些實施例中，如果需要更多層來形成半導體層140a，則可重複進行以上步驟多於一次。
在一些實施例中，半導體層140a的厚度T140近似介於從0.3 nm到4 nm的範圍內。舉例來說，半導體層140a包括2D半導體材料的約1個到約4個奈米晶體單層的結構（例如包括3個到4個單層的多層結構）。在某些實施例中，半導體層140a的厚度T140近似介於從0.3 nm到3 nm的範圍內。舉例來說，半導體層140a包括2D半導體材料的約1個到約3個奈米晶體單層的結構（例如包括2個到3個單層的多層結構）。在替代實施例中，半導體層140a的厚度T140近似介於從0.3 nm到2 nm的範圍內。舉例來說，半導體層140a包括2D半導體材料的約1個到約2個奈米晶體單層的結構。然而，本公開並不僅限於此；作為另外一種選擇，基於需求及設計要求，半導體層140a可包括任意數目的單層，例如1個、2個、3個、4個、5個、6個、7個、8個、9個、10個、15個、20個、25個、30個、35個、40個、45個、50個或更多個。在一個實施例中，關於2D半導體材料的每一奈米晶體單層在方向Z上具有近似介於從約0.3 nm到1 nm的厚度。
參照圖4，在一些實施例中，根據圖1中所示的方法1000的步驟S40，在半導體層140a之上形成介電層150a。在一些實施例中，介電層150a由熱導率大於5W/(m*k)的介電材料製成。介電層150a的材料可包括Al 2O 3、氮化矽、MgO、AlN、絕緣體類2D材料（例如h-BN）等。舉例來說，介電層150a整體地形成在半導體層140a的頂表面S140t上。在某些實施例中，介電層150a與半導體層140a進行實體（或直接）接觸。舉例來說，介電層150a熱耦合到半導體層140a。
在一些實施例中，介電層150a的厚度T150近似介於從0.3 nm到9 nm的範圍內。舉例來說，介電層150a包括約1個到約30個h-BN奈米晶體單層的多層結構（例如，包括30個單層的多層結構）。在某些實施例中，介電層150a的厚度T150近似介於從0.3 nm到6 nm的範圍內。舉例來說，介電層150a包括約1個到約20個h-BN奈米晶體單層的多層結構（例如，包括20個單層的多層結構）。在替代實施例中，介電層150a的厚度T150近似介於從0.3 nm到3 nm的範圍內。舉例來說，介電層150a包括約1個到約10個h-BN奈米晶體單層的多層結構（例如，包括10個單層的多層結構）。然而，本公開並不僅限於此；作為另外一種選擇，基於需求及設計要求，介電層150a可包括任意數目的單層，例如1個、2個、10個、15個、20個、25個、30個、35個、40個、45個、50個或更多個。在一個實施例中，關於h-BN的每一奈米晶體單層在方向Z上具有約0.3 nm的厚度。
參照圖5，在一些實施例中，在介電層150a上形成抗蝕劑層（resist layer）56，其中抗蝕劑層56包括貫穿抗蝕劑層56的至少一個開口56h。舉例來說，如圖5中所示，在抗蝕劑層56中形成多個開口56h且使所述多個開口56h貫穿抗蝕劑層56。在一些實施例中，介電層150a的頂表面S150t的一些部分分別被形成在抗蝕劑層56中的開口56h暴露出。在一個實施例中，透過塗布製程及微影製程等形成抗蝕劑層56；然而，本公開並不僅限於此。抗蝕劑層56的材料例如包括適用於圖案化製程（例如具有罩幕的微影製程或無罩幕的微影製程（例如，電子束（e-beam）寫入或離子束寫入））的正型抗蝕劑材料或負型抗蝕劑材料。在本公開中，抗蝕劑層56被稱為光阻層（photoresist layer）。
出於例示目的，在圖5中僅示出兩個開口56h，然而本公開並不僅限於此。開口56h在俯視圖（例如，X-Y平面）中可具有矩形、正方形、多邊形或圓形輪廓。開口56h的數目及定位位置對應于稍後形成的導電結構（例如半導體元件10A的導電支柱或導通孔，例如導電端子（例如，圖7中的導電端子160））的數目及定位位置。在一些實施例中，在下伏結構100上的沿著方向Z的垂直投影中，開口56h的定位位置處於導電層120的定位位置內。
參照圖5及圖6，在一些實施例中，根據圖1中所示的方法1000的步驟S50及步驟S60，將介電層150a及半導體層140a圖案化以形成介電層150及半導體層140。介電層150及半導體層140的形成可包括：透過使用抗蝕劑層56作為罩幕來將介電層150a圖案化以形成介電層150，且接著透過使用抗蝕劑層56及介電層150作為罩幕來將半導體層140a圖案化以形成半導體層140。舉例來說，如圖5及圖6中所示，透過蝕刻來移除被抗蝕劑層56暴露出的介電層150a的部分以形成多個凹槽R1，且透過蝕刻來移除被抗蝕劑層56及介電層150暴露出的半導體層140a的部分以形成多個凹槽R2。蝕刻製程可包括乾法蝕刻、濕法蝕刻或其組合。所述蝕刻可為非等向性的。
如圖6中所示，在一些實施例中，凹槽R1形成在介電層150中且貫穿介電層150，且凹槽R2形成在半導體層140中且貫穿半導體層140，其中凹槽R1與凹槽R2在空間上連通。舉例來說，一個凹槽R1及與所述一個凹槽R1在空間上連通的相應一個凹槽R2一同被稱為一個開口OP，所述開口OP貫穿介電層150及半導體層140且暴露出介電層130的頂表面S130t。在一些實施例中，在剖視圖中，開口OP的側壁（未標記）包括實質上垂直的側壁。然而，本公開並不僅限於此；作為另外一種選擇，開口OP的側壁可包括傾斜的側壁。
可在一個蝕刻製程中形成介電層150與半導體層140。在同一蝕刻製程中形成介電層150與半導體層140的實施例中，蝕刻製程對介電層150a的材料及半導體層140a的材料具有選擇性（例如，以比蝕刻介電層130的材料快的速率選擇性地蝕刻介電層150a的材料及半導體層140a的材料）。
作為另外一種選擇，可在不同的蝕刻製程中形成介電層150與半導體層140。在不同的蝕刻製程（例如，第一蝕刻製程與第二蝕刻製程）中形成介電層150與半導體層140的實施例中，第一蝕刻製程對介電層150a的材料具有選擇性（例如，以比蝕刻半導體層140a的材料快的速率選擇性地蝕刻介電層150a的材料），且第二蝕刻製程對半導體層140a的材料具有選擇性（例如，以比蝕刻介電層130的材料及介電層150的材料快的速率選擇性地蝕刻半導體層140a的材料）。
參照圖7，在一些實施例中，根據圖1中所示的方法1000的步驟S70，在導電層120之上形成多個導電端子160。在一些實施例中，導電端子160被稱為半導體元件10A的源極/汲極端子。舉例來說，導電端子160立在介電層130的頂表面S130t上。在某些實施例中，導電端子160與介電層130進行實體（或直接）接觸。如圖7中所示，舉例來說，導電端子160的底表面S160b與介電層130的頂表面S130t進行實體接觸。在一些實施例中，在導電端子160與半導體層140之間的介面處存在邊緣接觸（edge contact）EC。也就是說，在導電端子160與半導體層140之間建立適當的接觸。如圖7中所示，舉例來說，導電端子160的側壁SW160至少局部地與介電層150及半導體層140進行實體接觸。
在一些實施例中，導電端子160在方向Z上與導電層120交疊。在一些實施例中，半導體層140的介於導電端子160之間且與導電層120交疊的一部分被稱為半導體元件10A的通道層或通道。由於半導體層140的半導體類2D材料，在半導體元件10A的操作中會獲得優異的靜電控制，從而改善元件效能。至此，已製造出半導體元件10A。半導體元件10A的通道的導電狀態由被施加到導電層120上的電壓控制。換句話說，充當半導體元件10A的閘極的導電層120提供半導體元件10A的通道控制（例如，接通或關斷半導體元件10A的通道）。在一些實施例中，熱耦合到半導體層140的介電層150被稱為半導體元件10A的散熱器或散熱層。由於介電層150，會實現半導體元件10A的更好的散熱，從而抑制遷移率劣化且因此進一步改善元件效能。另外，如果考慮到介電層150的材料是絕緣體類2D材料，則可抑制介電層150及與介電層150的相鄰層之間的表面散射。
導電端子160的形成可包括但不限於：在形成在抗蝕劑層56中的開口56h以及形成在介電層150及半導體層140中的開口OP中形成導電材料以形成導電端子160，且接著移除抗蝕劑層56。在一些實施例中，透過鍍覆、沉積或任何其他合適的方法形成導電材料。鍍覆製程可包括電鍍、無電鍍覆等。沉積製程可包括CVD、ALD、PVD等。在一些實施例中，導電材料是包括金屬或金屬合金的金屬化材料（metallic material）。在某些實施例中，導電材料包括選自週期表的第IIIB族、第IVB族、第VB族、第VIB族、第VIIIB族、第IB族或第IIIA族的金屬。舉例來說，導電端子160的材料包括Sc、Ti、Nb、Cr、W、Ni、Pd、Pt、Ag、Au、Al等。在一個實施例中，例如使用氧電漿等透過可接受的灰化製程和/或光阻剝除製程移除抗蝕劑層56。本公開從不僅限於此。
在一些實施例中，在導電端子160的形成中，在開口56h及開口OP中形成導電材料之前，在開口56h及開口OP之上依序形成阻障材料（未示出）與晶種材料（未示出），且阻障材料及晶種材料共形地覆蓋被開口56h及開口OP暴露出的介電層130的頂表面S130t及開口56h與開口OP的側壁；接著，將導電材料（未示出）填充到開口56h及開口OP中，以形成導電端子160。也就是說，導電端子160可各別地包含導電材料、覆蓋導電材料的底表面及側壁的晶種材料、以及覆蓋晶種材料的外底表面及外側壁的阻障材料，其中晶種材料介於導電材料與阻障材料之間，且阻障材料位於晶種材料與抗蝕劑層56之間。舉例來說，阻障材料及晶種材料可各別地包括選自鎢（W）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、其合金及其氮化物中的一種或多種材料。在一些實施例中，透過CVD或PVD形成阻障材料。在一些實施例中，透過CVD或PVD形成晶種材料。在某些實施例中，阻障材料是可選的，其中晶種材料介於導電材料與抗蝕劑層56之間。
在一些實施例中，可透過執行平坦化製程、蝕刻製程、其他合適的製程或其組合來移除額外的阻障材料、額外的晶種材料及額外的導電材料。在一些實施例中，平坦化製程可包括執行研磨製程、CMP製程或其組合。
參照圖7及圖8，在一些實施例中，半導體元件10A包括從底部到頂部依序堆疊的導電層120、介電層130、半導體層140、介電層150及導電端子160。舉例來說，導電層120用作閘極，位於導電層120上的導電端子160用作源極及汲極，位於導電端子160之間且與導電層120交疊的半導體層140的部分用作通道，且夾置在半導體層140的所述部分與導電層120之間的介電層130用作閘極介電質。在某些實施例中，半導體元件10A還包括隔離層110，其中導電層120在側向上被隔離層110包繞，且隔離層110用作導電層120的保護層。在一些實施例中，半導體元件10A是底部閘極（bottom-gated）電晶體結構或後側閘極（back-gated）電晶體結構。舉例來說，半導體元件10A是底部閘極平面狀FET或後側閘極平面狀FET。
在一些實施例中，導電端子160的底表面S160b位於半導體元件10A內部，且導電端子160的頂表面S160t位於半導體元件10A外部（例如，不接觸介電層150及半導體層140）。如圖7中所示，舉例來說，導電端子160的底表面S160b與半導體層140的底表面S140b在介電層130的頂表面S130t處實質上彼此共面。在一個實施例中，導電端子160立在介電層130上，延伸且貫穿半導體層140及介電層150，且遠離介電層150突出。舉例來說，如圖7中所示，導電端子160中的每一者的側壁SW160的一部分連接到介電層150，導電端子160中的每一者的側壁SW160的另一部分連接到半導體層140，且導電端子160中的每一者的側壁SW160的其餘部分不接觸介電層150及半導體層140。由於半導體層140與導電端子160的側壁SW160（例如在側面S1處，其中側壁SW160各自包括多個側面S1、S2、S3及S4）之間的邊緣接觸EC（例如，平面內接觸（in-plane contact）），導電端子160與半導體層140之間的接觸得到增強以改善電流注入效率，從而改善元件效能。另外，由於邊緣接觸EC，從導電層120產生的熱量在不透過半導體層140的情況下被傳輸到導電端子160，且因此散熱也得到改善。
繼續參照圖7及圖8，舉例來說，介電層150沿著方向X延伸，而導電端子160沿著方向Y延伸。在一個實施例中，在俯視圖中沿著導電端子160的延伸方向（例如，方向Y），導電端子160的尺寸大於介電層150的尺寸，如圖8中所示。然而，本公開並不僅限於此；作為另外一種選擇，在俯視圖中沿著導電端子160的延伸方向（例如，方向Y），導電端子160的尺寸可小於或實質上等於介電層150的尺寸。在一個實施例中，在俯視圖中沿著方向X，介電層150的定位位置延伸超過由導電端子160的定位位置限定的區域RA，如圖8中所示。作為另外一種選擇，在俯視圖中沿著方向X，介電層150的定位位置可實質上與由導電端子160的定位位置限定的區域RA對準或者位於所述區域RA內。在一個實施例中，在俯視圖中沿著方向X，半導體層140的定位位置延伸超過由導電端子160的定位位置限定的區域RA。作為另外一種選擇，在俯視圖中沿著方向X，半導體層140的定位位置可實質上與由導電端子160的定位位置限定的區域RA對準或者位於所述區域RA內。
在一些實施例中，在俯視圖中，半導體元件10A中的半導體層140的形狀與介電層150的形狀共用相同的輪廓（contour）。也就是說，舉例來說，在俯視圖中，半導體層140的定位位置與介電層150的定位位置完全交疊。作為另外一種選擇，在俯視圖中，介電層150的定位位置可處於半導體層140的定位位置內。或者，半導體層140的定位位置可延伸超過介電層150的定位位置。本公開並不僅限於此，只要適當地建立半導體層140（其在堆疊方向上與導電層120交疊）與導電端子160之間的接觸即可。在橫截面中，半導體層140的側壁與介電層150的側壁對齊，例如如圖19中所繪示。在一個實施例中，半導體層140的側壁及介電層150的側壁是實質上垂直的側壁。在替代實施例中，如果可行，半導體層140的側壁及介電層150的側壁可形成有傾斜的側壁。
在一些實施例中，如圖7及圖8中所示，半導體元件10A形成在下伏結構100之上，以用於進一步內連至下伏結構100下伏的其他（半導體）元件。在一些實施例中，附加的內連線結構可堆疊在半導體元件10A上且透過導電端子160電連接到半導體元件10A。在某些實施例中，半導體元件10A夾置在BEOL製程期間形成的兩個內連線結構之間且電耦合到所述兩個內連線結構。參照圖19，舉例來說，積體電路（IC）2000包括半導體基底210、堆疊在半導體基底210上的內連線結構220、形成在內連線結構220之上的至少一個半導體元件10A（在圖7中繪示出）以及堆疊在所述至少一個半導體元件10A上的內連線結構230。舉例來說，在圖19所示積體電路2000中包括多個半導體元件10A；然而，本公開並不僅限於此。基於需求或設計要求，半導體元件10A的數目可為一個或多於一個。在一些實施例中，在BEOL製程期間，內連線結構220、半導體元件10A及內連線結構230依序形成在半導體基底210之上（從底部到頂部）。積體電路2000可被稱為整合結構。半導體基底210及內連線結構220可一同被稱為下伏結構200。在一些實施例中，圖2所示下伏結構100實質上相似於圖19中所繪示的積體電路2000的下伏結構200。
參照圖2及圖19，在一些實施例中，下伏結構100或下伏結構200包括半導體基底。在一個實施例中，下伏結構100或下伏結構200包括結晶矽基底或經摻雜半導體基底（例如，p型半導體基底或n型半導體基底）。在某些實施例中，依據設計要求，下伏結構100或下伏結構200包括一個或多個摻雜區或各種類型的摻雜區。在一些實施例中，摻雜區經p型摻雜劑和/或n型摻雜劑摻雜。舉例來說，p型摻雜劑是硼或BF 2且n型摻雜劑是磷或砷。摻雜區可被配置用於n型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體或p型金屬氧化物半導體（p-type MOS，PMOS）電晶體。在一些替代實施例中，下伏結構100或下伏結構200包括由以下材料製成的半導體基底：其他合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、磷化鎵、磷化銦、砷化銦及銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；或其組合。
在一些實施例中，如圖19中所示，下伏結構200包括半導體基底210，其中半導體基底210包括形成在基底202中的各式各樣的元件（也被稱為半導體元件）。所述元件可包括主動元件、被動元件或其組合。所述元件可包括積體電路元件。所述元件可包括電晶體、電容器、電阻器、二極體、光電二極體、熔絲元件或其他相似的元件。所述元件的功能可包括記憶體、處理器、感測器、放大器、電力分配、輸入/輸出電路系統等。
舉例來說，如圖19中所示，在基底202中形成有例如PMOS電晶體30及NMOS電晶體40等元件。如圖19中所示，在一些實施例中，在基底202中形成有多於一個的隔離結構204，以用於將PMOS電晶體30與NMOS電晶體40隔開。在某些實施例中，隔離結構204是溝渠隔離（trench isolation）結構。在其他實施例中，隔離結構204包括矽的局部氧化（local oxidation of silicon，LOCOS）結構。在一些實施例中，隔離結構204的絕緣體材料包括氧化矽、氮化矽、氮氧化矽、旋塗介電材料或低介電常數介電材料。在一個實施例中，絕緣體材料可透過例如HDP-CVD及SACVD等化學氣相沉積（CVD）形成或者透過旋轉塗布形成。在某些實施例中，所述元件（例如PMOS電晶體30及NMOS電晶體40）及隔離結構204在前端製程（front-end-of-line，FEOL）期間形成在下伏結構200中。在一個實施例中，遵循互補金屬氧化物半導體（complementary MOS，CMOS）製程形成PMOS電晶體30及NMOS電晶體40。形成在基底202中的元件的數目及配置不應受本公開的實施例或圖式的限制。應理解，元件的數目及配置可依據產品設計而具有不同的材料或配置。
在一些實施例中，PMOS電晶體30包括閘極結構310及位於閘極結構310的兩個相對的側處的多個源極/汲極區320，其中閘極結構310形成在n阱區330上，且源極/汲極區320形成在n阱區330中。在一個實施例中，閘極結構310包括閘極電極312、閘極介電層314及閘極間隔件316。閘極介電層314可在閘極電極312與基底202之間伸展，且可進一步覆蓋或可不進一步覆蓋閘極電極312的側壁。閘極間隔件316可在側向上環繞閘極電極312及閘極介電層314。在一個實施例中，源極/汲極區320包括透過離子植入而形成在n阱區330中的具有p型摻雜劑的多個摻雜區。在替代實施例中，源極/汲極區320包括形成在基底202中且從基底202的表面突出的多個磊晶結構（epitaxial structure），所述磊晶結構透過磊晶生長形成。
在一些實施例中，NMOS電晶體40包括閘極結構410及位於閘極結構410的兩個相對的側處的多個源極/汲極區420，其中閘極結構410形成在p阱區430上，且源極/汲極區420形成在p阱區430中。在一個實施例中，閘極結構410包括閘極電極412、閘極介電層414及閘極間隔件416。閘極介電層414可在閘極電極412與基底202之間伸展，且可進一步覆蓋或可不進一步覆蓋閘極電極412的側壁。閘極間隔件416可在側向上環繞閘極電極412及閘極介電層414。在一個實施例中，源極/汲極區420包括透過離子植入而形成在p阱區430中的具有n型摻雜劑的多個摻雜區。在替代實施例中，源極/汲極區420包括形成在基底202中且從基底202的表面突出的多個磊晶結構，所述磊晶結構透過磊晶生長形成。
如圖19中所示，舉例來說，半導體基底210還包括堆疊在基底202上的介電層206及貫穿介電層206以電連接到PMOS電晶體30及NMOS電晶體40的多個接觸插塞208。在某些實施例中，介電層206及接觸插塞208也在FEOL製程期間形成在下伏結構200中。介電層206可在側向上環繞閘極結構310、410且覆蓋源極/汲極區320、420，以用於為形成在基底202中/基底202上的元件提供保護。為了提供用於與稍後形成的元件（例如，內連線結構220）或外部元件的電連接的多個端子，接觸插塞208中的一些接觸插塞208可貫穿介電層206，以建立與源極/汲極區320、420的電連接，而接觸插塞208中的其他接觸插塞208（未示出）可貫穿介電層206，以建立與閘極結構310、410的閘極電極（例如，閘極電極312、412）的電連接。
介電層206可被稱為層間介電（interlayer dielectric，ILD）層，而接觸插塞208可被稱為金屬接觸件或金屬化接觸件。舉例來說，電連接到源極/汲極區320、420的接觸插塞208被稱為源極/汲極接觸件，且電連接到閘極電極312、412的接觸插塞208被稱為閘極接觸件。在一些實施例中，接觸插塞208可包含銅（Cu）、銅合金、鎳（Ni）、鋁（Al）、錳（Mn）、鎂（Mg）、銀（Ag）、金（Au）、鎢（W）、其組合等。可透過例如鍍覆（例如電鍍或無電鍍覆）、CVD（例如PE-CVD）、ALD、PVD、其組合等形成接觸插塞208。
在一些實施例中，介電層206包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、SOG、PSG、BPSG、FSG、經碳摻雜氧化矽（例如，SiCOH）、聚醯亞胺和/或其組合。在替代實施例中，介電層206包含低介電常數介電材料。低介電常數介電材料的實例可包括BLACK DIAMOND®（加利福尼亞州聖克拉拉的應用材料公司）、幹凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB、Flare®、SiLK®（密西根州米德蘭的陶氏化學公司）、氫矽倍半氧烷（HSQ）或氟化氧化矽（SiOF）和/或其組合。應理解，介電層206可包含一種或多種介電材料。舉例來說，介電層206包括單層結構或多層結構。在一些實施例中，透過CVD（例如FCVD、HDP-CVD、SACVD）、旋轉塗布、濺鍍或其他合適的方法將介電層206形成至合適的厚度。
在一些實施例中，如圖19中所示，內連線結構220形成在半導體基底210之上且堆疊在半導體基底210上，並且透過接觸插塞208電連接到例如PMOS電晶體30及NMOS電晶體40等元件，以向所述元件提供佈線功能。內連線結構220可被稱為積體電路2000的第一內連線結構或（第一）重佈線電路結構。在一些實施例中，內連線結構220包括由絕緣層及導電層形成的一個或多個堆積層（L1、...、Lw-1，其中w是2或大於2的正整數），其中導電層包括水平延伸（例如，在方向X和/或方向Y上延伸）的多個導電跡線和/或垂直延伸（例如，在方向Z上延伸）的多個導通孔。堆積層也可被稱為堆積層級（build-up tier）。內連線結構220中的堆積層/層級的數目或配置不應受本公開的實施例或圖式的限制。
舉例來說，內連線結構220至少包括多個絕緣層221、223、225、227、多個導通孔222、226及多個導電跡線224、228。在一個實施例中，導通孔222設置在PMOS電晶體30及NMOS電晶體40上且透過嵌置在介電層206中的接觸插塞208電連接到PMOS電晶體30及NMOS電晶體40。導電跡線224設置在導通孔222上且電連接到導通孔222。絕緣層221、223被統稱為IMD層，所述IMD層在側向上包繞導通孔222及導電跡線224以構成堆積層L1。在一個實施例中，導電跡線228設置在導通孔226上且電連接到導通孔226。絕緣層225、227被統稱為IMD層，所述IMD層在側向上包繞導通孔226及導電跡線228，以構成另一堆積層Lw-1。如圖19中所示，舉例來說，堆積層L1透過其他堆積層（未示出）電連接到堆積層Lw-1。作為另外一種選擇，堆積層L1可直接電連接到堆積層Lw-1。作為另外一種選擇，可省略堆積層L1，其中堆積層Lw-1可在堆積層Lw-1與接觸插塞208之間不具有其他導電元件的情況下直接電耦合到接觸插塞208。
在一些實施例中，在形成內連線結構220之後，半導體元件10A與內連線結構230沿著方向Z（例如，BEOL結構的堆積方向）依序堆疊在內連線結構220上，如圖19中所示。半導體元件10A設置在內連線結構220與內連線結構230之間且電連接至內連線結構220與內連線結構230。半導體元件10A的細節已在圖1到圖8中進行闡述，且因此為簡潔起見在本文中不再進行重複。在一些實施例中，半導體元件10A位於內連線結構220上，其中半導體元件10A透過導電層120電耦合到內連線結構220的導電跡線228。舉例來說，半導體元件10A的導電層120與內連線結構220的導電跡線228進行（實體）接觸。在一些實施例中，半導體元件10A透過內連線結構220電耦合且電連通到例如PMOS電晶體30及NMOS電晶體40等元件。
在一個實施例中，形成在基底202中的元件（例如，PMOS電晶體30及NMOS電晶體40）中的每一者電耦合且電連通到一個半導體元件10A（如圖19中所示）或多於一個的半導體元件10A（未示出）。然而，本公開並不僅限於此；作為另外一種選擇，在基底202中形成的元件中的僅一個元件或一部分分別電耦合且電連通到一個或多於一個的半導體元件10A。
在一些實施例中，在半導體元件10A上形成有介電層170，以用於為半導體元件10A提供保護。另外，由於介電層170，實現高度的共面性，以促進稍後形成的元件（例如，內連線結構230）的形成。舉例來說，如圖19中所示，導電端子160的頂表面S160t可被介電層170以可觸及的方式露出。介電層170可被稱為保護層或鈍化層。介電層170可包括單層結構或多層結構。介電層170的材料可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、高介電常數介電材料、絕緣體類2D材料（例如h-BN）或其組合。在一個實施例中，介電層170的材料與隔離層110的材料相同。在替代實施例中，介電層170的材料與隔離層110的材料不同。舉例來說，透過CVD（例如，FCVD、PE-CVD、HDP-CVD或SACVD）、ALD、濺鍍、剝離（例如機械剝離及液相剝離）及轉移、氣相磊晶或其他合適的方法形成介電層170。
在一些實施例中，內連線結構230包括由絕緣層及導電層形成的一個或多個堆積層，其中導電層包括水平延伸（例如，在方向X和/或方向Y上延伸）的多個導電跡線和/或垂直延伸（例如，在方向Z上延伸）的多個導通孔。為簡明起見，出於例示目的而在圖19所示內連線結構230中僅示出一個堆積層，然而本公開並不僅限於此。內連線結構230中的堆積層/層級的數目或配置不應受本公開的實施例或圖式的限制。舉例來說，內連線結構230至少包括多個絕緣層231、233、多個導通孔232及多個導電跡線234。在一個實施例中，導通孔232設置在半導體元件10A上且透過被介電層170暴露出的導電端子160電連接到半導體元件10A。導電跡線234設置在導通孔232上且電連接到導通孔232。絕緣層231、233被統稱為IMD層，所述IMD層在側向上包繞導通孔232及導電跡線234以構成堆積層（未標記）。在一些實施例中，可透過內連線結構220（例如，導電跡線228）向半導體元件10A的閘極提供電壓，以用於“接通”或“關斷”通道，同時可透過內連線結構230（例如，導通孔232）向半導體元件10A的源極及汲極提供其他電壓，以用於控制半導體元件10A內部的電荷的流動（例如，流動方向）。
在一些實施例中，絕緣層221、223、225、227、231及233的材料獨立地包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、SOG、PSG、BPSG、FSG、經碳摻雜氧化矽（例如，SiCOH）、聚醯亞胺、低介電常數介電材料和/或其組合。在某些實施例中，絕緣層221、223、225、227、231及233的材料獨立地包括半導體材料（例如Si或Ge）、金屬氧化物材料（例如Al 2O 3、ITO）或類似物等。絕緣層221、223、225、227、231及233的形成獨立地包括：透過沉積、旋轉塗布、濺鍍或其他合適的方法執行一個或多個製程。在一個實施例中，下伏結構100是內連線結構220的一部分（例如，最頂部堆積層級），其中圖19所示絕緣層227實質上相似於圖2所示隔離結構102，且圖19所示導電跡線228實質上相似於圖2所示連接結構104。對於此種實施例，絕緣層227的材料與絕緣層221、223和/或225的材料不同，以充當蝕刻終止層/結構來防止對位於絕緣層227之下的層造成任何不期望的損壞或蝕刻。
在一些實施例中，導通孔222、226及232的材料以及導電跡線224、228及234的材料獨立地包括Al、鋁合金、Cu、銅合金、W或其組合。導電跡線224、228及234可被稱為導電線（conductive line）或導電配線（conductive wire）。在一些實施例中，透過雙鑲嵌製程形成導通孔222、226及232以及導電跡線224、228及234中的相應一者。也就是說，舉例來說，可同時形成導通孔222與導電跡線224，可同時形成導通孔226與導電跡線228，且可同時形成導通孔232與導電跡線234。
在一些實施例中，半導體元件10A可設置在後端製程（BEOL）結構中的任意兩個相鄰導電層之間。在某些實施例中，半導體元件10A的製作製程可與半導體元件的BEOL製程相容，從而簡化製程步驟且高效地改善整合密度。應注意，儘管在如圖19中所示的積體電路2000中採用半導體元件10A，然而本公開的實施例並不僅限於此。在其他實施例中，可使用另一半導體元件（例如，圖9到圖10所示半導體元件10B、圖11到圖12所示半導體元件10C、圖13到圖14所示半導體元件10D、圖15所示半導體元件20A、圖16所示半導體元件20B、圖17所示半導體元件20C、圖18所示半導體元件20D和/或其修改形式）替換圖19中的半導體元件10A中的至少一者。
圖9到圖10、圖11到圖12、圖13到圖14、圖15、圖16、圖17及圖18示出根據本公開一些替代實施例的半導體元件的各種實施例。
在替代實施例（未示出）中，半導體元件10A被修改成具有位於半導體層140與介電層130之間的介電層150，其中導電端子160貫穿半導體層140及介電層150以直接立在介電層130上。在又一替代實施例中，可省略半導體元件10A的介電層150，參見圖9到圖10所示半導體元件10B。可透過但不限於圖1中的方法1000的步驟S10、S20、S30、S60及S70來形成半導體元件10B。
在一些實施例中，對於圖7及圖8所示半導體元件10A，介電層150的一部分及半導體層140的一部分設置在區域P1中，且介電層150的其餘部分及半導體層140的其餘部分設置在區域P2中。舉例來說，如圖7到圖8中所示，區域P1位於一對區域P2之間，區域P2中的每一者透過導電端子160中的一者而與區域P1隔開，且區域P1夾置在導電端子160之間。在一些實施例中，在半導體元件10A中，側壁SW160的側面S2及側面S4不接觸半導體層140及介電層150。然而，本公開並不僅限於此；可省略設置在區域P2中的介電層150及半導體層140。圖11到圖12中所繪示的半導體元件10C相似於圖7到圖8中所繪示的半導體元件10A，不同之處在於未在半導體元件10C的區域P2中設置介電層150及半導體層140。在一些實施例中，如圖12中所示，在俯視圖中，半導體層140的定位位置及介電層150的定位位置位於區域RA內。舉例來說，半導體層140的側壁SW140與介電層150的側壁SW150在方向Z上實質上彼此對準。如圖11中所示，在一些實施例中，半導體層140及介電層150僅與導電端子160的側壁SW160（例如，側面S1）接觸。舉例來說，在半導體元件10C中，側壁SW160的側面S2、側面S3及側面S4不接觸半導體層140及介電層150。可透過但不限於圖1中的方法1000的步驟S10到S70來形成半導體元件10C。
在替代實施例（未示出）中，半導體元件10C被修改成具有位於半導體層140與介電層130之間的介電層150，其中導電端子160貫穿半導體層140及介電層150以直接立在介電層130上。然而，本公開並不僅限於此。在又一替代實施例中，可省略設置在區域P2中的半導體層140，且可省略介電層150，參見圖13到圖14所示半導體元件10D。可透過但不限於圖1中的方法1000的步驟S10、S20、S30、S60及S70來形成半導體元件10D。
在半導體元件10A到10D的實施例中，在半導體層140與導電端子160中的每一者之間存在邊緣接觸EC。然而，本公開並不僅限於此。在替代實施例中，邊緣接觸EC由垂直接觸（vertical contact）VC代替。圖15中所繪示的半導體元件20A相似於圖7到圖8中所繪示的半導體元件10A，不同之處在於採用半導體層140a而不是半導體層140，其中導電端子160立在半導體層140a上。可透過但不限於圖1中的方法1000的步驟S10、S20、S30、S40、S50及S70來形成半導體元件20A。使用相同的參考編號指代相同或類似的部件，且為簡明起見，本文中將省略其詳細說明（例如，形成方法、材料、配置、電連接等）。
舉例來說，在圖15所示半導體元件20A中，不將半導體層140a圖案化，且導電端子160貫穿介電層150且立在半導體層140a的頂表面S140t上。在某些實施例中，導電端子160與半導體層140a進行實體（或直接）接觸。如圖15中所示，舉例來說，導電端子160的底表面S160b與半導體層140a的頂表面S140t進行實體接觸。在一些實施例中，在導電端子160與半導體層140a之間的介面處存在垂直接觸VC。也就是說，在導電端子160與半導體層140a之間建立適當的接觸。垂直接觸VC可被稱為頂部接觸（top contact）。如圖15中所示，舉例來說，介電層150的底表面S150b與導電端子160的底表面S160b在半導體層140a的頂表面S140t處實質上彼此共面。在一些實施例中，導電端子160的側壁SW160完全不接觸半導體層140a。
圖16中所繪示的半導體元件20B、圖17中所繪示的半導體元件20C及圖18中所繪示的半導體元件20D獨立地相似於圖15中所繪示的半導體元件20A，且因此使用相同的參考編號指代相同或類似的部件，且為簡明起見在本文中將省略其詳細說明（例如，形成方法、材料、配置、電連接等）。在一些實施例中，未在區域P2中設置介電層150及半導體層140a，參見圖16所示半導體元件20B。如圖16的半導體元件20B中所示，舉例來說，半導體層140的側壁SW140與導電端子160的側壁SW160（例如，側面S3）實質上對準。可透過但不限於圖1中的方法1000的步驟S10、S20、S30、S40、S50及S70來形成半導體元件20B。在替代實施例中，可省略介電層150，參見圖17中所繪示的半導體元件20C。可透過但不限於圖1中的方法1000的步驟S10、S20、S30及S70來形成半導體元件20C。在又一替代實施例中，可省略設置在區域P2中的半導體層140a，且可省略介電層150，參見圖18所示半導體元件20D。可透過但不限於圖1中的方法1000的步驟S10、S20、S30及S70來形成半導體元件20D。如圖18的半導體元件20D中所示，舉例來說，半導體層140的側壁SW140與導電端子160的側壁SW160（例如，側面S3）實質上對準。然而，本公開並不僅限於此。在一個實施例（未示出）中，半導體元件20A或半導體元件20C被修改成具有位於半導體層140a與介電層130之間的介電層150，其中導電端子160直接立在半導體層140a上。
根據一些實施例，一種半導體元件包括閘極層、通道材料層、第一介電層及多個源極/汲極端子。所述閘極層設置在基底之上。所述通道材料層設置在所述閘極層之上，其中所述通道材料層的材料包括第一低維材料。所述第一介電層夾置在所述閘極層與所述通道材料層之間。所述多個源極/汲極端子與所述通道材料層接觸，其中所述通道材料層至少局部地夾置在所述多個源極/汲極端子之間且位於所述閘極層之上，且所述閘極層設置在所述基底與所述多個源極/汲極端子之間。
根據一些實施例，在所述的半導體元件中，所述多個源極/汲極端子貫穿所述通道材料層且立在所述第一介電層上，並且所述多個源極/汲極端子的側壁與所述通道材料層接觸，其中沿著所述閘極層與所述基底的堆疊方向，所述通道材料層靠近所述多個源極/汲極端子且與所述閘極層交疊。根據一些實施例，所述的半導體元件還包括：第二介電層，其中所述通道材料層夾置在所述第二介電層與所述第一介電層之間，且所述多個源極/汲極端子貫穿所述第二介電層及所述通道材料層以立在所述第一介電層上，或者第二介電層，其中所述第二介電層夾置在所述通道材料層與所述第一介電層之間，且所述多個源極/汲極端子貫穿所述通道材料層及所述第二介電層以立在所述第一介電層上。根據一些實施例，在所述的半導體元件中，所述第二介電層的材料包括與所述第一低維材料不同的第二低維材料，且其中：所述第一低維材料包括碳奈米管、奈米帶、過渡金屬二硫化物的半導體二維材料、及其組合。根據一些實施例，在所述的半導體元件中，所述多個源極/汲極端子立在所述通道材料層的第一表面上且與所述通道材料層的所述第一表面接觸，其中所述通道材料層的第二表面與所述第一表面相對且背對所述多個源極/汲極端子，且所述多個源極/汲極端子的側壁不接觸所述通道材料層，其中沿著所述閘極層與所述基底的堆疊方向，所述通道材料層與所述多個源極/汲極端子及所述閘極層交疊。根據一些實施例，所述的半導體元件還包括：第二介電層，其中所述通道材料層夾置在所述第二介電層與所述第一介電層之間，且所述多個源極/汲極端子貫穿所述第二介電層以立在所述通道材料層上，或者第二介電層，其中所述第二介電層夾置在所述通道材料層與所述第一介電層之間，且所述多個源極/汲極端子立在所述第二介電層之上的所述通道材料層上。根據一些實施例，在所述的半導體元件中，所述第二介電層的材料包括與所述第一低維材料不同的第二低維材料，且其中：所述第一低維材料包括碳奈米管、奈米帶或過渡金屬二硫化物的半導體二維材料、及其組合。
根據一些實施例，一種積體電路包括半導體基底、第一內連線結構、第一半導體元件及第二內連線結構。所述第一內連線結構設置在所述半導體基底之上。所述第一半導體元件設置在所述第一內連線結構之上，其中所述第一半導體元件包括：導電層，設置在所述第一內連線結構之上且電耦合到所述第一內連線結構；介電層，設置在所述導電層上；半導體層，設置在所述介電層之上，其中所述半導體層的材料包括低維材料；以及多個導電端子，與所述半導體層接觸。所述半導體層夾置在所述多個導電端子之間且位於所述導電層之上，且所述導電層設置在所述第一內連線結構與所述多個導電端子之間。所述第二內連線結構設置在所述第一半導體元件之上且電耦合到所述多個導電端子，其中所述第一半導體元件設置在所述第一內連線結構與所述第二內連線結構之間，且所述第一內連線結構設置在所述第一半導體元件與所述半導體基底之間。
根據一些實施例，在所述的積體電路中，所述半導體基底包括多個第二半導體元件，且所述第一半導體元件透過所述第一內連線結構電耦合到所述多個第二半導體元件中的至少一者且與所述多個第二半導體元件中的所述至少一者電連通。根據一些實施例，在所述的積體電路中，所述多個導電端子與所述半導體層進行側向接觸且立在所述介電層上，其中在所述多個導電端子與所述半導體層之間的介面處存在邊緣接觸。根據一些實施例，在所述的積體電路中，所述第一半導體元件還包括位於所述半導體層與所述介電層之間的散熱層。根據一些實施例，在所述的積體電路中，所述第一半導體元件還包括設置在所述半導體層上的散熱層，且所述多個導電端子貫穿所述散熱層、與所述半導體層進行側向接觸且立在所述介電層上，其中在所述多個導電端子與所述半導體層之間的介面處存在邊緣接觸。根據一些實施例，在所述的積體電路中，所述多個導電端子上覆在所述半導體層上且從所述半導體層的表面向上突出，其中在所述多個導電端子與所述半導體層之間的介面處存在垂直接觸。根據一些實施例，在所述的積體電路中，所述第一半導體元件還包括位於所述半導體層與所述介電層之間的散熱層。根據一些實施例，在所述的積體電路中，所述第一半導體元件還包括設置在所述半導體層上的散熱層，所述多個導電端子貫穿所述散熱層且上覆在所述半導體層上，並且所述多個導電端子從所述半導體層的表面向上突出，其中在所述多個導電端子與所述半導體層之間的介面處存在垂直接觸。
根據一些實施例，一種製造半導體元件的方法包括以下步驟：在基底之上形成閘極層；在所述閘極層之上沉積第一介電層；使用第一低維材料在所述第一介電層之上形成通道材料層，所述第一介電層夾置在所述通道材料層與所述閘極層之間；以及在所述通道材料層之上形成多個源極/汲極端子，所述通道材料層至少局部地夾置在所述多個源極/汲極端子之間且位於所述閘極層之上，並且所述閘極層夾置在所述基底與所述多個源極/汲極端子之間。
根據一些實施例，在所述的方法中，在形成所述通道材料層之後且在形成所述多個源極/汲極端子之前，還包括：執行圖案化製程以形成貫穿所述通道材料層的多個開口，其中所述在所述通道材料層之上形成所述多個源極/汲極端子包括：在所述通道材料層上形成所述多個源極/汲極端子且使所述多個源極/汲極端子進一步延伸到所述多個開口中，以在所述通道材料層與所述多個源極/汲極端子的側壁之間的多個介面處形成邊緣接觸。根據一些實施例，在所述的方法中，在形成所述通道材料層之後且在形成所述多個源極/汲極端子之前，還包括：使用第二低維材料在所述通道材料層之上形成散熱層，所述第二低維材料與所述第一低維材料不同；以及執行圖案化製程以形成貫穿所述散熱層的多個開口，其中所述在所述通道材料層之上形成所述多個源極/汲極端子包括：在所述散熱層上形成所述多個源極/汲極端子且使所述多個源極/汲極端子進一步延伸到所述多個開口中，以在所述通道材料層與所述多個源極/汲極端子的底表面之間的多個介面處形成垂直接觸。根據一些實施例，在所述的方法中，在形成所述通道材料層之後且在形成所述多個源極/汲極端子之前，還包括：使用第二低維材料在所述通道材料層之上形成散熱層，所述第二低維材料與所述第一低維材料不同；以及執行圖案化製程以形成貫穿所述散熱層及所述通道材料層的多個開口，其中所述在所述通道材料層之上形成所述多個源極/汲極端子包括：在所述散熱層上形成所述多個源極/汲極端子且使所述多個源極/汲極端子進一步延伸到所述多個開口中，以在所述通道材料層與所述多個源極/汲極端子的側壁之間的多個介面處形成邊緣接觸。根據一些實施例，一種製造積體電路的方法包括：提供包括多個第一半導體元件的半導體基底；在所述半導體基底之上形成第一內連線結構，所述多個第一半導體元件電耦合到所述第一內連線結構；透過所述的製造半導體元件的方法，在所述第一內連線結構之上形成至少一個第二半導體元件，以透過所述第一內連線結構對所述至少一個第二半導體元件與所述多個第一半導體元件中的至少一者進行電耦合及電連通，所述基底包括在所述第一內連線結構中；以及在所述至少一個第二半導體元件之上形成第二內連線結構，以對所述第二內連線結構與所述至少一個第二半導體元件的所述多個源極/汲極端子進行電耦合。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
10A、10B、10C、10D、20A、20B、20C、20D:半導體元件 30:PMOS電晶體 40:NMOS電晶體 56:抗蝕劑層 56h、110h、OP:開口 100、200:下伏結構 102:隔離結構 104:連接結構 110:隔離層 120:導電層 130、150、150a、170、206:介電層 140、140a:半導體層 160:導電端子 202:基底 204:隔離結構 208:接觸插塞 210:半導體基底 220、230:內連線結構 221、223、225、227、231、233:絕緣層 222、226、232:導通孔 224、228、234:導電跡線 310、410:閘極結構 312、412:閘極電極 314、414:閘極介電層 316、416:閘極間隔件 320、420:源極/汲極區 330:n阱區 430:p阱區 1000:方法 2000:積體電路（IC） A-A’:線 DR:元件區 EC:邊緣接觸 L1、Lw-1:堆積層 P1、P2、RA:區域 R1、R2:凹槽 S1、S2、S3、S4:側面 S10、S20、S30、S40、S50、S60、S70:步驟 S130t、S140t、S150t、S160t:頂表面 S140b、S150b、S160b:底表面 SW140、SW150、SW160:側壁 T130、T140、T150:厚度 VC:垂直接觸 X、Y、Z:方向
當結合隨附圖式閱讀時，將自以下實施方式最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。 圖1是示出根據本公開一些實施例的製造半導體元件的方法的流程圖。 圖2到圖7是示出根據本公開一些實施例的製造半導體元件的方法的示意性剖視圖。 圖8是圖7中所繪示的半導體元件的示意性平面圖。 圖9是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖10是圖9中所繪示的半導體元件的示意性平面圖。 圖11是示出根據本公開一些實施例的半導體元件的示意性剖視圖。 圖12是圖11中所繪示的半導體元件的示意性平面圖。 圖13是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖14是圖13中所繪示的半導體元件的示意性平面圖。 圖15是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖16是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖17是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖18是示出根據本公開一些替代實施例的半導體元件的示意性剖視圖。 圖19是示出根據本公開一些實施例的其中具有半導體元件的積體電路的一部分的剖視圖。
10A:半導體元件
100:下伏結構
102:隔離結構
104:連接結構
110:隔離層
120:導電層
130、150:介電層
140:半導體層
160:導電端子
EC:邊緣接觸
P1、P2、RA:區域
S130t、S160t:頂表面
S140b、S160b:底表面
SW160:側壁
X、Y、Z:方向

Claims (1)

  1. 一種半導體元件，包括： 閘極層，設置在基底之上； 通道材料層，設置在所述閘極層之上，其中所述通道材料層的材料包括第一低維材料； 第一介電層，夾置在所述閘極層與所述通道材料層之間；以及 多個源極/汲極端子，與所述通道材料層接觸，其中所述通道材料層至少局部地夾置在所述多個源極/汲極端子之間且位於所述閘極層之上，且所述閘極層設置在所述基底與所述多個源極/汲極端子之間。
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