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TW202228211A - 具有介電芯的高效能浮體垂直場效電晶體 - Google Patents

具有介電芯的高效能浮體垂直場效電晶體 Download PDF

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TW202228211A
TW202228211A TW110136443A TW110136443A TW202228211A TW 202228211 A TW202228211 A TW 202228211A TW 110136443 A TW110136443 A TW 110136443A TW 110136443 A TW110136443 A TW 110136443A TW 202228211 A TW202228211 A TW 202228211A
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dielectric
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TW110136443A
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English (en)
Inventor
Ｈ 吉姆 富爾福德
馬克 Ｉ 加德納
Original Assignee
日商東京威力科創股份有限公司
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Abstract

本揭露內容提供一種具有介電芯之浮體垂直場效電晶體以及其製造方法。浮體垂直場效應電晶體可包含第一半導體裝置，其包含夾設在介電層之間之第一閘極金屬之側壁結構、被側壁結構包圍之第一磊晶成長之通道，以及可包含形成在與相鄰第一半導體裝置相同基板上之第二半導體裝置；形成於第一以及第二半導體裝置之間之自對準矽化物層或摻雜層，以及接觸每一S/D區及閘極區的金屬化層。浮體垂直場效電晶體可包含P+磊晶成長之通道，其形成在與相鄰N+磊晶成長之通道的相同基板上，P+磊晶成長之通道與N+磊晶成長之通道以一擴散阻斷分離。

Description

具有介電芯的高效能浮體垂直場效電晶體
[相關申請案之交叉參照]本申請案主張2020年9月30日提出申請，申請案號為63/085,641之美國臨時專利申請案，以及2021年5月10日提出申請，申請案號為17/315,958之美國非臨時專利申請案的優先權利益，其完整內容以引用方式併入本文中。
本揭露內容關於微電子裝置、半導體裝置、電晶體以及積體電路，並包含微製造方法。
在半導體裝置的製造中 (尤其是在微觀尺度上)，執行各種製造程序，例如成膜沉積、蝕刻光罩建立、圖案化、材料蝕刻以及去除、以及摻雜處理。重複執行這些製程以在基板上形成所需之半導體裝置元件。歷史上，通過微製造，電晶體已在一個平面中建立，在主動裝置平面上形成佈線/金屬化，因此已被歸納為二維 (2D) 電路或2D製造。縮放的努力大大增加了 2D 電路中每單位面積之電晶體數量，但隨著縮放進入個位數奈米半導體裝置製造節點，縮放工作正面臨更大的挑戰。半導體裝置製造商已經表達了對電晶體堆疊在彼此之上之三維 (3D) 半導體電路的需求。
3D整合 (3D integration)，即多個裝置之垂直堆疊，旨在藉由增加電晶體在體積上而不是面積上的密度來克服平面裝置所經歷之縮放限制。儘管快閃記憶體行業已藉由採用3D NAND成功展示以及實施了裝置堆疊，但應用到隨機邏輯設計要困難得多。用於邏輯晶片 (CPU (central processing unit中央處理單元)、GPU (graphics processing unit圖形處理單元)、FPGA (field programmable gate array場可程式閘陣列)，SoC (System on a chip系統單晶片)) 之3D整合正在進行中。
因此，本揭露內容之一個目的是提供垂直場效裝置以及形成垂直場效電晶體之方法。
本文的技術提供具有浮體 (floating body，FB) 設計以及介電絕緣芯之垂直場效電晶體 (VFET)。由於介電絕緣芯位於裝置通道之中心，因此可藉由垂直通道區下方之局部隔離來實現高效能裝置。於本揭露內容之一態樣中，金屬以及介電質之3D堆疊實現了這樣的設計以及用於形成這樣設計的方法。作為本揭露內容所述之技術之結果，能夠以降低之成本生產較高密度的電路。還提供了對短通道電晶體效應、具有較少之Id off(off state leakage，斷路狀態漏電) 之較高效能之Id sat(裝置偏壓於飽和區之汲極電流)，以及精確定義與垂直通道自對準之閘極電極區的能力之改進控制。
於一示例性實施例中，所述之裝置包含一磊晶成長之半導體材料之第一堆疊，其垂直於一基板之一工作表面而延伸，磊晶成長之半導體材料之第一堆疊環繞包裹一第一介電材料結構，其垂直於基板之工作表面而延伸，磊晶成長之半導體材料之第一堆疊包含一本質半導體材料層，其位於複數層摻雜半導體材料之間，磊晶成長之半導體材料之第一堆疊之一底層形成一第一源極/汲極，本質半導體材料層作為一第一場效電晶體之一通道，以及磊晶成長之半導體材料之第一堆疊之上層形成一第二源極/汲極；以及一第二堆疊，其垂直於工作表面而延伸且與磊晶成長之半導體材料之第一堆疊位於一平面，第二堆疊環繞包裹磊晶成長之半導體材料之第一堆疊，第二堆疊具有一第一金屬層，其位於複數層介電材料之間，第一金屬層形成第一場效電晶體之一閘極。
於另一示例性實施例中，描述之半導體裝置包含：一P型基板，其包含與一NMOS場效電晶體相鄰之一PMOS場效電晶體，P型基板包含：一介電擴散阻斷，其配置為將PMOS場效電晶體電性隔離於NMOS場效電晶體；以及一背景摻雜N型植入區；PMOS場效電晶體包含：一磊晶成長之半導體材料之第一堆疊，其位於N型植入區之上並垂直於一基板之一工作表面而延伸，第一堆疊環繞包裹一第一介電材料結構，磊晶成長之半導體材料之第一堆疊包含一本質半導體材料之第一層，其位於複數層P+摻雜半導體材料之間，第一堆疊之一底層形成一第一源極/汲極，本質半導體材料之第一層作為PMOS場效電晶體之一通道，以及第一堆疊之上層形成一第二源極/汲極；以及一第二堆疊，其垂直於工作表面而延伸，與第一堆疊位於一平面，且環繞包裹第一堆疊，第二堆疊具有由金屬2材料所形成之一第一金屬層，第一金屬層位於複數層介電材料之間，第一金屬層形成PMOS場效電晶體之一閘極；其中本質半導體材料之第一層與第一金屬層位於一相同平面；NMOS場效電晶體包含：一磊晶成長之半導體材料之第三堆疊，其垂直於P型基板之一工作表面而延伸，第三堆疊環繞包裹一第二介電材料結構，磊晶成長之半導體材料之第三堆疊包含一本質半導體材料之第二層，其位於複數層N+摻雜半導體材料之間，第三堆疊之一底層形成一第三源極/汲極，本質半導體材料之第二層作為NMOS場效電晶體之一通道，以及第三堆疊之上層形成一第四源極/汲極；以及一第四堆疊，其垂直於P型基板之工作表面而延伸，與第三堆疊位於一平面，且環繞包裹第三堆疊，第四堆疊具有金屬1材料之一第二金屬層，其位於複數層介電材料之間，第二金屬層形成NMOS場效電晶體之一閘極；其中本質半導體材料之第二層與第二金屬層位於一相同平面；一第一高K層形成於第一堆疊以及第二堆疊之間；以及一第二高K層形成於第三堆疊以及第四堆疊之間。
於另一示例性實施例中，描述一種半導體裝置之微製造方法，包含磊晶成長一半導體材料之第一堆疊，其垂直於一基板之一工作表面而延伸，第一堆疊環繞包裹一第一介電材料結構，第一堆疊包含一本質半導體材料層，其位於複數層摻雜半導體材料之間，第一堆疊之一底層形成一第一源極/汲極，本質半導體材料層作為一第一場效電晶體之一通道，以及第一堆疊之一上層形成一第二源極/汲極；沉積一第二堆疊，其垂直於工作表面而延伸，與第一堆疊位於一平面，且環繞包裹第一堆疊，第二堆疊具有一第一金屬層，其位於複數層介電材料之間且與本質半導體材料層位於一相同平面，第一金屬層形成第一場效電晶體之一閘極；形成一高K層於第一堆疊以及第二堆疊之間；以及植入一摻雜區，其沿著基板之工作表面，位於第一堆疊以及第二堆疊下方。
需注意的是，本發明內容段落並未詳細說明本揭露內容或申請專利範圍之每一個實施例及/或新增的新穎態樣。相反地，本發明內容僅提供與習知技術的不同實施例及相對應之新穎性特點的初步討論。對於本發明以及實施例之額外細節及/或可能的觀點，讀者可參考以下進一步討論之本揭露內容之實施方式段落以及相對應之圖式。
先前對於說明性實施例之一般性描述以及以下之實施方式僅是本揭露內容之教示之示例性態樣，而非是限制性的。
現在參考附圖，其中相同的附圖標記於多個視圖中表示相同或相對應的部分。
如在本揭露內容中所定義的，「尖波退火 (spike anneal)」一詞定義為以高升降溫速率於高溫以及短持續時間下執行之退火製程。
「自對準矽化物 (salicide)」一詞是指微電子工業中用於在半導體裝置和支撐互連結構之間形成電性接點的技術。自對準矽化物製程涉及一金屬薄膜與裝置之主動區中之矽的反應，最終經過一系列退火及/或蝕刻製程形成金屬矽化物接點 (contact)。「自對準矽化物」一詞是用語「自對準矽化物 (self-aligned silicide)」的壓縮。「自對準」之描述意味著接點的形成不需要微影圖案化製程。
本揭露內容之多個態樣描述了用於製造具有浮體 (floating body，FB) 設計以及一介電絕緣芯之垂直場效電晶體 (vertical field effect transistor，VFET) 之方法。由於介電絕緣芯位於裝置通道之中心，因此可以藉由垂直通道區下方之局部隔離來實現高效能裝置。具有介電絕緣芯之VFET裝置以及用於製造具有介電絕緣芯之VFET裝置之方法包含金屬以及介電質之三維堆疊。本文所述之製程能夠以降低的成本生產較高密度的電路。還提供了對短通道電晶體效應、具有較少之Id off(off state leakage，斷路狀態漏電) 之較高效能之Id sat(裝置偏壓於飽和區之汲極電流)，以及精確定義與垂直通道自對準之閘極電極區的能力之改進控制。浮體 (FB) 厚度值可依據需要進行調整，以涵蓋不同的互補式金屬氧化物半導體 (CMOS) 電路元件以及配置。
圖1A-1O，流程A，說明了具有介電芯之N型金屬氧化物半導體 (NMOS) 之高效能浮體垂直場效電晶體 (FB VFET) 之形成。
圖2A-2L，流程B，說明了具有介電芯之P型金屬氧化物半導體 (PMOS) 之高效能FB VFET之形成。
圖3A-3P，流程C，說明了具有介電芯之CMOS之高效能FB VFET之形成。
圖1A-1O，流程A，描述了具有介電芯之NMOS之高效能FB VFET之形成。
於圖1A中，為了在選擇區域之植入步驟，一基板102被遮蔽 (光阻光罩120)。這種植入建立了 S/D 連接。N型摻雜物104 (例如磷、砷或其他N型摻雜物) 被植入到選擇的區域。
於圖1B中，去除摻雜光罩120，接著在基板上沉積一層堆疊。此層堆疊包含沉積於基板102上之介電層106、沉積於介電層106上之金屬1層108、接著沉積於金屬1層上之介電層110。部分金屬1層將成為未來NMOS裝置之閘極電極。覆蓋層 (capping layer) 112形成於介電層110之上。介電層106可為與層110相同之介電材料或不同之介電材料。於一非限制性之示例中，介電層106可為氧化物以及金屬1可選自包含釕 (Ru)、氮化鉭 (TaN)、氮化鈦 (TiN) 以及鎢 (W)、碳化鈦 (TiC)、鎵 (Ga)、釓 (Gd)、氧氮化鈦 (TiON)、氮化鉭矽 (TaSiN)、氮化鈦矽 (TiSiN)、鉬 (Mo)、氮化鎢 (WN)、鋁 (Al)、銅 (Cu) 及其組合之群組。於一非限制性之示例中，覆蓋層112為氮化鈦 (TiN)。
於圖1C中，層堆疊係被蝕刻光罩122 (例如用光阻以及微影) 所遮蔽以蝕刻出定義未來電晶體幾何尺寸之開口。接著，在光罩區域之間蝕刻層堆疊直至基板以及N型摻雜物104。這些開口可為圓形、正方形/矩形或其他通道橫截面形狀。使用此蝕刻光罩122執行定向/異向性蝕刻以去除層堆疊之未覆蓋部分，直到達到並露出基板102。
於圖1D中，蝕刻光罩122被去除，接著進行高介電常數 (high-K) 介電質116的沉積，高K介電質116可以是保形的。適合使用之高K介電質可為Al 2O 3、AlN、ZrO 2、HfO 2、HfSiO x、ZrSiO x、HfO xN y、ZrO xN y、Hf xZr yO z、Ta 2O 5、La 2O 3、Y 2O 3、Nb 2O 5、TiO 2、Pr 2O 3、Gd 2O 3、SiBN、BCN、氫化碳化硼以及類似物。
在圖1E中，可執行間隔件蝕刻 (spacer etch) 以從水平表面去除高K沉積物，接著以未摻雜矽132在N+磊晶層118之間成長一N+epi(磊晶)堆疊。
於圖1F中，遮蔽基板以執行蝕刻，以定義與介電堆疊自對準之分離金屬閘極電極區域。因此，磊晶材料能夠被蝕刻光罩124遮蔽，蝕刻光罩124係延伸超出磊晶材料之直徑而在磊晶材料上留下側壁結構。側壁結構包含介電質-金屬-介電質堆疊138。可選地，可執行N+植入步驟以在堆疊之間形成源極/汲極連接。N+植入或N+摻雜磊晶之示例包含砷、磷或銻。
圖1G顯示以可選擇之尖波退火來去除蝕刻光罩124，接著進行矽化物沉積以及自對準矽化物沉積而於N+磊晶層118之頂部以及N+植入物134上方形成自對準矽化物層136。接著執行蝕刻以去除未反應之矽化物。
自對準矽化物製程開始於在完全形成以及圖案化之半導體裝置 (例如電晶體區域)上沉積一薄過渡金屬層。加熱晶圓，使過渡金屬與半導體裝置之主動區 (例如源極或汲極) 所暴露的矽反應，而形成低阻抗過渡金屬矽化物。於鎢矽化物 (WSi 2) 之非限制性示例中，首先沉積鎢金屬，接著尖波退火形成WSi 2，其中鎢與矽區域接觸，而形成鎢矽化物。如果鎢位於氧化物上方，則不會發生反應，然後執行沖洗以去除絕緣區域上方之未反應鎢。
於圖1H中，形成蝕刻光罩126以蝕刻磊晶堆疊140之一部分，留下磊晶堆疊以及介電質-金屬-介電質堆疊138之相鄰結構，如圖1I所示。於圖1I中，蝕刻光罩126已被去除。
於圖1J中，沉積一介電膜142，接著藉由回蝕或化學機械研磨 (CMP) 平坦化。
於圖1K中，遮蔽或圖案化介電膜142以蝕刻用於金屬接觸之貫孔開口144。
圖1L顯示以貫孔金屬146填充這些開口。於一非限制性之示例中，貫孔金屬可為鎢 (W)。金屬可沉積成具有過量部分，過量部分則藉由CMP去除。標記了源極S、汲極D、閘極G以及浮體FB。Vss表示貫孔金屬至源極S之接點，Vdd表示貫孔金屬至汲極D之接點，Vgate表示貫孔金屬至介電質-金屬-介電質堆疊138之金屬1層之接點 (如圖1I所示)。
Vgate可為一閘極金屬堆疊，其具有一界面氧化物層、一氧化鉿層 (HfO) 以及一碳化鈦層 (TiC)。於一非限制性之示例中，在沉積TiC之後，沉積一氮化鈦襯墊，接著沉積鎢 (W) 層。
圖1M顯示 (a) 單一NMOS裝置之截面側視圖，以及圖1M(b) 是通過如圖1M(a)所示之金屬1層108、浮體矽層132以及介電區142之平面截取NMOS裝置之俯視截面圖。圖1M(a) 具有連接至源極區S之一自對準矽化物層136。自對準矽化物層下方為N型摻雜物104。自對準矽化物136亦形成汲極 (N+磊晶層118之頂部) 與Vdd貫孔金屬之間之接觸。
如圖1M所示，(a) 以及 (b) 顯示垂直於基板102而延伸之NMOS裝置，其具有N+磊晶成長之堆疊，其包含在複數層N+磊晶成長材料118之間之本質半導體材料(intrinsic semiconductor material) 層132，N+磊晶成長堆疊環繞包裹介電材料142之介電芯，高K材料116之層環繞包裹N+磊晶成長之堆疊，以及閘極電極堆疊，其包含在複數層介電材料之間之金屬1層108。
圖1N-1O說明缺少圖1F之N+植入的可選擇流程。
圖1N顯示於堆疊之間、基板102上方以及N+磊晶層118上方形成的自對準矽化物層136。自對準矽化物層連接二個NMOS電晶體之源極區至未來的貫孔金屬Vss接點以及N+磊晶層118頂部之汲極區至未來的Vdd金屬接點。
可選擇之流程重複上述製程步驟，如圖1H-1K所示。 如圖1H所示形成光阻光罩以打開磊晶區之主體，如圖1I所示。如先前在圖1J所示，沉積以及蝕刻介電膜142以形成如圖1K所示之貫孔開口144。
於圖1O中，將開口以貫孔金屬146填充而形成Vss、Vdd以Vgate接點。於此流程中，基板102上方之自對準矽化物層136形成源極連接，而沒有下方之N層植入物。因此，形成圓柱形 (或矩形) 之垂直通道裝置，其具有介電芯且具有未摻雜之矽 (或可選地，鍺(Ge)) 通道。
在圖2A-2L的流程B說明形成具有介電芯PMOS之高效能FB VFET。圖2A-2L與圖1A-1O類似，不同之處在於具有P型摻雜，以及在介電層之間使用金屬2而不是金屬1。
圖2A說明在關於圖1A描述類似之製程中已經用P型摻雜物205植入的基板202。一層堆疊成長於已植入之基板。第一介電層206沉積於基板202之上，金屬2層209沉積於第一介電層206之上，第二介電層210沉積於金屬2層209之上，以及覆蓋層212形成於第二介電層210之上。金屬2層可選自包含釕 (Ru)、氮化鉭 (TaN)、氮化鈦 (TiN) 以及鎢 (W)、碳化鈦 (TiC)、鎵 (Ga)、釓 (Gd)、氧氮化鈦 (TiON)、氮化鉭矽 (TaSiN)、氮化鈦矽 (TiSiN)、鉬 (Mo)、氮化鎢 (WN)、鋁 (Al)、銅 (Cu) 以及組合之群組。於一非限制性之示例中，覆蓋層212是氮化鈦 (TiN)。
於圖2B中，製程類似於以上關於圖1B、1C以及1D所述。遮蔽及蝕刻基板以定義層堆疊中之開口並於層堆疊上方形成高K層216。
於圖2C中，高K以回蝕製程或以CMP平坦化，以暴露覆蓋層，以及執行間隔蝕刻以從基板底部去除高K層216。第一P+磊晶層219 1磊晶成長於開口內。未摻雜矽層232沉積於P+磊晶層219 1上。接著，第二P+磊晶層219 2磊晶成長於未摻雜矽層232上。
於圖2D中，光罩224於P+磊晶層219 2上被圖案化，並執行蝕刻以限定與介電堆疊自對準之金屬閘極電極區域。因此，磊晶材料可用光罩224圖案化，光罩224係延伸超出磊晶材料之直徑以在磊晶材料上留下側壁結構239。側壁結構239包含介電質-金屬2-介電質堆疊。接著執行P+植入物235步驟以形成堆疊之間之源極/汲極連接。
於圖2E中，光罩224被去除，並且藉由沉積矽化物以及尖波退火而在P+植入物235之上以及P+磊晶層219 2之上形成自對準矽化物236之層。接著進行蝕刻以去除未反應之矽化物。
於圖2F中，形成蝕刻光罩以蝕刻形成於上自P+磊晶層219 2之上下至基板202之自對準矽化物層236之一部分，留下P+磊晶堆疊241以及介電質-金屬2-介電質堆疊側壁結構239之相鄰結構。接著去除蝕刻光罩。
於圖2G中，如上文關於圖1K所述，圖案化基板上之介電膜242，接著藉由回蝕或化學機械研磨 (CMP) 平坦化。如上文關於圖1K所述，在介電膜上形成蝕刻光罩。蝕刻出開口，以貫孔金屬246填充，並去除蝕刻光罩。貫孔金屬246可沉積成具有過量部分，過量部分則藉由CMP去除。標記了源極S、汲極D、閘極G以及浮體FB。Vss代表貫孔金屬至源極S之接點，Vdd代表貫孔金屬至汲極D之接點，Vgate代表貫孔金屬至介電質-金屬-介電質堆疊側壁結構239之金屬2層之接點。
圖2H顯示 (a) 從圖2G中所示之多個裝置中分離出之單一PMOS裝置之截面側視圖，以及 (b) 通過金屬2層209、浮體矽層232以及介電區242之平面截取PMOS裝置之俯視截面圖。圖2H(a) 顯示連接至源極區S之自對準矽化物層236。自對準矽化物層下方為P型植入物205。自對準矽化物236亦形成Vdd接點於汲極 (P+磊晶層219 2頂部) 與Vdd貫孔金屬之間。圖2H(b) 顯示介電芯242，形成圍繞介電芯242之浮體 (FB) 之未摻雜矽232，圍繞未摻雜矽232之高K層216，以及形成圍繞高K層216之閘極G之金屬2層209。
圖2I-2K說明缺少圖2D之P+植入物235之可選擇流程。可選擇流程複製上文所述以及關於圖2E-2G所示之製程步驟。
圖2I顯示藉由矽化物沉積以及尖波退火而在堆疊之間、直接在基板202上方以及P+磊晶層219 2上方形成自對準矽化物層236。接著進行蝕刻以去除未反應之矽化物。自對準矽化物層236連接二個PMOS電晶體之源極區至未來貫孔金屬接點Vss且將P+磊晶層219 2頂部之汲極區連接至未來之貫孔金屬接點Vdd。
如圖2J所示，圖2I之基板如前所述進行處理且如圖2F所示。形成蝕刻光罩以蝕刻自對準矽化物層236以及P+磊晶層219 1、232以及219 2的一部分，留下P+磊晶堆疊241以及介電質-金屬2-介電質側壁結構239之相鄰結構。接著去除光罩。
在圖2K中，如上文所述以及先前關於圖2G所示，在基板上圖案化介電膜242，接著藉由回蝕或化學機械研磨 (CMP) 平坦化。在介電膜上形成蝕刻光罩並蝕刻出開口，其以貫孔金屬246填充，並去除蝕刻光罩。貫孔金屬246可沉積成具有過量部分，過量部分則藉由CMP去除。標記了源極S、汲極D、閘極G以及浮體FB。Vss代表貫孔金屬至源極S之接點，Vdd代表貫孔金屬至汲極D之接點，Vgate代表貫孔金屬至介電質-金屬-介電質側壁結構239之金屬2層之接點。因此，形成圓柱形 (或矩形)之垂直通道裝置，其具有介電芯以及具有未摻雜矽 (或可選地，鍺 (Ge)) 通道。
Vgate 可為閘極金屬堆疊，其具有一界面氧化物層、一氧化鉿層 (HfO) 以及一氮化鈦層 (TiN)。於一非限制性之示例中，於TiN沉積之後，沉積氧氮化鈦襯墊，接著沉積碳化鈦層 (TiC)。於一非限制性之示例中，於TiC沉積之後，形成TiN襯墊，然後形成鎢 (W) 層。
圖2L顯示 (a) 從圖2K所示之多個裝置中分離出之單一PMOS裝置之橫截面側視圖，以及 (b)為通過金屬2層209、浮體矽層232以及由介電膜242形成之芯之平面截取PMOS裝置之俯視截面圖。圖2L(a) 顯示連接至源極區S之自對準矽化物層236。於此可選擇流程中，於自對準矽化物下方缺少P型植入物。自對準矽化物層236亦在汲極 (P+磊晶層219 2頂部) 與貫孔金屬之間形成Vdd接點。圖2L(b) 顯示由介電膜242形成之芯、形成圍繞由介電膜242形成之芯之浮體(FB) 之未摻雜矽232、圍繞未摻雜矽232之高K層216以及形成圍繞高K層216之閘極G之金屬2層209。於圖2L(b)中顯示圓柱形橫截面，然而，可以設想任何形狀，例如矩形之3D盒體。
如圖2L所示，(a) 以及 (b) 說明垂直於基板202而延伸之PMOS裝置係具有P+磊晶成長堆疊，P+磊晶成長堆疊包含在複數層P+磊晶成長材料(219 1、219 2)之間的本質半導體材料層232，P+磊晶成長堆疊圍繞包裹介電材料之介電芯242，高K材料層216圍繞包裹P+磊晶成長堆疊，以及閘極電極堆疊，其包含於複數層介電材料之間的金屬2層209。
在圖3A-3P的流程C說明具有介電芯CMOS之高效能FB VFET之形成。
圖3A-3P之製程流程與先前之製程流程相似，但針對不同之摻雜以及材料使用了逐步遮蔽以及揭開 (uncovering)。此外，形成介電擴散阻斷以電性隔離PMOS及NMOS裝置。
於圖3A中，P型矽基板300用光罩320圖案化以覆蓋基板之P型區域之一部分。執行N型植入製程以形成N型背景摻雜區303。
於圖3B以及3C中，去除光罩320。介電層337沉積於P型基板300上。介電層可包含基於氧化物 (例如基於SiO x、SiO xN y) 之介電材料。覆蓋層312沉積於介電層上。於覆蓋層312上圖案化光罩322以在N型以及P型區域之間留下開口345。介電質擴散至開口中以形成一介電擴散阻斷346。形成介電擴散阻斷346之後，藉由回蝕或CMP平坦化基板以去除光罩322、覆蓋層312以及介電層337，接著退火以完成在未來NMOS以及PMOS區域之間之介電擴散阻斷。
於圖3C以及3D中，對N+以及P+區域執行逐步遮蔽以及植入。於圖3C中，以覆蓋介電擴散阻斷346以及P型基板300之光罩324對基板進行圖案化。執行P+植入物305以摻雜N型背景摻雜區303之區域。光罩324接著被去除。於圖3D中，用覆蓋N型背景摻雜區303以及基板300之介電擴散阻斷之光罩326對基板圖案化。執行N+植入物304以摻雜P型基板300之區域。
接著，於圖3E中，去除摻雜光罩326，然後於基板上沉積層堆疊。此層堆疊包含一第一介電層306，接著是金屬1層308，接著是第二介電層310。覆蓋層312形成於第二介電層310之頂部。金屬1區域將成為未來CMOS裝置之閘極電極。
於圖3F中，如前文關於圖1D以及2B所述以及說明，以光罩對基板進行遮蔽，接著蝕刻以產生用於未來P+磊晶區之開口。去除光罩，並且於所有表面上沉積高K層316。
如圖3G所示，執行間隔件蝕刻以從基板底部去除高K層316。層堆疊頂部之高K層316藉由回蝕製程或藉由CMP平坦化以暴露覆蓋層。介電膜342沉積於整個基板上。
如圖3H所示，用蝕刻光罩328對介電膜342進行圖案化以覆蓋基板之N+植入物304區，且定義開口352向下至P+植入物305區以用於未來之P+磊晶區。
如圖3I所示，成長具有本質 (未摻雜) 矽332之中間 (intermediate) 或中間 (middle) 層之P+磊晶堆疊用。本質矽332位於第一P+磊晶層319 1以及第二P+磊晶層319 2之間。去除蝕刻光罩328。
如圖3J所示，對每一N+植入物304區重複遮蔽P+磊晶區以及介電擴散阻斷以及蝕刻出開口以於P型基板300之N+植入物304上植入N+磊晶堆疊之製程，而在N+磊晶層之間形成一層本質矽。本質矽332位於第一N+磊晶層318 1以及第二N+磊晶層318 2之間。去除蝕刻光罩 (未示出)。
如圖3K所示，N+以及P+磊晶堆疊以及介電芯以蝕刻光罩330遮蔽，介電質-金屬堆疊之一部分亦遮蔽，接著蝕刻以在P+以及N+磊晶堆疊周圍形成側壁結構。接著去除蝕刻光罩330。需注意者，閘極電極為金屬1 308。
如圖3L所示，如先前關於圖1F和圖2D所示以及所述，逐步遮蔽基板用以選擇性地植入P+摻雜物335於P+磊晶堆疊之側壁結構之間之源極/汲極區中以及選擇性地植入N+摻雜物334於N+磊晶堆疊之側壁結構之間之源極/汲極區中。接著，用蝕刻光罩331對基板進行遮蔽以保護PMOS區以及N+磊晶區，並從NMOS區去除金屬1 308以及用金屬2 309取代。去除蝕刻光罩331。
於圖3M中，自對準矽化物層336如先前關於圖1G以及2E所示以及所述的方式完成。在基板上圖案化介電膜342，接著藉由回蝕或化學機械研磨 (CMP) 平坦化。介電膜342應該對第二介電層310具有選擇性蝕刻。
於圖3N中，蝕刻光罩 (未示出) 形成於介電膜342之上，並且如先前關於圖1K以及2K所示以及所述之方式蝕刻出開口344以用於未來之貫孔金屬，且去除蝕刻光罩。
於圖3O中，貫孔金屬347可沉積成具有過量部分，過量部分則藉由CMP去除。為每一PMOS以及NMOS電晶體標記了Vg、Vss以及Vdd。對於PMOS電晶體而言，源極接點Vss經由貫孔金屬347以及自對準矽化物層336連接至P+植入物335以及P+磊晶層319 1，Vg連接至金屬2閘極電極，以及Vdd經由貫孔金屬347以及自對準矽化物層336連接至P+磊晶層319 2。對於NMOS電晶體而言，源極接點Vss經由貫孔金屬以及自對準矽化物層連接至N+植入物334以及N+磊晶層318 1，Vg連接至金屬1閘極電極，以及Vdd經由貫孔金屬以及自對準矽化物層336連接至N+磊晶層318 2。PMOS以及NMOS電晶體藉由介電膜342以及介電擴散阻斷346彼此電性隔離。
因此，形成圓柱形 (或矩形)之垂直通道裝置，其具有介電芯以及具有未摻雜矽 (或可選地，鍺 (Ge)) 通道。
圖3P顯示 (a) 於同一基板上之PMOS以及NMOS裝置之橫截面側視圖，其中線B表示通過PMOS裝置之閘極之平面，以及線C表示通過NMOS裝置之閘極之平面，(b) 是通過金屬2閘極電極 (G)、浮體 (FB) 矽層以及介電芯之平面截取PMOS裝置之俯視截面圖，以及 (c) 是通過金屬1閘極電極G、浮體 (FB) 矽層以及介電芯之平面截取NMOS裝置之俯視截面圖。
在前面的描述中，已經闡述了具體細節，例如處理系統之特定幾何特徵以及其中所用之各種元件以及製程之描述。然而，應當理解的是，文中的技術可以在背離這些特定細節之其他實施例中實踐，且這些細節是出於解釋而非限制的目的。文中所揭露之實施例已參考附圖說明。類似地，為了解釋的目的，已列舉具體的數目、材料、及組態以提供全面理解。然而，可在沒有這些具體細節的情況下實施實施例。具有實質上相同功能結構之元件是以類似的參考標號標示，因此省略任何冗餘的說明。
各種技術已以多個獨立操作的方式說明以有助於理解各種實施例。說明的順序不應被解釋為暗示這些操作必須是順序相依的。實際上，這些操作不需要按照呈現的順序執行。所述之操作能夠以與所述之實施例不同的順序來執行。於額外之實施例中，可執行各種附加操作及/或可省略所述之操作。
文中所使用之「基板」或「目標基板」等詞廣義地泛指受到根據本發明處理的物件。基板可包含裝置之任何材料部分或結構，尤其是半導體或其它電子裝置，且例如可為基礎之基板結構，例如半導體晶圓、標線片、或於基礎基板結構上方或覆蓋基礎基板結構之層，如薄膜。因此，基板不限於任何特定的基礎結構、下層或上覆層、圖案化的或未圖案化的，而是預期包含任何此類層或基礎結構，以及複數層及/或基礎結構之任何組合。說明可能涉及特定類型的基板，但僅作為說明的目的。
本領域技術人員亦應理解，上述技術之操作可有許多變化，同時仍然達到本發明的相同目的。此類變化旨在被本揭露內容的範圍所涵蓋。如此，本發明之實施例之上述說明意不在限制本發明。相反的，對本發明實施例之任何限制是呈現於下列之申請專利範圍中。
顯而易見地，根據上述教示，本發明之許多修改以及變化是可能的。因此應當理解，在所附申請專利範圍之範圍內，本發明能夠以不同於本文具體描述的方式實施。
102:基板 104:N型摻雜物 106:介電層 108:金屬1層 110:介電層 112:覆蓋層 116:高K介電質 118:N+磊晶層 120:光罩 122:蝕刻光罩 124:蝕刻光罩 126:蝕刻光罩 132:未摻雜矽、浮體矽層、本質半導體材料 134:N+植入物 136:自對準矽化物層 138:介電質-金屬-介電質堆疊 140:磊晶堆疊 142:介電膜 144:貫孔開口 146:貫孔金屬 202:基板 205:P型摻雜物 206:第一介電層 209:金屬2層 210:第二介電層 212:覆蓋層 216:高K層 219 1:第一P+磊晶層 219 2:第二P+磊晶層 224:光罩 232:未摻雜矽層 235:P+植入物 236:自對準矽化物層 239:側壁結構 241:P+磊晶堆疊 242:介電膜 246:貫孔金屬 300:P型矽基板 303:N型背景摻雜區 304:N+植入物 305:P+植入物 306:第一介電層 308:金屬1層 309:金屬2 310:第二介電層 312:覆蓋層 316:高K層 318 1:第一N+磊晶層 318 2:第二N+磊晶層 319 1:第一P+磊晶層 319 2:第二P+磊晶層 320:光罩 322:光罩 324:光罩 326:光罩 328:蝕刻光罩 330:蝕刻光罩 331:蝕刻光罩 332:本質矽 334:N+摻雜物 335:P+摻雜物 336:自對準矽化物層 337:介電層 342:介電膜 344:開口 345:開口 346:介電擴散阻斷 347:貫孔金屬 352:開口 D:汲極 FB:浮體 G:閘極 S:源極 Vss:接點 Vdd:接點 Vgate:接點 Vg:接點
本發明更完整的理解及其許多伴隨的優點，藉由參考以下實施方式與隨附圖式變得更好理解，其中：
圖1A依據本揭露內容之態樣顯示一流程A製程，其起始於將一N型摻雜物植入一基板中；
圖1B依據本揭露內容之態樣顯示一層堆疊，其沉積於圖1A之基板上；
圖1C依據本揭露內容之態樣顯示圖1B之層堆疊中之開口之圖案化；
圖1D依據本揭露內容之態樣顯示於基板上形成一高K層；
圖1E依據本揭露內容之態樣顯示一N+磊晶堆疊形成於層堆疊之開口中；
圖1F依據本揭露內容之態樣顯示具有基板底部之N+摻雜之層堆疊之圖案化以及蝕刻；
圖1G依據本揭露內容之態樣顯示基板之自對準矽化物沉積之區域；
圖1H依據本揭露內容之態樣顯示圖案化以及蝕刻以在磊晶堆疊中形成開口；
圖1I依據本揭露內容之態樣顯示具有側壁結構之N+磊晶堆疊；
圖1J依據本揭露內容之態樣顯示形成於基板上之一介電膜；
圖1K依據本揭露內容之態樣顯示介電膜之圖案化以及蝕刻以形成用於貫孔金屬之開口；
圖1L依據本揭露內容之態樣顯示基板之金屬化；
圖1M依據本揭露內容之態樣顯示 (a) 單一NMOS裝置之側視圖以及 (b) 單一NMOS裝置之俯視圖；
圖1N依據本揭露內容之態樣顯示圖1F之替代方案，其中自對準矽化物是形成於基板之底部而不是N+摻雜；
圖1O依據本揭露內容之態樣顯示圖1F之替代方案所完成之NMOS裝置；
圖2A依據本揭露內容之態樣顯示一流程B製程，其起始於具有P+摻雜區之基板上之一層堆疊；
圖2B依據本揭露內容之態樣顯示蝕刻之開口以及一高K層的形成；
圖2C依據本揭露內容之態樣顯示一P+磊晶堆疊，其成長於層堆疊之開口中；
圖2D依據本揭露內容之態樣顯示具有P+摻雜之基板底部之層堆疊之圖案化以及蝕刻以及用於閘極電極之側壁結構之蝕刻；
圖2E依據本揭露內容之態樣顯示基板底部以及P+磊晶堆疊之頂部之自對準矽化物沉積；
圖2F依據本揭露內容之態樣顯示P+磊晶堆疊之蝕刻；
圖2G依據本揭露內容之態樣顯示塗佈一介電膜以及完成金屬化之PMOS裝置；
圖2H依據本揭露內容之態樣顯示 (a) 單一PMOS裝置之側視圖以及 (b) 單一PMOS裝置之俯視圖；
圖2I依據本揭露內容之態樣顯示圖1D之替代流程，其中自對準矽化物是形成於基板之底部而不是P+摻雜；
圖2J依據本揭露內容之態樣顯示由P+磊晶堆疊241以及介電-金屬2-介電堆疊形成之相鄰結構；
圖2K依據本揭露內容之態樣顯示替代流程所完成之PMOS裝置；
圖2L依據本揭露內容之態樣顯示替代流程之 (a) 單一PMOS裝置之側視圖以及 (b) 單一PMOS裝置之俯視圖；
圖3A依據本揭露內容之態樣顯示一流程C製程，其起始於將一N型摻雜物植入一P型基板中；
圖3B依據本揭露內容之態樣顯示用於一介電擴散阻斷之開口之圖案化以及蝕刻；
圖3C依據本揭露內容之態樣顯示介電擴散阻斷以及P+植入物摻雜於N型摻雜之區域；
圖3D依據本揭露內容之態樣顯示逐步圖案化以形成N+植入物於P型基板之區域中；
圖3E依據本揭露內容之態樣顯示介電-金屬2-介電之一層堆疊形成於基板之上；
圖3F依據本揭露內容之態樣顯示具有一高K沉積物之層堆疊之蝕刻；
圖3G依據本揭露內容之態樣顯示一介電膜沉積於圖3F之結構之上；
圖3H依據本揭露內容之態樣顯示N型基板上之介電膜之圖案化以及蝕刻以形成用於磊晶堆疊之未來磊晶成長之開口；
圖3I依據本揭露內容之態樣顯示具有一未摻雜中心之一P+磊晶堆疊形成於開口中；
圖3J依據本揭露內容之態樣顯示逐步圖案化而形成一N+磊晶堆疊於P型基板之上；
圖3K依據本揭露內容之態樣顯示以金屬2取代金屬1作為用於NMOS裝置之閘極電極；
圖3L依據本揭露內容之態樣顯示圖案化以形成P+植入物於P+磊晶堆疊之側壁之間，以及逐步圖案化以形成N+植入物於N+磊晶堆疊之側壁之間；
圖3M依據本揭露內容之態樣顯示圖3L之P+以及N+植入物之自對準矽化物沉積以及沉積一介電膜於基板之上覆蓋磊晶堆疊；
圖3N依據本揭露內容之態樣顯示用於未來貫孔金屬之介電膜之圖案化；
圖3O依據本揭露內容之態樣顯示以一介電擴散阻斷所分離之單一基板上PMOS以及NMOS裝置之金屬化；
圖3P依據本揭露內容之態樣顯示 (a) 標示閘極、汲極、源極以及浮體之 PMOS以及NMOS裝置之側視圖，(b) 沿平面B截取之PMOS裝置之俯視圖，以及 (c) 沿平面C截取之NMOS裝置之俯視圖。
102:基板
136:自對準矽化物層
146:貫孔金屬
D:汲極
FB:浮體
G:閘極
S:源極
Vss:接點
Vdd:接點
Vgate:接點

Claims (20)

  1. 一種裝置，包含： 一磊晶成長之半導體材料之第一堆疊，其垂直於一基板之一工作表面而延伸，該磊晶成長之半導體材料之第一堆疊環繞包裹一第一介電材料結構，該第一介電材料結構係垂直於該基板之該工作表面而延伸，該磊晶成長之半導體材料之第一堆疊包含一層本質半導體材料層，其位於複數層摻雜半導體材料之間，該磊晶成長之半導體材料之第一堆疊之一底層形成一第一源極/汲極，該層本質半導體材料作為一第一場效電晶體之一通道，以及該磊晶成長之半導體材料之第一堆疊之一上層形成一第二源極/汲極；以及 一第二堆疊，其垂直於該工作表面而延伸且與該磊晶成長之半導體材料之第一堆疊位於一平面，該第二堆疊環繞包裹該磊晶成長之半導體材料之第一堆疊，該第二堆疊具有一第一金屬層，其位於複數層介電材料之間，該第一金屬層形成該第一場效電晶體之一閘極。
  2. 如請求項1之裝置，其中該層本質半導體材料與該第一金屬層位於一相同平面。
  3. 如請求項1之裝置，其中一高K介電質形成於該第一堆疊以及該第二堆疊之間。
  4. 如請求項1之裝置，更包含： 一摻雜植入區，其沿著該基板之該工作表面而位於該磊晶成長之半導體材料之第一堆疊以及該第二堆疊下方。
  5. 如請求項1之裝置，更包含： 一第一自對準矽化物層，其沿著該基板之該工作表面而位於該第一介電材料結構下方；以及 一第二自對準矽化物層，其位於該第一堆疊之一頂層上。
  6. 如請求項5之裝置，更包含： 一第一摻雜植入層，其沿著該基板之該工作表面而位於該磊晶成長之半導體材料之第一堆疊以及該第二堆疊下方；以及 一第二摻雜植入層，其沿著該基板之該工作表面而位於該第一自對準矽化物層下方。
  7. 如請求項1之裝置，其中： 該第一場效電晶體為一NMOS裝置； 該磊晶成長之半導體材料之第一堆疊包含一N+磊晶成長之半導體材料； 該第二堆疊之該第一金屬層為一金屬1材料；以及 該磊晶成長之半導體材料之第一堆疊以及該第二堆疊位於該基板之一N+植入區之上。
  8. 如請求項1之裝置，其中： 該第一場效電晶體為一PMOS裝置； 該磊晶成長之半導體材料之第一堆疊包含一P+磊晶成長之半導體材料； 該第二堆疊之該第一金屬層為一金屬2材料；以及 該磊晶成長之半導體材料之第一堆疊以及該第二堆疊各位於該基板之一P+植入區之上。
  9. 如請求項8之裝置，更包含： 其中該基板配置為一P型基板，其包含一背景摻雜N型區，以及該PMOS裝置垂直於該背景摻雜N型區而延伸； 一第二場效電晶體，其為一NMOS裝置，該NMOS裝置包含： 一磊晶成長之N+半導體材料之第三堆疊，其垂直於該P型基板之該工作表面而延伸，該磊晶成長之N+半導體材料之第三堆疊環繞包裹一第二介電材料結構，該磊晶成長之N+半導體材料之第三堆疊包含該層本質半導體材料，其位於複數層N+摻雜半導體材料之間，該磊晶成長之N+半導體材料之第三堆疊之一底層形成一第三源極/汲極，該層本質半導體材料作為該第二場效電晶體之一通道，以及該磊晶成長之N+半導體材料之第三堆疊之一上層形成一第四源極/汲極； 一第四堆疊，其垂直於該P型基板之該工作表面而延伸，其與該磊晶成長之N+半導體材料之第三堆疊位於一平面，且環繞包裹該第三堆疊，該第四堆疊具有金屬1材料之一第二金屬層，其位於複數層介電材料之間，該第二金屬層形成該第二場效電晶體之一閘極； 該磊晶成長之N+半導體材料之第三堆疊以及該第四堆疊位於該P型基板之上，該P型基板包含P+植入區；以及 一介電擴散阻斷，其沿該基板之該工作表面而位於該背景摻雜N型區以及該P型基板之間，其中該介電擴散阻斷配置為將該PMOS裝置電性隔離於該NMOS裝置。
  10. 如請求項1之裝置，更包含： 一第一金屬貫孔，其從一Vg接點連接至該第一金屬層； 一第二金屬貫孔，其從一Vss接點連接至該第一源極/汲極；以及 一第三金屬貫孔，其從一Vdd接點連接至該第二源極/汲極，其中該第一金屬貫孔、該第二金屬貫孔以及該第三金屬貫孔位於該第一介電材料結構中。
  11. 一種半導體裝置，包含： 一P型基板，其包含與一NMOS場效電晶體相鄰的一PMOS場效電晶體，該P型基板包含： 一介電擴散阻斷，其配置為將該PMOS場效電晶體電性隔離於該NMOS場效電晶體；以及 一背景摻雜N型植入區； 該PMOS場效電晶體包含： 一磊晶成長之半導體材料之第一堆疊，其位於該N型植入區之上並垂直於該P型基板之一工作表面而延伸，該第一堆疊環繞包裹一第一介電材料結構，該磊晶成長之半導體材料之第一堆疊包含本質半導體材料之一第一層，其位於複數層P+摻雜半導體材料之間，該第一堆疊之一底層形成一第一源極/汲極，該本質半導體材料之第一層作為該PMOS場效電晶體之一通道，以及該第一堆疊之一上層形成一第二源極/汲極；以及 一第二堆疊，其垂直於該工作表面而延伸，與該第一堆疊位於一平面，且環繞包裹該第一堆疊，該第二堆疊具有由金屬2材料所形成之一第一金屬層，該第一金屬層位於複數層介電材料之間，該第一金屬層形成該PMOS場效電晶體之一閘極； 其中該本質半導體材料之第一層與該第一金屬層位於一相同平面； 該NMOS場效電晶體包含： 一磊晶成長之半導體材料之第三堆疊，其垂直於該P型基板之一工作表面而延伸，該第三堆疊環繞包裹一第二介電材料結構，該磊晶成長之半導體材料之第三堆疊包含本質半導體材料之一第二層，其位於複數層N+摻雜半導體材料之間，該第三堆疊之一底層形成一第三源極/汲極，該本質半導體材料之第二層作為該NMOS場效電晶體之一通道，以及該第三堆疊之一上層形成一第四源極/汲極；以及 一第四堆疊，其垂直於該P型基板之該工作表面而延伸，與該第三堆疊位於一平面，且環繞包裹該第三堆疊，該第四堆疊具有金屬1材料之一第二金屬層，其位於複數層介電材料之間，該第二金屬層形成該NMOS場效電晶體之一閘極； 其中該本質半導體材料之第二層與該第二金屬層位於一相同平面； 一第一高K層形成於該第一堆疊以及該第二堆疊之間；以及 一第二高K層形成於該第三堆疊以及該第四堆疊之間。
  12. 如請求項11之半導體裝置，更包含： 一第一P+摻雜植入區，其位於該背景摻雜N型植入區內，且位於該第一堆疊以及該第二堆疊下方；以及 一第一N+摻雜植入區，其位於該第三堆疊以及該第四堆疊下方之該P型基板內。
  13. 如請求項12之半導體裝置，更包含： 一第二P+摻雜植入區，其位於該第一介電材料結構下方之該背景摻雜N型植入區內；以及 一第二N+摻雜植入區，其位於該第二介電材料結構下方之該P型基板內。
  14. 如請求項12之半導體裝置，更包含： 一第一自對準矽化物層，其沿著該P型基板之該工作表面而位於該第一介電材料結構下方； 一第二自對準矽化物層，其位於該第一堆疊之一頂層上； 一第三自對準矽化物層，其沿著該P型基板之該工作表面而位於該第二介電材料結構下方；以及 一第四自對準矽化物層，其位於該第二堆疊之一頂層上。
  15. 如請求項14之半導體裝置，更包含： 一第二P+摻雜植入區，其位於該第一自對準矽化物層以及該第一介電材料結構之間；以及 一第二N+摻雜植入區，其位於該第三自對準矽化物層以及該第二介電材料結構之間。
  16. 如請求項11之半導體裝置，更包含： 一第一金屬貫孔，其從一第一Vg接點連接至該第一金屬層； 一第二金屬貫孔，其從一第一Vss接點連接至該第一源極/汲極；以及 一第三金屬貫孔，其從一第一Vdd接點連接至該第二源極/汲極，其中該第一金屬貫孔、該第二金屬貫孔以及該第三金屬貫孔位於該第一介電材料結構中； 一第四金屬貫孔，其從一第二Vg接點連接至該第二金屬層； 一第五金屬貫孔，其從一第二Vss接點連接至該第三源極/汲極；以及 一第六金屬貫孔，其從一第二Vdd接點連接至該第四源極/汲極，其中該第四金屬貫孔、該第五金屬貫孔以及該第六金屬貫孔位於該第二介電材料結構中。
  17. 一種半導體裝置之微製造方法，該方法包含： 磊晶成長一半導體材料之第一堆疊，其垂直於一基板之一工作表面而延伸，該第一堆疊環繞包裹一第一介電材料結構，該第一堆疊包含一層本質半導體材料，其位於複數層摻雜半導體材料之間，該第一堆疊之一底層形成一第一源極/汲極，該層本質半導體材料作為一第一場效電晶體之一通道，以及該第一堆疊之一上層形成一第二源極/汲極； 沉積一第二堆疊，其垂直於該工作表面而延伸，與該第一堆疊位於一平面，且環繞包裹該第一堆疊，該第二堆疊具有一第一金屬層，其位於複數層介電材料之間且與該層本質半導體材料位於一相同平面，該第一金屬層形成該第一場效電晶體之一閘極； 形成一高K層於該第一堆疊以及該第二堆疊之間；以及 植入一摻雜區，該摻雜區沿著該基板之該工作表面而位於該第一堆疊以及該第二堆疊下方。
  18. 如請求項17之半導體裝置之微製造方法，更包含： 形成該第一場效電晶體作為一PMOS場效電晶體，其是藉由: 在該摻雜區之上從P+半導體材料磊晶成長該第一堆疊，其中該摻雜區為一第一P+植入區； 由金屬2材料形成該第一金屬層； 於該第一堆疊以及該第二堆疊之間形成一高K介電質； 藉由在該第二堆疊之一開口中於該基板上形成一第二P+植入區以及一自對準矽化物層至少其中之一來形成該第一源極/汲極； 沉積一介電膜於該基板上方； 形成一第一金屬貫孔，其從一Vg接點連接至該第一金屬層； 形成一第二金屬貫孔，其從一Vss接點連接至該第一源極/汲極；以及 形成一第三金屬貫孔，其從一Vdd接點連接至該第二源極/汲極，其中該第一金屬貫孔、該第二金屬貫孔以及該第三金屬貫孔位於該介電膜中。
  19. 如請求項17之半導體裝置之微製造方法，更包含： 形成該第一場效電晶體作為一NMOS場效電晶體，其是藉由: 以一N型植入物植入該基板之該摻雜區； 在該摻雜區之上從N+半導體材料磊晶成長該第一堆疊，其中該摻雜區為一第一N+植入區； 由金屬1材料形成該第一金屬層； 於該第一堆疊以及該第二堆疊之間形成一高K介電質； 藉由在該第二堆疊之一開口中於該基板上形成一第二N+植入區以及一自對準矽化物層至少其中之一來形成該第一源極/汲極； 形成一第一金屬貫孔，其從一Vg接點連接至該第一金屬層； 形成一第二金屬貫孔，其從一Vss接點連接至該第一源極/汲極；以及 形成一第三金屬貫孔，其從一Vdd接點連接至該第二源極/汲極，其中該第一金屬貫孔、該第二金屬貫孔以及該第三金屬貫孔位於該第一介電材料結構中。
  20. 如請求項17之半導體裝置之微製造方法，更包含： 以一N型植入物植入該基板之一部分，其中該基板為一P型基板； 形成該第一場效電晶體作為一PMOS場效電晶體，其是藉由: 於該基板之具有一N型植入物之該部分植入一P+型植入區； 在該P+植入區之上從P+半導體材料磊晶成長該第一堆疊； 由金屬2材料形成該第一金屬層； 於該第一堆疊以及該第二堆疊之間形成一高K介電質； 藉由在該第二堆疊之一開口中於該基板上形成一第二P+植入區以及一自對準矽化物層至少其中之一來形成該第一源極/汲極； 鄰近該第一場效電晶體形成一第二場效電晶體，該第二場效電晶體為一NMOS場效電晶體，其是藉由: 磊晶成長一磊晶成長之半導體材料之第三堆疊，其垂直於該P型基板之一工作表面而延伸，該磊晶成長之半導體材料之第三堆疊環繞包裹一第二介電材料結構，該磊晶成長之半導體材料之第三堆疊包含本質半導體材料之一第二層，其位於複數層N+摻雜半導體材料之間，該第三堆疊之一底層形成一第三源極/汲極，該本質半導體材料之第二層作為該第二場效電晶體之一通道，以及該第三堆疊之一上層形成一第四源極/汲極； 形成一第四堆疊，其垂直於該P型基板之該工作表面而延伸，其與該第三堆疊位於一平面，且環繞包裹該第三堆疊，該第四堆疊具有金屬1材料之一第二金屬層，其位於複數層介電材料之間，該第二金屬層形成該第二場效電晶體之一閘極； 其中該本質半導體材料之第二層與該第二金屬層位於一相同平面； 於該第三堆疊以及該第四堆疊之間形成一第二高K層； 藉由在該第二堆疊之一開口中於該基板上形成一第二N+植入區以及一自對準矽化物層至少其中之一來形成該第三源極/汲極； 形成一介電擴散阻斷於該PMOS場效電晶體以及該NMOS場效電晶體之間之該基板中； 沉積一介電膜於該基板上； 形成一第一金屬貫孔，其從一第一Vg接點連接至該第一金屬層； 形成一第二金屬貫孔，其從一第一Vss接點連接至該第一源極/汲極； 形成一第三金屬貫孔，其從一第一Vdd接點連接至該第二源極/汲極； 形成一第四金屬貫孔，其從一第二Vg接點連接至該第二金屬層； 形成一第五金屬貫孔，其從一第二Vss接點連接至該第三源極/汲極；以及 形成一第六金屬貫孔，其從一第二Vdd接點連接至該第四源極/汲極，其中該第一金屬貫孔、該第二金屬貫孔、該第三金屬貫孔、該第四金屬貫孔、該第五金屬貫孔以及該第六金屬貫孔位於該介電膜中。
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