TW202226258A

TW202226258A - 冗餘矽通孔

Info

Publication number: TW202226258A
Application number: TW110130318A
Authority: TW
Inventors: 傑森 M 伯朗; 維賈雅奎什納Ｊ萬卡雅拉
Original assignee: 美商美光科技公司
Priority date: 2020-09-04
Filing date: 2021-08-17
Publication date: 2022-07-01
Also published as: CN116097436A; US11705429B2; US20220077112A1; WO2022051042A1

Abstract

本發明所揭露之一種裝置可包含具有一第一電路之一第一晶粒及具有一第二電路之一第二晶粒。晶粒可藉由一材料層分隔開。該材料層可包含用於將該第一晶粒電耦合至該第二晶粒之多個矽通孔(TSV)。該等TSV之一第一TSV可將該第一電路電耦合至該第二電路且該等TSV之一第二TSV可包含在於該第一TSV中偵測到一故障之情況下電繞過該第一TSV以將該第一電路耦合至該第二電路的一冗餘TSV。

Description

冗餘矽通孔

本章節意欲向讀者介紹可與在下文描述及/或主張之本發明技術之各種態樣有關的各種技術態樣。據信此論述有助於向讀者提供背景資訊以促進對本發明之各種態樣之更佳理解。因此，應瞭解，此等陳述應從此角度閱讀且不作為對先前技術之認可。

一般而言，一運算系統包含處理電路(諸如一或多個處理器或其他適合組件)及記憶體裝置(諸如晶片或積體電路)。可在一記憶體模組(諸如一雙列直插式記憶體模組(DIMM))上使用一或多個記憶體裝置來儲存處理電路可存取之資料。例如，基於至運算系統之一使用者輸入，處理電路可請求一記憶體模組自其記憶體裝置擷取對應於使用者輸入之資料。在一些例項中，經擷取資料可包含可藉由處理電路執行以執行一操作之韌體或指令，及/或可包含待用作用於操作之一輸入的資料。另外，在一些情況中，可將自操作輸出之資料儲存於記憶體中，以諸如能夠隨後自記憶體擷取資料。

一些記憶體裝置包含記憶體胞元，可藉由導通將記憶體胞元(例如，一電容器)與一字線或一位元線耦合之一電晶體而存取該等記憶體胞元。相比之下，臨限值型記憶體裝置包含藉由跨一記憶體胞元提供一電壓而存取之記憶體裝置，其中基於記憶體胞元之臨限電壓而儲存資料值。例如，資料值可基於是否超過記憶體胞元之臨限電壓，及回應於跨記憶體胞元提供之電壓，記憶體胞元是否傳導電流。可諸如藉由施加足以改變記憶體胞元之臨限電壓之一電壓而改變所儲存之資料值。一臨限值型記憶體胞元之一個實例可為一交叉點記憶體胞元。

運用臨限值型記憶體，字線及位元線用於將選擇信號傳輸至各自記憶體胞元。選擇信號可包含以用於將資料保存至記憶體胞元中或自記憶體胞元擷取資料之電壓位準為特徵的信號。字線及位元線可透過驅動器耦合至選擇信號源。可將記憶體胞元組織成記憶體胞元之一或多個層，諸如在重疊字線與位元線之間界定之層。此等層可被稱為層疊(例如，記憶體層疊)。可參考字線、位元線及/或解碼器之各種組合以用於使用位址(例如，記憶體位址)之一特定記憶體操作中。位址可指示將使用來自字線、位元線及/或解碼器之信號之一組合選擇哪一記憶體胞元，且位址之一特定值可基於記憶體裝置之位址範圍。

臨限值型記憶體及一些其他記憶體可在層疊之間及/或在控制電路之間使用電路之多個層，諸如堆疊矽層。可使用矽通孔(TSV)在層之間傳輸資料及信號。許多TSV可包含且形成於電路之堆疊層(例如，堆疊矽層)之間，且因此可在一記憶體裝置中使用數百個TSV。當一經製造堆疊電路包含一或多個故障TSV時，整個電路可能報廢。此可為非所要的且通常低效的，此係因為有時一單一TSV可能故障且仍導致整個電路之廢棄。

下文將描述一或多項特定實施例。為了提供此等實施例之一簡明描述，本說明書中未描述一實際實施方案之全部特徵。應瞭解，在任何此實際實施方案之發展中，如在任何工程或設計項目中，必須進行許多實施方案特定之決策以達成可隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應瞭解，此一發展努力可能為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍將為一常規設計、製作及製造任務。

記憶體大體上包含一記憶體胞元陣列，其中各記憶體胞元耦合於至少兩條存取線之間。例如，一記憶體胞元可耦合至存取線，諸如一位元線及一字線。各存取線可耦合至大量記憶體胞元。為選擇一記憶體胞元，一或多個驅動器可在存取線上提供選擇信號(例如，一電壓及/或一電流)以存取記憶體胞元之儲存容量。藉由將電壓及/或電流施加至各自存取線，可存取記憶體胞元，以諸如將資料寫入至記憶體胞元及/或自記憶體胞元讀取資料。可使用存取命令(例如，讀取命令、寫入命令)來產生選擇信號，諸如藉由指示讀取及/或寫入記憶體胞元之哪一者。

在製造記憶體裝置(諸如使用臨限值型記憶體胞元之記憶體裝置)時，可將記憶體層疊及/或記憶體控制電路之不同層安置於彼此上且可期望該等不同層在電路之層之間互通及/或傳輸信號。各種層可由矽或另一適合材料形成。矽通孔(TSV) (或晶圓通孔)可為用於在電路之層之間通信地耦合之一途徑。然而，TSV可為不可靠的且難以製造。來自TSV之製造併發問題可意謂一旦一電路由多個層形成，便可能存在並未如預期般操作且因此可能故障之一或多個TSV。亦可在操作期間或在一製造時間之後識別一故障TSV，一故障藉由一控制器或一測試系統偵測為在TSV中或非所要地影響TSV操作(例如，TSV傳輸一信號之方式)。

當一電路由與TSV互連之多個層形成時，故障TSV之實體修復可能相對困難且涉及基於破壞電路之層之部分以接取故障TSV的侵入性修復。在一些製造案例中，侵入性修復可為昂貴的且超出所製造之產品之範疇。因此，可期望發展出一種幫助重定向資料使其繞過一故障TSV使得可避免全裝置修復或替換的解決方案。

根據本發明之實施例，緩衝電路及選擇電路可與TSV電路一起包含於層之間。選擇電路可包含由一單一緩衝電路共用之各TSV之兩個或更多個電晶體。為了位移而繞過一TSV (即，重新繞送以避免一故障TSV)，可關斷故障TSV之電晶體且可導通一鄰近電晶體，而允許透過一鄰近TSV繞送TSV之信號。可調整至在故障TSV下游之TSV的繞送(例如，互連、資料路徑)。對繞送之調整引起資料位移至鄰近TSV以避免故障TSV。此位移最終可引起透過一冗餘TSV傳輸資料。冗餘TSV可能尚未在資料之較早傳輸(諸如在識別(例如，先前未使用)故障TSV及執行繞送之前執行之資料傳輸)中使用。

應注意，可包含任何數目個冗餘TSV以允許額外位移及/或允許替換任何數目個TSV (例如，當繞送電路亦基於所包含之冗餘TSV之數目按比例調整時)。亦應注意，可在亦使用位移之TSV之另一電路層處執行類似位移操作。此可幫助對準電路層之間之輸入/輸出。

在一些情況中，可在記憶體裝置之操作期間運行一自測試。自測試可識別TSV之任何者是否故障。可在製造期間或在部署於一電子裝置中及/或部署至一客戶之後之某一時刻執行自測試。實際上，自測試可隨時間調整記憶體裝置之操作，以諸如在操作原本可能不被註意時識別故障操作。

記住前述介紹，圖1係一記憶體裝置90之一部分之一方塊圖。記憶體裝置90亦可被稱為一電子記憶體設備。圖1係記憶體裝置90之各種組件及特徵之一闡釋性表示。因而，應瞭解，記憶體裝置90之組件及特徵經展示以繪示功能相互關係，而非其等在記憶體裝置90內之實際實體位置。在圖1之闡釋性實例中，記憶體裝置90包含一個三維(3D)記憶體陣列92。3D記憶體陣列92包含可程式化以儲存不同狀態之記憶體胞元94。在一些實例中，各記憶體胞元94可程式化以儲存被表示為一邏輯0及一邏輯1之兩種狀態(例如，具有指示或可解譯為一值之一電壓位凖的電壓)。在一些實例中，一記憶體胞元94可經組態以儲存兩種以上邏輯狀態。儘管用一數值指示符標記包含於圖1中之一些元件，未標記其他對應元件，但其等係相同的或將被理解為類似的，以增加所描繪特徵之可見性及清晰度。

3D記憶體陣列92可包含形成於彼此之頂部上之兩個或更多個二維(2D)記憶體層疊98 (例如，層疊98B安置於層疊98A上)。相較於2D陣列，此可增加可放置或產生於一單一晶粒或基板上之記憶體胞元之數目(例如，增加記憶體胞元94之一密度)，此繼而可降低生產成本或增加記憶體裝置之效能或兩者。記憶體陣列92可包含記憶體胞元94之兩個層級(例如，安置於平行平面中)且因此可被視為一3D記憶體陣列；然而，層級之數目不限於兩個。各層級可經對準或經定位使得記憶體胞元94可跨各層級彼此對準(完全地、重疊或近似地)，從而形成一記憶體胞元堆疊100。在一些情況中，記憶體胞元堆疊100可包含鋪設於另一者之頂部上同時兩者共用一存取線的多個記憶體胞元94，如下文說明。在一些情況中，記憶體胞元94可為經組態以使用多位階儲存技術來儲存一個以上資料位元之多位階記憶體胞元。

在一些實例中，記憶體胞元94之各列連接至一字線102，且記憶體胞元94之各行連接至一位元線104，而大體作為一柵格。術語存取線可指代字線102、位元線104或其等之組合。字線102及位元線104可彼此垂直(或幾乎垂直)且可產生一記憶體胞元94陣列。如圖1中展示，一記憶體胞元堆疊100中之兩個記憶體胞元94可共用一共同導電線，諸如一位元線104。即，一位元線104可與上記憶體胞元94之底部電極及下記憶體胞元94之頂部電極耦合。其他組態可為可行的，例如，一第三層疊可與一下層疊共用一字線102。一般而言，一個記憶體胞元94可定位於兩條導電線(諸如一字線102及一位元線104)之相交點處。此相交點可被稱為一記憶體胞元之位址。一目標記憶體胞元94可為定位於一通電字線102與位元線104之相交點處的一記憶體胞元94；即，字線102及位元線104可經通電以讀取或寫入在其等相交點處之一記憶體胞元94。與相同字線102或位元線104耦合(例如，連接至相同字線102或位元線104)之其他記憶體胞元94可被稱為未標定記憶體胞元94。

電極可與一記憶體胞元94及一字線102或一位元線104耦合。術語電極可指代一電導體，且在一些情況中，可用作至一記憶體胞元94之一電接觸件。一電極可包含提供記憶體裝置90之元件或組件之間之一導電路徑的一跡線、導線、導電線、導電材料或類似者。在一些實例中，一記憶體胞元94可包含定位於一第一電極與一第二電極之間之硫屬化物材料。第一電極之一個側可耦合至一字線102且第一電極之另一側耦合至硫屬化物材料。另外，第二電極之一個側可耦合至一位元線104且第二電極之另一側耦合至硫屬化物材料。第一電極及第二電極可為相同材料(例如，碳)或為不同的。

可藉由啟動或選擇一字線102及位元線104而對記憶體胞元94執行諸如讀取及寫入之操作。在一些實例中，位元線104亦可被稱為數位線。在不失理解或操作之情況下，對存取線、字線及位元線或其等類似物之引用係可互換的。啟動或選擇一字線102或一位元線104可包含將一電壓施加至各自線。字線102及位元線104可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體，或其他導電材料、合金、化合物或類似者。

可透過一列解碼器106及一行解碼器108控制存取記憶體胞元94。例如，一列解碼器106可自記憶體控制器110接收一列位址且基於經接收列位址啟動適當字線102。類似地，一行解碼器108可自記憶體控制器110接收一行位址且啟動適當位元線104。例如，記憶體陣列92可包含被標記為WL_1至WL_M之多條字線102，及被標記為BL_1至BL_N之多條位元線104，其中M及N取決於陣列大小。因此，藉由啟動一字線102及一位元線104 (例如，WL_2及BL_3)，可存取在其等相交點處之記憶體胞元94。如下文更詳細論述，可透過可包含在遠離耦合至記憶體陣列92之一基板之一表面的一方向上延伸之一或多個摻雜材料的一列解碼器106及一行解碼器108控制存取記憶體胞元94。

在存取時，可藉由感測組件112讀取或感測一記憶體胞元94以判定記憶體胞元94之經儲存狀態。例如，可將一電壓施加至一記憶體胞元94 (使用對應字線102及位元線104)，且一所得電流之存在可取決於記憶體胞元94之經施加電壓及臨限電壓。在一些情況中，可施加一個以上電壓。另外，若一經施加電壓並未導致電流流動，則可施加其他電壓直至藉由感測組件112偵測到一電流。藉由評估導致電流流動之電壓，可判定記憶體胞元94之經儲存邏輯狀態。在一些情況中，電壓之大小可斜升直至偵測到一電流流動。在其他情況中，可循序地施加預定電壓直至偵測到一電流。同樣地，可將一電流施加至一記憶體胞元94且產生該電流之電壓之大小可取決於記憶體胞元94之電阻或臨限電壓。在一些實例中，可藉由將一電脈衝提供至可包含一記憶體儲存元件之一記憶體胞元94而程式化該胞元。可經由字線102、位元線104或其等之一組合來提供脈衝。

感測組件112可包含各種電晶體或放大器以偵測及放大信號中之一差。接著，可透過行解碼器108經由輸入/輸出114輸出記憶體胞元94之經偵測邏輯狀態。在一些情況中，感測組件112可為一行解碼器108或列解碼器106之部分。替代地，感測組件112可連接至行解碼器108或列解碼器106或與行解碼器108或列解碼器106耦合。感測組件可與行解碼器抑或列解碼器相關聯。

可藉由啟動相關字線102及位元線104而設定或寫入一記憶體胞元94，且可將至少一個邏輯值儲存於記憶體胞元94中。行解碼器108或列解碼器106可接受待寫入至記憶體胞元94之資料(例如，輸入/輸出114)。在包含硫屬化物材料之一記憶體胞元之情況中，可藉由基於將解碼器(例如，列解碼器106或行解碼器108)之第一導電線與存取線(例如，字線102或位元線104)耦合，作為存取操作之部分將第一電壓施加至一記憶體胞元94而寫入記憶體胞元94以將一邏輯狀態儲存於記憶體胞元94中。

在一些情況中，記憶體裝置90可處於一閒置(IDLE)階段；例如，一閒置階段可為具有低功率消耗之一組態。在一些實例中，記憶體裝置90可處於一作用(ACTIVE)階段；例如，一作用階段可為記憶體裝置立即準備執行經接收命令之一組態。在一些實例中，記憶體裝置可處於一脈衝(PULSE)階段；例如，一脈衝階段可為在其期間執行一命令之一組態，例如，存取且加偏壓於一目標記憶體胞元以將一邏輯狀態程式化至記憶體胞元中或自記憶體胞元讀取一邏輯狀態。

基於記憶體裝置90之階段(例如，閒置階段、作用階段或脈衝階段等等)，記憶體控制器110可透過各種組件(例如，列解碼器106、行解碼器108及感測組件112)控制記憶體胞元94之操作及電壓(例如，讀取、寫入、重寫、再新、放電、屏蔽、浮動)。在一些情況中，列解碼器106、行解碼器108及感測組件112之一或多者可與記憶體控制器110共置。

記憶體控制器110可產生列及行位址信號以啟動所要字線102及位元線104。記憶體控制器110亦可產生及控制在記憶體裝置90之操作期間使用之各種其他電壓或電流。例如，記憶體控制器110可使鄰近於目標存取線之存取線及/或與經定址存取線在一相同群組中之存取線偏壓至一屏蔽電壓(例如，一接地電壓)。記憶體控制器110亦可使與經定址存取線無關之其他存取線浮動。

記憶體控制器110可經組態以藉由將一第一電壓施加至解碼器(例如，列解碼器106或行解碼器108)之第一導電線而選擇記憶體胞元94。在一些情況中，記憶體控制器110可經組態以基於選擇記憶體胞元94而將解碼器之第一導電線與相關聯於記憶體胞元94之一存取線(例如，字線102或位元線104)耦合。記憶體控制器110可經組態以至少部分基於將解碼器之第一導電線與存取線耦合而將第一電壓施加至記憶體胞元94。

在一些實例中，記憶體控制器110可經組態以作為存取操作之部分將一第二電壓施加至解碼器之一第二導電線。將第一電壓施加至記憶體胞元94可基於將第二電壓施加至第二導電線。例如，記憶體控制器110可基於第一電壓及第二電壓之一相交點而選擇記憶體胞元94。在一些情況中，作為存取操作之部分施加至記憶體胞元94之一信號可具有一正極性或一負極性。

在一些實例中，記憶體控制器110可接收包括用於對記憶體胞元94執行存取操作之一指令的一命令，且基於接收該命令而識別記憶體胞元94之一位址。在一些情況中，將第二電壓施加至第二導電線可基於識別位址。若存取操作係一讀取操作，則記憶體控制器110可經組態以基於將第一電壓施加至記憶體胞元94而輸出儲存於記憶體胞元94中之一邏輯狀態。若存取操作係一寫入操作，則記憶體控制器110可基於將第一電壓施加至記憶體胞元94而將一邏輯狀態儲存於記憶體胞元94中。

在一些實例中，記憶體控制器110可基於接收命令而修改記憶體裝置90之一狀態。例如，記憶體控制器110可基於接收一存取命令而實施從一閒置階段至一作用階段之轉變。例如，記憶體控制器110可基於接收一存取命令而實施從一作用階段至一脈衝階段之轉變。例如，記憶體控制器110可基於完成一脈衝階段命令而實施從一脈衝階段回至一作用階段之轉變。例如，記憶體控制器110可基於一存取計數器或一時間計數器滿足各自臨限值而實施從一作用階段回至一閒置階段之轉變，如下文將詳細描述。例如，若存取計數器及時間計數器低於各自臨限值，則記憶體控制器110可使記憶體裝置90保持處於一作用階段。

圖2繪示根據本發明之實施例之支援單電晶體驅動器的一例示性3D記憶體陣列之一透視圖。記憶體陣列92可為關於圖1描述之記憶體陣列92之部分之一實例。記憶體陣列92可包含定位於一基板122上方之一第一記憶體胞元陣列或層疊98A及在第一陣列或層疊98A之頂部上之第二記憶體胞元陣列或層疊98B。記憶體陣列92亦可包含字線102A及字線102B以及位元線104A，其等可為如關於圖1描述之字線102及位元線104之實例。第一層疊98A及第二層疊98B之記憶體胞元可各自具有一或多個記憶體胞元(例如，分別為記憶體胞元94A及記憶體胞元94B)。儘管用一數值指示符標記包含於圖2中之一些元件，未標記其他對應元件，但其等係相同的或將被理解為類似的，以增加所描繪特徵之可見性及清晰度。

第一層疊98A之記憶體胞元94可包含第一電極124A、記憶體胞元94A (例如，包含硫屬化物材料)及第二電極126A。另外，第二層疊98B之記憶體胞元可包含一第一電極124B、記憶體胞元94B (例如，包含硫屬化物材料)及第二電極126B。在一些實例中，第一層疊98A及第二層疊98B之記憶體胞元可具有共同導電線，使得各層疊98A及98B之對應記憶體胞元可共用如關於圖1描述之位元線104或字線102。例如，第二層疊98B之第一電極124B及第一層疊98A之第二電極126A可耦合至位元線104A，使得位元線104A由垂直相鄰記憶體胞元94共用。根據本文中之教示，若記憶體陣列92包含一個以上層疊，則一解碼器可定位於各層疊上方或下方。例如，一解碼器可定位於第一層疊98A上方及第二層疊98B上方。在一些情況中，記憶體胞元94可為相變記憶體胞元或自選擇記憶體胞元之實例。

記憶體陣列92之架構在一些情況中可被稱為使用臨限值型記憶體之一交叉點架構，其中一記憶體胞元形成於一字線與一位元線之間之一拓撲交叉點處，如圖2中繪示。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對高密度之資料儲存。例如，交叉點架構可具有相較於其他架構具有縮減的面積及因此增加的記憶體胞元密度之記憶體胞元。例如，相較於具有一6F2記憶體胞元面積之其他架構(諸如具有三端子選擇組件之架構)，架構可具有一4F2記憶體胞元面積，其中F係最小特徵大小。例如，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體胞元之選擇組件且相較於交叉點架構可具有一更大記憶體胞元面積。

雖然圖2之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，記憶體胞元之一單一記憶體層疊可構造於一基板122上方，其可被稱為二維記憶體。在一些實例中，可以類似於三維交叉點架構中之一方式組態記憶體胞元之三個或四個記憶體層疊。

在一些實例中，記憶體層疊之一或多者可包含具有硫屬化物材料之一記憶體胞元94。記憶體胞元94可例如包含硫屬化物玻璃，諸如(舉例而言)硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之一合金。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)或銦(In)或其等之一組合，且此等硫屬化物材料可分別被稱為SiSAG合金或InSAG合金或其等之一組合。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。

在一些實例中，可藉由施加一第一電壓而將包含硫屬化物材料之一記憶體胞元94程式化至一邏輯狀態(例如，臨限值型記憶體)。藉由實例且不受一特定理論約束，當一特定記憶體胞元94經程式化時，該胞元內之元素分離而引起離子遷移。取決於施加至記憶體胞元之電壓之極性，離子可遷移朝向一特定電極。例如，在一記憶體胞元94中，離子可遷移朝向負電極。接著，可藉由跨記憶體胞元94施加用以感測之一電壓而讀取該胞元。在一讀取操作期間經歷之臨限電壓可基於記憶體胞元94中之離子分佈及讀取脈衝之極性。

在一些情況中，可作為記憶體胞元94之一存取操作之部分將一第一電壓施加至一解碼器之一第一導電線。在施加第一電壓時，第一導電線可與相關聯於記憶體胞元94之存取線(例如，字線102A、字線102B或位元線104A)耦合。在一些實例中，可將一屏蔽電壓施加至解碼器之一第二導電線，且該第二導電線可耦合至鄰近於經定址存取線之一存取線或耦合至與定址存取線成組之一存取線。在一些實例中，可將一浮動電壓施加至既不鄰近於經定址存取線亦不與經定址存取線成組的存取線(例如，與經定址存取線在相同層疊中之其他存取線，圖2中未展示)。

記住前述內容，可至少部分使用實體材料層形成一晶粒及/或一實體晶片或板而製造記憶體控制器110及/或記憶體陣列92。可在實體材料層之間使用矽通孔(TSV)來傳輸信號。然而，至少出於上文論述之原因，TSV可為不可靠的及/或難以製造。實際上，即使當一個TSV不起作用時，整個堆疊電路可能被丟棄且呈現為不可用。因此，根據本發明實施例，可期望在TSV中包含冗餘TSV以實現根據需要繞過至少一些TSV之資料繞送。

為詳細說明，圖3繪示根據本發明之實施例之一堆疊電路140之一實例。在一給定記憶體裝置90中，可實施許多(例如，一或多個) TSV 142以在堆疊電路140之晶粒144之間電/通信耦合。用於晶粒144之間之非供電連接(例如，經傳輸數位信號用於資料通信而非組件之供電)之TSV 142之各者可為操作的，或者具有不起作用TSV 142連接之各自晶粒144可為不起作用的。此處，四個晶粒144實體上囊封於一封裝材料(未展示)中。因此，當一個晶粒144不起作用時，各互連晶粒144 (例如，另外三個晶粒144)亦可呈現為至少部分不起作用，且因此被忽視或丟棄。包含額外TSV 142可藉由增加記憶體裝置90對不起作用TSV 142之容限而改良記憶體裝置90之操作，此係因為可由額外TSV 142替換一故障TSV 142。

應注意，本文中描述之此等系統及方法可能夠搭配各種各樣的TSV設計使用。此外，每組TSV 142可包含冗餘TSV 142。任何數目個TSV 142可群組在一起且共用一冗餘TSV 142。

圖4係繪示根據本發明之一實施例之與圖3之堆疊電路140相關聯的一層156之一方塊圖。層156可包含多個TSV 142，包含指定為一冗餘TSV 158之一TSV 142及判定為被替換之一故障TSV 160。可將多個TSV 142安置於堆疊電路140之兩個晶粒144之間。為替換故障TSV 160，使故障TSV 160之資料(例如，在此情況中為「5」，因為故障TSV 160對應於第五TSV 142B)在一個TSV 142上方位移且透過TSV 166 (例如，鄰近於TSV 142)傳輸而非透過故障TSV 160傳輸。故障TSV 160之繞送之此位移觸發一下游位移，直至最後一個TSV 142 (例如，TSV 162)位移以對應於冗餘TSV 158。上游TSV 164可保持未位移且使用原始繞送組態。應注意，使資料位移至下游TSV 142發生在識別一故障TSV (或一待跳過TSV)與透過TSV 142傳輸資料之間。實際上，可在透過任何TSV 142傳輸在無故障TSV 160之情況下傳輸之資料之前發生位移。

為詳細說明用於執行位移之繞送及/或緩衝器變化，圖5係繪示根據本發明之一實施例之緩衝電路170 (例如，170A至170I)之一方塊圖，在使用冗餘TSV 158來替換TSV 160時使用緩衝電路170之一部分。圖5亦繪示電晶體174 (174A、174B、174C、174D、174E、174F、174G、174H、174I、174J、174K、174L)。應注意，儘管圖5中未特別繪示，然各緩衝電路170可具有通向其各自輸入/輸出接腳之繞送及/或一傳輸路徑以透過其接收及/或傳輸信號。此等路徑關於例如緩衝路徑170A進行展示但針對緩衝電路170D被省略。用於傳輸信號(例如，「4」、「信號4」)之輸入/輸出路徑可耦合至晶粒144之任何多種電路及/或傳輸路徑。以此方式，一些緩衝電路170可耦合至晶粒144A之一個電路而一些緩衝電路170可耦合至晶粒144B之另一電路。互連之任何適合組合可搭配本文中描述之系統及方法使用。

當未避免一故障TSV 160時，各選擇電路172可以一第一組態(例如，使用大體上在電路之右部上傳輸之信號)進行傳輸。例如，用於一第四TSV 142A之輸入/輸出之組合展示至不受位移操作影響之一通孔之繞送電路的一組態。實際上，待經由第四TSV 142A傳輸之信號(例如，「4」)係在緩衝電路170D處接收，接著傳輸通過電晶體174B (而電晶體174A關斷)，接著傳輸通過第四TSV 142A，接著傳輸通過電晶體174G，且最終通過緩衝電路170A (而電晶體174H關斷)。當期望跳過一TSV 142 (例如，繞行，不使用)時，可調整用於支援一「正常」或未調整傳輸之繞送。實際上，為了使繞送從TSV 160位移，可調整往返於一些緩衝電路170之繞送。如繪示，各TSV 142對應於三個緩衝電路170及四個電晶體174，然而，應瞭解，可使用緩衝電路170、電晶體174及/或其他選擇及繞送電路之任何組合在各種TSV 142之間繞送輸入，其中至一各自TSV 142之一輸入係來自一資料源(例如，資料產生硬體或軟體)之一輸出。例如，一第四TSV 142A對應於緩衝電路170D、170E及170A，一第五TSV 142B對應於緩衝電路170F、170G及170B，且一第六TSV 142C對應於緩衝電路170H、170I及170C。

緩衝電路170可耦合至各種輸入接腳及/或輸出接腳且實現在晶粒144之間傳輸信號。實際上，緩衝電路170可耦合至存取記憶體裝置90或另一記憶體以儲存資料及/或執行多種運算任務的處理電路。緩衝電路170可額外地或替代地耦合至繞送電路(諸如在緩衝電路170D至170I上游之繞送電路)以導引哪些資料去往哪些緩衝電路170。實際上，在一些情況中，緩衝電路170可耦合至一或多條存取線(例如，位元線104、字線102)。當使資料位移以跳過一TSV 142時，至TSV 142之一先前輸入可位移至一鄰近TSV 142。可藉由繞送電路(例如，未繪示之通信耦合)促進此位移，該繞送電路將一輸入導引至緩衝電路170F以經由第五TSV 142B傳輸，例如，導引至緩衝電路170H之一輸入以經由第六TSV 142C傳輸。

各緩衝電路170可分別耦合至其對應選擇電路172。選擇電路172可包含任何適合切換及繞送電路，諸如兩個電晶體174。在位移之前，緩衝電路170及選擇電路172可使用TSV 142及緩衝電路170之指定組合在晶粒144之間繞送資料。例如，當導通電晶體174A (且關斷電晶體174B)時，緩衝電路170D發送或接收最初可與一第三TSV 142F至第四TSV 142A相關聯之資料(例如，「3」)，且當導通電晶體174B (且關斷電晶體174A)時，緩衝電路170D發送或接收與第四TSV 142A相關聯之資料。實際上，資料可經繞送以傳輸至緩衝電路170以依一相對順序(例如，對應於自緩衝電路170E輸出之資料「4」之第四位置、對應於自緩衝電路170D輸出之資料「3」之第三位置)經由TSV 142傳輸，且位移可保持所傳輸資料之相對順序，使得可使用對應於一第六資料位置(例如，第六TSV 142C)之電路來傳輸對應於一第五資料位置之資料，且可代替性地使用對應於第七資料位置(例如，第七TSV 142E)之電路來傳輸第六資料位置之資料，依此類推，直至冗餘TSV 158用於傳輸對應於第十資料位置(或以其他方式之最後一個資料位置)之經位移資料。應注意，TSV 142可傳輸串行或並行資料，或任何適合類型之資料。

為了位移繞過第五TSV 142B (例如，故障TSV 160及/或經識別以替換之TSV)，各自關斷與第五TSV 142B相關聯之電晶體174C、電晶體174D及電晶體174I。此可阻止信號透過第五TSV 142B (例如，故障TSV或用於替換之TSV、TSV 142B、160)傳輸及/或將信號傳輸減少至一可忽略量。最初傳輸至緩衝電路170G之資料(例如，「5」)可繞送至緩衝電路170H，可藉由關斷電晶體174F而阻止最初經由第六TSV 142C自緩衝電路170I傳輸之資料(例如，「6」)，且使用傳輸至用於第七TSV 142E之一緩衝電路170之資料(例如，「6」)來傳輸第六位置資料(例如，「6」)，儘管未特別繪示。用於使資料(例如，「5」、「6」、「7」等等)從原始緩衝電路170位移至鄰近緩衝電路170之繞送可耦合至緩衝電路170且未描繪。繞送可使用回應於來自一處理器或控制系統(例如，記憶體控制器)之一控制信號而導通之開關(例如，電晶體)以在緩衝電路170之間進行繞送。

導通電晶體174E且關斷電晶體174D及174F可透過第六TSV 142C經由輸出178而非第五TSV 142B繞送資料(例如，「5」)。在於晶粒144B處使信號位移(例如，藉由切換電晶體174之一或多者及/或調整任何上游繞送)之後，在電晶體174J處自第六TSV 142C接收之信號對應於發送至緩衝電路170G及170H之第五TSV 142B之傳輸，而非發送至緩衝電路170I之第六TSV 142C之傳輸的信號(因此將輸出標記為「信號5」)。當實施繞送時，與第六TSV 142C相關聯之傳輸之信號(例如，「6」)可透過第七TSV 142E傳輸以使用電晶體174L經由緩衝電路170C輸出(例如，作為「信號6」)。使輸入位移至鄰近緩衝器之輸出可繼續，直至冗餘TSV 158用於針對第十TSV 142D傳輸信號。

選擇電路172可使用任何適合電路作為一開關或作為繞送電路，以透過一適合TSV 142將信號自一信號源導引至一信號目標。實際上，在一些情況中，選擇電路172可使用熔絲鎖定傳輸路線而非電晶體174。以此方式，當判定將繞行且不使用一故障TSV 160時，一或多個熔絲可使繞送變得永久。當繞送變得永久時，可能不會進一步改變繞送。實際上，當永久繞行故障TSV 160時，記憶體裝置90、一控制系統或一使用者可能無法在未首先替換或重設熔絲之情況下重設繞送。可使用其他繞送電路(諸如組合邏輯)或其他切換電路(諸如多工器)。亦應注意，在一些情況中，與選擇電路172基於熔絲相反，選擇電路172可接收來自一熔絲及/或基於一熔絲狀態產生之一信號。以此方式，一熔斷熔絲可保護一邏輯高以免在傳輸至選擇電路172時改變狀態(假設堆疊電路140電源開啟)。

在一些情況中，堆疊電路140之一控制系統可將選擇信號傳輸至電晶體174之一或多者以分別基於是否將執行繞送而導通或關斷各電晶體174。此外，控制系統可回應於自測試之結果或經由一圖形使用者介面接收之一選擇而判定一或多個TSV 142故障且因此應被繞過。控制系統可回應於判定一或多個TSV 142故障(及因此判定繞過一或多個TSV 142)而傳輸一第一控制信號，以將繞送(例如，選擇電路172、緩衝電路170、耦合至緩衝電路170之繞送)從一第一組態切換至一第二組態。控制系統可在發生繞送時使用一第一資料源產生第一資料。當繞送處於第二組態時，控制系統可透過另一TSV 142傳輸來自第一資料源之第一資料，藉此繞過一或多個故障TSV 142。將繞送從第一組態切換至第二組態可涉及：控制系統傳輸一第二控制信號以引起耦合至電晶體174之一閘極的一熔絲改變狀態。熔絲改變狀態可導致繞過第一通孔(例如，TSV 142、其他適合通孔)且藉由大體上引起最初繞送至一或多個故障TSV 142之資料繞送至沒有故障之一不同相鄰TSV 142 (例如，鄰近於第一通孔之一不同通孔)而幫助促成上文描述之繞送操作。

實際上，如上文描述，堆疊電路140及/或記憶體裝置90之一控制系統可運行一測試(例如，自測試)以判定隨著時間的推移，TSV 142之使用是否已足夠負面地影響一或多個TSV 142之效能以停止使用受損TSV 142。當效能從適合操作範圍偏離一臨限量(例如，1%、5%)時，控制系統可啟動選擇電路172之一或多個部分以使資料從受損TSV 142位移至一鄰近TSV 142。由控制系統執行之測試可涉及測試資料及目標結果，其中透過測試產生之結果與目標結果之偏差可指示是否應繞過一或多個TSV 142。測試可涉及傳輸測試資料及識別在輸出接腳處接收之值以判定降級或改變是否導致測試資料之輸出。

本文中關於安置於一記憶體裝置90內及/或與記憶體裝置90相關聯之堆疊電路140論述系統及方法。然而，應瞭解，TSV 142之位移對於各種各樣的電路中之實施方案可為有益的。亦應注意，記憶體電路可具有特定挑戰且因此可相對更多地受益於大體上基於可用於一記憶體裝置中之TSV 142之一絕對密度之TSV 142系統及方法的位移。

本發明之技術效應包含使記憶體系統能夠繞過一或多個矽通孔(TSV)之系統及方法。電路可包含一或多個冗餘TSV。最初繞送至TSV之資料可繞送至一鄰近TSV以繞過TSV。繞過TSV可觸發資料通過一群組TSV之位移。當使最後一個TSV之資料位移以使用冗餘TSV進行傳輸時，資料之位移可停止。可包含冗餘TSV以針對僅將信號自一第一晶粒傳輸至一第二晶粒之TSV及自一第一晶粒及一第二晶粒傳輸及接收信號之TSV兩者在晶粒之間進行單向及雙向資料傳輸，且因此用於至少部分藉由延長電路能夠使用之一時間段(例如，藉由延長使用設定數目個TSV之時間量)，及/或藉由透過降低歸因於一或多個非所要TSV而丟棄一裝置的可能性來改良電路之製造，而改良各種各樣的電路。

雖然本發明可易於以各種修改及替代形式呈現，但特定實施例已在圖式中藉由實例展示且已在本文中詳細描述。然而，應瞭解，本發明不意欲限於所揭示之特定形式。實情係，本發明意欲涵蓋落在如藉由以下隨附發明申請專利範圍定義之本發明之精神及範疇內之全部修改、等效物及替代。

本文中呈現且主張之技術被引用且應用於一實用性質之實物及具體實例，其等明顯改良本發明技術領域且因而並非抽象的、無形的或純理論的。此外，若本說明書末尾所附之任何請求項含有指定為「用於[執行][一功能]…之構件」或「用於[執行][一功能]…之步驟」之一或多個元素，則此等元素意欲依據35 U.S.C. 112(f)規定進行解釋。然而，對於含有以任何其他方式指定之元素之任何請求項，此等元素意欲不意欲依據35 U.S.C. 112(f)規定進行解釋。

90:記憶體裝置 92:三維(3D)記憶體陣列 94:記憶體胞元 94A:記憶體胞元 94B:記憶體胞元 98A:第一記憶體胞元陣列或層疊 98B:第二記憶體胞元陣列或層疊 100:記憶體胞元堆疊 102:字線 102A:字線 102B:字線 104:位元線 106:列解碼器 108:行解碼器 110:記憶體控制器 112:感測組件 114:輸入/輸出 122:基板 124A:第一電極 124B:第一電極 126A:第二電極 126B:第二電極 140:堆疊電路 142:矽通孔(TSV) 142A:第四矽通孔(TSV) 142B:第五矽通孔(TSV) 142C:第六矽通孔(TSV) 142D:第十矽通孔(TSV) 142E:第七矽通孔(TSV) 142F:第三矽通孔(TSV) 144:晶粒 144A:晶粒 144B:晶粒 156:層 158:冗餘矽通孔(TSV) 160:故障矽通孔(TSV) 162:矽通孔(TSV) 164:上游矽通孔(TSV) 166:矽通孔(TSV) 170A:緩衝電路 170B:緩衝電路 170C:緩衝電路 170D:緩衝電路 170E:緩衝電路 170F:緩衝電路 170G:緩衝電路 170H:緩衝電路 170I:緩衝電路 172:選擇電路 174:電晶體 174A:電晶體 174B:電晶體 174C:電晶體 174D:電晶體 174E:電晶體 174F:電晶體 174G:電晶體 174H:電晶體 174I:電晶體 174J:電晶體 174K:電晶體 174L:電晶體 178:輸出 BL_1至BL_N:位元線 WL_1至WL_M:字線

在閱讀以下[實施方式]及參考圖式時可更佳理解本發明之各種態樣，其中：

圖1係繪示根據本發明之一實施例之一記憶體裝置之特定特徵的一簡化方塊圖；

圖2係繪示根據本發明之一實施例之圖2之記憶體陣列的部分之一圖式之一正交視圖；

圖3係繪示根據本發明之一實施例之包含多個矽通孔(TSV)的一堆疊層電路之一方塊圖；

圖4係根據本發明之一實施例之繪示一冗餘TSV及一待替換TSV的圖3之堆疊層電路之層之一方塊圖；及

圖5係繪示根據本發明之一實施例之在使用圖4之冗餘TSV替換TSV時實施的緩衝電路之一方塊圖。

142:矽通孔(TSV)

156:層

158:冗餘矽通孔(TSV)

160:故障矽通孔(TSV)

162:矽通孔(TSV)

164:上游矽通孔(TSV)

166:矽通孔(TSV)

Claims

一種裝置，其包括：一第一晶粒，其包括一第一電路；一第二晶粒，其包括一第二電路；及一材料層，其包括用於將該第一晶粒電耦合至該第二晶粒之複數個矽通孔(TSV)，其中該複數個TSV之一第一TSV經組態以將該第一電路電耦合至該第二電路，且該複數個TSV之一第二TSV包括經組態以在於該第一TSV中偵測到一故障之情況下電繞過該第一TSV以將該第一電路耦合至該第二電路的一冗餘TSV。
如請求項1之裝置，其中該材料層包括矽。
如請求項1之裝置，其中該第一TSV與三個緩衝電路及四個開關相關聯。
如請求項1之裝置，其中該第一TSV及該第二TSV包括一非供電連接。
如請求項1之裝置，其中該第一電路或該第二電路或兩者經組態以耦合至複數條存取線，且其中複數個記憶體胞元定位於該等存取線之相交點處。
如請求項5之裝置，其中該複數條存取線包括配置成一柵格之位元線及字線，其中該柵格包括安置於一相同平面中之複數個記憶體胞元與在一或多個其他平行平面中之額外記憶體胞元，且其中該複數個記憶體胞元之一子集共用該複數條存取線之一存取線。
如請求項1之裝置，其包括一控制系統，該控制系統經組態以：在一第一時間：使用該第一TSV將第一資料自該第一電路傳輸至該第二電路；及使用該複數個TSV之一第三TSV將第二資料自該第一電路傳輸至該第二電路；及在一第二時間：關斷一第一開關且導通一第二開關以使用該第三TSV將第三資料自該第一電路繞送至該第二電路，藉此繞過該第一TSV；及關斷一第三開關且導通一第四開關以使用該第二TSV而非該第三TSV將第四資料自該第一電路繞送至該第二電路。
如請求項7之裝置，其中該控制系統經組態以：在該第二時間：在一重疊時間段內關斷該第一開關、關斷一第五開關且導通該第二開關，以實現使用該第三TSV而非該第一TSV將來自該第一電路之該第一資料傳輸至該第二電路。
一種方法，其包括：判定一第一通孔故障；回應於判定該第一通孔故障，傳輸一第一控制信號以將選擇電路從一第一組態切換至一第二組態；使用一第一資料源產生第一資料；及當該選擇電路處於該第二組態時，透過經組態以繞過該第一通孔之一第二通孔傳輸來自該第一資料源之該第一資料。
如請求項9之方法，其中將該選擇電路從該第一組態切換至該第二組態包括：傳輸一第二控制信號以關斷一第一開關且導通一第二開關，以將第二資料自該第一資料源繞送至該第二通孔；及傳輸一第三控制信號以關斷一第三開關且導通一第四開關，以將第四資料自一第二資料源繞送至一第三通孔而非使用該第二通孔傳輸該第四資料。
如請求項9之方法，其中將該選擇電路從該第一組態切換至該第二組態包括：傳輸一第二控制信號以引起一熔絲改變狀態，其中該熔絲耦合至該選擇電路之一開關之一閘極，且其中該熔絲改變狀態導致繞過該第一通孔。
如請求項9之方法，其包括：在判定該第一通孔故障之前在一第一晶粒上使用該第一資料源產生第二資料；及透過該第一通孔將該第二資料自該第一資料源傳輸至一第二晶粒，其中複數個通孔包括該第一通孔及第二通孔。
如請求項9之方法，其中該第二組態使用先前未使用之一冗餘通孔。
如請求項9之方法，其中傳輸該第一控制信號以切換該選擇電路涉及：組態一緩衝電路及電晶體以改變信號至複數個通孔之輸入之一繞送。
一種記憶體裝置，其包括：一第一晶粒，其包括一第一電路；一第二晶粒，其包括一第二電路；一材料層，其包括用於將該第一晶粒電耦合至該第二晶粒之複數個矽通孔(TSV)，其中該複數個TSV之一第一TSV經組態以將該第一電路電耦合至該第二電路，其中該複數個TSV之一第二TSV包括經組態以在於該第一TSV中偵測到一故障之情況下電繞過該第一TSV以將該第一電路耦合至該第二電路的一冗餘TSV；及一控制器，其經組態以：偵測該第一TSV中之該故障；及回應於偵測到該故障，至少部分透過該第二TSV將第一資料自該第一電路傳輸至該第二電路，藉此繞過該第一TSV。
如請求項15之記憶體裝置，其中該第一電路經組態以至少部分基於將資料讀取或寫入至一或多個記憶體胞元之一存取操作來產生該第一資料。
如請求項15之記憶體裝置，其中該材料層包括矽。
如請求項15之記憶體裝置，其中該第一電路經組態以耦合至：一第一緩衝電路，其耦合至一第一開關，其中該第一開關耦合至該第一TSV，其中該第一TSV耦合至一第二開關，其中該第二開關耦合至一第二緩衝電路，且其中該第二緩衝電路耦合至該第二電路；及一第二緩衝電路，其耦合至一第二開關，其中該第二開關耦合至該複數個TSV之一第三TSV，且其中該第三TSV耦合至一第三開關，其中該第三開關耦合至該第二緩衝電路。
如請求項15之記憶體裝置，其中該控制器經組態以至少部分藉由以下步驟而至少部分透過該第二TSV將該資料自該第一電路傳輸至該第二電路：關斷一第一開關且導通一第二開關以將該資料之一第一部分自該第一電路繞送至該第三TSV而非該第一TSV；及關斷一第三開關且導通一第四開關以將該資料之一第二部分自該第一電路繞送至該複數個TSV之一第四TSV而非該第三TSV。
如請求項19之記憶體裝置，其中該控制器經組態以導通及關斷開關之一組合，以引起來自該第一電路之該資料之一第三部分繞送至該第二TSV而非該複數個TSV之鄰近於該第二TSV之一TSV。