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TW202211631A - 藉由重置多模數反饋分頻器之無中斷切換 - Google Patents

藉由重置多模數反饋分頻器之無中斷切換 Download PDF

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TW202211631A
TW202211631A TW110133337A TW110133337A TW202211631A TW 202211631 A TW202211631 A TW 202211631A TW 110133337 A TW110133337 A TW 110133337A TW 110133337 A TW110133337 A TW 110133337A TW 202211631 A TW202211631 A TW 202211631A
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clk
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TW110133337A
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格利 阿姆斯壯
Original Assignee
美商瑞薩電子美國有限公司
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Abstract

本發明揭示一種設備，其包含複數個監測電路及一重置電路。該等監測電路可各經組態以判定複數個輸入信號之一者之一狀態、將該等輸入信號之一者傳輸至一鎖相迴路(PLL)電路及回應於該狀態而產生一損耗信號。該重置電路可經組態以接收該損耗信號且回應於該損耗信號而產生一重置信號。該等輸入信號之一者可為由該PLL電路使用之一初級輸入。該等輸入信號之一者可為已被選擇用於替換該初級輸入之一次級輸入。該重置信號可經組態以重置該PLL電路之一反饋時脈分頻器。

Description

藉由重置多模數反饋分頻器之無中斷切換
本發明大體上係關於時序裝置，且更特定言之，本發明係關於一種用於藉由重置多模數反饋分頻器來實施無中斷切換之方法及/或設備。
在多個耦合數位鎖相迴路(DPLL)之一系統中，可存在多個源DPLL。當一個源DPLL失效時，系統可切換至另一源DPLL。切換至另一源DPLL或源DPLL之一者切換至另一輸入參考時脈可導致輸出DPLL上之一大相位瞬變。當一初級輸入歸因於失效而經歷雜訊或瞬變時，應儘可能快地隔離迴路，應在反饋與新輸入之間進行一偏移量測，且接著應在閉合迴路之前在相位偵測器中吸收經量測偏移。
針對低頻時脈，大偏移(即，諸如180度之偏移)影響相位偏移量測之精度。大偏移甚至會使切換延遲輸入時脈之多個週期(即，約數百微秒或毫秒)。延遲可歸因於長時間處於延期中而導致DPLL之輸出上之一大相位瞬變。大相位瞬變可引起新輸入與反饋時脈之間發生偏移。需要一種機制來防止無中斷參考切換引起DPLL之輸出上之一不必要相位瞬變。
可期望藉由重置多模數反饋分頻器來實施無中斷切換。
本發明涉及一種設備，其包含複數個監測電路及一重置電路。該複數個監測電路可各經組態以判定複數個輸入時脈信號之一者之一狀態、將該等輸入時脈信號之一者傳輸至一鎖相迴路電路及回應於該狀態而產生一損耗信號。該重置電路可經組態以自該等監測電路接收該損耗信號且回應於該損耗信號而產生一重置信號。該等輸入時脈信號之一者可為由該鎖相迴路電路使用之初級輸入。該等輸入時脈信號之一者可為已被選擇用於替換該鎖相迴路電路之該初級輸入之次級輸入。該重置信號可經組態以重置該鎖相迴路電路之一反饋時脈分頻器。重置該反饋時脈分頻器可限制量測該等輸入時脈信號之一無中斷重新配置中該初級輸入與該次級輸入之間的一偏移時之一不準確性。
本發明之實施例包含藉由重置多模數反饋分頻器來提供無中斷切換，其可：(i)防止一輸出信號上之一相位干擾；(ii)重置一鎖相迴路電路之一反饋分頻器；(iii)監測多個輸入時脈信號；(iv)提供一相位偏移之一精確量測；(v)吸收一最近失效初級輸入與一次級輸入之間的一相位偏移；(vi)經實施為一多數位鎖相迴路系統之一網卡之一組件；(vii)減少一延期狀態之一時間量；(viii)將瞬變減少至小於150ps；及/或(ix)經實施為一或多個積體電路。
本發明之實施例可在一多耦合數位鎖相迴路(DPLL)系統中實施。在一多耦合DPLL系統中，若一DPLL之一參考輸入失效，則多DPLL系統可經組態以鎖定至另一可用參考。一般而言，一所要結果可使一相位偵測器吸收一最近失效初級輸入與一次級輸入之間的相位偏移。本發明可經組態以在DPLL之一輸出處無相位干擾(或相位干擾量可忽略)之情況下實現輸入之間的一切換。
本發明之實施例可經組態以實施一反饋分頻器重置。回應於已存在一信號失效之一指示，反饋分頻器重置可呈現一重置信號。重置信號可使一反饋時脈能夠獨立於一輸出時脈而移動。在一些實施例中，可不考量源信號之間的一相位偏移之一大小。使反饋時脈能夠獨立於輸出時脈而移動可使一相位偏移量測收窄至奈秒級以導致一低吸收相位偏移。
在一些實施例中，反饋分頻器重置可實現由一相位偵測器精確量測一相位偏移。一相位偏移之精確量測可導致在執行相位偏移量測時一延期狀態之時間更短。
本發明之實施例可經組態以能夠吸收一失效時脈參考與一新限定時脈參考之間的相位偏移。藉由重置一鎖相迴路(PLL)控制系統之反饋時脈分頻器，由相位頻率偵測器電路量測一反饋信號與一新輸入信號之間的相位偏移可高度準確。量測越準確，一輸出信號上之一相位瞬變可越短。在一個實例中，減少一相位瞬變可在切換於低頻時脈(例如一8 kHz時脈或1PPS)時、在時脈之間的相位偏移高達180度差異時具有一顯著影響。
參考圖1，展示本發明之一實例性網路實施例之一使用情境。展示一區塊(或電路) 10。電路10可實施一電信電路。在一個實例中，本發明可經實施為一電信網路電路之一部分。
展示數個區塊(或電路) 20a至20b。電路20a至20n可實施網路段。例如，網路電路10可經實施為一同步乙太網(例如SyncE)交換器及/或一路由器盒(例如電信裝置)之一或多個組件。一般而言，本發明可經實施以同步化多個網路(例如兩個或更多個) 20a至20n。網路20a至20n之數目可根據一特定實施方案之設計準則來變動。
區塊10可實施一交換器及/或路由器。在一實例中，電路10可實施一SyncE交換器及/或路由器。實例性路由器10可包括區塊(或電路) 30a至30b、一區塊(或電路) 40a至40b及/或一區塊(或電路) 50。區塊30a至30b可實施一PHY收發器(例如一乙太網實體層收發器晶片)。區塊40a至40b可實施一PTP模組(例如一精確時間協定電路)。區塊50可實施一網卡及/或一網路電路板。例如，區塊50可實施一時序電路。在所展示之實例中，網路段20a可耦合至區塊30a且網路段20b可耦合至區塊30b。區塊30a可耦合至區塊40a及區塊50。區塊30b可耦合至一區塊40b及區塊50。實例性電信網路可包括其他組件(圖中未展示)。組件10至50之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
一般而言，PHY收發器30a至30b、PTP模組40a至40b及/或網路板50可部署於一電信網路中。在一個實例中，PHY收發器30a至30b、PTP模組40a至40b及/或網路板50可部署於一路邊機櫃及/或一伺服器機架中。在一SyncE交換器及/或路由器盒10之一實施方案中，可耦合多個網路段20a至20n。在一實例中，電路10可經實施為一單一積體電路或一印刷電路板(例如一網卡、伺服器刀鋒等等)上之數個積體電路。
網路段20a至20n可實施具有可彼此同步之操作之數個區域網路(LAN)。在各種實施例中，網路段20a至20n可包括基於分時多工(TDM)之網路(諸如SONET/SDH/PDH)及/或基於乙太網之封包網路。網路段20a至20n可經組態以促進各種通信服務之傳送。區塊30a至30n可經實施為乙太網PHY收發器晶片(例如，可購自Marvell或Broadcom)。在一實例中，區塊40a至40b可實施一符合IEEE 1588之基於封包之時序方案。PTP受控時脈40a一般常自PTP主控時脈40b接收同步訊息。PTP受控時脈40a之時基由階層較高之一PTP主控時脈判定。PTP主控時脈40b一般引發至PTP受控時脈之同步訊息且判定階層較低之PTP受控時脈之時基。
諸多既有電信網路係基於TDM。TDM網路需要精確頻率同步用於準確資料傳送。TDM網路適用於語音及低頻寬資料。然而，一些現代通信服務需要時間及頻率兩者同步。存在利用高度準確同步分佈時脈之諸多時序應用(例如資料獲取、數位視訊分配、金融交易、物聯網(IoT)、小區協調、製造自動化及機器人、電力系統及行動電話小區協調)。無線回載係一實例性應用，其中行動用戶必須自一個服務區或小區交遞至另一服務區或小區。較靠近終端使用者之典型電腦網路係基於乙太網之封包網路。此等係以遠低於TDM網路之頻率準確性傳送資料之低成本非同步網路。
用於使封包網路與TDM網路「同步」之方法一般包括主參考源(PRS)、同步乙太網(SyncE)及精確時間協定(PTP)。PRS方法在與一TDM網路通信之每一節點處利用一主參考時脈(PRC)產生層1品質頻率及時序，諸如一GPS衍生時脈。PRS方法提供一高品質但相對較昂貴方法。同步乙太網(SyncE)係促進時脈信號在乙太網實體層上傳送之一國際電信聯盟ITU-T電腦網路標準。SyncE在載波時脈方面不同於「常規」乙太網。在SyncE中，載波時脈經同步化且可追蹤至主參考時脈(PRC)，而在常規乙太網中，載波時脈係一本端產生之自由運行時脈。在兩種情況中，載波時脈自由實體層(PHY)接收之資料提取。在SyncE方法中，各乙太網節點處之自由運行晶體振盪器(具有在彼此之±100 ppm內之頻率)由具有±4.6 ppm之自由運行準確性之時脈恢復鎖相迴路(PLL)替換。針對鎖定至一實體SyncE時脈之一PLL裝置，程序基本上相同於鎖定至任何其他電信型時脈，其中頻率依據應用而變化。
基於封包之時序方法將專用時戳封包插入至封包網路之一資料串流中。IEEE 1588係界定基於封包之網路上之時序分配之一標準。熟習技術者應瞭解，時序不再由一實體時脈載送。相反地，時戳在一伺服器(例如主控器)與一用戶端(例如受控器)之間來回發送。來自伺服器之時戳鏈接至PRC (銫、銣、GPS等等)，而用戶端之時戳鏈接至由用戶端恢復之時脈(例如，來自封包資料)。特定言之，用戶端自所接收及本端產生之時戳之一集合提取時序。用戶端處之一數位控制振盪器(DCO)產生實體時脈及每秒1個脈衝(1PPS)之時序脈衝。理想地，由用戶端產生之1PPS時序脈衝與由伺服器產生之1PPS信號相位對準。用戶端需要控制(若干)輸出時脈及圖框/時序脈衝之頻率以及1PPS時序脈衝之相位兩者。後者較佳地獨立於輸出時脈頻率，但事實上頻率及相位彼此硬相關。獨立性係歸因於1PPS時序脈衝在初始抓取對準期間之相位/位置可在不改變輸出時脈之頻率及相位之情況下調整之事實。
將SyncE及IEEE 1588兩者之一組合用於同步化通常提供實體SyncE時脈之穩定性及精度且能夠根據IEEE 1588來同步化圖框/時序脈衝。SyncE時脈及IEEE 1588時戳可或可不追蹤至相同主參考時脈。然而，若SyncE時脈及IEEE 1588時戳可追蹤至相同主參考時脈，則SyncE時脈可用於：(i)輸出時脈及圖框/時序脈衝之頻率同步化；及(ii)輸出時脈與輸入SyncE時脈之相位對準。可追蹤時戳可由PLL之標準功能達成，其相同於一常規電信時脈(E1、T1、SONET等等)應用。另外，IEEE 1588時戳可用於計算伺服器之1PPS時序脈衝與用戶端之1PPS時序脈衝之間的相位偏移且接著藉由(同相)移動用戶端之1PPS時序脈衝來對準兩個脈衝。用戶端通常應能夠使1PPS時序脈衝移動±0.5秒。
基於IEEE 1588標準之PTP已廣泛用作用於實施基於封包之時序之方法。基於IEEE 1588之PTP係可支援可追蹤至一主參考源之頻率及相位兩者同步化之一低成本解決方案。同步化係由在網路上之一主控時脈與一受控時脈之間交換之訊息實施。SyncE及基於封包(IEEE 1588)同步化兩種方法由ITU-T G.8261標準承認及指定。SyncE方法僅供應準確頻率。SyncE方法不供應準確相位資訊，因為網路元件之間的路徑延遲一般係未知的。將SyncE及IEEE 1588兩者之一組合用於同步化通常提供一實體SyncE時脈之穩定性及精度，且能夠根據IEEE 1588來同步化圖框/時序脈衝。
在所展示之實例中，網路段20a可為一傳輸(例如發送)網路且網路段20b可為一接收網路。PHY收發器30a至30b可經組態以向/自網路段20a至20b、PTP模組40a至40b及/或網路板50發送/接收資料。在所展示之實例中，PHY收發器30a至30b可產生及/或接收一信號(例如，分別為SYNCE RX CLOCK或SYNCE TX CLOCK)。自區塊30a至區塊50之信號SYNCE RX CLOCK可傳送自網路段20a恢復之一實體SyncE時脈。自區塊50至區塊30b之信號SYNCE TX CLOCK可傳送一SyncE傳輸時脈用於廣播至網路段20b至20n之一或多者。
PTP模組40a至40b可經組態以通過一網際網路運算網路提供精確時間。例如，PTP模組40a至40b可由交換器互連(例如，專用高速LAN段由交換器互連)及/或通過運算網路同步化裝置時脈。在所展示之實例中，PTP模組40a可實施一PTP受控模組。PTP受控模組40a可呈現一信號(例如PTP PHASE)。信號PTP PHASE可由網路板50接收。在所展示之實例中，PTP模組40b可實施一PTP主控模組。PTP主控模組40b可接收一信號(例如1PPS)。信號1PPS可由網路板50產生。一般而言，信號SYNCE RX CLOCK、SYNCE TX CLOCK、信號PTP PHASE及/或信號1PPS可用於同步化網路20a至20b (例如一廣域網)。
網路板50可經組態以同步化使用一或多個通信協定來傳輸及/或接收之通信信號之一時序。在一些實施例中，網路板50可經實施為SyncE路由器及/或交換器10之一組件。在一個實例中，網路板50可用於實施一同步乙太廣域網(WAN)。在一些實施例中，網路板50可經實施以促進一數位用戶線存取多工器(DSLAM)中之同步通信。
在所展示之實例中，網路板50可包括一區塊(或電路或設備) 100。設備100可實施一反饋分頻器重置電路。反饋分頻器重置電路100可經組態以回應於選定輸入時脈上之相位及/或時間變化而執行相位吸收。一般而言，設備100可經組態以在一系統(例如SyncE)之個別時序通道內操作。反饋分頻器重置電路100之細節可結合圖4描述。
區塊30a至30b、區塊40a至40b及區塊50大體上繪示SyncE交換器或路由器10之一概念時序部分。未展示包含PHY 30a至30n之資料路徑及其等之間的實際切換及/或路由資料電路。通常，一乙太網交換器或路由器具有兩個以上網路節點。網路節點之一者(例如網路段20a)一般經選為時序源且剩餘網路節點(例如網路段20b至20n)與源同步。因此，僅展示網路段20a及20b來說明時序概念。儘管為了清楚而未展示其他網路段，但本發明領域之熟習技術者將明白，PTP主控器40b可經組態以將一各自PHY之多個通道驅動至多個網路節點。
參考圖2，展示本發明之一行動通信實施例實例。行動通信實施例可包括網路段20a、PHY收發器30a、PTP受控模組40a、網路板50、一區塊(或電路) 60、一區塊(或電路) 62及/或一區塊(或電路) 64。電路60可實施一基地台。在一些實施例中，網路板50可在與網路段20a耦合之基地台60內實施。電路62可實施一通信裝置(例如一收發器及天線陣列)。電路64可實施一射頻(RF)收發器64。RF收發器64可經組態以自電路50接收一信號(例如RF TX CLOCK)及一信號1PPS。
基地台60可實施一行動通信基地台(例如LTE eNodeB、小區基地台等等)。在一些實施例中，PHY收發器30a、PTP模組40a及/或網路板50可在一行動網路基地台應用中實施。例如，網路板50可經組態以提供用於蜂巢式及/或無線區域迴路(WLL)基地台(例如，用於GSM、3G、4G、LTE及/或5G通信)之節點時脈。由網卡50實施之同步通信應用及/或協定可根據一特定實施方案之設計準則來變動。
參考圖3，展示本發明之一網路板使用情境之組件。實例性實施例可包括網路20a、PHY收發器30a、PTP受控模組40a、網路板50及/或區塊(或電路) 70a至70b。區塊70a至70b可實施溫度補償晶體振盪器(TXCO)電路及/或恆溫補償晶體振盪器(OCXO)電路。在一個實例中，網路板50可在一電信邊界時脈之一時序應用之使用情境中實施，如推薦ITU-T G.8273.2附錄III (其適當部分以引用方式併入)中所描述。網路板50可接收時序信號SYNCE RX CLOCK、PTP PHASE及/或來自TXCO電路70a至70b之輸出(例如參考時脈信號)。網路板50可輸出信號RF TX CLOCK (或SYNCE CLOCK)及/或1PPS。信號SYNCE RX CLOCK、PTP PHASE、RF TX CLOCK及/或1PPS可如結合圖1及/或圖2所描述般實施。實例性實施例可包括其他組件(圖中未展示)。組件20a至70之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
TCXO電路70a至70b可提供一冗餘TCXO系統。例如，網路板50可實施一多工器以在TCXO電路70a至70b之間選擇(例如，用作一參考時脈)。冗餘TCXO系統可用於選擇TCXO電路70a至70b之一者作為一備用以防TCXO電路70a至70b之一者失效。TCXO電路70a至70b可提供具有一高度溫度穩定性之一精確頻率源。
網路板50可包括區塊(或電路) 80a至80n、一區塊(或電路) 82、一區塊(或電路) 84及/或一區塊(或電路) 86。電路80a至80n可實施數位鎖相迴路(DPLL)。電路82可實施一類比鎖相迴路(APLL)。例如，APLL 82可實施一基於區域晶體振盪器之系統時脈。一般而言，晶體振盪器提供非常好的短期穩定性(例如低抖動)，但對溫度變動(例如漂移)非常敏感。系統時脈82可向所有DPLL 80a至80n提供一共同時脈信號及/或可被視為DPLL迴路內之一雜訊源。電路84可實施一處理器。電路86可實施一暫存器區塊。網路板50可包括其他組件(圖中未展示)。網路板50之組件之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
DPLL 80a至80n可經組態以產生一輸出信號(例如至PHY收發器30b及/或基地台60之信號RF TX CLOCK及/或至PTP主控模組40b及/或RF收發器64之信號1PPS)，其具有與輸入信號(例如來自PHY收發器30a之信號SYNCE RX CLOCK、來自PTP模組40a之信號PTP PHASE及/或TCXO電路70a至70b之輸出)相關之一相位。DPLL 80a至80n之一或多者可經組態為一源DPLL。在所展示之實例中，DPLL 80a至80b可為源DPLL。DPLL 80a至80n之一者可為一接收DPLL。在所展示之實例中，DPLL 80n可為接收DPLL。網路板50可經組態以選擇源DPLL 80a至80b之何者向接收DPLL 80n提供消息。源DPLL 80a至80b可對接收DPLL 80n提供一冗餘源及/或可通過多個網路實現同步通信。在一實例中，裝置50可實施9個DPLL (例如，N=9)。
源DPLL 80a及/或源DPLL 80b可各包括反饋分頻器重置電路100。在所展示之實例中，DPLL 80b經展示為接收一信號SYNCE RX CLOCK。然而，DPLL 80b一般可具有兩個或更多個輸入(例如來自冗餘網路時序路徑之一額外SYNCE RX CLOCK)用於冗餘。在所展示之實例中，DPLL 80n可不實施設備100 (例如，DPLL 80n之時序路徑可維持PTP PHASE之輸入與輸出關係)。反饋分頻器重置電路100可經組態以吸收歸因於DPLL 80a至80n之來源之重新配置之DPLL 80a至80n之總相位偏移之變化。例如，反饋分頻器重置電路100可防止由重新配置DPLL 80a至80n之來源之重新配置引起之一相位瞬變。反饋分頻器重置電路100可實現DPLL 80a至80n之無中斷重新配置。
一晶體振盪器連同APLL (例如系統時脈82)可向所有DPLL 80a至80n提供時脈。在所展示之實例中，DPLL 80a (例如DPLL0)鎖定至溫度補償振盪器(TCXO) 70a至70b，其提供比晶體振盪器明顯更佳之一溫度穩定性。源DPLL 80a可向DPLL 80b (DPLL1)及/或DPLL 80n (DPLL2)輸出相較於TCXO電路70a至70b之晶體漂移之補償。來自DPLL0之補償可向系統提供較佳無輔助保持穩定性。晶體給予系統之輸出時脈一較佳總體相位雜訊效能。
在所展示之實例中，網路段20a提供一SyncE/PTP網路封包串流。在PHY 30a及PTP受控器40a中，提取實體SyncE時脈(例如SYNCE RX CLOCK)及嵌入PTP時序(例如PTP PHASE)。DPLL1鎖定至實體SyncE時脈SYNCE RX CLOCK且抑制抖動及/或漂移，而DPLL2自PTP時序PTP PHASE產生一每秒1個脈衝(1PPS)信號。DPLL1將實體時脈RF TX CLOCK之頻率偏移提供至DPLL2且藉此穩定由DPLL2產生之信號1PPS。
在一實例中，DPLL 80a可鎖定至來自溫度補償振盪器(或恆溫控制振盪器)電路70a至70b之一者之時序信號，而源DPLL 80b可鎖定至SyncE接收時脈SYNCE RX CLOCK。接收DPLL 80n可鎖定至含於一封包串流(例如PTP PHASE)中之時序資訊。DPLL 80a可抑制基於區域晶體振盪器之系統時脈之短期變動。源DPLL 80a可具有一足夠高頻寬以充分追蹤基於區域晶體振盪器之系統時脈82之溫度變動(漂移)。同時，DPLL 80a可具有一足夠低頻寬以不使來自TXCO/OCXO電路70a至70b之一者之抖動通過。在一實例中，源DPLL 80b可鎖定至SyncE時序信號。就長期及超長期穩定性而言，接收DPLL 80n現可由DPLL 80a及/或80b之一或多者穩定，同時歸因於基於區域晶體振盪器之系統時脈82而仍具有優異低輸出抖動位準。
處理器84可經組態以處理網路板50之輸入及/或內部信號。處理器84可向/自網路板50之各種組件(圖中未展示)產生及/或接收信號。在一些實施例中，處理器84可經組態以監測DPLL 80a至80n之一狀態及/或活動。處理器84可實施經組態以提供一重新配置之知識(例如，當一源DPLL進行一參考切換時)之一監測模組。例如，使用處理器84可使設備100能夠預先知道一重新配置即將到來。處理器84可向DPLL間耦合及/或參考切換提供關於重新配置之先驗資訊。在一些實施例中，處理器84可實施一內部處理器(例如一ARM處理器)。在一些實施例中，處理器84可實施一狀態機。處理器84之實施可根據一特定實施方案之設計準則來變動。
暫存器區塊86可包括一或多個暫存器。暫存器區塊86之各種暫存器可被寫入及/或讀取。暫存器區塊86可用於控制及/或選擇網路板50之各種功能。DPLL 80a至80n及/或設備100之各種組件可經組態以基於自暫存器區塊86讀取之資訊來判定如何操作及/或判定接著操作何種狀態。暫存器區塊86可經組態以判定網路板50及/或網路板50之各種組件之一操作狀態。在一些實施例中，暫存器86可經實施為處理器84之組件。在所展示之實例中，暫存器86可經實施為單獨組件。在一個實例中，暫存器86之選擇及/或狀態可由處理器84控制。在一個實例中，無中斷參考切換可透過設置暫存器86來啟用或停用。透過暫存器86選擇及/或控制之功能可根據一特定實施方案之設計準則來變動。
參考圖4，展示繪示連接至一鎖相迴路電路之監測電路及一重置電路的一方塊圖。展示一實例性DPLL電路80i之一方塊圖。實例性DPLL電路80i可為DPLL電路80a至80n之任一者之一代表性實例。
DPLL電路80i可包括一區塊(或電路) 90、一區塊(或電路) 92及/或反饋分頻器重置電路100。電路90可實施一多工器。電路92可實施一鎖相迴路電路。DPLL電路80i可包括其他組件(圖中未展示)。DPLL電路80a至80n之組件之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
DPLL電路80i可經組態以接收數個信號(例如CLK_A至CLK_N)。DPLL電路80i可經組態以輸出一信號CLK_OUT。信號CLK_A至CLK_N可為輸入時脈信號。在一個實例中，信號CLK_A至CLK_N可為自TXCO電路70a至70b接收之參考時脈信號。在另一實例中，信號CLK_A至CLK_N可為由PHY收發器30a產生之SYNCE RX CLOCK信號。信號CLK_OUT可為一輸出時脈信號。在一個實例中，信號CLK_OUT可為信號SYNCE TX CLOCK。在另一實例中，信號CLK_OUT可為信號RF TX CLOCK。
在所展示之實例中，電路100可接收輸入時脈信號CLK_A至CLK_N且PLL電路92可呈現輸出時脈信號CLK_OUT。在一些實施例中，電路100可接收兩個輸入時脈信號(例如作為一初級輸入之信號CLK_A及作為一次級輸入之信號CLK_B)。DPLL電路80a至80n之(若干)輸入信號及(若干)輸出信號之數目、功能及/或互連可根據一特定實施方案之設計準則來變動。
反饋分頻器重置電路100可包括一區塊(或電路) 102及/或一區塊(或電路) 104。電路102可實施一輸入時脈介面。電路104可實施一重置電路。輸入時脈介面102可連接至數個區塊(或電路) 106a至106n。電路106a至106n可實施監測電路。反饋分頻器重置電路100可包括其他組件(圖中未展示)。反饋分頻器重置電路100之組件之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
監測電路106a至106n之各者可經組態以監測輸入時脈信號CLK_A至CLK_N。藉由監測輸入時脈信號CLK_A至CLK_N，監測電路106a至106n可經組態以判定輸入時脈信號CLK_A至CLK_N之一狀態。監測電路106a至106n之各者可監測輸入時脈信號CLK_A至CLK_N之一各者者之狀態。
監測電路106a至106n之各者可經組態以將各自輸入時脈信號CLK_A至CLK_N之一者傳輸至多工器90 (其接著可傳輸至鎖相迴路電路92)。在一實例中，監測電路106a可監測輸入時脈信號CLK_A之狀態且將輸入時脈信號CLK_A傳輸至多工器90之一個輸入，監測電路106b可監測輸入時脈信號CLK_B之狀態且將輸入時脈信號CLK_B傳輸至多工器90之一個輸入，監測電路106c可監測輸入時脈信號CLK_C之狀態且將輸入時脈信號CLK_C傳輸至多工器90之一個輸入，等等。
監測電路106a至106n可各經組態以分析各自輸入時脈信號CLK_A至CLK_N之一信號損耗及/或失效。介面102可向重置電路104呈現一信號(例如LOSS)。信號LOSS可包括回應於監測電路106a至106n之一者偵測到輸入時脈信號CLK_A至CLK_N之一者損耗及/或失效(例如，回應於所偵測之狀態)而產生之一或多個時脈狀態信號。
重置電路104可經組態以接收信號LOSS。信號LOSS可自監測電路106a至106n之任一者接收。重置電路104可經組態以產生一信號(例如FB_SYNC_TRIG)。信號FB_SYNC_TRIG可為一重置信號。重置信號FB_SYNC_TRIG可經組態以重置鎖相迴路電路92之一反饋時脈分頻器。
在一個實例中，信號LOSS可提供輸入時脈信號CLK_A至CLK_N之一者已存在一信號失效之一指示。例如，重置信號FB_SYNC_TRIG可回應於自信號LOSS接收到一輸入時脈信號失效之一指示而產生。鎖相迴路電路92之反饋時脈分頻器可回應於偵測到一信號失效而重置。
在一些實施例中，重置電路104可經組態以判定輸入時脈信號CLK_A至CLK_N之一者與輸入時脈信號CLK_A至CLK_N之另一者之間的一相位偏移。信號FB_SYNC_TRIG可回應於偵測到之相位偏移超過一相位偏移量之一臨限值而產生。重置信號FB_SYNC_TRIG可經組態以基於偵測到之相位偏移來重置鎖相迴路電路92之反饋時脈分頻器。
多工器90可經組態以自多個輸入信號選擇一輸出信號。多工器90可接收輸入時脈信號CLK_A至CLK_N。例如，監測電路106a至106n及/或介面102可將輸入時脈信號CLK_A至CLK_N傳遞至多工器90之輸入。多工器90可經組態以選擇輸入時脈信號CLK_A至CLK_N之一者來呈現為一輸出信號(例如CLK_IN)。信號CLK_IN可自多工器90之輸出呈現至PLL電路92之輸入。由多工器90選擇輸入時脈信號CLK_A至CLK_N作為時脈信號CLK_IN可由來自處理器84之一輸入及/或暫存器86之一狀態控制。
PLL電路92可經組態以回應於信號CLK_IN及/或信號FB_SYNC_TRIG而產生信號CLK_OUT。PLL 92可經組態以產生信號CLK_OUT以具有鎖定至由多工器90接收及/或選擇為輸入時脈信號CLK_IN之輸入參考時脈信號CLK_A至CLK_N之一相位。在一個實例中，由DPLL 80i產生之信號CLK_OUT可為由PHY收發器30b接收之信號SYNCE TX CLOCK及/或由RF收發器64接收之信號RF TX CLOCK。在另一實例中，由DPLL 80i產生之信號CLK_OUT可為由PTP模組40b及/或RF收發器64接收之信號1PPS。
PLL電路92可包括一區塊(或電路) 110。電路110可實施一重置反饋電路。重置反饋電路110可經組態以回應於信號FB_SYNC_TRIG而重置PLL電路92之反饋分頻器。重置反饋電路110可為由PLL電路92實施之一組件，其使反饋分頻器能夠基於來自反饋分頻器重置電路100之輸出來重置。PLL電路92可包括其他組件(圖中未展示)。PLL電路92之其他組件可結合圖5描述。
DPLL 80i可鎖定至一初級輸入時脈信號(例如輸入時脈信號CLK_A至CLK_N之一選定者)。多工器90可經組態以選擇信號CLK_A至CLK_N之一者用作PLL 92之初級輸入(例如信號CLK_IN)。未選定輸入時脈信號可為交替及/或冗餘時脈信號(例如，若輸入時脈信號CLK_A被選為初級輸入時脈信號，則其他輸入時脈信號CLK_B至CLK_N可為交替輸入時脈信號)。交替輸入時脈信號之一者可被選為一次級輸入時脈信號。次級輸入時脈信號可經組態以替換初級輸入時脈信號(例如，歸因於失效)。在一實例中，輸入時脈信號CLK_B可為可在輸入時脈信號CLK_A已失效時被選擇用於替換初級輸入時脈信號CLK_A之次級時脈信號。在一切換時段之後，次級脈衝信號CLK_B可變成初級時脈信號。處理器84及/或暫存器86可判定輸入時脈信號CLK_A至CLK_N之何者操作為初級輸入時脈信號及/或次級輸入時脈信號。
輸入時脈信號CLK_A至CLK_N之一者可為由鎖相迴路電路92使用之初級輸入(例如CLK_IN)。輸入時脈信號CLK_A至CLK_N之另一者可為已使用多工器90來選擇用於替換鎖相迴路電路92之初級輸入之次級輸入。反饋分頻器重置電路100可經組態以使用重置反饋電路110來重置PLL電路92之反饋時脈分頻器。在一個實例中，重置反饋時脈分頻器可減小輸入時脈信號CLK_A至CLK_N之一無中斷重新配置中初級輸入與次級輸入之間的一相位偏移。在另一實例中，重置反饋時脈分頻器可消除及/或減小量測輸入時脈信號CLK_A至CLK_N之一無中斷重新配置中初級輸入與次級輸入之間的一偏移(例如一相位偏移)時之一不準確性。
關於區域系統卡失效(例如，藉由路由器10及/或基地台60中之網卡50之失效)，設備100可經組態以啟用DPLL電路80a至80n之一無中斷重新配置，其可提供用於吸收歸因於DPLL 80a至80n中之參考切換之變化之一機制且在重新配置完成時基於儲存值來更新一相位偏移暫存器。當在可具有不同相位之輸入源(例如初級輸入與次級輸入)之間切換時，可嘗試實施無中斷切換以最小化輸出時脈信號CLK_OUT上之相位變化。
當DPLL 80a至80n之一者(例如80i)藉由啟用無中斷切換來自初級輸入切換至次級輸入時，DPLL 80i將首先進入一內部延期狀態(但不內部或外部確證一延期警報)，接著可量測新選擇之輸入時脈(例如次級輸入)相對於先前時脈(例如初級輸入)之相位偏移。設備100可經組態以啟動重置反饋電路110以使PLL 92能夠自動補償經量測相位偏移。自動補償可導致DPLL 80i之輸出時脈信號CLK_OUT之相位受有限中斷。
參考圖5，展示繪示連接至監測電路及重置電路之一鎖相迴路電路之組件的一方塊圖。展示DPLL 80a。DPLL 80a可為DPLL 80a至80n之任一者之一代表性實例。DPLL 80a經展示為接收輸入及/或向暫存器86提供輸出。DPLL 80a經展示為自系統時脈82接收一輸入。
DPLL 80a經展示為包括多工器90、PLL 92、重置電路104及/或監測電路106a至106n。DPLL 80a可接收輸入時脈信號CLK_A至CLK_N，產生輸出時脈信號CLK_OUT，接收一信號(例如HS_ENABLE)，接收一信號(例如IN_SEL)，及/或產生信號(例如REG_A至REG_N)。DPLL 80a可包括其他組件及/或產生/接收其他信號(圖中未展示)。DPLL 80a之組件之配置及/或輸入/輸出之數目可根據一特定實施方案之設計準則來變動。
暫存器86經展示為包括一區塊(或電路) 150。電路150可實施一暫存器單元。暫存器86可包括任何數目個暫存器單元。在一個實例中，暫存器單元150可經組態以儲存DPLL 80a至80n之一或多者之一操作狀態。在一實例中，暫存器單元150可經組態以選擇DPLL 80a是否依一無中斷切換操作模式操作。暫存器86經展示為接收信號REG_A至REG_N。暫存器86經展示為產生信號IN_SEL及/或信號HS_ENABLE。
信號HS_ENABLE可經組態以啟用DPLL 80a之無中斷切換操作模式。信號HS_ENABLE可回應於儲存於暫存器單元150中之一值(或若干值)而確證(或解除確證)。在一實例中，當信號HS_ENABLE處於一邏輯高(或接通)值時，DPLL 80a可依無中斷切換操作模式操作，及當HS_ENABLE處於一邏輯低(或切斷)值時，DPLL 80a可不依無中斷切換操作模式操作。HS_ENABLE信號之特定組態及/或控制DPLL 80a至80n之無中斷切換操作模式之暫存器單元150之狀態可根據一特定實施方案之設計準則來變動。
信號IN_SEL可由暫存器86產生。信號IN_SEL可由多工器90接收。多工器90可經組態以回應於信號IN_SEL而選擇自各自監測電路106a至106n接收之輸入時脈信號CLK_A至CLK_N之一者。信號IN_SEL可使多工器90能夠選擇多工器90之輸入之一者來呈現為多工器90之輸出(例如信號CLK_IN)。多工器90之輸入之選擇(例如判定輸入時脈信號CLK_A至CLK_N之何者係初級輸入及/或次級輸入)可由暫存器86之一狀態控制。
信號REG_A至REG_N可各由監測電路106a至106n之一各自者產生。監測電路106a至106n可經組態以監測輸入時脈信號CLK_A至CLK_N之一狀態。監測電路106a至106n可回應於針對各自輸入時脈信號CLK_A至CLK_N偵測到之狀態而產生信號REG_A至REG_N (例如時脈狀態信號)。信號REG_A至REG_N可經呈現給暫存器86。信號REG_A至REG_N可向暫存器86 (或處理器84)提供關於輸入時脈信號REG_A至REG_N之操作狀態之資訊。例如，信號REG_A至REG_N可向暫存器86提供輸入時脈信號CLK_A至CLK_N之一或多者在按預期操作、已失效、在漂移等等之一指示。例如，暫存器86可基於由信號REG_A至REG_N提供之資訊來產生信號IN_SEL用於選擇初級輸入及/或次級輸入。
監測電路106a至106n各經展示為將輸入時脈信號CLK_A至CLK_N之一各自者傳遞至多工器90之輸入及/或產生一各自信號(例如LOSS_A至LOSS_N)。信號LOSS_A至LOSS_N可為結合圖4所展示之信號LOSS之分量。信號LOSS_A至LOSS_N (例如時脈狀態信號)可提供至重置電路104。重置電路104可回應於信號LOSS_A至LOSS_N而產生信號FB_SYNC_TRIG。在一個實例中，重置電路104可經組態以回應於信號LOSS_A至LOSS_N之一或多者而判定初級輸出是否已失效。在另一實例中，重置電路104可經組態以基於信號LOSS_A至LOSS_N來判定初級輸入與次級輸入之一相位偏移。
PLL電路92經展示為包括一區塊(或電路) 160、一區塊(或電路) 162、一區塊(或電路) 164、一區塊(或電路) 166及/或一區塊(或電路) 168。電路160可實施一相位頻率偵測器。電路162可實施一數位迴路濾波器。電路164可實施一數位控制振盪器。電路166可實施一輸出分頻器。電路168可實施一反饋分頻器。PLL電路92可包括其他組件(圖中未展示)。PLL 92之組件之數目、類型及/或配置可根據一特定實施方案之設計準則來變動。
相位頻率偵測器160可經組態以執行參考輸入信號CLK_A至CLK_N (例如選定輸入時脈信號CLK_IN)及一反饋信號(例如FB)之一頻率量測(例如一比較)。信號FB可由反饋分頻器168呈現。信號FB可表示輸出時脈信號CLK_OUT之一反饋。相位頻率偵測器160可產生一誤差量(例如參考信號CLK_A至CLK_N與輸出信號CLK_OUT之反饋信號FB之間的一差)之一指示。在一個實例中，相位頻率偵測器160可回應於各自信號CLK_A至CLK_N與信號CLK_OUT之一比較而產生多位元帶正負號相位字(例如一相位誤差信號)。偵測到之誤差量(例如相位誤差信號)可呈現給迴路濾波器電路162。
相位頻率偵測器160可接收一信號(例如CLK_DISQUAL)。信號CLK_DISQUAL可由監測電路106a至106n之一或多者產生。信號CLK_DISQUAL可提供先前呈現之初級輸入已被摒棄且次級輸入可替換初級輸入之一指示。例如，信號CLK_DISQUAL之呈現可指示失效切換已發生。當一失效切換發生時，信號CLK_IN (使用次級輸入來更新)與反饋信號FB(基於先前初級輸入)之間的相位偏移可較大。
信號CLK_DISQUAL可由多工器90回應於監測電路106a至106n之一或多者(例如監測電路106n)之一輸出而產生。信號CLK_DISQUAL可限定或摒棄輸入時脈信號CLK_A至CLK_N之一者(例如輸入時脈信號CLK_N，若時脈信號CLK_N係主動/初級輸入)。輸入時脈信號CLK_A至CLK_N之限定或摒棄可歸因於信號損耗(例如信號LOSS_A至LOSS_N)、活性損耗(自預期標稱頻率之過程(例如PPM)量測)及/或基於一分數頻率偏移(FFO)之一超範圍量測(自預期標稱頻率之精細(例如ppb)量測)而判定。信號CLK_DISQUAL可啟動延期狀態。若另一限定輸入時脈信號CLK_A至CLK_N可用，則信號CLK_DISQUAL可啟用一參考切換。例如，信號CLK_DISQUAL可為信號LOSS_A至LOSS_N (例如信號LOSS_N，若時脈信號CLK_N係主動/初級輸入)。
數位迴路濾波器162可經組態為一低通濾波器。例如，數位迴路濾波器162可自接收自相位頻率偵測器160之誤差信號過濾高頻。數位迴路濾波器162可產生一分數頻率偏移(ffo)。在一些實施例中，分數頻率偏移可為表示一頻率之一分數之一數位信號。例如，分數頻率偏移可由DPLL 80a至80n用於將輸出時脈信號CLK_OUT拉成與輸入時脈信號CLK_A至CLK_N (例如初級輸入CLK_IN)對準。
數位控制振盪器電路164可經組態以產生輸出時脈信號。DCO電路164可回應於由迴路濾波器162產生之分數頻率偏移而使輸出時脈信號與輸入時脈信號CLK_A至CLK_N對準。DCO電路164可自系統時脈82接收一輸入。由DCO電路164產生之輸出可作為反饋提供至反饋分頻器電路168及/或呈現給輸出分頻器電路166。
輸出分頻器166可經組態以回應於DCO電路164之輸出而產生信號CLK_OUT。輸出分頻器166可經組態以劃分DCO電路164之輸出頻率。劃分頻率可使信號CLK_OUT能夠產生為DCO頻率之倍數之輸出頻率。
反饋分頻器168可經組態以回應於DCO電路164之輸出而產生信號FB。反饋分頻器166可經組態以將DCO輸出頻率劃分至PFD 160之頻率。在所展示之實例中，反饋重置電路110可經實施為反饋分頻器168之一組件。在另一實例中，反饋重置電路110可連接至反饋分頻器168以提供一重置指令。反饋重置電路110可回應於信號FB_SYNC_TRIG而重置反饋。例如，反饋重置電路110可為一閘控電路，其經組態以回應於信號FB_SYNC_TRIG而提供輸入時脈信號CLK_A至CLK_N之一者(例如次級源)以重置反饋重置電路100。反饋重置電路110可經組態以使反饋分頻器168能夠支援反饋信號FB之重置。重置反饋重置電路110可使信號FB與次級輸入時脈源(例如已由信號IN_SEL選擇用於替換已失效之先前初級輸入時脈源之輸入時脈信號CLK_A至CLK_N)對準。
DPLL 80a至80n之無中斷操作可回應於一或多個條件而觸發。觸發無中斷操作之一個條件可為當DPLL鎖定至一輸入時脈且切換至一不同輸入時脈時。例如，無中斷操作可在初級輸入時脈(例如輸入時脈信號CLK_A)由次級輸入時脈(例如輸入時脈信號CLK_B)替換時觸發。觸發無中斷操作之另一條件可為當DPLL自一延期操作模式退出時。無中斷參考切換可經由信號HS_ENABLE (例如，基於暫存器86之設置)來啟用或停用。設備100可經組態以能夠在啟用無中斷切換時將輸出時脈信號CLK_OUT上之相位瞬變限制為250ps。
DPLL 80a至80n鎖定至之參考時脈(例如CLK_A至CLK_N)可各具有一不同相位偏移。在無反饋分頻器重置電路100之情況下，若DPLL 80a自源起輸入時脈信號CLK_A切換至源起輸入時脈信號CLK_N (例如，發生一時脈重新配置)，則可添加至迴路濾波器162之輸出之相位偏移可瞬時改變。因此，輸出時脈CLK_OUT可回應於切換而呈現一瞬變。例如，若DPLL 80a切換至具有一不同相位偏移之另一參考(例如，TCXO電路70a被停用且TCXO電路70b代以將參考時脈信號提供至源DPLL 80a)，則因為DPLL 80a鎖定至新參考，所以經添加之相位偏移可導致信號CLK_OUT上之瞬變。在無反饋分頻器重置電路100之情況下，PLL 92可能無法足夠快地補償變化相位偏移。因此，DPLL 80a可回應於重新配置而在輸出時脈CLK_OUT上產生一相位瞬變。
由於經添加相位偏移可在信號FB之反饋迴路內，所以PFD 160可最終引入偏移且輸出時脈CLK_N不久可返回至對準。躍變可為可在信號CLK_OUT上引入一大相位瞬變之一快速變化。電路100可經組態以減少由切換引起之相位瞬變。例如，設備100可經組態以在發生一切換時使轉變平滑。
DPLL電路80a至80n可各包括用於識別一信號損耗及/或一頻率損耗之監測電路106a至106n。監測電路106a至106n可經組態以快速摒棄一參考輸入以允許切換至一冗餘輸入源(例如輸入時脈信號CLK_A至CLK_N之另一者)。例如，信號REG_A至REG_N可經組態以通知暫存器86摒棄一失效輸入時脈信號。DPLL 80a至80n可經組態以在自一鎖定狀態返回至一鎖定恢復狀態且返回至一鎖定狀態之此切換期間自動管理狀態轉變。
相位偵測器160可經組態以比較選定輸入CLK_IN與反饋信號FB以偵測兩個時脈之間的一偏移。為啟用一邊緣與邊緣比較，信號CLK_IN及信號FB需要具有相同標稱頻率。接著，信號CLK_IN與信號FB之間的偏移可傳遞至數位迴路濾波器162。若啟用無中斷切換，則先前量測之無中斷切換值可應用於由PFD 160偵測到之相位偏移以能夠吸收偏移。針對低頻時脈(例如，諸如8 kHz)，輸入與反饋之間的偏移可較大。設備100可經組態以在自一失效輸入切換至一冗餘輸入(例如，適合於電信系統)時將輸出時脈信號CLK_OUT上之瞬變減小至約120ns。
可實施無中斷參考切換以嘗試在可具有不同相位之輸入源之間切換(例如，自初級輸入時脈CLK_A切換至次級輸入時脈CLK_B)時最小化輸出時脈CLK_OUT上之一相位變化。當DPLL 80a在無中斷切換啟用之情況下切換輸入(例如，基於信號HS_ENABLE)時，DPLL 80a可將一操作模式變為一內部延期狀態(例如，在未內部或外部確證一延期警報)。在延期狀態中，僅量測新選定輸入時脈(例如次級輸入時脈CLK_B)相對於先前量測時脈(例如將追蹤初級輸入時脈CLK_A之信號FB)之相位偏移，設備100可實施反饋分頻器電路168之一重置。重置可使PLL 92能夠自動補償相位偏移以導致DPLL輸出時脈CLK_OUT之相位最小中斷。
在一個實例中，若初級時脈輸入CLK_A及次級脈衝輸入CLK_B兩者依1PPS操作但具有高達100s至0.5s之相位差，則設備100可經組態以防止輸出時脈CLK_OUT上之一相位瞬變。設備100可經組態以能夠特徵化無中斷切換之最大相位偏移。
在一些實施例中，分頻器重置可為一可選選項。在一實例中，信號HS_ENABLE可提供使用設備100啟用重置或在無重置之情況下量測相位偏移(例如，使用PFD電路160在初級輸入與次級輸入之間)之選項。在一些實施例中，信號HS_ENABLE可為一次可選設置(例如，可在網卡50之一通電期間設置暫存器150)。在一些實施例中，可基於在初級輸入與次級輸入之間偵測到之一相位偏移量(例如一臨限值)來自動選擇由設備100引發之分頻器之重置。例如，可選擇100度之一相位偏移臨限值且當將初級輸入與次級輸入之間的相位偏移偵測為100度或更大時，可執行分頻器重置，且若相位偏移小於100度，則可不執行重置。
參考圖6，展示繪示一輸出時脈信號上之一瞬變的一圖式。展示一時序圖200。時序圖200可提供在停用無中斷切換時DPLL 80a至80n之輸入/輸出信號之一繪示性實例。
時序圖200可包括一信號202a至202b、一信號204及/或一信號206。信號202a至202b可表示一初級輸入(例如信號CLK_A)。信號204可表示一次級輸入(例如信號CLK_B)。信號206可表示反饋及/或輸出(例如信號FB及/或信號CLK_OUT)。在一個實例中，初級輸入信號202a至202b及次級輸入信號204兩者可依接近相同頻率(例如兩者依+4PPM、兩者依0PPM等等)操作。
展示垂直線210a至210b。垂直線210a至210b可繪示信號202a至202b及信號204之邊緣在特定時間之一比較。垂直線210a至210b可對應於信號202a至202b及信號204之一半週期。垂直線210a可對應於信號202a至202b之一上升邊緣及信號204之一下降邊緣。垂直線210b可對應於信號202a至202b之一下降邊緣及信號204之一上升邊緣。比較210a至210b可指示信號204可具有自信號202a至202b之約180度之一相位偏移。180度之一相位偏移可表示輸出信號206上之瞬變之一最壞情況。
信號202a至202b可為PLL 92之初級輸入。信號206一般可追蹤初級輸入。展示一時間212。時間212可表示時脈信號CLK_A之一損耗。例如，信號202a至202b之部分202a可表示信號CLK_A何時由監測電路106a接收且信號202a至202b之部分202b可表示信號CLK_A在未失效時預期看起來像什麼。
展示一吸收214a至214b。吸收214a至214b可表示次級輸入(例如替換信號CLK_A作為PLL 92之輸入之信號CLK_B)與輸出時脈信號CLK_OUT之間的一相位吸收。由於信號FB及/或信號CLK_OUT可追蹤原始初級輸入信號202a至202b，所以信號206可具有自信號204之相同180度相位偏移。
信號206上展示一瞬變誤差216。瞬變誤差216可出現於輸出信號CLK_OUT上。信號204 (例如次級輸入)與輸出/反饋信號之間的相位偏移可導致PFD 160之一量測誤差。量測誤差可導致輸出信號CLK_OUT上之瞬變216。瞬變216可發生於未啟用無中斷切換及/或未實施設備100時。
針對低頻時脈，輸出時脈信號CLK_OUT (及反饋時脈FB)與次級脈衝輸入CLK_B之間可在DPLL 80a至80n執行一無中斷切換時吸收之相位偏移可為數百微秒(例如，針對8 kHz時脈，所吸收之相位偏移可為約+/-62.5s)或甚至毫秒級(例如，針對每秒1個脈衝(PPS)時脈，所吸收之相位偏移可為約+/-500ms)。取決於用於執行量測之區域時脈之準確性，相位偏移可存在一誤差。在一個實例中，若輸入時脈信號(例如CLK_A及CLK_B)及量測時脈之頻率相差10PPM，則所引入之一誤差量可為經量測相位偏移之0.001%。針對1ms之一相位偏移，最大誤差可為約10ns (例如一無法接受大誤差)。由於反饋信號FB與次級參考時脈信號CLK_B保持大相位偏移關係，所以大誤差亦可進一步應用於未來相位偏移計算(例如，針對DPLL閉環)。誤差可被視為輸出時脈信號CLK_OUT上之相位瞬變。
參考圖7，展示繪示一輸出時脈信號上之一瞬變之一消除的一圖式。展示一時序圖250。時序圖250可提供在啟用無中斷切換時DPLL 80a至80n之輸入/輸出信號之一繪示性實例。
時序圖250可包括一信號252a至252b、一信號254、一信號256及/或一信號258。信號252a至252b可表示一初級輸入(例如信號CLK_A)。信號254可表示一次級輸入(例如信號CLK_B)。信號256可表示反饋信號(例如信號FB)。信號258可表示輸出時脈信號(例如信號CLK_OUT)。
信號252a至252b可為PLL 92之初級輸入。信號254可具有自信號252a至252b之約180度之一相位偏移(例如，類似於結合圖6所展示之信號202a至202b及信號204)。反饋信號256及輸出信號258一般可追蹤初級輸入。
可發生時脈信號CLK_A之一損耗。信號252a至252b之部分252a可表示信號CLK_A何時由監測電路106a接收，且信號252a至252b之部分252b可表示信號CLK_A在未失效時預期看起來像什麼。在時脈信號252a至252b損耗之後，信號254可切換至PLL 92之初級輸入。
由於信號254 (例如已切換至初級輸入之次級脈衝)可具有自先前初級時脈(例如信號252a至252b)之一180度偏移，所以反饋信號256及輸出時脈258亦可具有自信號254之相同180度偏移。然而，設備100可經組態以防止相位偏移引起輸出時脈258上之瞬變。設備100可經組態以在兩個外部時脈(例如初級輸入252a至252b及次級輸入254)接近為相同頻率(例如兩者依+4PPM、兩者依0PPM等等)時吸收相位偏移。
監測電路106a可偵測信號252a至252b之失效。監測電路106a可向重置電路104提供信號LOSS_A且向暫存器86提供信號REG_A。暫存器86可產生信號IN_SEL以使多工器90能夠自初級輸入252a至252b切換至次級輸入254。由於DPLL 80a至80n可依時序圖250之無中斷切換操作模式操作，所以信號HS_ENABLE可能先前已被確證。重置電路104可產生信號FB_SYNC_TRIG。信號FB_SYNC_TRIG可使重置反饋電路110能夠重置反饋分頻器168。
信號256 (例如信號FB)上展示重置260。例如，在重置260之前，信號256可具有自信號254之180度相位偏移。在重置260之後，信號256一般可跟隨信號254 (例如，信號254及信號256可同相)。設備100可經組態以藉由重置反饋時脈256來減少偏移(例如，在執行重置260之前，反饋時脈256表示「先前初級時脈」信號252a)。
重置260可與信號CLK_B (例如次級源)同步。使重置260與次級源同步可觸發反饋信號FB之一確定性重新對準。在一實例中，重置電路104可為一閘控電路，其在觸發自初級源(例如輸入時脈信號CLK_A)至次級源(例如輸入時脈信號CLK_B)之一參考切換時發送次級源(例如所展示之實例中之信號CLK_B)作為重置260。
展示一吸收262a至262b。吸收262a至262b可表示次級輸入(例如替換信號CLK_A作為PLL 92之輸入之信號CLK_B)與輸出時脈信號CLK_OUT之間的一相位吸收。由於重置260可導致信號FB追蹤次級信號254而非原始初級輸入信號252a至252b，所以信號256可不再具有相位頻率偏移。由於次級信號254及反饋信號256不具有相位偏移，所以吸收262a至262b之時間量可非常小(例如，可忽略不計)。例如，吸收262a至262b之時間可限於約150ps。
展示輸出信號258之一邊緣264。邊緣264可為吸收262a至262b之後的輸出信號258之下一邊緣。由於吸收262a至262b之時間量可限於150ps，所以邊緣264可不呈現一瞬變誤差。例如，當啟用無中斷切換來使用設備100時，輸出時脈信號CLK_OUT上可不存在瞬變。
設備100可經組態以將輸出時脈上之瞬變自奈秒級減少至小於150ps (通過程序、電壓、溫度(PVT))。設備100可經組態以將高頻時脈之瞬變減少及/或消除至約1 Hz之時脈。設備100可能夠在無需持續自反饋時脈量測至新輸入參考時脈(例如，導致可在微秒級至數百毫秒之範圍內之偏移)之情況下執行無中斷切換。實施反饋時脈之重置260可消除新輸入參考時脈之間的相位偏移，其可限制輸出時脈上呈現之瞬變量。
設備100可經組態以啟用重置260。重置260可使反饋信號FB (例如信號256)能夠獨立於輸出時脈信號CLK_OUT (例如258)而調整。獨立於信號258而調整信號256可將執行相位偏移量測之時間量限制至奈秒級。例如，若輸入時脈信號(例如CLK_A及CLK_B)與量測時脈之頻率相差10PPM，則所引入之一誤差量可為經量測相位偏移之0.001%。使用限制至奈秒級之執行相位偏移量測之時間量，即使0.001%誤差，最大誤差可在飛秒級內。由設備100執行之重置可經組態以提供一有界最大誤差。低吸收相位偏移262a至262b亦可導致未來相位偏移計算之一有界誤差(例如，針對DPLL閉環)以有效展示輸出時脈信號CLK_OUT上之無瞬變誤差。
參考圖8，展示繪示由切換輸入時脈信號所致之一輸出回應的一圖式。展示一曲線圖300。曲線圖300可包括一軸線302及一軸線304。軸線302可為繪示依300ps/div之一量測的一Y軸。軸線304可為繪示依20s/div之一量測的一X軸。
曲線圖300可包括一信號310及一信號312。信號310可表示回應於在無設備100 (例如，停用無中斷切換)之情況下切換依8 kHz操作且具有一180度相位偏移(例如，在初級輸入CLK_A與次級輸入CLK_B之間)之輸入時脈源而產生之一輸出時脈信號。信號312可表示回應於在設備100提供分頻重置之情況下切換依8 kHz操作且具有一180度相位偏移(例如，在初級輸入CLK_A與次級輸入CLK_B之間)之輸入時脈源而產生之一輸出時脈信號。在所展示之實例中，輸入時脈源之間的切換(例如，在CLK_A與CLK_B之間)可約每五秒發生一次。
信號310可包括瞬變320至332。瞬變320至332可包括信號310之一瞬時(或近瞬時)變化。在所展示之實例中，瞬變320可在約30秒處，瞬變322可在約1分40秒處，瞬變324可在約1分50秒處，瞬變326可在約2分20秒處，瞬變328可在約2分40秒處，瞬變330可在約3分35秒處，且瞬變332可在約4分5秒處。當設備100消除及/或限制瞬變時，信號312可不呈現瞬變。信號312一般可較穩定(例如，無瞬時變化)。
參考圖9，展示一狀態機350。狀態機350可經組態以控制DPLL 80a至80n之無中斷重新配置。狀態機350一般包括一步驟(或狀態) 352、一步驟(或狀態) 354、一步驟(或狀態) 356、一步驟(或狀態) 358及一步驟(或狀態) 360。狀態機350經展示為回應於各種信號呈一邏輯高或一邏輯低狀態而被控制。引起變化之特定類型之狀態(高或低)可根據一特定實施方案之設計準則來變動。
狀態機350可基於由處理器84及/或暫存器86儲存之輸入/輸出及/或資料來控制。狀態機350可表示DPLL 80a至80n之操作模式。在一些實施例中，狀態機350可開始於狀態352。狀態352可為一自由運行狀態。在自由運行狀態352中，DPLL 80a至80n可經組態以產生具有低抖動之自由運行時脈(例如，使用一區域振盪器)。在一實例中，當DPLL 80a至80n通電且處理器84及/或暫存器86提供指示一自由運行狀態之一信號(或其他輸入) DPLL_MODE時，狀態機350可開始於狀態352。DPLL 80a至80n可在自由運行狀態352中操作，直至信號LOSS呈一邏輯低(或0)狀態。當信號LOSS呈一低狀態時，狀態機350可移動至狀態354。
狀態354可為一獲取狀態。在獲取狀態354中，DPLL 80a至80n可經組態以鎖定至一參考時脈(例如輸入時脈信號CLK_A至CLK_N之一者)。在一些實施例中，獲取狀態354可為狀態機350之一開始狀態。例如，當DPLL 80a至80n通電且處理器84及/或暫存器86提供指示一正常狀態之DPLL_MODE時且當一信號(例如LOCK_INTERNAL)呈一邏輯低(或0)狀態時，狀態機350可開始於狀態354。在獲取狀態354中，若信號LOSS呈一邏輯高(或1)狀態，則狀態機350可移動至自由運行狀態352。在獲取狀態354中，若DPLL_MODE指示正常狀態且信號LOCK_INTERNAL呈一邏輯高(或1)狀態，則狀態機350可移動至狀態356。
狀態356可為一正常狀態。在正常狀態356中，DPLL 80a至80n可經組態以在鎖定至初級輸入(例如輸入時脈信號CLK_A至CLK_N之選定者)時操作。正常狀態356可不是DPLL 80a至80n之一開始狀態。DPLL 80a至80n可經組態以在正常狀態356中操作，直至信號LOSS變成一邏輯高(或1)狀態。回應於信號LOSS係一邏輯高，狀態機350可移動至狀態358。
狀態358可為一延期狀態。在延期狀態358中，DPLL 80a至80n可在同步化之間(例如，初級輸入可能已失效且DPLL 80a至80n可能未完成變成次級輸入)。一般而言，DPLL 80a至80n可在延期狀態358中操作，直至已鎖定至次級輸入。例如，在延期狀態358中，DPLL 80a至80n可依賴自一儲存值(例如一最後已知良好值)導出之一時脈信號操作。在一些實施例中，延期狀態358可為狀態機350之一開始狀態。例如，當DPLL 80a至80n通電且處理器84及/或暫存器86提供指示一延期狀態之DPLL_MODE時，狀態機350可開始於狀態358。
在延期狀態358中，若停用無中斷切換(例如，信號HS_ENABLE係一邏輯低(或0)且未偵測到新輸入時脈之一損耗(例如，信號LOSS呈一邏輯低(或0)狀態)，則狀態機350可移動至獲取狀態354。在延期狀態358中，若啟用無中斷切換(例如，信號HS_ENABLE係一邏輯高(或1)且未偵測到新輸入時脈之一損耗(例如，信號LOSS呈一邏輯低(或0)狀態)，則狀態機350可移動至狀態360。
狀態360可為一無中斷切換狀態。無中斷切換狀態360可為經組態以能夠執行無中斷功能之一子狀態。在無中斷切換狀態360中，重置電路104可為無閘的。當重置電路104無閘時，信號FB_SYNC_TRIG可呈現給PLL電路92。重置反饋電路110可接收信號FB_SYNC_TRIG且引起反饋分頻器168重置。重置反饋分頻器168可使反饋信號FB與新輸入(例如次級輸入CLK_B)重新對準。可由PFD 160量測CLK_IN (例如次級輸入CLK_B)與重置反饋信號FB之間的一殘餘相位偏移。接著，狀態機350可移動至獲取狀態354。在獲取狀態354中，DPLL 80a至80n可在相位頻率偵測器160回傳CLK_IN與FB之間的一真偏移時使用量測值來吸收相位偏移。
參考圖10，展示一方法(或程序) 400。方法400可藉由重置一反饋分頻器來實施無中斷切換。方法400一般包括一步驟(或狀態) 402、一步驟(或狀態) 404、一步驟(或狀態) 406、一決策步驟(或狀態) 408、一步驟(或狀態) 410、一步驟(或狀態) 412及一步驟(或狀態) 414。
步驟402可開始方法400。在步驟402中，監測電路106a至106n可經組態以監測輸入信號CLK_A至CLK_N之一狀態。例如，監測電路106a至106n可回應於一信號損耗(或信號LOSS_A至LOSS_N之一狀態自低變為高)而產生各自信號LOSS_A至LOSS_N。類似地，監測電路106a至106n可使用各自信號REG_A至REG_N來將信號CLK_A至CLK_N之狀態提供至暫存器86。接著，在步驟406中，監測電路106a至106n可將輸入時脈信號CLK_A至CLK_N傳輸(例如轉發)至PLL電路92。例如，多工器90可自監測電路106a至106n接收信號CLK_A至CLK_N且回應於信號IN_SEL而選擇信號CLK_A至CLK_N之一者作為PLL電路92之輸入時脈信號CLK_IN。接著，方法400可移動至決策步驟408。
在決策步驟408中，處理器84及/或暫存器86之一狀態可判定是否自初級輸入切換至一次級輸入。例如，信號IN_SEL之一狀態可回應於監測電路106a至106n提供初級輸入已失效及/或不再適合用作一參考之一指示而改變(例如，若初級輸入係輸入時脈信號CLK_A，則監測電路106a可產生信號REG_A來向暫存器86提供指示初級輸入已失效之資訊)。若暫存器86未指示一輸入切換，則方法400可返回至步驟404。若暫存器86指示一輸入切換，則方法400可移動至步驟410。
在步驟410中，重置電路104可產生重置信號。例如，當判定初級輸入已失效時，監測電路106a可改變信號LOSS_A之狀態。重置電路104可回應於信號LOSS_A而產生信號FB_SYNC_TRIG。重置電路104可向PLL 92呈現重置信號FB_SYNC_TRIG。接著，在步驟412中，重置反饋電路110可重置反饋時脈分頻器168。例如，回應於接收到信號FB_SYNC_TRIG，重置反饋電路110可引起反饋時脈分頻器168獨立於反饋時脈分頻器168自DCO 164接收之輸出時脈信號CLK_OUT而重置。接著，方法400可移動至步驟414。
在步驟414中，可用次級輸入替換初級輸入。例如，PFD 160將與新輸入時脈信號(例如次級輸入CLK_B)同步。PLL 92可基於次級輸入而非初級輸入來呈現輸出時脈信號CLK_OUT。由重置反饋電路110引起之信號FB之重置可使PLL 92能夠吸收初級輸入時脈信號(例如CLK_A)與次級輸入時脈信號(例如CLK_B)之間的一相位偏移。接著，方法400可返回至步驟404(例如，其中先前次級輸入CLK_B現操作為初級輸入)。
熟習相關技術者應明白，由圖1至圖10之圖式執行之功能可使用以下之一或多者來實施：習知通用處理器、數位電腦、微處理器、微控制器、RISC (精簡指令集電腦)處理器、CISC (複雜指令集電腦)處理器、SIMD (單指令多資料)處理器、信號處理器、中央處理單元(CPU)、算術邏輯單元(ALU)、視訊數位信號處理器(VDSP)及/或類似運算機器，其等根據說明書之教示來程式化。熟習相關技術者亦應明白，適當軟體、韌體、編碼、常式、指令、運算碼、微碼及/或程式模組可由熟練程式設計員基於本發明之教示來容易地製備。軟體一般由機器實施方案之處理器之一或多者自一媒體或若干媒體執行。
本發明亦可藉由製備以下各者來實施：ASIC (專用積體電路)、平台ASIC、FPGA (場可程式化閘陣列)、PLD (可程式化邏輯裝置)、CPLD (複雜可程式化邏輯裝置)、閘海、RFIC (射頻積體電路)、ASSP (專用標準產品)、一或多個單片積體電路、配置為覆晶模組及/或多晶片模組或藉由使習知組件電路之一適當網路互連來配置之一或多個晶片或晶粒，如本文中所描述，其等之修改將易於由熟習技術者明白。
因此，本發明亦可包含一電腦產品，其可為包含可用於程式化一機器以執行根據本發明之一或多個程序或方法之指令之一或若干儲存媒體及/或一或若干傳輸媒體。由機器執行電腦產品中所含之指令連同周圍電路系統之操作可將輸入資料變換成儲存媒體上之一或多個檔案及/或表示一實體物件或物質(諸如一音訊及/或視覺描繪)之一或多個輸出信號。儲存媒體可包含(但不限於)：任何類型之磁碟，其包含軟碟、硬碟、磁碟、光碟、CD-ROM、DVD及磁光碟；及電路，諸如ROM (唯讀記憶體)、RAM (隨機存取記憶體)、EPROM (可擦除可程式化ROM)、EEPROM (電可擦除可程式化ROM)、UVPROM (紫外線可擦除可程式化ROM)、快閃記憶體、磁卡、光卡及/或適合於儲存電子指令之任何類型之媒體。
本發明之元件可形成一或多個裝置、單元、組件、系統、機器及/或設備之部分或全部。裝置可包含(但不限於)伺服器、工作站、儲存陣列控制器、儲存系統、個人電腦、膝上型電腦、筆記型電腦、掌上型電腦、雲端伺服器、個人數位助理、可攜式電子裝置、電池供電裝置、視訊轉換器、編碼器、解碼器、轉碼器、壓縮器、解壓縮器、預處理器、後處理器、傳輸器、接收器、收發器、加密電路、蜂巢式電話、數位相機、定位及/或導航系統、醫療設備、抬頭顯示器、無線裝置、音訊記錄、音訊儲存及/或音訊播放裝置、視訊記錄、視訊儲存及/或視訊播放裝置、遊戲平台、周邊設備及/或多晶片模組。熟習相關技術者應瞭解，本發明之元件可在其他類型之裝置中實施以滿足一特定應用之準則。
術語「可」及「一般」在本文中結合「係」及動詞使用時意在傳達本描述係例示性的且被認為足夠廣泛地涵蓋本發明中所呈現之特定實例及可基於本發明導出之替代實例兩者之意圖。本文中所使用之術語「可」及「一般」不應被解釋為必然隱含省略一對應元件之期望或可能性。
儘管已特別參考本發明之實施例展示及描述本發明，但熟習技術者應瞭解，可在不背離本發明之範疇之情況下對形式及細節作出各種改變。
10:區塊/電路/路由器 20a至20n:網路段/電路/網路 30a至30b:區塊/實體層(PHY)收發器 40a至40b:區塊/電路/精確時間協定(PTP)模組 50:區塊/網路板/電路/網卡/裝置 60:區塊/電路/基地台 62:區塊/電路 64:區塊/電路/射頻(RF)收發器 70a至70b:區塊/溫度補償晶體振盪器(TXCO)電路 80a至80n:區塊/電路/數位鎖相迴路(DPLL) 80i:DPLL電路 82:區塊/電路/類比鎖相迴路(APLL)/系統時脈 84:處理器/區塊/電路 86:暫存器/區塊/電路 90:多工器/區塊/電路 92:區塊/鎖相迴路(PLL)電路 100:區塊/反饋分頻器重置電路/設備 102:區塊/電路/輸入時脈介面 104:重置電路/區塊 106a至106n:監測電路/區塊 110:重置反饋電路/區塊 150:區塊/電路/暫存器單元 160:區塊/電路/相位頻率偵測器(PFD) 162:區塊/電路/迴路濾波器電路 164:區塊/電路/數位控制振盪器(DCO)電路 166:區塊/電路/輸出分頻器電路 168:區塊/電路/反饋分頻器 200:時序圖 202a至202b:初級輸入信號 204:次級輸入信號 206:輸出信號 210a至210b:垂直線 212:時間 214a至214b:吸收 216:瞬變誤差/瞬變 250:時序圖 252a至252b:信號/初級輸入 254:信號/次級輸入 256:反饋信號 258:輸出信號 260:重置 262a至262b:吸收 264:邊緣 300:曲線圖 302:軸線 304:軸線 310:信號 312:信號 320:瞬變 322:瞬變 324:瞬變 326:瞬變 328:瞬變 330:瞬變 332:瞬變 350:狀態機 352:步驟/自由運行狀態 354:步驟/獲取狀態 356:步驟/正常狀態 358:步驟/延期狀態 360:無中斷切換狀態 400:方法 402:步驟 404:步驟 406:步驟 408:決策步驟 410:步驟 412:步驟 414:步驟
將自以下詳細描述及隨附申請專利範圍及圖式明白本發明之實施例。
圖1係繪示本發明之一實例性實施例之一使用情境的一圖式。
圖2係繪示本發明之一行動通信實施例實例的一圖式。
圖3係繪示本發明之一網路板使用情境之組件的一圖式。
圖4係繪示連接至一鎖相迴路電路之監測電路及一重置電路的一方塊圖。
圖5係繪示連接至監測電路及重置電路之一鎖相迴路電路之組件的一方塊圖。
圖6係繪示一輸出時脈信號上之一瞬變的一圖式。
圖7係繪示一輸出時脈信號上之一瞬變之一消除的一圖式。
圖8係繪示由切換輸入時脈信號所致之一輸出回應的一圖式。
圖9係繪示用於一DPLL之一狀態機的一狀態圖。
圖10係繪示用於藉由重置一反饋分頻器來實施無中斷切換之一方法的一流程圖。
10:區塊/電路/路由器
20a至20n:網路段/電路/網路
30a至30b:區塊/實體層(PHY)收發器
40a至40b:區塊/電路/精確時間協定(PTP)模組
50:區塊/網路板/電路/網卡/裝置
100:區塊/反饋分頻器重置電路/設備

Claims (18)

  1. 一種設備，其包括： 複數個監測電路，其等各經組態以(i)判定複數個輸入時脈信號之一者之一狀態、(ii)將該複數個輸入時脈信號之一者傳輸至一鎖相迴路電路及(iii)回應於該狀態而產生一損耗信號；及 一重置電路，其經組態以(i)自該複數個監測電路接收該損耗信號且(ii)回應於該損耗信號而產生一重置信號，其中(a)該複數個輸入時脈信號之一者係由該鎖相迴路電路使用之一初級輸入，(b)該複數個輸入時脈信號之一者係已被選擇用於替換該鎖相迴路電路之該初級輸入之一次級輸入，(c)該重置信號經組態以重置該鎖相迴路電路之一反饋時脈分頻器，且(d)重置該反饋時脈分頻器限制量測該等輸入時脈信號之一無中斷重新配置中該初級輸入與該次級輸入之間的一偏移時之一不準確性。
  2. 如請求項1之設備，其中限制量測該偏移時之該不準確性防止該鎖相迴路電路之一輸出時脈信號上之一瞬變。
  3. 如請求項1之設備，其進一步包括實施為該反饋時脈分頻器之一組件之一反饋重置電路，其中該反饋重置電路經組態以基於該鎖相迴路電路之一輸出時脈信號來重置由該反饋時脈分頻器產生之一反饋信號。
  4. 如請求項3之設備，其中重置該反饋信號使該反饋信號能夠獨立於該輸出時脈信號而調整。
  5. 如請求項4之設備，其中獨立於該輸出時脈信號而調整該反饋信號限制該鎖相迴路電路執行一相位偏移量測之一時間量。
  6. 如請求項3之設備，其中重置該反饋信號能夠在該初級輸入及該次級輸入具有大致相同頻率時吸收該初級輸入與該次級輸入之間的一相位偏移。
  7. 如請求項3之設備，其中重置該反饋信號包括使該反饋信號與該次級輸入對準。
  8. 如請求項7之設備，其中該反饋重置電路包括經組態以在該初級輸入失效時將該次級輸入提供至該反饋信號之一閘控電路。
  9. 如請求項1之設備，其中該等輸入時脈信號之該狀態係一信號損耗。
  10. 如請求項9之設備，其中(i)該等監測電路各經組態以(a)產生一時脈狀態信號且(b)將該時脈狀態信號呈現給一暫存器區塊，(ii)該時脈狀態信號經組態以提供該等輸入時脈信號之何者具有該信號損耗之一指示，且(iii)該暫存器區塊經組態以回應於該時脈狀態信號而引發一失效切換。
  11. 如請求項1之設備，其中(i)該鎖相迴路電路經組態以依(a)其中啟用該等輸入時脈信號之該無中斷重新配置之一第一操作模式及(b)其中停用該等輸入時脈信號之無中斷重新配置之一第二操作模式操作，且(ii)一無中斷啟用信號經組態以選擇該第一操作模式或該第二操作模式。
  12. 如請求項11之設備，其中(i)該設備經組態以依該第一操作模式產生該重置信號，且(ii)該重置信號未依該第二操作模式產生。
  13. 如請求項1之設備，其中該設備經組態以限制該鎖相迴路電路之一輸出時脈上之一相位瞬變。
  14. 如請求項13之設備，其中(i)該初級輸入及該次級輸入具有低於8 kHz之一頻率及高達180度之一相位差，且(ii)該相位瞬變限於小於150皮秒。
  15. 如請求項1之設備，其中重置該反饋時脈分頻器經組態以限制該鎖相迴路電路執行一相位偏移量測之一時間量。
  16. 如請求項1之設備，其中重置該反饋時脈分頻器經組態以使由該反饋時脈分頻器產生之一反饋信號能夠在該初級輸入失效之後追蹤該次級輸入而非該初級輸入。
  17. 如請求項1之設備，其中該設備經實施為一同步乙太網電信裝置之一組件。
  18. 如請求項1之設備，其中該重置電路經進一步組態以(i)判定一初級輸入與一次級輸入之間的一相位偏移是否超過一臨限值且(ii)回應於該相位偏移超過該臨限值而產生該重置信號。
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