TW202218097A - 半導體元件及靜電放電元件 - Google Patents

Abstract

本揭示內容關於一種半導體元件，包含陽極區、陰極區、靜電放電區及隔絕井區。陽極區及陰極區具有第一類型摻雜物。靜電放電區具有第二類型摻雜物，且陽極區及陰極區形成於靜電放電區上。隔絕井區具有第一類型摻雜物，且圍繞靜電放電區。靜電放電區與隔絕井區相電性連接，且呈浮接狀態。隔絕井區包含至少一個第一重摻雜區。靜電放電區包含至少一個第二重摻雜區。第一重摻雜區與第二重摻雜區相電性連接，且呈浮接狀態。

Description

半導體元件及靜電放電元件

本揭示內容關於一種半導體元件及靜電放電元件，特別是能將靜電電壓或異常電流從積體電路內釋放至外界之技術。

在半導體元件設計上，由於人體放電或機器放電的因素，靜電放電造成的電流容易對電路內部造成損害。因此，半導體元件中需要設置靜電放電防護電路，達到靜電保護的目的。

本揭示內容係關於一種半導體元件，包含陽極區、陰極區、靜電放電區及隔絕井區。陽極區及陰極區具有第一類型摻雜物。靜電放電區具有第二類型摻雜物，且陽極區及陰極區形成於靜電放電區上。隔絕井區具有第一類型摻雜物，且圍繞靜電放電區。靜電放電區與隔絕井區相電性連接，且呈浮接狀態。隔絕井區包含至少一個第一重摻雜區。靜電放電區包含至少一個第二重摻雜區。第一重摻雜區與第二重摻雜區相電性連接，且呈浮接狀態。

本揭示內容還關於一種靜電放電元件，包含陽極區、陰極區、靜電放電區及隔絕井區。陽極區具有第一類型摻雜物。陽極區透過陽極金屬層連接至於輸入輸出焊墊及運算電路。陰極區具有第一類型摻雜物。陰極區透過陰極金屬層連接至參考電壓。靜電放電區，具有第二類型之摻雜物，陽極區及陰極區係形成於靜電放電區上。隔絕井區具有第一類型之摻雜物。隔絕井區係圍繞靜電放電區，且靜電放電區及隔絕井區係相電性連接，且呈浮接狀態。隔絕井區包含至少一個第一重摻雜區。靜電放電區包含至少一個第二重摻雜區。第一重摻雜區與第二重摻雜區相電性連接，且呈浮接狀態。

據此，由於靜電放電區與隔絕井區皆為浮接，且隔絕井區圍繞靜電放電區，故能使半導體元件中不會形成寄生二極體的漏電路徑。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

本揭示內容關於一種半導體元件，在部份實施例中，半導體元件可應用於積體電路中，並作為一種靜電放電元件。請參閱第1圖所示，為根據本揭示內容之部份實施例之積體電路100的示意圖。積體電路100包含運算電路110及至少一個靜電放電元件120（第1圖中具有三個），但積體電路之電路結構並不以第1圖所示為限。

在部份實施例中，運算電路110電性連接於輸入輸出焊墊（I/O Pad）PAD。運算電路110用以執行各種運算，且可由微控制單元(microcontroller)、微處理器(microprocessor)、數位訊號處理器(digital signal processor)、特殊應用積體電路(application specific integrated circuit，ASIC)或邏輯電路來實現。

靜電放電元件120電性連接於運算電路110及輸入輸出焊墊PAD，用以將異常電流或異常電壓排除。舉例而言，當輸入訊號從輸入輸出焊墊PAD輸入至積體電路100時，若輸入訊號為異常（如：靜電電壓或異常的大電流），則輸入訊號會優先通過靜電放電元件120，而不會輸入至運算電路110，因此能防止運算電路110內的電子元件損壞。由於本領域人士能理解靜電放電的原理，故在此不另贅述。

第2圖為根據本揭示內容之部份實施例之半導體元件200的示意圖。前述第1圖中的任一個靜電放電元件120可由半導體元件200實現。半導體元件200至少包含陽極區210、陰極區220、靜電放電區230及隔絕井區240。陽極區210、陰極區220及隔絕井區24分別具有第一型（如：N型）之摻雜物、靜電放電區230則具有第二型（如：P型）之摻雜物。在其他部份實施例中，第一型之摻雜物可為P型、第二型之摻雜物可為N型。

承上，陽極區210及陰極區220係形成於靜電放電區230上。靜電放電區230可為一種P型井（P-well）、隔絕井區240則可為一種深層N型井（deep N-well）。隔絕井區240圍繞靜電放電區230。靜電放電區230及隔絕井區240透過導線相電性連接，以使彼此皆呈浮接（floating）狀態。意即，靜電放電區230及隔絕井區240相短路，且未連接至其他訊號輸入節點。

如第1及2圖所示，陽極區210係電性連接於積體電路100的供電電壓VDD，陰極區220則電性連接於積體電路100的參考電壓GND（如：接地）。陽極區210或陰極區220還電性連接至運算電路110及輸入輸出焊墊PAD，以在有靜電電壓或異常電流等異常訊號輸入至輸入輸出焊墊PAD時，異常訊號會透過半導體元件200導通至接地，以將靜電電壓或異常電流排除。

在部份實施例中，半導體元件200還包含基極區250。基極區250具有該第二類型（P型）之摻雜物。隔絕井區240位於基極區250及靜電放電區230之間，使得基極區250不接觸靜電放電區230。

據此，由於靜電放電區230及隔絕井區240皆為浮接狀態（即，電位相等），故靜電放電區230及隔絕井區240間將不會形成寄生二極體的漏電路徑。此外，由於隔絕井區240隔絕了靜電放電區230與基極區250，因此陽極區210、陰極區220及靜電放電區230中的PN接面也不會形成連通至基極區250的漏電路徑。

承上，在半導體元件200內不存在漏電路徑的情況下，當正常的輸入訊號透過輸入輸出焊墊PAD輸入至積體電路100時，輸入訊號（如：負電壓訊號）將不會通過半導體元件200。據此，將可確保運算電路110接收訊號的穩定性與正確性。

在部份實施例中，隔絕井區240包含至少一個N型重摻雜區241、N型井區242及N型深層井區243。N型重摻雜區241中N型摻雜物的比例大於N型井區242中N型摻雜物的比例。靜電放電區230則包含至少一個P型重摻雜區231及P型井區232。P型重摻雜區231中P型摻雜物的比例大於P型井區232中P型摻雜物的比例。N型重摻雜區241與P型重摻雜區231相電性連接，且呈浮接狀態。

請參閱第2及3圖，第3圖為根據本揭示內容之部份實施例之半導體元件200的另一視角之示意圖。在部份實施例中，半導體元件200之一側面上形成有氧化層OD及多個金屬層。金屬層係作為訊號節點。陽極區210上形成有陽極金屬層M210、陰極區220上形成有陰極金屬層M220。靜電放電區230上對應於P型重摻雜區231之位置形成有金屬層M230。隔絕井區240上對應於N型重摻雜區241的位置形成有金屬層M241。隔絕井區240上對應於N型井區242的位置形成有金屬層M242。

請搭配參閱第2及3圖所示，陽極金屬層M210上設有陽極接點N210，以電性連接至輸入輸出焊墊PAD。陽極接點N210與陽極金屬層M210之一側邊緣的保持有第一距離D1（或陽極接點N210至靜電放電區230的最短距離），第一距離D1介於2微米～7微米之間（如：4微米）。陽極接點N210與P型重摻雜區231（金屬層M230）之一側邊緣保持第二距離D2，第二距離D2（如：3微米）與第一距離D1的差值介於2微米內。

同樣地，陰極金屬層M220上設有陰極接點N220，以電性連接至參考電壓GND。陰極接點N220與陰極金屬層M220之一側邊緣的保持有第一距離D1。第一距離D1介於2微米～7微米之間（如：4微米）。陰極接點N220與P型重摻雜區231（金屬層M230）之一側邊緣保持第二距離D2，第二距離D2（如：3微米）與第一距離D1的差值介於2微米內。

在部份實施例中，陽極金屬層M210（或陰極金屬層M220）的面積為矩形。亦即，陽極金屬層M210具有長邊及短邊，且長邊的長度D3介於15微米～70微米之間（如：50微米）。

在前述實施例中，半導體元件200僅具有一個陽極區210及一個陰極區220，但本揭示內容並不以此為限。在部份實施例中，半導體元件200亦可具有多個陽極區210及多個陰極區220，且每個陽極區210及陰極區220係交錯排列（例如：陰極區220位於兩個陽極區210之間）。陽極區210及陰極區220的數量可根據積體電路100的工作電壓需求或半導體元件200的擊穿電壓需求調整。

請參閱第4圖，係根據本揭示內容之部份實施例的半導體元件200的直流測試特性圖。由圖式可知，在順向偏壓（即，正電壓訊號從陽極區210輸入至半導體元件200）下，半導體元件200的擊穿電壓（positive break down voltage）約為13伏特。而在逆向偏壓（即，負電壓訊號從陽極區210輸入至半導體元件200，或正電壓訊號從陰極區220輸入至半導體元件200訊號）下，半導體元件200的擊穿電壓（negative break down voltage）約為11.2伏特。換言之，半導體元件200的順向及逆向崩退電壓皆符合靜電放電防護的需求。此外，當輸入輸出焊墊PAD接收到的電壓訊號小於擊穿電壓時，半導體元件200將不會導通，因此不會導致運算電路110接收訊號的異常。

第5圖為根據本揭示內容之部份實施例的半導體元件200的傳輸線脈衝（Transmission Line Pulse）測試圖。在一實施例中，半導體元件200在順向偏壓的情況下，其擊穿電壓為11.38伏特、最大之導通電流約為3.1安培。半導體元件200在逆向偏壓的情況下，其擊穿電壓為11.36伏特、最大之導通電流約為-4.5安培。

前述各實施例中的各項元件、方法步驟或技術特徵，係可相互結合，而不以本揭示內容中的文字描述順序或圖式呈現順序為限。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

100:積體電路 110:運算電路 120:靜電放電元件 200:半導體元件 210:陽極區 220:陰極區 230:靜電放電區 231:P型重摻雜區 232:P型井區 240:隔絕井區 241:N型重摻雜區 242:N型井區 243:N型深層井區 250:基極區 M210:陽極金屬層 N210:陽極接點 M220:陰極金屬層 N220:陰極接點 M230:金屬層 M241:金屬層 M242:金屬層 OD:氧化層 PAD:輸入輸出焊墊 VDD:供電電壓 GND:參考電壓 D1:第一距離 D2:第二距離 D3:長度

第1圖為根據本揭示內容之部份實施例所應用之積體電路的示意圖。 第2圖為根據本揭示內容之部份實施例之半導體元件的示意圖。 第3圖為根據本揭示內容之部份實施例之半導體元件的另一視角示意圖。 第4圖為根據本揭示內容之部份實施例之半導體元件的直流測試特性圖。 第5圖為根據本揭示內容之部份實施例之半導體元件的傳輸線脈衝測試圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

200:半導體元件

210:陽極區

220:陰極區

230:靜電放電區

231:P型井區

232:P型井區

240:隔絕井區

241:第一重摻雜區

242:N型井區

243:N型深層井區

250:基極區

M210:陽極金屬層

M220:陰極金屬層

M230:金屬層

M241:金屬層

M242:金屬層

OD:氧化層

VDD:供電電壓

GND:參考電壓

Claims (8)

1. 一種半導體元件，包含： 一陽極區，具有一第一類型摻雜物； 一陰極區，具有該第一類型摻雜物； 一靜電放電區，具有一第二類型之摻雜物，該陽極區及該陰極區係形成於該靜電放電區上；以及 一隔絕井區，具有該第一類型摻雜物，其中該隔絕井區係圍繞該靜電放電區，且該靜電放電區及該隔絕井區係相電性連接，且呈浮接狀態； 其中，該隔絕井區包含至少一第一重摻雜區，該靜電放電區包含至少一第二重摻雜區，該第一重摻雜區與該第二重摻雜區相電性連接，且呈浮接狀態。
2. 如請求項1所述之半導體元件，還包含： 一基極區，具有該第二類型之摻雜物，其中該隔絕井區係位於該基極區及該靜電放電區之間，使得該基極區不接觸該靜電放電區。
3. 如請求項1所述之半導體元件，還包含： 一陽極金屬層，形成於該陽極區上，其中該陽極金屬層上設有一陽極接點，以電性連接至一輸入輸出焊墊，且該陽極接點與該陽極金屬層之邊緣的一第一距離介於2微米～7微米之間。
4. 如請求項3所述之半導體元件，其中該靜電放電區包含至少一第二重摻雜區，且該陽極接點與該第二重摻雜區之邊緣保持一第二距離，該第二距離與該第一距離的差值介於2微米內。
5. 如請求項3所述之半導體元件，其中該陽極金屬層的一長邊的一長度介於15微米～70微米之間。
6. 一種靜電放電元件，包含： 一陽極區，具有一第一類型摻雜物，其中該陽極區透過一陽極金屬層連接至於一輸入輸出焊墊及一運算電路； 一陰極區，具有該第一類型摻雜物，其中該陰極區透過一陰極金屬層連接至一參考電壓； 一靜電放電區，具有一第二類型之摻雜物，該陽極區及該陰極區係形成於該靜電放電區上；以及 一隔絕井區，具有該第一類型之摻雜物，其中該隔絕井區係圍繞該靜電放電區，且該靜電放電區及該隔絕井區係相電性連接，且呈浮接狀態； 其中該隔絕井區包含至少一第一重摻雜區，該靜電放電區包含至少一第二重摻雜區，該第一重摻雜區與該第二重摻雜區相電性連接，且呈浮接狀態。
7. 如請求項6所述之靜電放電元件，還包含： 一基極區，具有該第二類型之摻雜物，其中該隔絕井區係位於該基極區及該靜電放電區之間，使得該基極區不接觸該靜電放電區。
8. 如請求項6所述之靜電放電元件，其中該陽極金屬層形成於該陽極區上，該陽極金屬層上設有一陽極接點，以電性連接至該輸入輸出焊墊，且該陽極接點與該陽極金屬層之邊緣的一第一距離介於2微米～7微米之間。

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