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TW202203230A - 讀取多位階記憶體單元 - Google Patents

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TW202203230A
TW202203230A TW110121109A TW110121109A TW202203230A TW 202203230 A TW202203230 A TW 202203230A TW 110121109 A TW110121109 A TW 110121109A TW 110121109 A TW110121109 A TW 110121109A TW 202203230 A TW202203230 A TW 202203230A
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法比歐 佩里茲
伊諾珊卓 托托里
奧格斯提諾 波羅瓦諾
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美商美光科技公司
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Abstract

本發明描述用於讀取一多位階記憶體單元之方法、系統及裝置。該記憶體單元可經組態以儲存三個或更多個邏輯狀態。該記憶體裝置可將一第一讀取電壓施加至一記憶體單元以判定藉由該記憶體單元儲存之一邏輯狀態。該記憶體裝置可基於施加該第一讀取電壓而判定是否發生一第一突返事件且基於判定未能發生該第一突返事件而施加一第二讀取電壓。該記憶體裝置可判定是否發生一第二突返事件且基於是否發生該第一突返事件或該第二突返事件而判定該邏輯狀態。

Description

讀取多位階記憶體單元
技術領域係關於讀取一多位階記憶體單元。
下文大體上係關於一或多個記憶體系統且更明確言之係關於讀取一多位階記憶體單元。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體單元程式化為各種狀態而儲存資訊。舉例而言，二進位記憶體單元可經程式化為兩個支援狀態之一者，其等通常藉由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體單元可支援大於兩個狀態，可儲存該等狀態之任一者。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體(例如，FeRAM)可甚至在不存在一外部電源之情況下維持其等儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可在與一外部電源斷開連接時丟失其等儲存狀態。FeRAM可能夠達成類似於揮發性記憶體之密度，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。
改良記憶體裝置通常可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少功率消耗、或減少製造成本以及其他度量。可期望將多個資訊位元儲存於一記憶體單元中以在不增加一實體記憶體單元密度之情況下增加一資料儲存密度。
本專利申請案主張Robustelli等人在2020年7月10日申請之讓渡給其受讓人之標題為「READING A MULTI-LEVEL MEMORY CELL」之美國專利申請案第16/926,557號之優先權且該案之全部內容以引用之方式明確併入本文中。
包含硫屬化物材料之一自選擇記憶體單元可為經組態以儲存三個或更多個獨特狀態之一多位階單元之一實例。因而，一單一多位階自選擇記憶體單元可經組態以儲存大於一個資料位元。在一些情況中，可藉由在一字線與一數位線之間施加一偏壓而選擇一自選擇記憶體單元。儲存於一自選擇記憶體單元中之邏輯狀態可基於施加至該自選擇記憶體單元之一程式化脈衝之一極性。對於一些多位階自選擇記憶體單元，為將一或多個中間記憶體狀態程式化至自選擇記憶體單元，可使用包含兩個脈衝之一程式化脈衝序列。程式化脈衝序列之一第一脈衝可具有一第一極性及一第一量值且該程式化脈衝序列之第二脈衝可具有不同於該第一極性之一第二極性及不同於該第一量值之一第二量值。在施加程式化脈衝序列中之兩個脈衝之後，自選擇記憶體單元可儲存表示兩個資料位元(例如，一邏輯「01」或一邏輯「10」)之一中間狀態。
描述用於讀取儲存三個或更多個狀態之一多位階自選擇記憶體單元之裝置、系統及技術。為讀取自選擇記憶體單元之一或多個記憶體狀態，兩個或更多個讀取電壓循序地施加至記憶體單元。舉例而言，可施加一第一讀取電壓，且若該第一讀取電壓未導致發生一突返事件，則可將一第二讀取電壓施加至記憶體單元作為讀取操作之部分。在一些實例中，若第二讀取電壓未導致發生一突返事件，則可將一第三讀取電壓施加至記憶體單元作為讀取操作之部分。
能夠藉由記憶體單元儲存之一些邏輯狀態可能受施加讀取電壓(例如，第一讀取電壓、第二讀取電壓或第三讀取電壓)之干擾。在此等情況中，可在讀取操作之後重新程式化記憶體單元。在一些情況中，不同讀取方案可使用不同極性之讀取電壓來減少在讀取操作之後使用一重新程式化操作。藉由循序地施加兩個或更多個讀取電壓而讀取自選擇記憶體單元之一或多個記憶體狀態可導致對程式化狀態之較少干擾。
最初在如參考圖1至圖2描述之一記憶體陣列及系統之背景內容中描述本發明之特徵。在展示臨限電壓之分佈之圖式、流程圖及時序圖之背景內容中描述本發明之特徵，如參考圖3至圖7描述。藉由與讀取一多位階記憶體單元有關之一設備圖式及流程圖進一步繪示且參考設備圖式及流程圖描述本發明之此等及其他特徵，如參考圖8至圖10描述。
圖1繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一例示性記憶體裝置100。記憶體裝置100亦可被稱為一電子記憶體設備。在一些情況中，展示記憶體裝置100之組件及特徵以繪示功能相互關係，且不繪示其等在記憶體裝置100內之實際實體位置。在圖1之闡釋性實例中，記憶體裝置100包含一個三維(3D)記憶體陣列。記憶體陣列包含可程式化以儲存不同狀態的記憶體單元105。在一些實例中，各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些實例中，一記憶體單元105可經組態以儲存多於兩個邏輯狀態。在一些實例中，一記憶體單元105可包含一自選擇記憶體單元。儘管用一數值指示符標記包含於圖1中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以努力增加所描繪特徵之可見性及清晰度。
3D記憶體陣列可包含形成於彼此頂部上的兩個或更多個二維(2D)記憶體陣列。相較於2D陣列，此可增加可放置或產生在一單一晶粒或基板上之記憶體單元之數量，此繼而可減少生產成本或增加記憶體裝置之效能或兩者。基於圖1中描繪之實例，記憶體陣列包含記憶體單元105之兩個層級且因此可視為一3D記憶體陣列；然而，層級數量不限於兩個。各層級可經對準或定位使得記憶體單元105可跨各層級彼此對準(完全地、重疊或近似地)，從而形成一記憶體單元堆疊145。在一些情況中，記憶體單元堆疊145可包含鋪置於彼此頂部上同時兩者共用一存取線之多個自選擇記憶體單元，如下文所闡釋。在一些情況中，自選擇記憶體單元可為經組態以使用多位階儲存技術來儲存多於一個資料位元的多位階自選擇記憶體單元。
在一些實例中，記憶體單元105之各列連接至一存取線110，且記憶體單元105之各行連接至一位元線115。存取線110及位元線115可實質上彼此垂直且可產生一記憶體單元陣列。如圖1中展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線(諸如一位元線115)。即，一位元線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。其他組態可為可行的，舉例而言，一第三材料可與一下部材料共用一存取線110。一般而言，一個記憶體單元105可定位於兩條導電線(諸如一存取線110及一位元線115)之相交點處。此相交點可被稱為一記憶體單元之位址。一目標記憶體單元105可為定位於一通電存取線110與位元線115之相交點處的一記憶體單元105；即，存取線110及位元線115可經通電以便讀取或寫入在其等相交點處之一記憶體單元105。與相同存取線110或位元線115電子通信(例如，連接至相同存取線110或位元線115)之其他記憶體單元105可被稱為未標定記憶體單元105。
如上文論述，電極可耦合至一記憶體單元105及一存取線110或一位元線115。術語電極可係指一電導體，且在一些情況中，可用作至一記憶體單元105之一電接觸件。一電極可包含在記憶體裝置100之元件或組件之間提供一導電路徑的一跡線、導線、導電線、導電材料或類似者。在一些實例中，一記憶體單元105可包含定位於一第一電極與一第二電極之間的硫屬化物材料。第一電極之一側可耦合至一存取線110且第一電極之另一側耦合至硫屬化物材料。另外，第二電極之一側可耦合至一位元線115且第二電極之另一側耦合至硫化物材料。第一電極與第二電極可為相同材料(例如，碳)或不同材料。
可藉由啟動或選擇存取線110及數位線115而對記憶體單元105執行操作(諸如讀取及寫入)。在一些實例中，存取線110亦可被稱為字線110，且位元線115亦可被稱為數位線115。在不失理解或操作之情況下，對字線及位元線或其等類似物之引用可互換。啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及數位線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體、或其他導電材料、合金、化合物或類似者。
可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。舉例而言，一列解碼器120可自記憶體控制器140接收一列位址且基於該經接收之列位址啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取在其等相交點處之記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。舉例而言，可將一電壓施加至一記憶體單元105 (使用對應字線110及位元線115)且一所得電流之存在可取決於記憶體單元105之所施加電壓及臨限電壓。在一些情況中，可施加多於一個電壓。此外，若一所施加電壓並未導致電流流動，則可施加其他電壓直至藉由感測組件125偵測一電流。藉由評估導致電流流動之電壓，可判定記憶體單元105之經儲存邏輯狀態。在一些情況中，電壓可在量值上斜升直至偵測一電流流動。在其他情況中，可循序地施加預定電壓直至偵測一電流。同樣地，可將一電流施加至一記憶體單元105且產生該電流之電壓之量值可取決於記憶體單元105之電阻或臨限電壓。
感測組件125可包含各種電晶體或放大器以便偵測及放大信號之一差異(此可被稱為鎖存)。接著，可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸入/輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。感測組件可在不失其功能目的之情況下與行解碼器或列解碼器相關聯。
可藉由類似地啟動相關字線110及數位線115而設定或寫入一記憶體單元105且可將至少一個邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(舉例而言，輸入/輸出135)。在包含硫屬化物材料之一自選擇記憶體單元之情況中，可藉由施加包含具有一第一極性之一第一脈衝及具有一第二極性之一第二脈衝之一程式化序列而寫入一記憶體單元105以儲存資料。程式化脈衝可具有各種形狀。下文參考圖3A、圖3B、圖4A、圖4B、圖5A及圖5B更詳細地論述此程序。
記憶體控制器140可透過各種組件(舉例而言，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體裝置100之操作期間所使用之各種電壓或電流。
記憶體控制器140可經組態以執行可程式化具有多於兩個狀態之一自選擇記憶體單元之一寫入操作。舉例而言，記憶體控制器140可經組態以程式化具有四個狀態(例如，一邏輯「00」、一邏輯「01」、一邏輯「10」或一邏輯「11」)之自選擇記憶體單元。在一些情況中，可循序地施加兩個或更多個讀取電壓以讀取自選擇記憶體單元之一或多個記憶體狀態。可以一第一極性施加一第一讀取電壓且可以一第二極性施加一第二讀取電壓。在一些情況中，第一極性及第二極性可為相同。在其他實例中，第一極性及第二極性可為不同。
舉例而言，記憶體控制器140可將第一讀取電壓施加至自選擇記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之自選擇記憶體單元儲存之一邏輯狀態。接著，記憶體控制器140可判定在施加第一讀取電壓之後是否發生一突返事件。舉例而言，記憶體控制器140可判定未能發生突返事件。在此等情況中，記憶體控制器140可接著將第二讀取電壓施加至自選擇記憶體單元。記憶體控制器140可判定在施加第二讀取電壓之後是否發生一突返事件且基於判定是否發生兩個突返事件之任一者而判定藉由記憶體單元儲存之邏輯狀態。
在一些實例中，記憶體控制器140可判定在施加第二讀取電壓之後未能發生突返事件。在此等情況中，記憶體控制器140可接著將一第三讀取電壓施加至自選擇記憶體單元。記憶體控制器140可判定在施加第三讀取電壓之後是否發生一突返事件且基於判定是否發生三個突返事件之任一者而判定藉由記憶體單元儲存之邏輯狀態。
圖2繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一記憶體陣列200之一實例。記憶體陣列200可為參考圖1描述之記憶體陣列之部分之一實例。記憶體陣列200可包含定位於一基板204上方之一第一記憶體單元陣列或層疊205及位於第一陣列或層疊205頂部上之第二記憶體單元陣列或層疊210。記憶體陣列200亦可包含字線110-a及字線110-b、及位元線115-a，其等可為如參考圖1描述之字線110及位元線115之實例。第一層疊205及第二層疊210之記憶體單元各可具有一或多個自選擇記憶體單元。儘管用一數值指示符標記包含於圖2中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以努力增加所描繪特徵之可見性及清晰度。
第一層疊205之自選擇記憶體單元可包含第一電極215-a、硫屬化物材料220-a及第二電極225-a。另外，第二層疊210之自選擇記憶體單元可包含一第一電極215-b、硫屬化物材料220-b、及第二電極225-b。在一些實例中，第一層疊205及第二層疊210之自選擇記憶體單元可具有共同導電線，使得各層疊205及210之對應自選擇記憶體單元可共用如參考圖1描述之位元線115或字線110。舉例而言，第二層疊210之第一電極215-b及第一層疊205之第二電極225-a可耦合至位元線115-a，使得位元線115-a由垂直相鄰自選擇記憶體單元共用。
記憶體陣列200之架構可被稱為一交叉點架構，其中在一字線與一位元線之間之一拓撲交叉點處形成一記憶體單元，如圖2中繪示。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。舉例而言，交叉點架構相較於其他架構可具有縮小之面積及因此增加之記憶體單元密度之記憶體單元。舉例而言，相較於具有一6F2記憶體單元面積之其他架構(諸如具有三端子選擇組件之架構)，架構可具有一4F2記憶體單元面積，其中F係最小特徵大小。舉例而言，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體單元之選擇組件且相較於交叉點架構可具有一更大記憶體單元面積。
在一些架構(未展示)中，複數條字線可形成於平行於一基板之平行平面或階層上。複數條字線可經組態以包含複數個孔以允許複數條位元線正交於字線之平面形成，使得複數條位元線之各者穿透一組垂直對準孔(例如，位元線相對於字線及水平基板之平面垂直安置)。包含儲存元件之記憶體單元(例如，包含硫屬化物材料之自選擇記憶體單元)可形成於字線及位元線之交叉點(例如，該組垂直對準孔中之字線與位元線之間之空間)處。以與上文參考圖1描述類似之一方式，可藉由選擇各自存取線(例如，一位元線及一字線)且施加電壓或電流脈衝而操作(例如，讀取及/或程式化)記憶體單元(例如，包含硫屬化物材料之自選擇記憶體單元)。
雖然圖2之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，自選擇記憶體單元之一單一記憶體層疊(其可被稱為一個二維記憶體)可建構於一基板204上方。在一些實例中，記憶體單元之三個或四個記憶體層疊可以類似於一個三維交叉點架構中之一方式組態。在一些實例中，記憶體層疊之一或多者可包含包含硫屬化物材料220之自選擇記憶體單元。硫屬化物材料220可(舉例而言)包含硫屬化物玻璃，諸如(舉例而言)硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之一合金。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫屬化物材料可被稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，可藉由使用一位元線115及一字線110將兩個或更多個讀取電壓施加至自選擇記憶體單元而讀取包含硫屬化物材料220之一自選擇記憶體單元。在一個實例中，與一自選擇記憶體單元相關聯之一控制器可施加一第一讀取電壓，且若該第一讀取電壓未導致發生一突返事件，則可將一第二讀取電壓施加至自選擇記憶體單元作為讀取操作之部分。在一些實例中，若第二讀取電壓未導致一突返事件，則與自選擇記憶體單元相關聯之控制器可將一第三讀取電壓施加至自選擇記憶體單元作為讀取操作之部分。
圖3A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元之臨限電壓之分佈之一圖式300之一實例。一多位階自選擇記憶體單元可經組態以使用一多位階儲存技術來儲存表示多個資料位元之一邏輯狀態。電壓分佈描繪可讀取之邏輯狀態。
自選擇記憶體單元可包含如參考圖1及圖2描述之硫屬化物材料。臨限電壓分佈可表示用於儲存每單元至少兩個位元之一多位階單元程式化方案。在圖3A之實例中，分佈305可表示一邏輯狀態00，分佈310可表示一邏輯狀態01，分佈315可表示一邏輯狀態10，且分佈320可表示一邏輯狀態11。在一些情況中，分佈305、310、315及320可展現對應於各邏輯狀態之一電壓分佈之一中間電壓值(諸如一正態分位數)。舉例而言，分佈305可表示對應於邏輯狀態00之一分佈之一正態分位數。類似地，分佈310可表示對應於邏輯狀態01之一分佈之一正態分位數，分佈315可表示對應於邏輯狀態10之一分佈之一正態分位數，且分佈320可表示對應於邏輯狀態11之一分佈之一正態分位數。在一些實例中，兩個分佈可具有一重疊部分，因此在該兩個分佈之間可能不具有明顯分離。在一些實例中，各分佈可能不圍繞其中值對稱。在一些實例中，各分佈可展現不同範圍之電壓值。在一些情況中，可使用兩個或更多個脈衝以將一邏輯狀態寫入至一自選擇記憶體單元。在一些情況中，可使用兩個或更多個脈衝以從自選擇記憶體單元讀取一邏輯狀態。
圖3B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一時序圖350之一實例。時序圖350展示用於程式化一邏輯狀態「11」 (例如，分佈320)之一第一脈衝序列355及用於程式化一中間邏輯狀態「01」 (例如，分佈310)之一第二脈衝序列360。可使用脈衝序列355、360來程式化一多位階自選擇記憶體單元。特定言之，第二脈衝序列360可經組態以將一中間狀態儲存於自選擇記憶體裝置中。圖式350標繪相對於時間(x軸)施加至自選擇記憶體單元之一或多個脈衝(y軸)之一電流之一量值。在一些情況中，在程式化一自選擇記憶體單元期間施加之電壓可能與相關聯於一程式化脈衝之一能量無關。因此，可以使得電壓足以選擇自選擇記憶體單元而不管自選擇記憶體單元之一當前狀態之一方式選擇電壓。在一些情況中，若一預設偏壓不足以選擇與一自選擇記憶體單元相關聯之一高電壓，則可增加與一程式化脈衝相關聯之偏壓。在一些實例中，一旦開啓一自選擇記憶體單元，跨該自選擇記憶體單元之作用材料之一偏壓便可小於一外部偏壓。在此等情況中，偏壓可取決於作用材料之一或多個性質。因此，可藉由流動通過自選擇記憶體單元之一電流控制在一給定脈衝持續時間控制脈衝能量。可使用靜態組態或動態組態來控制流動通過自選擇記憶體單元之電流。在一些情況中，可使用箝位裝置或電流鏡來控制在自選擇記憶體單元中流動之電流。
在接收到第一脈衝序列355之後，可用一第一邏輯狀態程式化具有硫屬化物材料之一自選擇記憶體單元。第一脈衝序列355可包含具有對應於I1 之一量值及一第一極性之一脈衝365-a。可針對在其期間維持對應於I1 之一固定振幅之一持續時間T1 施加脈衝365-a。在一些實例中，持續時間T1 的範圍可介於幾奈秒(nsec)至一微秒(µsec)長(例如，10 nsec至1 µsec)之間。在接收到脈衝365-a之後，可用一邏輯狀態11程式化自選擇記憶體單元。使用第一脈衝序列，無關於記憶體單元之當前狀態，記憶體單元之新狀態將為與分佈320相關聯之邏輯狀態。圖3A之箭頭325展示基於在一寫入操作期間接收到第一脈衝365-a而自分佈305至分佈320之自選擇記憶體單元。在其他實例中，脈衝365-a將導致自選擇記憶體單元自分佈310或分佈315至分佈320。
第二脈衝序列360可經組態以用具有位於兩個其他臨限電壓分佈之間之一臨限電壓分佈之一中間邏輯狀態程式化自選擇記憶體單元。第二脈衝序列360可包含第一脈衝365-b及一第二脈衝370。第一脈衝365-b之振幅及極性可類似於脈衝365-a。第二脈衝370可經組態以將自選擇記憶體單元自分佈320移動至分佈310。第二脈衝370可為具有一第二極性及在其期間維持對應於I2 之一固定振幅之一持續時間T3 之一方形脈衝。在一些情況中，第二脈衝370之第二極性不同於第一脈衝365-b之第一極性。此極性差異可導致自選擇記憶體單元之臨限電壓分佈沿與施加第一脈衝365-b時不同之一方向移動。
在一些情況中，由於偵測記憶體單元之特性或微調施加至記憶體單元之脈衝，故多位階記憶體單元之寫入操作可展現大延時。第二脈衝序列360經組態以針對自選擇記憶體單元之一中間層級提供一相對快速寫入操作。在第二脈衝序列360中，第一脈衝365-b可經組態以將自選擇記憶體單元移動至一極值分佈(例如，分佈320)。一旦移動至一極值分佈，記憶體控制器便可對自選擇記憶體單元之當前狀態有信心且施加第二脈衝370以將自選擇記憶體單元移動至所要中間分佈(例如，分佈310)。此一脈衝序列可避免針對自選擇記憶體單元之當前狀態及所要狀態之每一組合具有複數個不同脈衝序列。
如時序圖350中展示，可針對第一持續時間T1施加第一脈衝365-b且可在第一脈衝365-b之後之某一時間針對一持續時間T3施加第二脈衝370。圖3A之箭頭330展示基於在一寫入操作期間接收到第一脈衝365-b而從分佈305至分佈320且接著基於在寫入操作期間接收到第二脈衝370而從分佈320至分佈310之自選擇記憶體單元。在其他實例中，脈衝365-b將導致自選擇記憶體單元自分佈310或分佈315至分佈320。持續時間T3 可出現在持續時間T1 之後。在一些情況中，脈衝序列360可包含一間隙時間，其中自選擇記憶體單元可在一持續時間T2 期間偏壓至一零電壓位準或一接地電壓。間隙時間可出現在持續時間T1 與持續時間T3 之間。在一些實例中，施加第一脈衝365-b與第二脈衝370之間不存在間隙時間。在此等情況中，第二脈衝370可緊接在施加第一電壓脈衝之後施加。
儘管脈衝在圖式350中被描繪為方形脈衝，然應瞭解，可將各種形狀之程式化脈衝施加至自選擇記憶體裝置而不會損失功能性。舉例而言，程式化脈衝可為方形脈衝、矩形脈衝、斜坡脈衝或其等之一組合。
在一些實例中，可由包含驗證之一程式化脈衝序列替換第二脈衝序列360。如先前描述，驗證可為對應於至少一個位元之一所要邏輯狀態之一讀取電壓。在圖3A及圖3B之實例中，所要狀態可處於一中間邏輯狀態01。在一些情況中，程式化脈衝序列可包含各與一能階相關聯之複數個程式化脈衝。為達成中間邏輯狀態01，可施加來自程式化脈衝序列之一第一程式化脈衝。可執行一讀取操作以驗證自選擇記憶體單元之一當前狀態是否對應於中間邏輯狀態01。在一些情況中，讀取操作可為一非破壞性讀取操作。在此等情況中，為驗證自選擇記憶體單元之一當前狀態是否介於中間邏輯狀態10與中間邏輯狀態01之間，讀取操作可非破壞性地評估一臨限電壓高於各自邏輯狀態。在一些情況中，可至少部分基於一所要邏輯狀態而選擇讀取操作。若未達成所要邏輯狀態(即，01)，則可施加來自程式化脈衝序列之一第二程式化脈衝。第二程式化脈衝可經組態以具有高於第一程式化脈衝之一能階。在施加第二程式化脈衝之後，可執行一第二讀取操作以驗證是否達成所要邏輯狀態。在一些情況中，與第一讀取操作相關聯之一或多個參數可不同於與第二讀取操作相關聯之一或多個參數。若達成所要邏輯狀態(即，中間邏輯狀態01)，則未施加進一步程式化脈衝。在一些情況中，使用一程式驗證操作可增加準確位元放置之可能性，但其可減少其他參數(例如，延時及/或功率消耗)。
在一些實例中，可藉由將兩個或更多個讀取電壓施加至自選擇記憶體單元而讀取一自選擇記憶體單元。在一個實例中，與一自選擇記憶體單元相關聯之一控制器可施加一第一讀取電壓，且若該第一讀取電壓未導致發生一突返事件，則可將一第二讀取電壓施加至自選擇記憶體單元作為讀取操作之部分。在一些實例中，若第二讀取電壓未導致一突返事件，則與自選擇記憶體單元相關聯之控制器可將一第三讀取電壓施加至自選擇記憶體單元作為讀取操作之部分。可使用第一讀取電壓、第二讀取電壓、第三讀取電壓或其等之任何組合來判定藉由自選擇記憶體單元儲存之一邏輯狀態。
圖4A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式400之一實例。一多位階自選擇記憶體單元可經組態以使用一多位階儲存技術來儲存表示多個資料位元之一邏輯狀態。電壓分佈描繪可讀取之邏輯狀態。
臨限電壓分佈可表示用於判定藉由記憶體單元儲存之一邏輯之一多位階單元讀取方案。在圖4A之實例中，分佈405可表示一邏輯狀態11，分佈410可表示一邏輯狀態10，分佈415可表示一邏輯狀態01，且分佈420可表示一邏輯狀態00。部分402-a中之分佈405-a、410-a、415-a及420-a可對應於使用具有一正或負極性之一寫入脈衝形成且使用具有負極性之一讀取脈衝讀取之分佈。部分402-b中之分佈405-b、410-b、415-b及420-b可對應於使用具有正或負極性之一寫入脈衝形成且使用具有正極性之一讀取脈衝讀取之分佈。對應分佈(例如，分佈405-a及405-b、分佈410-a及410-b、分佈415-a及415-b及分佈420-a及420-b)可為由於針對各對對應分佈施加相同寫入脈衝或寫入脈衝序列而獲取之分佈。舉例而言，基於讀取脈衝之極性，用一給定寫入脈衝程式化之記憶體單元可處於對應分佈(例如，分佈405-a或分佈405-b)之任一者中。
在一些情況中，分佈405、410、415及420可展現對應於各邏輯狀態之一電壓分佈之一中間電壓值(諸如一正態分位數)。在一些實例中，兩個分佈可具有一重疊部分，因此在該兩個分佈之間可能不具有明顯分離。在一些實例中，各分佈可能不圍繞其中值對稱。在一些實例中，各分佈可展現不同範圍之電壓值。
圖4B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖475之一實例。可藉由如參考圖1描述之一記憶體裝置或其組件實施流程圖475之操作。
在方塊440，記憶體裝置可施加一第一讀取電壓425。舉例而言，記憶體裝置可將具有一第一極性及一第一量值之第一讀取電壓425施加至一記憶體單元以判定藉由該記憶體單元儲存之一邏輯狀態。在一些情況中，第一極性可為一負極性。在一些實例中，第一讀取電壓425可為一斜坡電壓之一實例。在施加第一讀取電壓425之後，記憶體裝置可判定是否發生一第一突返事件。第一突返事件可為在施加第一讀取電壓425之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓425之讀取電壓(例如，一第二讀取電壓430或第三讀取電壓435等)之後發生之突返事件可分別被稱為第二突返事件或一第三突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊445，若記憶體裝置判定發生第一突返事件，則記憶體裝置可判定藉由記憶體單元儲存之邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第一讀取電壓425之後定限而判定發生第一突返事件。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態11 (例如，藉由分佈405-a表示)。對於藉由一記憶體單元儲存之一些邏輯狀態，記憶體裝置可在發生第一突返事件之後執行一寫回操作(例如，一再新操作或一重新程式化操作)。然而，可藉由發生第一突返事件而增強一些邏輯狀態且可能不發生一寫回操作。在一些情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態是否係一第一類型(例如，需要一寫回操作之一狀態)或一第二類型(例如，無需一寫回操作之一狀態)。在其他情況中，記憶體裝置可經組態以基於在第一突返事件之後判定藉由記憶體單元儲存之邏輯狀態而執行一寫回操作(或避免執行一寫回操作)。在一些情況中，邏輯狀態11可對應於一極值邏輯狀態(例如，一第二類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為可藉由發生一突返事件增強之第二類型且因此可不使用一寫回操作。在一些實例中，記憶體裝置可基於藉由記憶體單元儲存之邏輯狀態係第二類型而避免執行寫回操作或再新操作。在一些實例中，記憶體裝置可基於識別第二類型之邏輯狀態而避免施加一第二讀取電壓430。
記憶體裝置可判定未能發生第一突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第一讀取電壓425之後未定限。若記憶體裝置判定未能發生第一突返事件，則記憶體裝置可在方塊450施加一第二讀取電壓430。舉例而言，記憶體裝置可將具有第一極性及一第二量值之第二讀取電壓430施加至記憶體單元。在一些情況中，第一極性可為一負極性。在此等情況中，第二讀取電壓430可為與第一讀取電壓425相同之極性。第二讀取電壓430之量值可大於第一讀取電壓425之量值。在一些實例中，第二讀取電壓430可為一斜坡電壓之一實例。在施加第二讀取電壓430之後，記憶體裝置可判定是否發生一第二突返事件。
在方塊455，若記憶體裝置判定發生第二突返事件，則記憶體裝置可判定藉由記憶體單元儲存之邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第二讀取電壓430之後定限而判定發生第二突返事件。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態10 (例如，藉由分佈410-a表示)。對於藉由一記憶體單元儲存之一些邏輯狀態，記憶體裝置可在發生第二突返事件之後執行一寫回操作(例如，一再新操作或一重新程式化操作)。然而，可藉由發生第二突返事件而增強一些邏輯狀態且可能不發生一寫回操作。在一些情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態是否係一第一類型(例如，需要一寫回操作之一狀態)或一第二類型(例如，無需一寫回操作之一狀態)。在其他情況中，記憶體裝置可經組態以基於在第二突返事件之後判定藉由記憶體單元儲存之邏輯狀態而執行一寫回操作(或避免執行一寫回操作)。在一些情況中，邏輯狀態10可對應於一中間邏輯狀態(例如，一第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為可在發生一突返事件之後被干擾之第一類型(例如，在判定發生突返事件之後可使用一寫回操作來重新程式化記憶體單元)。接著，記憶體裝置可在判定邏輯狀態10、判定發生第二突返事件或該兩者之後對記憶體單元執行一重新程式化操作。在一些實例中，記憶體裝置可基於識別第二類型之邏輯狀態而避免施加一第二讀取電壓430。
記憶體裝置可判定未能發生第二突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第二讀取電壓430之後未定限。若記憶體裝置判定未能發生第二突返事件，則記憶體裝置可在方塊460施加一第三讀取電壓435。在此等情況中，第二突返事件可為在施加第二讀取電壓430之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓425之讀取電壓(例如，一第二讀取電壓430)之後發生之突返事件可被稱為一第二突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊460，記憶體裝置可將具有第一極性及一第三量值之第三讀取電壓435施加至記憶體單元。在一些情況中，第一極性可為一負極性。在此等情況中，第三讀取電壓435可為與第一讀取電壓425及第二讀取電壓430相同之極性。第三讀取電壓435之量值可大於第二讀取電壓430之量值。在此等情況中，第三讀取電壓435之量值可大於第一讀取電壓425之量值。在一些實例中，第三讀取電壓435可為一斜坡電壓之一實例。在施加第三讀取電壓435之後，記憶體裝置可判定是否發生一第三突返事件。第三突返事件可為在施加第三讀取電壓435之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓425或第二讀取電壓430之讀取電壓(例如，一第三讀取電壓435)之後發生之突返事件可被稱為一第三突返事件，即使尚未發生第一突返事件、第二突返事件及/或其他先前突返事件。
在方塊465，若記憶體裝置判定發生第三突返事件，則記憶體裝置可判定藉由記憶體單元儲存之邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第三讀取電壓435之後定限而判定發生第三突返事件。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態01 (例如，藉由分佈415-a表示)。對於藉由一記憶體單元儲存之一些邏輯狀態，記憶體裝置可在發生第三突返事件之後執行一寫回操作(例如，一再新操作或一重新程式化操作)。然而，可藉由發生第三突返事件而增強一些邏輯狀態且可能不發生一寫回操作。在一些情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態是否係一第一類型(例如，需要一寫回操作之一狀態)或一第二類型(例如，無需一寫回操作之一狀態)。在其他情況中，記憶體裝置可經組態以基於在第三突返事件之後判定藉由記憶體單元儲存之邏輯狀態而執行一寫回操作(或避免執行一寫回操作)。在一些情況中，邏輯狀態01可對應於一中間邏輯狀態(例如，第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為可在發生一突返事件之後被干擾之第一類型(例如，在判定發生突返事件之後可重新程式化記憶體單元)。接著，記憶體裝置可在判定邏輯狀態01、判定發生第三突返事件或該兩者之後對記憶體單元執行一寫回操作(例如，一重新程式化操作)。
記憶體裝置可判定未能發生第三突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第三讀取電壓435之後未定限。若記憶體裝置判定未能發生第三突返事件，則記憶體裝置可在方塊470判定邏輯狀態。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態00 (例如，藉由分佈420-a表示)。在一些情況中，邏輯狀態00可對應於一極值邏輯狀態(例如，第二類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第二類型。在方塊470，記憶體裝置可在判定邏輯狀態係00之後避免對記憶體單元執行一重新程式化操作(例如，再新操作)。在此等情況中，記憶體裝置可避免執行一單獨寫入操作以再新記憶體單元。
在一些情況中，對應於圖式400之操作之流程圖475可使用三個讀取電壓之施加，其中各讀取電壓之極性可不翻轉。舉例而言，第一讀取電壓425、第二讀取電壓430及第三讀取電壓435之極性可為相同極性(例如，負極性)。在此等情況中，可針對一單一極性(例如，對應於部分402-a)維持一窗口預算(例如，各分佈405-a、410-a、415-a及420-a之間之一距離)。然而，可在方塊455及方塊465執行一重新程式化操作(例如，兩個總重新程式化操作)以及可施加一較高偏壓讀取電壓(例如，與第一讀取電壓425相比，第三讀取電壓435)，藉此增加功率消耗。
圖5A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式500之一實例。一多位階自選擇記憶體單元可經組態以使用一多位階儲存技術來儲存表示多個資料位元之一邏輯狀態。電壓分佈描繪可讀取之邏輯狀態。
臨限電壓分佈可表示用於判定藉由記憶體單元儲存之一邏輯之一多位階單元讀取方案。在圖5A之實例中，分佈505可表示一邏輯狀態11，分佈510可表示一邏輯狀態10，分佈515可表示一邏輯狀態01，且分佈520可表示一邏輯狀態00。部分502-a中之分佈505-a、510-a、515-a及520-a可對應於使用具有一負或正極性之一寫入脈衝形成且使用具有負極性之一讀取脈衝讀取之分佈。部分502-b中之分佈505-b、510-b、515-b及520-b可對應於使用具有負或正極性之一寫入脈衝形成且使用具有正極性之一讀取脈衝讀取之分佈。對應分佈(例如，分佈505-a及505-b、分佈510-a及510-b、分佈515-a及515-b及分佈520-a及520-b)可為由於針對各對對應分佈施加相同寫入脈衝或寫入脈衝序列而獲取之分佈。舉例而言，基於讀取脈衝之極性，用一給定寫入脈衝程式化之記憶體單元可處於對應分佈(例如，分佈505-a或分佈505-b)之任一者中。
在一些情況中，分佈505、510、515及520可展現對應於各邏輯狀態之一電壓分佈之一中間電壓值(諸如一正態分位數)。在一些實例中，兩個分佈可具有一重疊部分，因此在該兩個分佈之間可能不具有明顯分離。在一些實例中，各分佈可能不圍繞其中值對稱。在一些實例中，各分佈可展現不同範圍之電壓值。
圖5B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖575之一實例。可藉由如參考圖1描述之一記憶體裝置或其組件實施流程圖575之操作。流程圖575之操作可類似於參考圖4之流程圖475描述之操作。因而，參考圖4描述之一些特徵可應用於圖5之流程圖575。流程圖575之操作與流程圖475之操作之間之一個差異包含讀取電壓之一者(例如，第二讀取電壓530)係不同於第一讀取電壓525或第三讀取電壓535之一極性。相較於與流程圖475相關聯之一讀取操作，此一特徵可降低在與流程圖575相關聯之讀取操作期間發生一寫回操作的可能性。在一些情況中，切換讀取電壓之極性可增加用於執行讀取操作之時間或能量之量。
在方塊540，記憶體裝置可施加一第一讀取電壓525。舉例而言，記憶體裝置可將具有一第一極性之第一讀取電壓525施加至一記憶體單元以判定藉由該記憶體單元儲存之一邏輯狀態。在一些情況中，第一極性可為一負極性。在一些實例中，第一讀取電壓525可為一斜坡電壓之一實例。在施加第一讀取電壓525之後，記憶體裝置可判定是否發生一第一突返事件。第一突返事件可為在施加第一讀取電壓525之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓525之讀取電壓(例如，一第二讀取電壓530或第三讀取電壓535等)之後發生之突返事件可分別被稱為第二突返事件或一第三突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊545，若記憶體裝置判定發生第一突返事件，則記憶體裝置可判定邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第一讀取電壓525之後定限而判定發生第一突返事件。在方塊545，記憶體裝置可判定邏輯狀態係邏輯狀態11 (例如，藉由分佈505-a表示)。在一些情況中，邏輯狀態11可對應於一極值邏輯狀態(例如，一第二類型之邏輯狀態)。在此等情況中，可在發生一突返事件之後增強邏輯狀態(例如，可在判定發生突返事件之後再新記憶體單元)。在一些實例中，記憶體裝置可基於藉由記憶體單元儲存之邏輯狀態係第二類型而避免執行寫回操作或再新操作。在一些實例中，記憶體裝置可基於識別第二類型之邏輯狀態而避免施加一第二讀取電壓530。
記憶體裝置可判定未能發生第一突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第一讀取電壓525之後未定限。若記憶體裝置判定未能發生第一突返事件，則記憶體裝置可在方塊550施加一第二讀取電壓530。舉例而言，記憶體裝置可將具有一第二極性之第二讀取電壓530施加至記憶體單元。在一些情況中，第二極性可為一正極性。在此等情況中，第二讀取電壓530可為與第一讀取電壓525不同之一極性。在一些實例中，第二讀取電壓530可具有與第一讀取電壓525類似之一量值(例如，在與第一讀取電壓525相同之一範圍中)。第二讀取電壓530可具有與第一讀取電壓525相同之量值。在一些實例中，第二讀取電壓530可為一斜坡電壓之一實例。在施加第二讀取電壓530之後，記憶體裝置可判定是否發生一第二突返事件。
在方塊555，若記憶體裝置判定發生第二突返事件，則記憶體裝置可判定邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第二讀取電壓530之後定限而判定發生第二突返事件。在方塊555，記憶體裝置可判定邏輯狀態係邏輯狀態00 (例如，藉由分佈520-b表示)。在一些情況中，邏輯狀態00可對應於一極值邏輯狀態(例如，第二類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第二類型。可在發生一突返事件之後增強第二類型之邏輯狀態(例如，可在判定發生突返事件之後再新記憶體單元)。在一些實例中，記憶體裝置可基於藉由記憶體單元儲存之邏輯狀態係第二類型而避免執行寫回操作或再新操作。在一些實例中，記憶體裝置可基於識別第二類型之邏輯狀態而避免施加一第三讀取電壓535。
記憶體裝置可判定未能發生第二突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第二讀取電壓530之後未定限。若記憶體裝置判定未能發生第二突返事件，則記憶體裝置可在方塊560施加一第三讀取電壓535。在此等情況中，第二突返事件可為在施加第二讀取電壓530之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓525之讀取電壓(例如，一第二讀取電壓530)之後發生之突返事件可被稱為一第二突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊560，記憶體裝置可將具有第一極性之第三讀取電壓535施加至記憶體單元。在一些情況中，第一極性可為一負極性。在此等情況中，第三讀取電壓535可為與第一讀取電壓525相同之極性且可為與第二讀取電壓530不同之一極性。第三讀取電壓535之一量值可大於第二讀取電壓530之量值及第一讀取電壓525之量值。在一些實例中，第三讀取電壓535可為一斜坡電壓之一實例。在施加第三讀取電壓535之後，記憶體裝置可判定是否發生一第三突返事件。第三突返事件可為在施加第三讀取電壓535之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓525或第二讀取電壓530之讀取電壓(例如，一第三讀取電壓535)之後發生之突返事件可被稱為一第三突返事件，即使尚未發生第一突返事件、第二突返事件及/或其他先前突返事件。
在方塊565，若記憶體裝置判定發生第三突返事件，則記憶體裝置可判定邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第三讀取電壓535之後定限而判定發生第三突返事件。在方塊565，記憶體裝置可判定邏輯狀態係邏輯狀態10 (例如，藉由分佈510-a表示)。在一些情況中，邏輯狀態10可對應於一中間邏輯狀態(例如，一第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第一類型。可在發生一突返事件之後干擾第一類型之邏輯狀態(例如，可在判定發生突返事件之後重新程式化記憶體單元)。在方塊565，記憶體裝置可在判定邏輯狀態10、判定發生第三突返事件或該兩者之後對記憶體單元執行一寫回操作(例如，一重新程式化操作或一再新操作)。
記憶體裝置可判定未能發生第三突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第三讀取電壓535之後未定限。若記憶體裝置判定未能發生第三突返事件，則記憶體裝置可在方塊570判定邏輯狀態。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態01 (例如，藉由分佈515-a表示)。在一些情況中，邏輯狀態01可對應於一中間邏輯狀態(例如，第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第一類型。在方塊570，記憶體裝置可在判定邏輯狀態係01之後避免對記憶體單元執行一重新程式化操作(例如，再新操作)，此係因為未發生一突返事件以干擾記憶體單元之邏輯狀態。
在一些情況中，對應於圖式500之操作之流程圖575可使用三個讀取電壓之施加，其中各循序讀取電壓之極性可翻轉。在此等情況中，記憶體裝置可將讀取電壓之極性翻轉兩次。舉例而言，第一讀取電壓525之極性可為負，第二讀取電壓530之極性可為正，且第三讀取電壓535之極性可為負。在此等情況中，圖式500可包含兩個極性(例如，對應於部分502-a及部分502-b)之一窗口預算(例如，各分佈505-a、510-a、515-a及520-a之間之一距離或各分佈505-b、510-b、515-b及520-b之間之距離)。然而，可在方塊565執行一重新程式化操作(例如，一個總重新程式化操作)以及可施加一較低偏壓讀取電壓(例如，與第一讀取電壓525相比，第三讀取電壓535)，藉此與圖4之操作相比減少功率消耗。
圖6A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式600之一實例。一多位階自選擇記憶體單元可經組態以使用一多位階儲存技術來儲存表示多個資料位元之一邏輯狀態。電壓分佈描繪可讀取之邏輯狀態。圖式600可為如參考圖5A描述之圖式500之一實例。
圖6B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖675之一實例。可藉由如參考圖1描述之一記憶體裝置或其組件實施流程圖675之操作。流程圖675之操作可類似於參考圖4及圖5之流程圖475及575描述之操作。因而，參考圖4及圖5描述之一些特徵可應用於圖6之流程圖675。流程圖675之操作與流程圖575之操作之間之一個差異包含讀取電壓之不同極性之間之轉變數量從最多兩個轉變減少至最多一個轉變。可藉由在時序上連續將具有相同極性之兩個讀取電壓分組而實現此一特徵。相較於與流程圖575相關聯之一讀取操作，此一特徵可減少用於執行與流程圖675相關聯之讀取操作之一持續時間或能量之量。在一些情況中，切換讀取電壓之極性可增加用於執行讀取操作之時間或能量之量。
在方塊640、645、650及655執行之操作可為在如參考圖5B描述之方塊540、545、550及555執行之操作之實例。第一突返事件可為在施加第一讀取電壓625之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓625之讀取電壓(例如，一第二讀取電壓630或第三讀取電壓635等)之後發生之突返事件可分別被稱為第二突返事件或一第三突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊660，若記憶體裝置判定未能發生第二突返事件，則記憶體裝置可施加一第三讀取電壓635。在此等情況中，第二突返事件可為在施加第二讀取電壓630之後可能發生或可能不發生之一突返事件。在一些實例中，在施加不同於第一讀取電壓625之讀取電壓(例如，一第二讀取電壓630)之後發生之突返事件可被稱為一第二突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在方塊660，記憶體裝置可將具有第二極性之第三讀取電壓635施加至記憶體單元。在一些情況中，第二極性可為正極性。在此等情況中，第三讀取電壓635可為與第二讀取電壓630相同之極性且可為與第一讀取電壓625不同之一極性。第三讀取電壓635之一量值可大於第二讀取電壓630之量值及第一讀取電壓625之量值。在一些實例中，第三讀取電壓635可為一斜坡電壓之一實例。在施加第三讀取電壓635之後，記憶體裝置可判定是否發生一第三突返事件。第三突返事件可為在施加第三讀取電壓635之後可能發生或可能不發生之一突返事件。在一些實例中，在施加不同於第一讀取電壓625或第二讀取電壓630之讀取電壓(例如，一第三讀取電壓635)之後發生之突返事件可被稱為一第三突返事件，即使尚未發生第一突返事件、第二突返事件及/或其他先前突返事件。
若記憶體裝置判定發生第三突返事件，則記憶體裝置可在方塊665判定邏輯狀態。在一些情況中，記憶體裝置可藉由判定記憶體單元在施加第三讀取電壓635之後定限而判定發生第三突返事件。在方塊665，記憶體裝置可判定邏輯狀態係邏輯狀態01 (例如，藉由分佈615-b表示)。在一些情況中，邏輯狀態01可對應於一中間邏輯狀態(例如，一第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第一類型。可在發生一突返事件之後干擾第一類型之邏輯狀態(例如，可在判定發生突返事件之後重新程式化記憶體單元)。在方塊665，記憶體裝置可在判定邏輯狀態係01、判定發生第三突返事件或該兩者之後接著對記憶體單元執行一重新程式化操作。
記憶體裝置可判定未能發生第三突返事件。在此等情況中，記憶體裝置可判定記憶體單元在施加第三讀取電壓635之後未定限。若記憶體裝置判定未能發生第三突返事件，則記憶體裝置可在方塊670判定邏輯狀態。舉例而言，記憶體裝置可判定邏輯狀態係邏輯狀態10 (例如，藉由分佈610-b表示)。在一些情況中，邏輯狀態10可對應於一中間邏輯狀態(例如，第一類型之邏輯狀態)。在此等情況中，記憶體裝置可識別藉由記憶體單元儲存之邏輯狀態可為第一類型。在方塊670，記憶體裝置可在判定邏輯狀態係10、判定未能發生第三突返事件或該兩者之後避免對記憶體單元執行一重新程式化操作(例如，再新操作)。在此等情況中，記憶體裝置可避免執行一單獨寫入操作以再新記憶體單元。
在一些情況中，對應於圖式600之操作之流程圖675可使用三個讀取電壓之施加，其中前兩個循序讀取電壓之極性可翻轉。在此等情況中，記憶體裝置可將讀取電壓之極性翻轉一次。舉例而言，第一讀取電壓625之極性可為負，第二讀取電壓630之極性可為正，且第三讀取電壓635之極性可為正。在此等情況中，圖式600可包含兩個極性(例如，對應於部分602-a及部分602-b)之一窗口預算(例如，各分佈605-a、610-a、615-a及620-a之間之一距離或各分佈605-b、610-b、615-b及620-b之間之距離)。然而，可在方塊665執行一重新程式化操作(例如，一個總重新程式化操作)以及可施加一較低偏壓讀取電壓(例如，與第一讀取電壓625相比，第三讀取電壓635)，藉此與圖4之操作相比減少功率消耗。在一些實例中，與圖5之操作相比，根據圖式600之一讀取方案可降低功率消耗且提高記憶體裝置之效能。
圖7繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一時序圖700之一實例。時序圖700可包含一讀取脈衝705及一重新程式化脈衝710。時序圖700可標繪相對於時間(x軸)施加至記憶體單元之一或多個脈衝(y軸)之電壓之一量值。重新程式化脈衝710可為與讀取脈衝705相反之一極性且可具有低於讀取脈衝705之一量值。在一些實例中，重新程式化脈衝710可為與讀取脈衝705相反之一極性且可具有高於讀取脈衝705之一量值。在一些情況中，讀取脈衝705可包含藉由記憶體單元儲存至極端狀態之一者之一電壓分佈(例如，如參考圖3A描述之分佈305或分佈320)。在此等情況中，重新程式化脈衝710可為一減小能量量值，此係因為記憶體單元之電壓分佈中期望之變化量係小的。此等情況原則上可類似於參考圖3A及圖3B描述之寫入操作。具有一減小量值之一重新程式化脈衝710相對於其他可能解決方案可節省功率。
在一些情況中，可用一中間邏輯狀態(例如，邏輯狀態01或邏輯狀態10)程式化一記憶體單元。在此等情況中，可將相反極性之兩個脈衝施加至記憶體單元。舉例而言，記憶體裝置可施加一第一脈衝(例如，讀取脈衝705)。讀取脈衝705可包含一負極性。在此等情況中，讀取脈衝705可為具有負極性與對應於V1之一固定量值之一方形脈衝。在一些情況中，讀取脈衝705可為如參考圖4B及圖5B描述之第三讀取電壓435及第三讀取電壓535之一實例。舉例而言，可基於判定未能發生第二突返事件而施加讀取脈衝705。在一些實例中，讀取脈衝705可為如參考圖4B描述之第二讀取電壓430之一實例。在此等情況中，可在判定未能發生第一突返事件之後施加讀取脈衝705。
在施加讀取脈衝705之後，記憶體裝置可施加一第二脈衝(例如，重新程式化脈衝710)。重新程式化脈衝710可包含與讀取脈衝705之極性相反之一極性。舉例而言，重新程式化脈衝710可包含一正極性而讀取脈衝705可包含負極性。重新程式化脈衝710可為具有正極性與對應於V2之一固定量值之一方形脈衝。重新程式化脈衝710之量值可小於讀取脈衝705之量值。在一些實例中，重新程式化脈衝710之量值可大於讀取脈衝705之量值。在一些情況中，重新程式化脈衝710可為在如參考圖4B及圖5B描述之方塊455、465及565執行之重新程式化操作之一實例。舉例而言，可基於判定邏輯狀態係一中間狀態(例如，邏輯狀態01或邏輯狀態10)而施加重新程式化脈衝710。
在一些情況中，讀取脈衝705可包含一正極性。在此等情況中，讀取脈衝705可為如參考圖6B描述之第三讀取電壓635之一實例。舉例而言，可基於判定未能發生第二突返事件而施加讀取脈衝705。在施加具有正極性之讀取脈衝705之後，記憶體裝置可施加具有一負極性之一第二脈衝(例如，重新程式化脈衝710)。在一些情況中，重新程式化脈衝710可為在如參考圖6B描述之方塊665執行之重新程式化操作之一實例。舉例而言，可基於判定邏輯狀態係一中間狀態(例如，邏輯狀態01)而施加重新程式化脈衝710。具有一負極性之重新程式化脈衝710可包含小於具有一正極性之讀取脈衝705之一量值的一量值。在一些實例中，具有一負極性之重新程式化脈衝710可包含大於具有一正極性之讀取脈衝705之一量值的一量值。
記憶體裝置可在執行讀取操作(例如，施加讀取脈衝705)之後執行重新程式化操作(例如，施加重新程式化脈衝710)。在一些情況中，第一脈衝(例如，讀取脈衝705)可充當重新程式化操作中之一第一步驟，藉此與運用一單一脈衝執行一重新程式化操作相比導致一額外時間及功率消耗。在此等情況中，第一脈衝可並非為重新程式化操作之一部分，使得第一脈衝係讀取脈衝705而第二脈衝可為重新程式化脈衝710。在一些情況中，重新程式化操作可為作為專用於重新程式化操作之一嵌入命令或一單獨命令之讀取操作之部分。
圖8展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一記憶體裝置805之一方塊圖800。記憶體裝置805可為如參考圖1至圖7描述之一記憶體裝置之態樣之一實例。記憶體裝置805可包含一邏輯狀態組件810、一第一電壓組件815、一第二電壓組件820、一第三電壓組件825、一第一突返組件830、一第二突返組件835、一第三突返組件840及一重新程式化組件845。此等模組之各者可彼此直接或間接地通信(例如，經由一或多個匯流排)。
邏輯狀態組件810可基於判定是否發生第一突返事件或第二突返事件而判定藉由記憶體單元儲存之邏輯狀態。在一些實例中，邏輯狀態組件810可基於判定是否發生第一突返事件、第二突返事件或第三突返事件而判定藉由記憶體單元儲存之邏輯狀態。
在一些實例中，邏輯狀態組件810可基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型，其中執行重新程式化操作基於識別藉由記憶體單元儲存之邏輯狀態包含第一類型。在一些實例中，邏輯狀態組件810可識別藉由記憶體單元儲存之邏輯狀態包含在發生一突返事件之後被干擾之一第一類型。
在一些實例中，邏輯狀態組件810可基於判定發生第二突返事件而識別藉由記憶體單元儲存之邏輯狀態包含在發生一突返事件之後被干擾之一第一類型，其中對記憶體單元執行重新程式化操作基於識別邏輯狀態包含第一類型。在一些實例中，邏輯狀態組件810可基於判定發生第一突返事件而識別藉由記憶體單元儲存之邏輯狀態包含在發生一突返事件之後增強之一第二類型。
第一電壓組件815可將具有一第一極性之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之記憶體單元儲存之一邏輯狀態。在一些實例中，第一電壓組件815可將具有一第一極性及一第一量值之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之記憶體單元儲存之一邏輯狀態。
在一些情況中，第一極性包含一負極性且第二極性包含一正極性。在一些情況中，第一讀取電壓之一量值類似於第二讀取電壓之一量值。在一些情況中，第一極性包含一負極性。在一些情況中，第二量值大於第一量值，其中第三量值大於第二量值。
第二電壓組件820可基於判定未能發生第一突返事件而將具有一第二極性之一第二讀取電壓施加至記憶體單元。在一些實例中，第二電壓組件820可基於判定未能發生第一突返事件而將具有第一極性及一第二量值之一第二讀取電壓施加至記憶體單元。
第三電壓組件825可基於判定未能發生第二突返事件而將具有第一極性及一第三量值之一第三讀取電壓施加至記憶體單元。在一些實例中，第三電壓組件825可基於判定未能發生第二突返事件而將具有第一極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元。在一些實例中，第三電壓組件825可基於判定未能發生第二突返事件而將具有第二極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元。在一些實例中，第三電壓組件825可判定未能發生第三突返事件。
第一突返組件830可判定在施加第一讀取電壓之後是否發生一第一突返事件。在一些實例中，第一突返組件830可判定記憶體單元在施加第一讀取電壓之後定限。在一些實例中，第一突返組件830可基於判定記憶體單元在施加第一讀取電壓之後定限而判定發生第一突返事件。
第二突返組件835可判定在施加第二讀取電壓之後是否發生一第二突返事件。在一些實例中，第二突返組件835可判定發生第二突返事件。
第三突返組件840可判定在施加第三讀取電壓之後是否發生一第三突返事件。在一些實例中，第三突返組件840可判定在施加第三讀取電壓之後是否發生一第三突返事件，其中判定藉由記憶體單元儲存之邏輯狀態基於判定是否發生第三突返事件。
在一些實例中，第三突返組件840可判定發生第三突返事件。在一些實例中，第三突返組件840可判定未能發生第三突返事件。在一些實例中，第三突返組件840可判定在施加第三讀取電壓之後是否發生一第三突返事件，其中判定藉由記憶體單元儲存之邏輯狀態基於判定是否發生第三突返事件。
重新程式化組件845可在基於判定發生第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對記憶體單元執行一重新程式化操作。在一些實例中，重新程式化組件845可基於判定未能發生第三突返事件而避免對記憶體單元執行一重新程式化操作。在一些實例中，重新程式化組件845可基於識別邏輯狀態包含第一類型而對記憶體單元執行一重新程式化操作。在一些實例中，重新程式化組件845可基於判定發生第二突返事件而對記憶體單元執行一重新程式化操作，其中判定藉由記憶體單元儲存之邏輯狀態基於判定發生第二突返事件。
圖9展示繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一或若干方法900之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法900之操作。舉例而言，可藉由如參考圖8描述之一記憶體裝置執行方法900之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。額外地或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在905，記憶體裝置可將具有一第一極性之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之記憶體單元儲存之一邏輯狀態。可根據本文中描述之方法來執行905之操作。在一些實例中，可藉由如參考圖8描述之一第一電壓組件執行905之操作之態樣。
在910，記憶體裝置可判定在施加第一讀取電壓之後是否發生一第一突返事件。可根據本文中描述之方法來執行910之操作。在一些實例中，可藉由如參考圖8描述之一第一突返組件執行910之操作之態樣。
在915，記憶體裝置可基於判定未能發生第一突返事件而將具有一第二極性之一第二讀取電壓施加至記憶體單元。可根據本文中描述之方法來執行915之操作。在一些實例中，可藉由如參考圖8描述之一第二電壓組件執行915之操作之態樣。
在920，記憶體裝置可判定在施加第二讀取電壓之後是否發生一第二突返事件。可根據本文中描述之方法來執行920之操作。在一些實例中，可藉由如參考圖8描述之一第二突返組件執行920之操作之態樣。
在925，記憶體裝置可基於判定是否發生第一突返事件或第二突返事件而判定藉由記憶體單元儲存之邏輯狀態。可根據本文中描述之方法來執行925之操作。在一些實例中，可藉由如參考圖8描述之一邏輯狀態組件執行925之操作之態樣。
第一突返事件可為在施加第一讀取電壓之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓之讀取電壓(例如，一第二讀取電壓或第三讀取電壓等)之後發生之突返事件可分別被稱為第二突返事件或一第三突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法900。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：將具有一第一極性之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態；判定在施加該第一讀取電壓之後是否發生一第一突返事件；基於判定未能發生該第一突返事件而將具有一第二極性之一第二讀取電壓施加至該記憶體單元；判定在施加該第二讀取電壓之後是否發生一第二突返事件；及基於判定是否發生該第一突返事件或該第二突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：基於判定未能發生第二突返事件而將具有第一極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元；及判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定是否發生該第三突返事件。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定發生第三突返事件；及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
本文中描述之方法900及設備之一些實例可進一步包含用於基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型的操作、特徵、構件或指令，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定未能發生第三突返事件；及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：基於判定未能發生第二突返事件而將具有第二極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元；及判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定是否發生該第三突返事件。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定發生第三突返事件；及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
本文中描述之方法900及設備之一些實例可進一步包含用於基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型的操作、特徵、構件及指令，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定未能發生第三突返事件；及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後被干擾之一第一類型；及基於識別該邏輯狀態包含該第一類型而對該記憶體單元執行一重新程式化操作。
本文中描述之方法900及設備之一些實例可進一步包含用於基於判定發生第一突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後增強之一第二類型的操作、特徵、構件或指令。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定記憶體單元在施加第一讀取電壓之後定限；及基於判定記憶體單元在施加第一讀取電壓之後定限而判定發生第一突返事件。
在本文中描述之方法900及設備之一些實例中，第一極性包含一負極性且第二極性包含一正極性。
在本文中描述之方法900及設備之一些實例中，第一讀取電壓之一量值可類似於第二讀取電壓之一量值。
圖10展示繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一或若干方法1000之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法1000之操作。舉例而言，可藉由如參考圖8描述之一記憶體裝置執行方法1000之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。額外地或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在1005，記憶體裝置可將具有一第一極性及一第一量值之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之記憶體單元儲存之一邏輯狀態。可根據本文中描述之方法來執行1005之操作。在一些實例中，可藉由如參考圖8描述之一第一電壓組件執行1005之操作之態樣。
在1010，記憶體裝置可判定在施加第一讀取電壓之後是否發生一第一突返事件。可根據本文中描述之方法來執行1010之操作。在一些實例中，可藉由如參考圖8描述之一第一突返組件執行1010之操作之態樣。
在1015，記憶體裝置可基於判定未能發生第一突返事件而將具有第一極性及一第二量值之一第二讀取電壓施加至記憶體單元。可根據本文中描述之方法來執行1015之操作。在一些實例中，可藉由如參考圖8描述之一第二電壓組件執行1015之操作之態樣。
在1020，記憶體裝置可判定在施加第二讀取電壓之後是否發生一第二突返事件。可根據本文中描述之方法來執行1020之操作。在一些實例中，可藉由如參考圖8描述之一第二突返組件執行1020之操作之態樣。
在1025，記憶體裝置可基於判定未能發生第二突返事件而將具有第一極性及一第三量值之一第三讀取電壓施加至記憶體單元。可根據本文中描述之方法來執行1025之操作。在一些實例中，可藉由如參考圖8描述之一第三電壓組件執行1025之操作之態樣。
在1030，記憶體裝置可判定在施加第三讀取電壓之後是否發生一第三突返事件。可根據本文中描述之方法來執行1030之操作。在一些實例中，可藉由如參考圖8描述之一第三突返組件執行1030之操作之態樣。
在1035，記憶體裝置可基於判定是否發生第一突返事件、第二突返事件或第三突返事件而判定藉由記憶體單元儲存之邏輯狀態。可根據本文中描述之方法來執行1035之操作。在一些實例中，可藉由如參考圖8描述之一邏輯狀態組件執行1035之操作之態樣。
第一突返事件可為在施加第一讀取電壓之後可能發生或可能不發生之一突返事件。在施加一電壓之後是否發生一突返事件係偵測藉由一記憶體單元儲存之資訊之一方式。在一些實例中，在施加不同於第一讀取電壓之讀取電壓(例如，一第二讀取電壓或第三讀取電壓等)之後發生之突返事件可分別被稱為第二突返事件或一第三突返事件，即使尚未發生第一突返事件及/或其他先前突返事件。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法1000。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：將具有一第一極性及一第一量值之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態；判定在施加該第一讀取電壓之後是否發生一第一突返事件；基於判定未能發生該第一突返事件而將具有第一極性及一第二量值之一第二讀取電壓施加至該記憶體單元；判定在施加該第二讀取電壓之後是否發生一第二突返事件；基於判定未能發生該第二突返事件而將具有該第一極性及一第三量值之一第三讀取電壓施加至該記憶體單元；判定在施加該第三讀取電壓之後是否發生一第三突返事件；及基於判定是否發生該第一突返事件、該第二突返事件或該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
本文中描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定發生第三突返事件；及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
本文中描述之方法1000及設備之一些實例可進一步包含用於基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型的操作、特徵、構件或指令，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
本文中描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定未能發生第三突返事件；及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
本文中描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定發生第二突返事件；及基於判定發生該第二突返事件而對記憶體單元執行一重新程式化操作，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定發生該第二突返事件。
本文中描述之方法1000及設備之一些實例可進一步包含用於基於判定發生第二突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後被干擾之一第一類型的操作、特徵、構件或指令，其中對該記憶體單元執行重新程式化操作可基於識別該邏輯狀態包含該第一類型。
本文中描述之方法1000及設備之一些實例可進一步包含用於基於判定發生第一突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後增強之一第二類型的操作、特徵、構件或指令。
本文中描述之方法1000及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：判定記憶體單元在施加第一讀取電壓之後定限；及基於判定該記憶體單元在施加該第一讀取電壓之後定限而判定發生第一突返事件。
在本文中描述之方法1000及設備之一些實例中，第一極性包含一負極性。
在本文中描述之方法1000及設備之一些實例中，第二量值可大於第一量值，其中第三量值可大於第二量值。
應注意，本文中描述之方法係可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
描述一種設備。該設備可包含：一記憶體陣列，其包括一記憶體單元；及一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備：將具有一第一極性之一第一讀取電壓施加至該記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態；判定在施加該第一讀取電壓之後是否發生一第一突返事件；基於判定未能發生該第一突返事件而將具有一第二極性之一第二讀取電壓施加至該記憶體單元；判定在施加該第二讀取電壓之後是否發生一第二突返事件；及基於判定是否發生該第一突返事件或該第二突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
一些實例可進一步包含基於判定未能發生第二突返事件而將具有第一極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元，及判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定是否發生該第三突返事件。
一些實例可進一步包含判定發生第三突返事件，及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
一些實例可進一步包含基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
一些實例可進一步包含判定未能發生第三突返事件，及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
一些實例可進一步包含基於判定未能發生第二突返事件而將具有第二極性及大於第二讀取電壓之一量值的一量值之一第三讀取電壓施加至記憶體單元，及判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定是否發生該第三突返事件。
一些實例可進一步包含判定發生第三突返事件，及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
一些實例可進一步包含基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
一些實例可進一步包含判定未能發生第三突返事件，及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
一些實例可進一步包含識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後被干擾之一第一類型，及基於識別該邏輯狀態包含該第一類型而對該記憶體單元執行一重新程式化操作。
一些實例可進一步包含基於判定發生第一突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後增強之一第二類型。
一些實例可進一步包含判定記憶體單元在施加第一讀取電壓之後定限，及基於判定該記憶體單元在施加該第一讀取電壓之後定限而判定發生第一突返事件。
在一些實例中，第一極性包含一負極性且第二極性包含一正極性。
在一些實例中，第一讀取電壓之一量值可類似於第二讀取電壓之一量值。
描述一種設備。該設備可包含：一記憶體陣列，其包括一記憶體單元；及一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備：將具有一第一極性及一第一量值之一第一讀取電壓施加至該記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態；判定在施加該第一讀取電壓之後是否發生一第一突返事件；基於判定未能發生該第一突返事件而將具有該第一極性及一第二量值之一第二讀取電壓施加至該記憶體單元；判定在施加該第二讀取電壓之後是否發生一第二突返事件；基於判定未能發生該第二突返事件而將具有該第一極性及一第三量值之一第三讀取電壓施加至該記憶體單元；判定在施加該第三讀取電壓之後是否發生一第三突返事件；及基於判定是否發生該第一突返事件、該第二突返事件或該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
一些實例可進一步包含判定發生第三突返事件，及在基於判定發生該第三突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對該記憶體單元執行一重新程式化操作。
一些實例可進一步包含基於判定發生第三突返事件而識別藉由記憶體單元儲存之邏輯狀態包含一第一類型，其中執行重新程式化操作可基於識別藉由該記憶體單元儲存之該邏輯狀態包含該第一類型。
一些實例可進一步包含判定未能發生第三突返事件，及基於判定未能發生該第三突返事件而避免對記憶體單元執行一重新程式化操作。
一些實例可進一步包含判定發生第二突返事件，及基於判定發生該第二突返事件而對記憶體單元執行一重新程式化操作，其中判定藉由該記憶體單元儲存之邏輯狀態可基於判定發生該第二突返事件。
一些實例可進一步包含基於判定發生第二突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後被干擾之一第一類型，其中對該記憶體單元執行重新程式化操作可基於識別該邏輯狀態包含該第一類型。
一些實例可進一步包含基於判定發生第一突返事件而識別藉由記憶體單元儲存之邏輯狀態包含可在發生一突返事件之後增強之一第二類型。
一些實例可進一步包含判定記憶體單元在施加第一讀取電壓之後定限，及基於判定該記憶體單元在施加該第一讀取電壓之後定限而判定發生第一突返事件。
在一些實例中，第一極性包含一負極性。
在一些實例中，第二量值可大於第一量值，其中第三量值可大於第二量值。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則將組件視為彼此電子通信(或導電接觸或連接或耦合)。在任何給定時間，基於包含經連接組件之裝置之操作，彼此電子通信(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。
如本文中使用，術語「電極」可係指一電導體，且在一些實例中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含在記憶體陣列之元件或組件之間提供一導電路徑的一跡線、導線、導電線、導電層或類似者。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOS))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可運用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「…之至少一者」或「…之一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳送至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式載送或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。上文之組合亦包含在電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:記憶體裝置 105:記憶體單元 110:存取線 110-a:字線 110-b:字線 115:位元線 115-a:位元線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體單元堆疊 200:記憶體陣列 204:基板 205:第一記憶體單元陣列或層疊 210:第二記憶體單元陣列或層疊 215-a:第一電極 215-b:第一電極 220-a:硫屬化物材料 220-b:硫屬化物材料 225-a:第二電極 225-b:第二電極 300:圖式 305:分佈 310:分佈 315:分佈 320:分佈 325:箭頭 330:箭頭 350:時序圖 355:第一脈衝序列 360:第二脈衝序列 365-a:第一脈衝 365-b:第一脈衝 370:第二脈衝 400:圖式 402-a:部分 402-b:部分 405-a:分佈 405-b:分佈 410-a:分佈 410-b:分佈 415-a:分佈 415-b:分佈 420-a:分佈 420-b:分佈 425:第一讀取電壓 430:第二讀取電壓 435:第三讀取電壓 440:方塊 445:方塊 450:方塊 455:方塊 460:方塊 465:方塊 470:方塊 475:流程圖 500:圖式 502-a:部分 502-b:部分 505-a:分佈 505-b:分佈 510-a:分佈 510-b:分佈 515-a:分佈 515-b:分佈 520-a:分佈 520-b:分佈 525:第一讀取電壓 530:第二讀取電壓 535:第三讀取電壓 540:方塊 545:方塊 550:方塊 555:方塊 560:方塊 565:方塊 570:方塊 575:流程圖 600:圖式 602-a:部分 602-b:部分 605-a:分佈 605-b:分佈 610-a:分佈 610-b:分佈 615-a:分佈 615-b:分佈 620-a:分佈 620-b:分佈 625:第一讀取電壓 630:第二讀取電壓 635:第三讀取電壓 640:方塊 645:方塊 650:方塊 655:方塊 660:方塊 665:方塊 670:方塊 675:流程圖 700:時序圖 705:讀取脈衝 710:重新程式化脈衝 800:方塊圖 805:記憶體裝置 810:邏輯狀態組件 815:第一電壓組件 820:第二電壓組件 825:第三電壓組件 830:第一突返組件 835:第二突返組件 840:第三突返組件 845:重新程式化組件 900:方法 905:操作 910:操作 915:操作 920:操作 925:操作 1000:方法 1005:操作 1010:操作 1015:操作 1020:操作 1025:操作 1030:操作 1035:操作 T1:第一持續時間 T2:持續時間 T3:持續時間
圖1繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一例示性記憶體裝置。
圖2繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一記憶體陣列之一實例。
圖3A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖3B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一時序圖之一實例。
圖4A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖4B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖之一實例。
圖5A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖5B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖之一實例。
圖6A繪示展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖6B繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一流程圖之一實例。
圖7繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一時序圖之一實例。
圖8展示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一記憶體裝置之一方塊圖。
圖9及圖10展示繪示根據如本文中揭示之實例之支援讀取一多位階記憶體單元之一或若干方法之流程圖。
500:圖式
502-a:部分
502-b:部分
505-a:分佈
505-b:分佈
510-a:分佈
510-b:分佈
515-a:分佈
515-b:分佈
520-a:分佈
520-b:分佈
525:第一讀取電壓
530:第二讀取電壓
535:第三讀取電壓

Claims (35)

  1. 一種方法，其包括： 將具有一第一極性之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態； 判定在施加該第一讀取電壓之後是否發生一第一突返事件； 至少部分基於判定未能發生該第一突返事件而將具有一第二極性之一第二讀取電壓施加至該記憶體單元； 判定在施加該第二讀取電壓之後是否發生一第二突返事件；及 至少部分基於判定是否發生該第一突返事件或該第二突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
  2. 如請求項1之方法，其進一步包括： 至少部分基於判定未能發生該第二突返事件而將具有該第一極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
  3. 如請求項2之方法，其進一步包括： 判定發生該第三突返事件；及 在至少部分基於判定發生該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  4. 如請求項3之方法，其進一步包括： 至少部分基於判定發生該第三突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括一第一類型，其中執行該重新程式化操作至少部分基於識別藉由該記憶體單元儲存之該邏輯狀態包括該第一類型。
  5. 如請求項2之方法，其進一步包括： 判定未能發生該第三突返事件；及 至少部分基於判定未能發生該第三突返事件而避免對該記憶體單元執行一重新程式化操作。
  6. 如請求項1之方法，其進一步包括： 至少部分基於判定未能發生該第二突返事件而將具有該第二極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
  7. 如請求項6之方法，其進一步包括： 判定發生該第三突返事件；及 在至少部分基於判定發生該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  8. 如請求項7之方法，其進一步包括： 至少部分基於判定發生該第三突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括一第一類型，其中執行該重新程式化操作至少部分基於識別藉由該記憶體單元儲存之該邏輯狀態包括該第一類型。
  9. 如請求項6之方法，其進一步包括： 判定未能發生該第三突返事件；及 至少部分基於判定未能發生該第三突返事件而避免對該記憶體單元執行一重新程式化操作。
  10. 如請求項1之方法，其進一步包括： 識別藉由該記憶體單元儲存之該邏輯狀態包括在發生一突返事件之後被干擾之一第一類型；及 至少部分基於識別該邏輯狀態包括該第一類型而對該記憶體單元執行一重新程式化操作。
  11. 如請求項1之方法，其進一步包括： 至少部分基於判定發生該第一突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括在發生一突返事件之後增強之一第二類型。
  12. 如請求項1之方法，其進一步包括： 判定該記憶體單元在施加該第一讀取電壓之後定限；及 至少部分基於判定該記憶體單元在施加該第一讀取電壓之後定限而判定發生該第一突返事件。
  13. 如請求項1之方法，其中該第一極性包括一負極性且該第二極性包括一正極性。
  14. 如請求項1之方法，其中該第一讀取電壓之一量值類似於該第二讀取電壓之一量值。
  15. 一種方法，其包括： 將具有一第一極性及一第一量值之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態； 判定在施加該第一讀取電壓之後是否發生一第一突返事件； 至少部分基於判定未能發生該第一突返事件而將具有該第一極性及一第二量值之一第二讀取電壓施加至該記憶體單元； 判定在施加該第二讀取電壓之後是否發生一第二突返事件； 至少部分基於判定未能發生該第二突返事件而將具有該第一極性及一第三量值之一第三讀取電壓施加至該記憶體單元； 判定在施加該第三讀取電壓之後是否發生一第三突返事件；及 至少部分基於判定是否發生該第一突返事件、該第二突返事件或該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
  16. 如請求項15之方法，其進一步包括： 判定發生該第三突返事件；及 在至少部分基於判定發生該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  17. 如請求項16之方法，其進一步包括： 至少部分基於判定發生該第三突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括一第一類型，其中執行該重新程式化操作至少部分基於識別藉由該記憶體單元儲存之該邏輯狀態包括該第一類型。
  18. 如請求項15之方法，其進一步包括： 判定未能發生該第三突返事件；及 至少部分基於判定未能發生該第三突返事件而避免對該記憶體單元執行一重新程式化操作。
  19. 如請求項15之方法，其進一步包括： 判定發生該第二突返事件；及 至少部分基於判定發生該第二突返事件而對該記憶體單元執行一重新程式化操作，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定發生該第二突返事件。
  20. 如請求項19之方法，其進一步包括： 至少部分基於判定發生該第二突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括在發生一突返事件之後被干擾之一第一類型，其中對該記憶體單元執行該重新程式化操作至少部分基於識別該邏輯狀態包括該第一類型。
  21. 如請求項15之方法，其進一步包括： 至少部分基於判定發生該第一突返事件而識別藉由該記憶體單元儲存之該邏輯狀態包括在發生一突返事件之後增強之一第二類型。
  22. 如請求項15之方法，其進一步包括： 判定該記憶體單元在施加該第一讀取電壓之後定限；及 至少部分基於判定該記憶體單元在施加該第一讀取電壓之後定限而判定發生該第一突返事件。
  23. 如請求項15之方法，其中該第一極性包括一負極性。
  24. 如請求項15之方法，其中該第二量值大於該第一量值，其中該第三量值大於該第二量值。
  25. 一種設備，其包括： 一記憶體陣列，其包括一記憶體單元；及 一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備： 將具有一第一極性之一第一讀取電壓施加至該記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態； 判定在施加該第一讀取電壓之後是否發生一第一突返事件； 至少部分基於判定未能發生該第一突返事件而將具有一第二極性之一第二讀取電壓施加至該記憶體單元； 判定在施加該第二讀取電壓之後是否發生一第二突返事件；及 至少部分基於判定是否發生該第一突返事件或該第二突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
  26. 如請求項25之設備，其中該控制組件進一步經組態以導致該設備： 至少部分基於判定未能發生該第二突返事件而將具有該第一極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
  27. 如請求項26之設備，其中該控制組件進一步經組態以導致該設備： 判定發生該第三突返事件；及 在至少部分基於判定發生該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  28. 如請求項25之設備，其中該控制組件進一步經組態以導致該設備： 至少部分基於判定未能發生該第二突返事件而將具有該第二極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
  29. 一種設備，其包括： 一記憶體陣列，其包括一記憶體單元；及 一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備： 將具有一第一極性及一第一量值之一第一讀取電壓施加至該記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態； 判定在施加該第一讀取電壓之後是否發生一第一突返事件； 至少部分基於判定未能發生該第一突返事件而將具有該第一極性及一第二量值之一第二讀取電壓施加至該記憶體單元； 判定在施加該第二讀取電壓之後是否發生一第二突返事件； 至少部分基於判定未能發生該第二突返事件而將具有該第一極性及一第三量值之一第三讀取電壓施加至該記憶體單元； 判定在施加該第三讀取電壓之後是否發生一第三突返事件；及 至少部分基於判定是否發生該第一突返事件、該第二突返事件或該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
  30. 如請求項29之設備，其中該控制組件進一步經組態以導致該設備： 判定發生該第三突返事件；及 在至少部分基於判定發生該第三突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  31. 如請求項29之設備，其中該控制組件進一步經組態以導致該設備： 判定未能發生該第三突返事件；及 至少部分基於判定未能發生該第三突返事件而避免對該記憶體單元執行一重新程式化操作。
  32. 如請求項29之設備，其中該控制組件進一步經組態以導致該設備： 判定發生該第二突返事件；及 至少部分基於判定發生該第二突返事件而對該記憶體單元執行一重新程式化操作，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定發生該第二突返事件。
  33. 一種非暫時性電腦可讀媒體，其儲存包括指令之程式碼，該等指令在藉由一電子裝置之一處理器執行時導致該電子裝置： 將具有一第一極性之一第一讀取電壓施加至一記憶體單元以判定藉由經組態以儲存三個或更多個邏輯狀態之該記憶體單元儲存之一邏輯狀態； 判定在施加該第一讀取電壓之後是否發生一第一突返事件； 至少部分基於判定未能發生該第一突返事件而將具有一第二極性之一第二讀取電壓施加至該記憶體單元； 判定在施加該第二讀取電壓之後是否發生一第二突返事件；及 至少部分基於判定是否發生該第二突返事件而判定藉由該記憶體單元儲存之該邏輯狀態。
  34. 如請求項33之非暫時性電腦可讀媒體，其中該等指令在藉由該電子裝置之該處理器執行時進一步導致該電子裝置： 至少部分基於判定未能發生該第二突返事件而將具有該第一極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
  35. 如請求項33之非暫時性電腦可讀媒體，其中該等指令在藉由該電子裝置之該處理器執行時進一步導致該電子裝置： 至少部分基於判定未能發生該第二突返事件而將具有該第二極性及大於該第二讀取電壓之一量值的一量值之一第三讀取電壓施加至該記憶體單元；及 判定在施加該第三讀取電壓之後是否發生一第三突返事件，其中判定藉由該記憶體單元儲存之該邏輯狀態至少部分基於判定是否發生該第三突返事件。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220163444A (ko) 2020-05-13 2022-12-09 마이크론 테크놀로지, 인크. 메모리 셀에 액세스하기 위한 카운터 기반 방법 및 시스템
US12153823B2 (en) * 2020-10-12 2024-11-26 Intel Corporation Multi-level memory programming and readout
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell
US11942151B2 (en) 2022-04-14 2024-03-26 Micron Technology, Inc. Current references for memory cells
US12322447B2 (en) * 2022-10-20 2025-06-03 Micron Technology, Inc. Apparatus with multi-bit cell read mechanism and methods for operating the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US8036013B2 (en) * 2005-03-30 2011-10-11 Ovonyx, Inc. Using higher current to read a triggered phase change memory
US7397699B2 (en) * 2005-07-27 2008-07-08 Atmel Corporation Channel discharging after erasing flash memory devices
KR20090096294A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
US8605495B2 (en) * 2011-05-09 2013-12-10 Macronix International Co., Ltd. Isolation device free memory
US8767482B2 (en) 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
KR20140146333A (ko) 2013-06-17 2014-12-26 삼성전자주식회사 메모리 컨트롤러와 이의 동작 방법
KR102076231B1 (ko) 2013-07-09 2020-02-12 에스케이하이닉스 주식회사 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
WO2016054241A1 (en) 2014-09-30 2016-04-07 Yongjune Kim Reducing errors caused by inter-cell interference in a memory device
US9484089B2 (en) 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
US9558823B1 (en) * 2015-09-04 2017-01-31 Macronix International Co., Ltd. Resistance drift recovery method for MLC PCM
US10482960B2 (en) 2016-02-17 2019-11-19 Intel Corporation Dual demarcation voltage sensing before writes
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10755781B2 (en) 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
US10803939B2 (en) * 2018-08-22 2020-10-13 Micron Technology, Inc. Techniques for programming a memory cell
KR102766479B1 (ko) * 2019-05-08 2025-02-12 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
KR102670952B1 (ko) * 2019-07-16 2024-05-30 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

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TWI779659B (zh) 2022-10-01
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US20240321347A1 (en) 2024-09-26
US12462870B2 (en) 2025-11-04
US11996141B2 (en) 2024-05-28
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TW202301343A (zh) 2023-01-01
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