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TW202145219A - 記憶體胞元及操作記憶體胞元的方法 - Google Patents

記憶體胞元及操作記憶體胞元的方法 Download PDF

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TW202145219A
TW202145219A TW110116105A TW110116105A TW202145219A TW 202145219 A TW202145219 A TW 202145219A TW 110116105 A TW110116105 A TW 110116105A TW 110116105 A TW110116105 A TW 110116105A TW 202145219 A TW202145219 A TW 202145219A
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張志宇
林佑明
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Abstract

一種記憶體胞元包括寫入位元線、寫入電晶體及讀取電晶體。寫入電晶體耦接於寫入位元線與第一節點之間。讀取電晶體藉由第一節點耦接至寫入電晶體。讀取電晶體包括鐵電層。寫入電晶體被配置成藉由調整讀取電晶體的極化狀態的寫入位元線訊號來設定記憶體胞元的所儲存資料值。極化狀態對應於所儲存資料值。

Description

記憶體胞元及操作記憶體胞元的方法
半導體積體電路（integrated circuit，IC）工業已生產出各種各樣的數位裝置以解決諸多不同領域中的問題。該些數位裝置中的一些（例如記憶體巨集（memory macro））被配置用於儲存資料。隨著IC已變得更小且更複雜，該些數位裝置內的導線的電阻亦有所改變，從而影響該些數位裝置的操作電壓及總體IC效能。
以下揭露內容提供用於實施所提供標的物的特徵的不同實施例或實例。以下闡述組件、材料、值、步驟、排列等的具體實例以簡化本揭露。當然，該些僅為實例且不進行限制。預期存在其他組件、材料、值、步驟、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於……之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，一種記憶體胞元包括寫入位元線、寫入電晶體及讀取電晶體。寫入電晶體耦接於寫入位元線與第一節點之間。讀取電晶體藉由第一節點耦接至寫入電晶體。寫入電晶體被配置成藉由調整讀取電晶體的極化狀態的寫入位元線訊號來設定記憶體胞元的所儲存資料值。在一些實施例中，極化狀態對應於記憶體胞元的所儲存資料值。
在一些實施例中，讀取電晶體包括第一閘極端子及鐵電區，所述第一閘極端子藉由第一節點耦接至寫入電晶體，所述鐵電區具有對應於記憶體胞元的所儲存資料值的極化狀態。
在一些實施例中，藉由在記憶體胞元中使用鐵電區，相較於其他方式，所述記憶體胞元在第一節點處具有較少的電荷洩漏。在一些實施例中，藉由在記憶體胞元中使用鐵電區，所述鐵電區即使在第一節點處的電壓被移除之後亦能夠保持或維持極化狀態，藉此導致所述記憶體胞元具有較其他方式更長的資料滯留時間（data retention time）及更大的記憶體視窗（memory window）。在一些實施例中，藉由至少具有較其他方式更長的資料滯留時間或更大的記憶體視窗，所述記憶體胞元較其他方式更少地進行再新，從而導致較其他方式更少的功耗。
圖1是根據一些實施例的記憶體胞元陣列100的方塊圖。在一些實施例中，記憶體胞元陣列100是積體電路的一部分。
記憶體胞元陣列100包括具有M列及N行的由記憶體胞元102[1,1]、102[1,2]、...、102[2,2]、…、102[M,N]構成的陣列（統稱為「記憶體胞元陣列102A」），其中N是對應於記憶體胞元陣列102A中的行數目的正整數，且M是對應於記憶體胞元陣列102A中的列數目的正整數。記憶體胞元陣列102A中的胞元列在第一方向X上進行排列。記憶體胞元陣列102A中的胞元行在第二方向Y上進行排列。第二方向Y不同於第一方向X。在一些實施例中，第二方向Y垂直於第一方向X。記憶體胞元陣列102A中的每一記憶體胞元102[1,1]、102[1,2]、...、102[2,2]、...、102[M,N]被配置成儲存對應的資料位元。
記憶體胞元陣列102A是包括動態隨機存取記憶體（dynamic random-access memory，DRAM）類記憶體胞元（DRAM-like memory cell）的DRAM陣列。在一些實施例中，如圖2A至圖2C中所示，記憶體胞元陣列102A中的每一記憶體胞元對應於具有1-鐵電場效電晶體（Ferroelectric field effect transistor，FeFET）的雙電晶體（two transistor，2T）記憶體胞元。在一些實施例中，如圖3A至圖3C中所示，記憶體胞元陣列102A中的每一記憶體胞元對應於具有1-FeFET的三電晶體（three transistor，3T）記憶體胞元。在一些實施例中，如圖4A至圖4C中所示，記憶體胞元陣列102A中的每一記憶體胞元對應於具有1-FeFET的四電晶體（four transistor，4T）記憶體胞元。
記憶體胞元陣列102A中的不同類型的記憶體胞元亦在本揭露的所設想範圍內。舉例而言，在一些實施例中，記憶體胞元陣列102A中的每一記憶體胞元是靜態隨機存取記憶體（static random access memory，SRAM）。在一些實施例中，記憶體胞元陣列102A中的每一記憶體胞元對應於鐵電電阻式隨機存取記憶體（ferroelectric resistive random-access memory，FeRAM）胞元。在一些實施例中，記憶體胞元陣列102A中的每一記憶體胞元對應於磁阻式隨機存取記憶體（magneto-resistive random-access memory，MRAM）胞元。在一些實施例中，記憶體胞元陣列102A中的每一記憶體胞元對應於電阻式隨機存取記憶體（resistive random-access memory，RRAM）胞元。記憶體胞元陣列102A的其他配置亦在本揭露的範圍內。
記憶體胞元陣列100更包括M個寫入字元線WWL[1]、... WWL[M]（統稱為「寫入字元線WWL」）。記憶體胞元陣列102A中的每一列1、...、M與對應的寫入字元線WWL[1]、...、WWL[M]相關聯。記憶體胞元陣列102A中的每一列記憶體胞元與對應的寫入字元線WWL[1]、...、WWL[M]耦接。舉例而言，列1中的記憶體胞元102[1,1]、102[1,2]、...、102[1,N]與寫入字元線WWL[1]耦接。每一寫入字元線WWL在第一方向X上延伸。
記憶體胞元陣列100更包括M個讀取字元線RWL[1]、... RWL[M]（統稱為「讀取字元線RWL」）。記憶體胞元陣列102A中的每一列1、...、M與對應的讀取字元線RWL[1]、...、RWL[M]相關聯。記憶體胞元陣列102A中的每一列記憶體胞元與對應的讀取字元線RWL[1]、...、RWL[M]耦接。舉例而言，列1中的記憶體胞元102[1,1]、102[1,2]、...、102[1,N]與讀取字元線RWL[1]耦接。每一讀取字元線RWL在第一方向X上延伸。
記憶體胞元陣列100更包括N個寫入位元線WBL[1]、... WBL[N]（統稱為「寫入位元線WBL」）。記憶體胞元陣列102A中的每一行1、...、N與對應的寫入位元線WBL[1]、...、WBL[N]相關聯。記憶體胞元陣列102A中的每一行記憶體胞元與對應的寫入位元線WBL[1]、...、WBL[N]耦接。舉例而言，行1中的記憶體胞元102[1,1]、102[2,1]、...、102[M,1]與寫入位元線WBL[1]耦接。每一寫入位元線WBL在第二方向Y上延伸。
記憶體胞元陣列100更包括N個讀取位元線RBL[1]、... RBL[N]（統稱為「讀取位元線RBL」）。記憶體胞元陣列102A中的每一行1、...、N與對應的讀取位元線RBL[1]、...、RBL[N]相關聯。記憶體胞元陣列102A中的每一行記憶體胞元與對應的讀取位元線RBL[1]、...、RBL[N]耦接。舉例而言，行1中的記憶體胞元102[1,1]、102[2,1]、...、102[M,1]與讀取位元線RBL[1]耦接。每一讀取位元線RBL在第二方向Y上延伸。
記憶體胞元陣列100的其他配置亦在本揭露的範圍內。記憶體胞元陣列100中的至少寫入位元線BL、寫入字元線WWL、讀取位元線RBL或讀取字元線RWL的不同配置亦在本揭露的所設想範圍內。在一些實施例中，記憶體胞元陣列100包括附加的寫入埠（寫入字元線WWL或寫入位元線WBL）及/或讀取埠（讀取字元線RWL或讀取位元線RBL）。此外，在一些實施例中，記憶體胞元陣列102A包括多組不同類型的記憶體胞元。
作為例示性實例，對位於記憶體胞元陣列102A的列1及行1中的記憶體胞元102[1,1]執行寫入操作。列1包括由寫入字元線WWL[1]選擇的記憶體胞元102[1,1]、102[1,2]、...、102[1,N]。行1包括被選擇用於接收資料訊號且藉由寫入位元線WBL[1]儲存二進制資料位元的記憶體胞元102[1,1]、102[2,1]、...、102[M,1]。寫入字元線WWL[1]與寫入位元線WBL[1]一起選擇二進制資料位元且將所述二進制資料位元儲存於記憶體胞元102[1,1]中。
作為例示性實例，對位於記憶體胞元陣列102A的列1及行1中的記憶體胞元102[1,1]執行讀取操作。列1包括由讀取字元線RWL[1]選擇的記憶體胞元102[1,1]、102[1,2]、...、102[1,N]。行1包括由讀取位元線RBL[1]選擇以存取所儲存的二進制資料位元的記憶體胞元102[1,1]、102[2,1]、...、102[M,1]。讀取字元線RWL[1]與讀取位元線RBL[1]一起選擇並讀取儲存於記憶體胞元102[1,1]中的二進制資料位元。
圖2A是根據一些實施例的記憶體胞元200A的電路圖。
記憶體胞元200A是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
與圖2A至圖2C、圖3A至圖3C、圖4A至圖4C（下文所示）中的一或多者中的組件相同或相似的組件被給定相同的參考編號，且因此不再對其予以贅述。為易於例示，未在圖2A至圖2C、圖3A至圖3C、圖4A至圖4C中的每一者中標記圖2A至圖2C、圖3A至圖3C、圖4A至圖4C所示所標記元件中的一些所標記元件。在一些實施例中。圖2A至圖2C、圖3A至圖3C、圖4A至圖4C包括圖2A至圖2C、圖3A至圖3C、圖4A至圖4C中未示出的附加元件。
記憶體胞元200A可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。
記憶體胞元200A包括寫入電晶體M1、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL及讀取位元線RBL。
寫入字元線WWL對應於寫入字元線WWL[1]、...、WWL[M]中的寫入字元線，讀取字元線RWL對應於讀取字元線RWL[1]、...、RWL[M]中的讀取字元線，寫入位元線WBL對應於寫入位元線WBL[1]、...、WBL[N]中的寫入位元線，且讀取位元線RBL對應於圖1所示讀取位元線RBL[1]、...、RBL[N]中的讀取位元線，且因此省略相似的詳細說明。
寫入電晶體M1包括耦接至寫入字元線WWL的閘極端子、耦接至寫入位元線WBL的汲極端子、以及藉由節點ND1耦接至讀取電晶體M2的至少閘極端子的源極端子。寫入電晶體M1被配置成在記憶體胞元200A中寫入資料。寫入電晶體M1反應於寫入位元線WBL上的寫入位元線訊號而被致能（例如，接通）或禁能（例如，關斷）。
寫入電晶體M1被圖示為P型金屬氧化物半導體（P-type Metal Oxide Semiconductor，PMOS）電晶體。在一些實施例中，寫入電晶體M1為N型金屬氧化物半導體（N-type Metal Oxide Semiconductor，NMOS）電晶體。
讀取電晶體M2包括耦接至讀取字元線RWL的汲極端子、耦接至讀取位元線RBL的源極端子、以及耦接至寫入電晶體M1的源極端子的閘極端子。
由於讀取電晶體M2包括位於讀取電晶體M2的閘極端子內的鐵電區202，因此讀取電晶體M2被稱為鐵電場效電晶體（FeFET）裝置。鐵電區202被配置成基於施加至讀取電晶體M2的閘極的電壓而具有不同的極化狀態。鐵電區202的極化決定讀取電晶體M2的電導率（例如，低電阻狀態或高電阻狀態），所述電導率代表儲存於讀取電晶體M2中的資料。
資料是藉由將鐵電區202程式化為具有不同的極化狀態來儲存。不同的極化狀態產生對應於邏輯「1」與邏輯「0」的兩種不同的臨限電壓狀態（例如，Vth）。由於臨限電壓差異，讀取電晶體M2中的鐵電區202被配置成基於其邏輯狀態使用特定的閘極電壓來接通。在一些實施例中，該些閘極電壓之間的差異被稱為記憶體視窗。
記憶體胞元200A中的所儲存資料的二進制狀態是以鐵電區202的極化形式被編碼。鐵電區202的極化（例如，+P或-P）的方向或值決定讀取電晶體M2的電阻狀態（例如，低或高）。在一些實施例中，讀取電晶體M2的低電阻狀態對應於讀取電晶體M2被接通或導通，且讀取電晶體M2的高電阻狀態對應於讀取電晶體M2被關斷或不導通。在一些實施例中，讀取電晶體M2的低電阻狀態對應於第一所儲存值（例如，邏輯「0」或「1」），且讀取電晶體M2的高電阻狀態對應於與第一所儲存值相反的第二所儲存值（例如，邏輯「1」或「0」）。讀取電晶體M2或節點ND1的閘極的電壓控制讀取電晶體M2的鐵電區202中的極化狀態及對應的電場。
寫入電晶體M1被配置成藉由以下方式來寫入資料：控制節點ND1或讀取電晶體M2的閘極的電壓，藉此控制讀取電晶體M2的鐵電區202的極化狀態。在一些實施例中，若寫入電晶體M1被致能或接通，則寫入位元線WBL的電壓被配置成控制節點ND1或讀取電晶體M2的閘極的電壓。因此，在一些實施例中，鐵電區202的極化狀態是由寫入位元線WBL的電壓控制。在一些實施例中，寫入位元線WBL的電壓對應於記憶體胞元200A中所儲存的資料。在一些實施例中，即使在節點ND1處的電場或對應電壓被移除之後，鐵電區202的極化狀態亦得以維持，且讀取電晶體M2為非揮發性電晶體裝置。
讀取電晶體M2被配置成讀取儲存於記憶體胞元200A中的資料。在一些實施例中，讀取電晶體M2被配置成基於讀取電晶體M2是被接通還是被關斷來輸出儲存於記憶體胞元200A中的資料。鐵電區202的極化狀態決定讀取電晶體M2是被接通還是被關斷。
在一些實施例中，寫入電晶體M1及讀取電晶體M2各自包括由相同類型的材料形成的通道區。在一些實施例中，寫入電晶體M1及讀取電晶體M2各自具有擁有矽本體（silicon body）或塊狀矽（silicon bulk）的通道區。
讀取電晶體M2被圖示為PMOS電晶體。在一些實施例中，讀取電晶體M2為NMOS電晶體。
在記憶體胞元200A的寫入操作期間，寫入位元線WBL的電壓（例如，欲儲存於記憶體胞元200A中的資料）由寫入驅動器電路（未示出）設定，且寫入字元線WWL被設定為邏輯低，藉此接通寫入電晶體M1。反應於寫入電晶體M1被接通，寫入位元線WBL的電壓被施加至讀取電晶體M2的閘極或節點ND1。當寫入位元線WBL的電壓被施加至讀取電晶體M2的閘極或節點ND1時，寫入位元線電壓控制鐵電區202的極化狀態及由讀取電晶體M2儲存的對應資料。換言之，寫入位元線WBL的電壓用於將讀取電晶體M2設定在低電阻狀態（例如，導通）或高電阻狀態（例如，不導通）。之後，寫入字元線WWL被設定為邏輯高，藉此關斷寫入電晶體M1。
反應於寫入電晶體M1被關斷，儲存於記憶體胞元200A中的資料被保持，且記憶體胞元200A處於保持模式。
藉由在記憶體胞元200A中使用鐵電區202，相較於其他方式（例如DRAM），記憶體胞元200A在節點ND1處不具有電荷洩漏。藉由在記憶體胞元200A中使用鐵電區202，即使在節點ND1處的電壓被移除之後，鐵電區202中的鐵電材料的非易失性本質亦能夠保持或維持極化狀態，藉此導致較其他方式更長的資料滯留時間及更大的記憶體視窗。藉由至少具有較其他方式更長的資料滯留時間或更大的記憶體視窗，記憶體胞元200A較其他方式更少地進行再新，從而導致較其他方式更少的功耗。
在一些實施例中，記憶體胞元200A及記憶體胞元200B至200C（圖2B至圖2C）具有與互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）製程相容的2T記憶體胞元結構，且因此是可縮放的（scalable）。
在記憶體胞元200A的讀取操作期間，讀取位元線RBL的電壓被預放電至邏輯低，且讀取字元線RWL被升高至邏輯高。在一些實施例中，若讀取電晶體M2處於低電阻狀態，則讀取電晶體M2被接通或導通，且自讀取字元線RWL經由讀取電晶體M2到達讀取位元線RBL的電流被感測放大器（未示出）感測，且與讀取電晶體M2處於低電阻狀態（例如，「1」或「0」）相關聯的資料被讀出。在一些實施例中，若讀取電晶體M2處於高電阻狀態，則讀取電晶體M2被關斷或不導通，且自讀取字元線RWL經由讀取電晶體M2到達讀取位元線RBL的電流被感測放大器（未示出）感測，且與讀取電晶體M2處於高電阻狀態（例如，「0」或「1」）相關聯的資料被讀出。在此實施例中，由於讀取電晶體M2被關斷，因此經由讀取電晶體M2的電流是可忽略不計的。之後，讀取字元線RWL被設定為邏輯低。
本申請案的電晶體M1、M2、M1’或M2’（下文所述）中的每一者的其他電晶體端子亦在本揭露的範圍內。舉例而言，在本揭露中對同一電晶體的汲極及源極的引用可改變為同一電晶體的源極及汲極。因此，對於寫入電晶體M1，對寫入電晶體M1的汲極及源極的引用可分別改變為寫入電晶體M1的源極及汲極。相似地，對於讀取電晶體M2，對讀取電晶體M2的汲極及源極的引用可分別改變為讀取電晶體M2的源極及汲極。
記憶體胞元200A中的電晶體的其他配置或數量亦在本揭露的範圍內。
圖2B是根據一些實施例的記憶體胞元200B的電路圖。
記憶體胞元200B是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元200B可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元200B包括寫入電晶體M1’、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL及讀取位元線RBL。
記憶體胞元200B是圖2A所示記憶體胞元200A的變化，且因此省略相似的詳細說明。相較於圖2A所示記憶體胞元200A，寫入電晶體M1’替換圖2A所示寫入電晶體M1，且因此省略相似的詳細說明。
寫入電晶體M1’被圖示為PMOS電晶體。在一些實施例中，寫入電晶體M1’為NMOS電晶體。在一些實施例中，寫入電晶體M1’相似於圖2A所示寫入電晶體M1，且因此省略相似的詳細說明。記憶體胞元200B的操作相似於上述記憶體胞元200A的操作，且因此省略相似的詳細說明。
相較於圖2A所示寫入電晶體M1，寫入電晶體M1’包括氧化物通道區210，且因此省略相似的詳細說明。在一些實施例中，本揭露的具有氧化物通道區的一或多個電晶體包括薄膜電晶體（thin film transistor，TFT）。在一些實施例中，用於寫入電晶體M1’的氧化物通道區210包括氧化物半導體材料，所述氧化物半導體材料包括氧化鋅、氧化鎘、氧化銦、氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、SnO2 、TiO2 或其組合等。用於寫入電晶體M1’的其他電晶體類型或氧化物材料亦在本揭露的範圍內。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’以及FeFET讀取電晶體M2，記憶體胞元200B具有較不在寫入電晶體中包括氧化物通道區的其他方式更低的漏電流。在一些實施例中，藉由降低記憶體胞元200B的漏電流，記憶體胞元200B具有較其他方式更長的資料滯留時間。藉由具有較其他方式更長的資料滯留時間，記憶體胞元200B較其他方式更少地進行再新，從而導致較其他方式更少的功耗。在一些實施例中，藉由降低記憶體胞元200B的漏電流，記憶體胞元200B具有較其他方式更少的寫入擾動誤差（write disturbance error）。此外，由於記憶體胞元200B相似於記憶體胞元200A，因此記憶體胞元200B亦具有以上關於記憶體胞元200A論述的益處。在一些實施例中，記憶體胞元200B至200C、300B至300C及400B至400C（圖2B至圖2C、圖3B至圖3C及圖4B至圖4C）的氧化物通道區210、220、230或240可被整合至製程後端（back end of line，BEOL）製程中，藉此增加記憶體胞元200B至200C、300B至300C及400B至400C的記憶體密度。
記憶體胞元200B中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖2C是根據一些實施例的記憶體胞元200C的電路圖。
記憶體胞元200C是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元200C可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元200C包括寫入電晶體M1’、讀取電晶體M2’、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL及讀取位元線RBL。
記憶體胞元200C是圖2B所示記憶體胞元200B的變化，且因此省略相似的詳細說明。相較於圖2B所示記憶體胞元200B，讀取電晶體M2’替換圖2B所示讀取電晶體M2，且因此省略相似的詳細說明。
讀取電晶體M2’被圖示為PMOS電晶體。在一些實施例中，讀取電晶體M2’為NMOS電晶體。在一些實施例中，讀取電晶體M2’相似於圖2A至圖2B所示讀取電晶體M2，且因此省略相似的詳細說明。記憶體胞元200C的操作相似於記憶體胞元200A（以上所述）或記憶體胞元200B的操作，且因此省略相似的詳細說明。
相較於圖2B所示讀取電晶體M2，讀取電晶體M2’包括氧化物通道區220，且因此省略相似的詳細說明。在一些實施例中，用於讀取電晶體M2’的氧化物通道區220包括氧化物半導體材料，所述氧化物半導體材料包括氧化鋅、氧化鎘、氧化銦、IGZO、SnO2 、TiO2 或其組合等。
在一些實施例中，讀取電晶體M2’的氧化物通道區220包括與寫入電晶體M1’的氧化物通道區210相同的氧化物半導體材料。在一些實施例中，讀取電晶體M2’的氧化物通道區220包括與寫入電晶體M1’的氧化物通道區210不同的氧化物半導體材料。用於讀取電晶體M2’的其他電晶體類型或氧化物材料亦在本揭露的範圍內。
在一些實施例中，讀取電晶體M2’包括氧化物通道區220，且寫入電晶體M1’包括與寫入電晶體M1相似的具有矽本體或塊狀矽的矽通道區。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’及具有氧化物通道區220且作為FeFET的讀取電晶體M2’，記憶體胞元200C具有較其他讀取電晶體方式更低的漏電流。在一些實施例中，藉由降低記憶體胞元200C的漏電流，記憶體胞元200C具有以上關於記憶體胞元200B論述的益處。此外，由於記憶體胞元200C相似於記憶體胞元200A，因此記憶體胞元200C亦具有以上關於記憶體胞元200A論述的益處。
記憶體胞元200C中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖3A是根據一些實施例的記憶體胞元300A的電路圖。
記憶體胞元300A是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元300A可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元300A包括寫入電晶體M1、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL及電晶體M3。
記憶體胞元300A是圖2A所示記憶體胞元200A的變化，且因此省略相似的詳細說明。相較於圖2A所示記憶體胞元200A，記憶體胞元300A更包括電晶體M3，且因此省略相似的詳細說明。
電晶體M3包括耦接至讀取位元線RBL的源極端子、耦接至讀取電晶體M2的源極端子的汲極端子、以及被配置成接收控制訊號CS的閘極端子。在一些實施例中，電晶體M3反應於控制訊號CS而被接通或關斷。舉例而言，在一些實施例中，在所選擇記憶體胞元（相似於記憶體胞元300A）的讀取操作期間，包括所選擇電晶體M3，且未選擇記憶體胞元（相似於記憶體胞元300A）包括未選擇電晶體M3。在該些實施例中，所選擇電晶體M3反應於控制訊號CS的第一值而被接通，且對應的未選擇胞元中的未選擇電晶體M3反應於控制訊號CS的第二值而被關斷。在該些實施例中，控制訊號CS的第二值是自控制訊號CS的第一值反轉而成。在該些實施例中，未選擇記憶體胞元中的電晶體M3被關斷，藉此減少漏電流。
相較於圖2A所示記憶體胞元200A，圖3A至圖3C所示讀取電晶體M2的源極端子與電晶體M3的汲極端子耦接，且因此不像圖2A中所示一樣直接與讀取位元線RBL耦接。
圖3A至圖3B所示電晶體M3反應於控制訊號CS而被致能或禁能。電晶體M3被配置成反應於控制訊號CS將讀取電晶體M2電性耦接至讀取位元線RBL/自讀取位元線RBL電性解耦。舉例而言，若控制訊號CS為邏輯低，則電晶體M3被致能或接通，且電晶體M3藉此將讀取電晶體M2的源極電性耦接至讀取位元線RBL。舉例而言，若控制訊號CS為邏輯高，則電晶體M3被禁能或關斷，且電晶體M3藉此將讀取電晶體M2的源極自讀取位元線RBL電性解耦。
記憶體胞元300A的操作相似於上述記憶體胞元200A的操作，且因此省略相似的詳細說明。舉例而言，相較於圖2A所示記憶體胞元200A的寫入操作，在記憶體胞元300A的寫入操作期間，電晶體M3被禁能或關斷，且記憶體胞元300A的其他部分的操作相似於上述記憶體胞元200A的寫入操作，且因此省略相似的詳細說明。舉例而言，相較於圖2A所示記憶體胞元200A的讀取操作，在記憶體胞元300A的讀取操作期間，電晶體M3被致能或接通，且記憶體胞元300A的其他部分的操作相似於上述記憶體胞元200A的讀取操作，且因此省略相似的詳細說明。
電晶體M3被圖示為PMOS電晶體。在一些實施例中，電晶體M3為NMOS電晶體。
在一些實施例中，電晶體M3及至少寫入電晶體M1或讀取電晶體M2包括由相同類型的材料形成的通道區。在一些實施例中，電晶體M3具有擁有矽本體（silicon body）或塊狀矽（silicon bulk）的通道區。在一些實施例中，電晶體M3及至少寫入電晶體M1或讀取電晶體M2包括具有矽本體或塊狀矽的通道區。
在一些實施例中，藉由包括寫入電晶體M1、讀取電晶體M2（例如，FeFET）及電晶體M3，記憶體胞元300A相似於記憶體胞元200A。在一些實施例中，由於記憶體胞元300A相似於記憶體胞元200A，因此記憶體胞元300A具有以上關於記憶體胞元200A論述的益處。
在一些實施例中，記憶體胞元300A及記憶體胞元300B至300C（圖3B至圖3C）具有與CMOS製程相容的3T記憶體胞元結構，且因此是可縮放的。
本申請案的電晶體M1、M2、M3、M1’、M2’及M3’中的每一者的其他電晶體端子亦在本揭露的範圍內。舉例而言，在本揭露中對同一電晶體的汲極及源極的引用可改變為同一電晶體的源極及汲極。
記憶體胞元300A中的電晶體的其他配置或數量亦在本揭露的範圍內。
圖3B是根據一些實施例的記憶體胞元300B的電路圖。
記憶體胞元300B是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元300B可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元300B包括寫入電晶體M1’、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL及電晶體M3。
記憶體胞元300B是圖3A所示記憶體胞元300A及圖2B所示記憶體胞元200B的變化，且因此省略相似的詳細說明。舉例而言，記憶體胞元300B將與圖3A所示記憶體胞元300A及圖2B所示記憶體胞元200B相似的特徵加以組合。
相較於圖3A所示記憶體胞元300A，圖2B所示寫入電晶體M1’替換圖3A所示寫入電晶體M1，且因此省略相似的詳細說明。
在圖2B所示記憶體胞元200B中闡述了寫入電晶體M1’，且因此省略相似的詳細說明。寫入電晶體M1’被圖示為PMOS電晶體。在一些實施例中，寫入電晶體M1’為NMOS電晶體。記憶體胞元300B的操作相似於上述記憶體胞元300A的操作，且因此省略相似的詳細說明。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’、讀取電晶體M2（例如，FeFET）及電晶體M3，記憶體胞元300B達成與以上關於記憶體胞元300A及記憶體胞元200B論述的益處相似的益處。
此外，由於記憶體胞元300B相似於記憶體胞元200A，因此記憶體胞元300B亦具有以上關於記憶體胞元200A論述的益處。
記憶體胞元300B中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖3C是根據一些實施例的記憶體胞元300C的電路圖。
記憶體胞元300C是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元300C可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元300C包括寫入電晶體M1’、讀取電晶體M2’、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL及電晶體M3’。
記憶體胞元300C是圖3B所示記憶體胞元300B的變化，且因此省略相似的詳細說明。相較於圖3B所示記憶體胞元300B，讀取電晶體M2’替換圖3B所示讀取電晶體M2，且電晶體M3’替換圖3B所示電晶體M3，且因此省略相似的詳細說明。
在圖2C所示記憶體胞元200C中闡述了讀取電晶體M2’，且因此省略相似的詳細說明。讀取電晶體M2’被圖示為PMOS電晶體。在一些實施例中，讀取電晶體M2’為NMOS電晶體。
電晶體M3’被圖示為PMOS電晶體。在一些實施例中，電晶體M3’為NMOS電晶體。在一些實施例中，電晶體M3’相似於圖3A至圖3B所示電晶體M3，且因此省略相似的詳細說明。記憶體胞元300C的操作相似於記憶體胞元300A（以上所述）或記憶體胞元300B的操作，且因此省略相似的詳細說明。
相較於圖3B所示電晶體M3，電晶體M3’包括氧化物通道區230，且因此省略相似的詳細說明。在一些實施例中，電晶體M3’的氧化物通道區230包括氧化物半導體材料，所述氧化物半導體材料包括氧化鋅、氧化鎘、氧化銦、IGZO、SnO2、TiO2或其組合等。
在一些實施例中，電晶體M3’的氧化物通道區230包括與至少寫入電晶體M1’或讀取電晶體M2’的氧化物通道區210、220相同的氧化物半導體材料。在一些實施例中，電晶體M3’的氧化物通道區230包括與至少寫入電晶體M1’或讀取電晶體M2’的氧化物通道區210、220不同的氧化物半導體材料。用於電晶體M3’的其他電晶體類型或氧化物材料亦在本揭露的範圍內。
在一些實施例中，讀取電晶體M2’或電晶體M3’中的一者包括氧化物通道區220或230，且讀取電晶體M2’或電晶體M3’中的另一者包括分別與讀取電晶體M2或電晶體M3相似的具有矽本體或塊狀矽的矽通道區。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’、具有氧化物通道區220且作為FeFET的讀取電晶體M2’、以及具有氧化物通道區230的電晶體M3’，記憶體胞元300C達成與以上關於記憶體胞元300A及記憶體胞元200C論述的益處相似的益處。此外，由於記憶體胞元300C相似於記憶體胞元200A，因此記憶體胞元300C亦具有以上關於記憶體胞元200A論述的益處。
記憶體胞元300C中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖4A是根據一些實施例的記憶體胞元400A的電路圖。
記憶體胞元400A是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元400A可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元400A包括寫入電晶體M1、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL、電晶體M3及電晶體M4。
記憶體胞元400A是圖3A所示記憶體胞元300A的變化，且因此省略相似的詳細說明。相較於圖3A所示記憶體胞元300A，記憶體胞元400A更包括電晶體M4，且因此省略相似的詳細說明。
電晶體M4包括汲極端子、閘極端子及源極端子。電晶體M4的汲極端子耦接至讀取字元線RWL。電晶體M4的閘極端子耦接至寫入電晶體M1的汲極端子、讀取電晶體M2的閘極端子及節點ND1。電晶體M4的源極端子耦接至節點ND2。在一些實施例中，節點ND2電性耦接至參考電壓供應器。在一些實施例中，參考電壓供應器具有參考電壓VSS。在一些實施例中，參考電壓供應器對應於地（ground）。
圖4A至圖4C所示電晶體M4反應於節點ND1的電壓而被致能或禁能。在一些實施例中，節點ND1的電壓對應於寫入位元線訊號，且因此圖4A至圖4C所示電晶體M4反應於寫入位元線訊號而被致能或禁能。
圖4A至圖4C所示電晶體M4被配置成反應於寫入位元線WBL上的寫入位元線訊號而將讀取字元線RWL電性耦接至節點ND2/自節點ND2電性解耦。舉例而言，若寫入位元線訊號為邏輯低，則電晶體M4被致能或接通，且電晶體M4藉此將讀取字元線RWL電性耦接至節點ND2。舉例而言，若寫入位元線訊號為邏輯高，則電晶體M4被禁能或關斷，且電晶體M4藉此將讀取字元線RWL自節點ND2電性解耦。
相較於圖3A所示記憶體胞元300A，圖4A至圖4C所示讀取電晶體M2的汲極端子與參考電壓供應器耦接。在一些實施例中，參考電壓供應器具有參考電壓VSS。在一些實施例中，參考電壓供應器對應於地。
相較於圖3A所示記憶體胞元300A，圖4A至圖4C所示電晶體M3的閘極端子與讀取字元線RWL耦接。圖4A至圖4C所示電晶體M3反應於讀取字元線RWL上的讀取字元線訊號而被致能或禁能。圖4A至圖4C所示電晶體M3被配置成反應於讀取字元線RWL上的讀取字元線訊號而將讀取電晶體M2電性耦接至讀取位元線RBL/自讀取位元線RBL電性解耦。舉例而言，若讀取字元線訊號為邏輯低，則電晶體M3被致能或接通，且電晶體M3藉此將讀取電晶體M2的源極電性耦接至讀取位元線RBL。舉例而言，若讀取字元線訊號為邏輯高，則電晶體M3被禁能或關斷，且電晶體M3藉此將讀取電晶體M2的源極自讀取位元線RBL電性解耦。
記憶體胞元400A的操作相似於上述記憶體胞元200A的操作，且因此省略相似的詳細說明。舉例而言，相較於圖2A所示記憶體胞元200A及圖3A所示記憶體胞元300A的寫入操作，在記憶體胞元400A的寫入操作期間，電晶體M4反應於寫入位元線WBL上的寫入位元線訊號而被致能或禁能，電晶體M3反應於讀取字元線RWL上的讀取字元線訊號而被致能或禁能，且記憶體胞元400A的其他部分的操作相似於上述記憶體胞元200A的寫入操作，且因此省略相似的詳細說明。
在記憶體胞元400A的讀取操作期間，讀取位元線RBL的電壓被預充電至邏輯高，且讀取字元線RWL被降低至邏輯低，從而導致電晶體M3被致能或接通。在一些實施例中，若圖4A至圖4C所示讀取電晶體M2處於低電阻狀態，則讀取電晶體M2被接通或導通，且讀取位元線RBL的電壓被讀取電晶體M2拉向VSS，且讀取位元線RBL的電壓或電流被感測放大器（未示出）感測，且與讀取電晶體M2處於低電阻狀態（例如，「1」或「0」）相關聯的資料被讀出。在一些實施例中，若圖4A至圖4C所示讀取電晶體M2處於高電阻狀態，則讀取電晶體M2被關斷或不導通，且讀取位元線RBL的電壓不被讀取電晶體M2拉向VSS，且讀取位元線RBL的電壓或電流被感測放大器（未示出）感測，且與讀取電晶體M2處於高電阻狀態（例如，「1」或「0」）相關聯的資料被讀出。在此實施例中，由於讀取電晶體M2被關斷，因此讀取位元線RBL的電壓變化是可忽略不計的。之後，讀取字元線RWL被設定為邏輯高，藉此導致電晶體M3關斷。
電晶體M4被圖示為PMOS電晶體。在一些實施例中，電晶體M4為NMOS電晶體。
在一些實施例中，電晶體M4及至少寫入電晶體M1、讀取電晶體M2或電晶體M3包括由相同類型的材料形成的通道區。在一些實施例中，電晶體M4具有擁有矽本體或塊狀矽的通道區。
在一些實施例中，藉由包括寫入電晶體M1，讀取電晶體M2（例如，FeFET）、電晶體M3及電晶體M4，記憶體胞元400A相似於記憶體胞元200A。在一些實施例中，由於記憶體胞元400A相似於記憶體胞元200A，因此記憶體胞元400A具有以上關於記憶體胞元200A論述的益處。
在一些實施例中，記憶體胞元400A及記憶體胞元400B至400C（圖4B至圖4C）具有與CMOS製程相容的4T記憶體胞元結構，且因此是可縮放的。
本申請案的電晶體M1、M2、M3、M4、M1’、M2’、M3’及M4’中的每一者的其他電晶體端子亦在本揭露的範圍內。舉例而言，在本揭露中對同一電晶體的汲極及源極的引用可改變為同一電晶體的源極及汲極。
記憶體胞元400A中的電晶體的其他配置或數量亦在本揭露的範圍內。
圖4B是根據一些實施例的記憶體胞元400B的電路圖。
記憶體胞元400B是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元400B可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元400B包括寫入電晶體M1’、讀取電晶體M2、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL、電晶體M3及電晶體M4。
記憶體胞元400B是圖4A所示記憶體胞元400A及圖2B所示記憶體胞元200B的變化，且因此省略相似的詳細說明。舉例而言，記憶體胞元400B將與圖4A所示記憶體胞元400A及圖2B所示記憶體胞元200B相似的特徵加以組合。
相較於圖4A所示記憶體胞元400A，圖2B所示寫入電晶體M1’替換圖4A所示寫入電晶體M1，且因此省略相似的詳細說明。
在圖2B所示記憶體胞元200B中闡述了寫入電晶體M1’，且因此省略相似的詳細說明。寫入電晶體M1’被圖示為PMOS電晶體。在一些實施例中，寫入電晶體M1’為NMOS電晶體。記憶體胞元400B的操作相似於上述記憶體胞元400A的操作，且因此省略相似的詳細說明。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’以及讀取電晶體M2（例如，FeFET）、電晶體M3及電晶體M4，記憶體胞元400B達成與以上關於記憶體胞元400A及記憶體胞元200B論述的益處相似的益處。
此外，由於記憶體胞元400B相似於記憶體胞元200A，因此記憶體胞元300B亦具有以上關於記憶體胞元200A論述的益處。
記憶體胞元400B中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖4C是根據一些實施例的記憶體胞元400C的電路圖。
記憶體胞元400C是以示意圖表示的圖1所示記憶體胞元陣列102A中的記憶體胞元的實施例，且因此省略相似的詳細說明。
記憶體胞元400C可用作圖1所示記憶體胞元陣列102A中的一或多個記憶體胞元。記憶體胞元400C包括寫入電晶體M1’、讀取電晶體M2’、寫入字元線WWL、讀取字元線RWL、寫入位元線WBL、讀取位元線RBL、電晶體M3’及電晶體M4’。
記憶體胞元400C是圖4B所示記憶體胞元400B的變化，且因此省略相似的詳細說明。相較於圖4B所示記憶體胞元400B，讀取電晶體M2’替換圖4B所示讀取電晶體M2，電晶體M3’替換圖4B所示電晶體M3，且電晶體M4’替換圖4B所示電晶體M4，且因此省略相似的詳細說明。
在圖2C所示記憶體胞元200C中闡述了讀取電晶體M2’，且因此省略相似的詳細說明。讀取電晶體M2’被圖示為PMOS電晶體。在一些實施例中，讀取電晶體M2’為NMOS電晶體。
在圖3C所示記憶體胞元300C中闡述了電晶體M3’，且因此省略相似的詳細說明。電晶體M3’被圖示為PMOS電晶體。在一些實施例中，電晶體M3’為NMOS電晶體。
電晶體M4’被圖示為PMOS電晶體。在一些實施例中，電晶體M4’為NMOS電晶體。在一些實施例中，電晶體M4’相似於圖4A至圖4B所示電晶體M4，且因此省略相似的詳細說明。記憶體胞元400C的操作相似於記憶體胞元400A（以上所述）或記憶體胞元400B的操作，且因此省略相似的詳細說明。
相較於圖4B所示電晶體M4，電晶體M4’包括氧化物通道區240，且因此省略相似的詳細說明。在一些實施例中，用於電晶體M4’的氧化物通道區240包括氧化物半導體材料，所述氧化物半導體材料包括氧化鋅、氧化鎘、氧化銦、IGZO、SnO2 、TiO2 或其組合等。
在一些實施例中，電晶體M4’的氧化物通道區240包括與至少寫入電晶體M1’、讀取電晶體M2’或電晶體M3’的氧化物通道區210、220或230相同的氧化物半導體材料。在一些實施例中，電晶體M4’的氧化物通道區240包括分別與至少寫入電晶體M1’、讀取電晶體M2’或電晶體M3’的氧化物通道區210、220或230不同的氧化物半導體材料。用於電晶體M4’的其他電晶體類型或氧化物材料亦在本揭露的範圍內。
在一些實施例中，讀取電晶體M2’、電晶體M3’或電晶體M4’中的一者包括氧化物通道區220、230或240，且讀取電晶體M2’、電晶體M3’或電晶體M4’中的另一者包括分別與讀取電晶體M2、電晶體M3或電晶體M4相似的具有矽本體或塊狀矽的矽通道區。
在一些實施例中，藉由包括具有氧化物通道區210的寫入電晶體M1’、具有氧化物通道區220且作為FeFET的讀取電晶體M2’、具有氧化物通道區230的電晶體M3’、以及具有氧化物通道區240的電晶體M4’，記憶體胞元400C達成與以上關於記憶體胞元400A及記憶體胞元200C論述的益處相似的益處。此外，由於記憶體胞元400C相似於記憶體胞元200A，因此記憶體胞元400C亦具有以上關於記憶體胞元200A論述的益處。
記憶體胞元400C中的電晶體的其他配置、連接或數量亦在本揭露的範圍內。
圖5是根據一些實施例的積體電路500的剖視圖。
積體電路500是圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示讀取電晶體M2及M2’的實施例，且因此省略相似的詳細說明。在一些實施例中，為易於例示，積體電路500包括未示出的附加元件。
積體電路500被圖示為平面電晶體；然而，其他電晶體亦在本揭露的範圍內。在一些實施例中，積體電路500為鰭式場效電晶體（fin field effect transistor，FinFET）、奈米片電晶體（nanosheet transistor）、奈米線電晶體（nanowire transistor）等。在一些實施例中，積體電路500為FeFET等，且被作為製程後端（BEOL）製程的一部分進行製造。
積體電路500包括基板502。在一些實施例中，基板502為p型基板。在一些實施例中，基板502為n型基板。在一些實施例中，基板502包括：元素半導體，包括呈晶體、多晶或非晶結構的矽或鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何其他適合的材料；或者其組合。在一些實施例中，合金半導體基板具有梯度SiGe特徵，其中Si及Ge組成物自所述梯度SiGe特徵的一個位置處的一種比率變化為另一位置處的另一比率。在一些實施例中，合金SiGe形成於矽基板之上。在一些實施例中，第一基板502是應變SiGe基板。在一些實施例中，半導體基板具有例如絕緣體上矽（silicon on insulator，SOI）結構等絕緣體上半導體結構。在一些實施例中，半導體基板包括摻雜磊晶層（doped epi layer）或隱埋層（buried layer）。在一些實施例中，化合物半導體基板具有多層式結構，或者所述基板包括多層式化合物半導體結構。
在一些實施例中，積體電路500為矽電晶體（例如，具有矽通道區（未標記）），且基板502具有矽本體或塊狀矽。在一些實施例中，積體電路500為氧化物電晶體（例如，具有氧化物通道區210、220、230或240），且基板502包括氧化物半導體材料，所述氧化物半導體材料包括氧化鋅、氧化鎘、氧化銦、IGZO、SnO2 、TiO2 或其組合等。
積體電路500更包括位於基板502中的汲極區504及源極區506。在一些實施例中，源極區506的至少一部分或汲極區504的一部分在基板502上方延伸。在一些實施例中，源極區506及汲極區504嵌置於基板502中。
汲極區504是圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示讀取電晶體M2及M2’的汲極端子的實施例，且因此省略相似的詳細說明。源極區506是圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示讀取電晶體M2及M2’的源極端子的實施例，且因此省略相似的詳細說明。
在一些實施例中，圖5所示汲極區504及源極區506被稱為氧化物界定（oxide definition，OD）區，其界定積體電路500或圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示讀取電晶體M2及M2’的源極擴散區或汲極擴散區，且因此省略相似的詳細說明。
在一些實施例中，積體電路500為P型FeFET電晶體，因此基板502為N型區，汲極區504為具有植入於基板502中的P型摻雜劑的P型主動區，且源極區506為具有植入於基板502中的P型摻雜劑的P型主動區。
在一些實施例中，積體電路500為N型FeFET電晶體，因此基板502為P型區，汲極區504為具有植入於基板502中的N型摻雜劑的N型主動區，且源極區506為具有植入於基板502中的N型摻雜劑的N型主動區。
在一些實施例中，N型摻雜劑包括磷、砷或其他適合的N型摻雜劑。在一些實施例中，P型摻雜劑包括硼、鋁或其他適合的P型摻雜劑。
積體電路500更包括位於基板502上的絕緣層510。在一些實施例中，絕緣層510位於汲極區504與源極區506之間。在一些實施例中，絕緣層510為閘極介電層。在一些實施例中，絕緣層包括絕緣材料，所述絕緣材料包括SiO、SiO2 或其組合等。在一些實施例中，絕緣層510包括閘極氧化物等。
積體電路500更包括位於絕緣層510之上的金屬層512。在一些實施例中，金屬層512包括Cu、TiN、W或其組合等。在一些實施例中，金屬層512為包括摻雜多晶矽的導電層。在一些實施例中，積體電路500不包括金屬層512。
積體電路500更包括位於至少金屬層512或絕緣層510之上的鐵電層520。在一些其中積體電路500不包括金屬層512的實施例中，鐵電層520位於絕緣層510上。鐵電層520是圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示鐵電區202的實施例，且因此省略相似的詳細說明。
在一些實施例中，鐵電層520包括鐵電材料。在一些實施例中，鐵電材料包括HfO2 、HfZrO、HfO、鈣鈦礦、鉍鉭酸鍶（strontium bismuth tantalate，SBT）、鋯鈦酸鉛（lead zirconate titanate，PZT）或其組合等。
鐵電層520具有對應於圖2A中的極化狀態P+或P-的極化狀態P1或P2，且因此省略相似的詳細說明。極化狀態P1指向第一方向Y。極化狀態P2指向與第一方向Y相反的第二方向（例如，負Y）。
圖5示出兩種極化狀態P1與P2。然而，在一些實施例中，由於鐵電層520的非揮發性，一旦基於閘極電壓VG 對積體電路500的極化狀態P1或P2進行了設定，積體電路500便包括極化狀態P1或P2中的一者。
鐵電層520在積體電路500中產生電容。此外，積體電路500的MOS電晶體亦具有電容。在一些實施例中，鐵電層520的電容與MOS電晶體的電容匹配，以在非揮發性模式下操作積體電路500。在一些實施例中，鐵電層520的電容是基於鐵電層520的厚度T1來調整。在一些實施例中，藉由改變厚度T1，積體電路500可在非揮發性模式或揮發性模式下進行操作。
在一些實施例中，鐵電層520的厚度T1介於約3奈米（nanometer，nm）至約50奈米範圍內，隨著厚度T1的增加，鐵電層520保持滯後及雙穩態極化狀態（例如，P1或P2）的能力增加，且積體電路500的漏電流減小。在一些實施例中，隨著厚度T1減小，鐵電層520保持滯後及雙穩態極化狀態（例如，P1或P2）的能力減小，且積體電路500的漏電流增加。在一些實施例中，積體電路500不包括絕緣層510及金屬層512，且鐵電層520直接位於基板502上。在一些實施例中，積體電路500不包括絕緣層510，且金屬層512直接位於基板502上。
積體電路500更包括位於鐵電層520之上的閘極結構530。閘極結構530包括例如金屬或摻雜多晶矽（本文中亦稱為「多晶矽（POLY）」）等導電材料。
在一些實施例中，積體電路500是圖2A至圖2C、圖3A至圖3C及圖4A至圖4C所示寫入電晶體M1及M1’的實施例。在該些實施例中，積體電路500不包括鐵電層520。
藉由被包括於以上關於圖1、圖2A至圖2C、圖3A至圖3C及圖4A至圖4C論述的記憶體胞元陣列100及記憶體電路200A至200C、300A至300C及400A至400C中，積體電路500進行操作以達成以上關於記憶體胞元陣列100及記憶體電路200A至200C、300A至300C及400A至400C論述的益處。
圖6是根據一些實施例的製造積體電路（IC）的方法600的功能流程圖。應理解，可在圖6中所繪示的方法600之前、期間及/或之後執行附加的操作，且一些其他製程在本文中可僅被簡要闡述。在一些實施例中，方法600的其他操作次序亦在本揭露的範圍內。方法600包括示例性操作，但所述操作未必以所示次序執行。根據所揭露實施例的精神及範圍，可適當地添加操作、替換操作、改變操作的次序及/或消除操作。在一些實施例中，不執行方法600的操作中的一或多者。
在一些實施例中，方法600可用於製造或製作至少記憶體胞元陣列100（圖1）、記憶體胞元200A至200C、300A至300C或400A至400C（圖2A至圖2C、圖3A至圖3C或圖4A至圖4C）或積體電路500（圖5）。
在方法600的操作602中，在基板502中製作電晶體的汲極區504。在一些實施例中，方法600的汲極區包括至少讀取電晶體M2或M2’的汲極。在一些實施例中，方法600的電晶體包括至少讀取電晶體M2或M2’。在一些實施例中，在基板內的第一阱中製作汲極區，且第一阱具有與汲極區的摻雜劑相反的摻雜劑。
在一些實施例中，方法600的電晶體包括至少電晶體M1、M1’、M3、M3’、M4或M4’。在一些實施例中，方法600的汲極區包括至少電晶體M1、M1’、M3、M3’、M4或M4’的汲極。
在方法600的操作604中，在基板502中製作電晶體的源極區506。在一些實施例中，方法600的源極區包括至少讀取電晶體M2或M2’的源極。在一些實施例中，方法600的電晶體包括至少讀取電晶體M2或M2’。在一些實施例中，在第一阱中製作源極區。在一些實施例中，方法600的源極區包括至少電晶體M1、M1’、M3、M3’、M4或M4’的汲極。
在一些實施例中，至少操作602或604包括形成在基板中形成的源極/汲極特徵。在一些實施例中，形成源極/汲極特徵包括：移除基板的一部分以形成凹陷；以及然後藉由填充基板中的所述凹陷來執行填充製程。在一些實施例中，在移除接墊氧化物層（pad oxide layer）或犧牲氧化物層（sacrificial oxide layer）之後，例如藉由濕法蝕刻或乾法蝕刻來蝕刻凹陷。在一些實施例中，執行蝕刻製程以移除主動區的頂表面部分。在一些實施例中，藉由磊晶（epitaxy/epitaxial，epi）製程來執行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹陷，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充凹陷。舉例而言，在凹陷中生長一層材料，且然後使所生長的材料經歷蝕刻製程以移除所述材料的一部分。然後，對經蝕刻的材料執行後續的生長製程，直至凹陷中的材料達成所期望的厚度為止。在一些實施例中，生長製程繼續進行，直至材料的頂表面在基板的頂表面上方為止。在一些實施例中，繼續進行生長製程，直至材料的頂表面與基板的頂表面共面為止。在一些實施例中，藉由各向同性或各向異性蝕刻製程移除基板502的一部分。蝕刻製程選擇性地蝕刻基板502，而不蝕刻閘極結構530。在一些實施例中，使用反應離子蝕刻（reactive ion etch，RIE）、濕法蝕刻或其他適合的技術來執行蝕刻製程。在一些實施例中，在凹陷中沈積半導體材料以形成源極/汲極特徵。在一些實施例中，執行磊晶製程以在凹陷中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶生長（selective epitaxy growth，SEG）製程、化學氣相沈積（chemical vapor deposition，CVD）製程、分子束磊晶（molecular beam epitaxy，MBE）、其他適合的製程及/或其組合。磊晶製程使用與基板的組成物相互作用的氣體及/或液體前驅物。在一些實施例中，源極/汲極特徵包括磊晶生長矽（磊晶Si）、碳化矽或矽鍺。在一些情況下，在磊晶製程期間，與閘極結構530相關聯的IC裝置的源極/汲極特徵是原位摻雜或未摻雜的。當源極/汲極特徵在磊晶製程期間未摻雜時，在一些情況下，源極/汲極特徵在後續的製程期間被摻雜。後續的摻雜製程是藉由離子植入、電漿浸漬離子植入、氣體及/或固體源擴散、其他適合的製程及/或其組合來達成。在一些實施例中，在形成源極/汲極特徵之後及/或在後續的摻雜製程之後，進一步將源極/汲極特徵暴露於退火製程。
在一些實施例中，源極/汲極特徵具有n型摻雜劑，所述n型摻雜劑包括磷、砷或其他適合的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於約1x1012 原子/平方公分至約1x1014 原子/平方公分範圍內。
在一些實施例中，源極/汲極特徵具有p型摻雜劑，所述p型摻雜劑包括硼、鋁或其他適合的p型摻雜劑。在一些實施例中，p型摻雜劑濃度介於約1x1012 原子/平方公分至約1x1014 原子/平方公分範圍內。
在方法600的操作606中，在基板502上製作絕緣層510。在一些實施例中，操作610的至少製作絕緣層510包括執行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積（CVD）、電漿增強型化學氣相沈積（plasma enhanced CVD，PECVD）、原子層沈積（atomic layer deposition，ALD）或適合於沈積一或多個材料層的其他製程。
在方法600的操作608中，在絕緣層510上沈積導電層。在一些實施例中，方法600的導電層為金屬層512。在一些實施例中，使用微影製程與材料移除製程的組合形成操作608的導電層，以在基板之上的絕緣層（未示出）中形成開口。在一些實施例中，微影製程包括對例如正性光阻或負性光阻等光阻進行圖案化。在一些實施例中，微影製程包括形成硬罩幕、減反射結構或另一種適合的微影結構。在一些實施例中，材料移除製程包括濕法蝕刻製程、乾法蝕刻製程、RIE製程、雷射鑽孔或另一種適合的蝕刻製程。然後利用例如銅、鋁、鈦、鎳、鎢或其他適合的導電材料等導電材料填充開口。在一些實施例中，使用CVD、物理氣相沈積（physical vapor deposition，PVD）、濺鍍、ALD或其他適合的形成製程來填充開口。
在方法600的操作610中，至少在絕緣層510或導電層（金屬層512）上形成鐵電層520。在一些實施例中，至少不執行操作606或608。在一些實施例中，不執行操作606及608，且直接在基板502上形成鐵電層520。在一些實施例中，不執行操作606，且在基板502上沈積導電層（例如，金屬層512）。在一些實施例中，不執行操作608，且在絕緣層510上沈積鐵電層520。
在方法600的操作612中，製作電晶體的閘極區530。在一些實施例中，製作閘極區包括執行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製作閘極區包括形成閘電極。在一些實施例中，使用摻雜或非摻雜多晶矽（polycrystalline silicon/polysilicon）形成閘極區。在一些實施例中，閘極區包括金屬（例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi）、其他適合的導電材料或其組合等。
圖7是根據一些實施例的操作電路的方法700的流程圖。在一些實施例中，圖7是操作例如圖1所示記憶體胞元陣列100或記憶體胞元200A至200C、300A至300C或400A至400C（圖2A至圖2C、圖3A至圖3C或圖4A至圖4C）或積體電路500（圖5）等記憶體電路的方法700的流程圖。
應理解，可在圖7中所繪示的方法700之前、期間及/或之後執行附加的操作，且一些其他製程在本文中可僅被簡要闡述。在一些實施例中，方法700的其他操作次序亦在本揭露的範圍內。方法700包括示例性操作，但所述操作未必以所示次序執行。根據所揭露實施例的精神及範圍，可適當地添加操作、替換操作、改變操作的次序及/或消除操作。在一些實施例中，不執行方法700的操作中的一或多者。
在方法700的操作702中，執行記憶體胞元的寫入操作。在一些實施例中，方法700的記憶體胞元包括記憶體胞元200A至200C、300A至300C或400A至400C。在一些實施例中，方法700的記憶體胞元包括至少記憶體胞元陣列100的記憶體胞元。在一些實施例中，操作702包括至少操作704、706、708或710。
在方法700的操作704中，在寫入位元線WBL上設定寫入位元線訊號。在一些實施例中，方法700的寫入位元線訊號包括寫入位元線WBL的寫入位元線訊號。在一些實施例中，寫入位元線訊號對應於記憶體胞元中的所儲存資料值。
在方法700的操作706中，反應於寫入字元線訊號而接通寫入電晶體，藉此將寫入位元線WBL電性耦接至讀取電晶體的閘極。在一些實施例中，方法700的寫入電晶體包括至少寫入電晶體M1或M1’。在一些實施例中，方法700的讀取電晶體包括至少讀取電晶體M2或M2’。在一些實施例中，方法700的讀取電晶體的閘極包括至少讀取電晶體M2或M2’的閘極端子。在一些實施例中，方法700的寫入字元線訊號包括寫入字元線WWL的寫入字元線訊號。在一些實施例中，方法700的讀取電晶體包括積體電路500。在一些實施例中，方法700的寫入電晶體包括積體電路500。
在方法700的操作708中，藉由調整讀取電晶體的極化狀態來設定記憶體胞元的所儲存資料值，藉此接通或關斷讀取電晶體。
在一些實施例中，方法700的讀取電晶體的極化狀態包括至少讀取電晶體M2或M2’的極化狀態P+或P-。在一些實施例中，方法700的讀取電晶體的極化狀態包括積體電路500的極化狀態P1或P2。在一些實施例中，極化狀態對應於記憶體胞元的所儲存資料值。
在方法700的操作710中，反應於寫入字元線訊號而關斷寫入電晶體，藉此將寫入位元線與讀取電晶體的閘極彼此電性解耦。在一些實施例中，操作710更包括將所儲存資料值保持於記憶體胞元中。
在方法700的操作712中，執行記憶體胞元的讀取操作。在一些實施例中，操作712包括至少操作714、716、718或720。
在方法700的操作714中，將讀取位元線RBL的電壓預放電至第一電壓（VSS），或者將讀取位元線RBL的電壓預充電至不同於第一電壓的第二電壓（VDD）。在一些實施例中，方法700的第一電壓包括參考電壓VSS。在一些實施例中，方法700的第二電壓包括供應電壓VDD。
在方法700的操作716中，將讀取字元線RWL的電壓自第三電壓調整至第四電壓。在一些實施例中，讀取字元線RWL的電壓為讀取字元線訊號。在一些實施例中，方法700的第三電壓包括邏輯高訊號的電壓。在一些實施例中，方法700的第三電壓包括供應電壓VDD。在一些實施例中，方法700的第四電壓包括邏輯低訊號的電壓。在一些實施例中，方法700的第四電壓包括參考電壓VSS。
在方法700的操作718中，反應於將讀取字元線的電壓自第三電壓調整至第四電壓來感測讀取位元線的電壓，藉此輸出記憶體胞元中的所儲存資料值。在一些實施例中，操作718包括反應於將讀取字元線的電壓自第三電壓調整至第四電壓來感測讀取位元線的電流，藉此輸出記憶體胞元中的所儲存資料值，而不再感測讀取位元線的電壓。
在一些實施例中，記憶體胞元的所儲存資料值具有對應於讀取電晶體的第一電阻狀態的第一邏輯值或對應於讀取電晶體的第二電阻狀態的第二邏輯值。在一些實施例中，第二邏輯值與第一邏輯值相反。在一些實施例中，第二電阻狀態與第一電阻狀態相反。在一些實施例中，第一邏輯值是邏輯1或邏輯0中的一者，且第二邏輯值是邏輯0或邏輯1中的另一者。在一些實施例中，第一電阻狀態是低電阻狀態或高電阻狀態中的一者，且第二電阻狀態是高電阻狀態或低電阻狀態中的另一者。
在一些實施例中，操作718的將讀取字元線RWL的電壓自第三電壓調整至第四電壓包括反應於第一控制訊號或讀取字元線的電壓為第四電壓而接通第一電晶體，藉此將讀取位元線電性耦接至讀取電晶體的源極。在一些實施例中，方法700的第一電晶體包括電晶體M3或M3’。在一些實施例中，方法700的第一控制訊號包括控制訊號CS。在一些實施例中，方法700的讀取電晶體的源極包括讀取電晶體M2或M2’的源極端子。
在方法700的操作720中，將讀取字元線的電壓自第四電壓調整至第三電壓。在一些實施例中，操作720的將讀取字元線的電壓自第四電壓調整至第三電壓包括反應於第一控制訊號或讀取字元線的電壓為第三電壓而關斷第一電晶體，藉此將讀取位元線與讀取電晶體的源極彼此電性解耦。
藉由操作方法700，記憶體電路進行操作以達成以上關於圖1所示記憶體胞元陣列100或記憶體胞元200A至200C、300A至300C或400A至400C（圖2A至圖2C、圖3A至圖3C或圖4A至圖4C）或積體電路500（圖5）論述的益處。
儘管以上參考記憶體胞元陣列100的單一記憶體胞元闡述方法700，然而應理解，在一些實施例中，方法700適用於記憶體胞元陣列100的每一列及每一行。
此外，在圖2A至圖2C、圖3A至圖3C或圖4A至圖4C中將各種PMOS或NMOS電晶體示為特定的摻雜劑類型（例如，N型或P型）僅是用於例示目的。本揭露的實施例不限於特定的電晶體類型，且圖2A至圖2C、圖3A至圖3C或圖4A至圖4C中所示的PMOS或NMOS電晶體中的一或多者可利用為不同電晶體/摻雜劑類型的對應電晶體來代替。相似地，以上說明中所使用的各種訊號的低或高邏輯值亦是用於例示。當訊號被啟用及/或禁用時，本揭露的實施例不限於特定的邏輯值。選擇不同的邏輯值亦在各種實施例的範圍內。在圖2A至圖2C、圖3A至圖3C或圖4A至圖4C中選擇不同數目的電晶體亦在各種實施例的範圍內。
此項技術中具有通常知識者將容易看出，所揭露實施例中的一或多者會達成上述優點中的一或多者。在閱讀前述說明書之後，此項技術中具有通常知識者將能夠達成各種改變、等效物代替及如本文中所廣泛揭露的各種其他實施例。因此，旨在使在此授予的保護僅由所附申請專利範圍及其等效範圍中所包括的定義來限制。
本揭露的一個態樣是有關於一種記憶體胞元。所述記憶體胞元包括寫入位元線、寫入電晶體及讀取電晶體。所述寫入電晶體耦接於所述寫入位元線與第一節點之間。所述讀取電晶體藉由所述第一節點耦接至所述寫入電晶體。所述讀取電晶體包括鐵電層。所述寫入電晶體被配置成藉由調整所述讀取電晶體的極化狀態的寫入位元線訊號來設定所述記憶體胞元的所儲存資料值。在一些實施例中，所述極化狀態對應於所述所儲存資料值。
本揭露的另一態樣是有關於一種記憶體胞元。所述記憶體胞元包括寫入位元線、寫入字元線、第一類型的寫入電晶體及所述第一類型的讀取電晶體。在一些實施例中，所述寫入電晶體耦接至所述寫入位元線、所述寫入字元線及第一節點。在一些實施例中，所述寫入電晶體被配置成反應於寫入字元線訊號而被致能或禁能。在一些實施例中，所述讀取電晶體包括：第一閘極端子，藉由所述第一節點耦接至所述寫入電晶體；以及鐵電層，具有對應於所述記憶體胞元中的所儲存資料值的極化狀態。在一些實施例中，所述寫入電晶體被配置成藉由調整所述鐵電層的所述極化狀態的所述寫入字元線訊號來設定所述記憶體胞元中的所述所儲存資料值。
本揭露的又一態樣是有關於一種操作記憶體胞元的方法。所述方法包括執行所述記憶體胞元的寫入操作。在一些實施例中，所述執行所述記憶體胞元的所述寫入操作包括在寫入位元線上設定寫入位元線訊號，所述寫入位元線訊號對應於所述記憶體胞元中的所儲存資料值。在一些實施例中，所述執行所述記憶體胞元的所述寫入操作更包括反應於寫入字元線訊號而接通寫入電晶體，藉此將所述寫入位元線電性耦接至讀取電晶體的閘極。在一些實施例中，所述執行所述記憶體胞元的所述寫入操作更包括藉由調整所述讀取電晶體的極化狀態來設定所述記憶體胞元的所述所儲存資料值，藉此接通或關斷所述讀取電晶體，所述極化狀態對應於所述記憶體胞元的所述所儲存資料值。在一些實施例中，所述執行所述記憶體胞元的所述寫入操作更包括反應於所述寫入字元線訊號而關斷所述寫入電晶體，藉此將所述寫入位元線與所述讀取電晶體的所述閘極彼此電性解耦。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、102A:記憶體胞元陣列 102[1,1]、102[1,2]、102[1,N]、102[2,1]、102[2,2]、102[2,N]、102[M,1]、102[M,2]、102[M,N]:記憶體胞元 200A、200B、200C、300A、300B、300C、400A、400B、400C:記憶體胞元/記憶體電路 202:鐵電區 210、220、230、240:氧化物通道區 500:積體電路 502:基板/第一基板 504:汲極區 506:源極區 510:絕緣層 512:金屬層 520:鐵電層 530:閘極結構/閘極區 600、700:方法 602、604、606、608、610、612、702、704、706、708、710、712、714、716、718、720:操作 CS:控制訊號 M1、M1’:電晶體/寫入電晶體 M2:電晶體/讀取電晶體/FeFET讀取電晶體 M2’:電晶體/讀取電晶體 M3、M3’、M4、M4’:電晶體 ND1、ND2:節點 P1、P2:極化狀態 RBL、RBL[1]、RBL[2]、RBL[N]:讀取位元線 RWL、RWL[1]、RWL[2]、RWL[M]:讀取字元線 T1:厚度 VG :閘極電壓 WBL、WBL[1]、WBL[2]、WBL[N]:寫入位元線 WWL、WWL[1]、WWL[2]、WWL[M]:寫入字元線 X:第一方向 Y:第一方向/第二方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據工業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的記憶體胞元陣列的方塊圖。 圖2A是根據一些實施例的記憶體胞元的電路圖。 圖2B是根據一些實施例的記憶體胞元的電路圖。 圖2C是根據一些實施例的記憶體胞元的電路圖。 圖3A是根據一些實施例的記憶體胞元的電路圖。 圖3B是根據一些實施例的記憶體胞元的電路圖。 圖3C是根據一些實施例的記憶體胞元的電路圖。 圖4A是根據一些實施例的記憶體胞元的電路圖。 圖4B是根據一些實施例的記憶體胞元的電路圖。 圖4C是根據一些實施例的記憶體胞元的電路圖。 圖5是根據一些實施例的積體電路的剖視圖。 圖6是根據一些實施例的製造積體電路的方法的功能流程圖。 圖7是根據一些實施例的操作電路的方法的流程圖。
200A:記憶體胞元/記憶體電路
202:鐵電區
M1:電晶體/寫入電晶體
M2:電晶體/讀取電晶體/FeFET讀取電晶體
ND1:節點
RBL:讀取位元線
RWL:讀取字元線
WBL:寫入位元線
WWL:寫入字元線

Claims (20)

  1. 一種記憶體胞元，包括： 寫入位元線； 寫入電晶體，耦接於所述寫入位元線與第一節點之間；以及 讀取電晶體，藉由所述第一節點耦接至所述寫入電晶體； 其中所述讀取電晶體包括鐵電層，且所述寫入電晶體被配置成藉由調整所述讀取電晶體的極化狀態的寫入位元線訊號來設定所述記憶體胞元的所儲存資料值，所述極化狀態對應於所述所儲存資料值。
  2. 如請求項1所述的記憶體胞元，其中所述寫入電晶體包括： 第一汲極端子，耦接至所述寫入位元線； 第一源極端子，耦接至所述第一節點及所述讀取電晶體；以及 第一閘極端子，耦接至寫入字元線。
  3. 如請求項2所述的記憶體胞元，其中所述讀取電晶體包括： 第二汲極端子，耦接至第二節點； 第二源極端子，耦接至第三節點；以及 第二閘極端子，位於所述鐵電層上且藉由所述第一節點耦接至所述第一源極端子。
  4. 如請求項3所述的記憶體胞元，其中 所述第二汲極端子藉由所述第二節點耦接至讀取字元線；並且 所述第二源極端子藉由所述第三節點耦接至讀取位元線。
  5. 如請求項3所述的記憶體胞元，更包括： 第一電晶體，耦接至所述讀取電晶體，所述第一電晶體包括： 第三汲極端子，藉由所述第三節點耦接至所述第二源極端子； 第三源極端子，耦接至讀取位元線；以及 第三閘極端子。
  6. 如請求項5所述的記憶體胞元，其中 所述第二汲極端子藉由所述第二節點耦接至讀取字元線；並且 所述第三閘極端子被配置成接收控制訊號。
  7. 如請求項5所述的記憶體胞元，其中 所述第二汲極端子藉由所述第二節點耦接至參考電壓供應器；並且 所述第三閘極端子耦接至讀取字元線。
  8. 如請求項7所述的記憶體胞元，更包括： 第二電晶體，藉由所述第一節點耦接至所述讀取電晶體及所述寫入電晶體，所述第二電晶體包括： 第四汲極端子，耦接至所述讀取字元線； 第四源極端子，耦接至第四節點；以及 第四閘極端子，藉由所述第一節點耦接至所述第一源極端子及所述第二閘極端子。
  9. 一種記憶體胞元，包括： 寫入位元線； 寫入字元線； 第一類型的寫入電晶體，耦接至所述寫入位元線、所述寫入字元線及第一節點，所述寫入電晶體被配置成反應於寫入字元線訊號而被致能或禁能；以及 所述第一類型的讀取電晶體，所述讀取電晶體包括： 第一閘極端子，藉由所述第一節點耦接至所述寫入電晶體；以及 鐵電層，具有對應於所述記憶體胞元中的所儲存資料值的極化狀態； 其中所述寫入電晶體被配置成藉由調整所述鐵電層的所述極化狀態的所述寫入字元線訊號來設定所述記憶體胞元中的所述所儲存資料值。
  10. 如請求項9所述的記憶體胞元，其中 所述寫入電晶體包括氧化物通道區；並且 所述讀取電晶體包括矽通道區。
  11. 如請求項9所述的記憶體胞元，其中 所述寫入電晶體包括氧化物通道區；並且 所述讀取電晶體包括另一氧化物通道區。
  12. 如請求項9所述的記憶體胞元，其中所述讀取電晶體更包括： 閘極絕緣層，位於所述讀取電晶體的通道區之上； 閘極層，位於所述鐵電層上； 其中所述鐵電層位於所述閘極絕緣層與所述閘極層之間。
  13. 如請求項9所述的記憶體胞元，其中所述鐵電層包括鐵電材料，所述鐵電材料包括HfO2 、HfZrO、HfO或其組合。
  14. 如請求項9所述的記憶體胞元，更包括： 第一電晶體，耦接至所述讀取電晶體，所述第一電晶體包括： 所述第一電晶體的汲極端子，耦接至所述讀取電晶體的源極端子； 所述第一電晶體的源極端子，耦接至讀取位元線；以及 所述第一電晶體的閘極端子，被配置成接收控制訊號， 其中所述讀取電晶體的汲極端子耦接至讀取字元線。
  15. 如請求項9所述的記憶體胞元，更包括： 第一電晶體，耦接至所述讀取電晶體，所述第一電晶體包括： 所述第一電晶體的汲極端子，耦接至所述讀取電晶體的源極端子； 所述第一電晶體的源極端子，耦接至讀取位元線；以及 所述第一電晶體的閘極端子，耦接至讀取字元線；以及 第二電晶體，藉由所述第一節點耦接至所述讀取電晶體及所述寫入電晶體，所述第二電晶體包括： 所述第二電晶體的汲極端子，耦接至所述讀取字元線； 所述第二電晶體的源極端子，耦接至第二節點；以及 所述第二電晶體的閘極端子，藉由所述第一節點耦接至所述寫入電晶體的源極端子及所述讀取電晶體的所述第一閘極端子； 其中所述讀取電晶體的汲極端子耦接至參考電壓供應器。
  16. 一種操作記憶體胞元的方法，包括： 執行所述記憶體胞元的寫入操作，所述執行所述記憶體胞元的所述寫入操作包括： 在寫入位元線上設定寫入位元線訊號，所述寫入位元線訊號對應於所述記憶體胞元中的所儲存資料值； 反應於寫入字元線訊號而接通寫入電晶體，藉此將所述寫入位元線電性耦接至讀取電晶體的閘極； 藉由調整所述讀取電晶體的極化狀態來設定所述記憶體胞元的所述所儲存資料值，藉此接通或關斷所述讀取電晶體，所述極化狀態對應於所述記憶體胞元的所述所儲存資料值；以及 反應於所述寫入字元線訊號而關斷所述寫入電晶體，藉此將所述寫入位元線與所述讀取電晶體的所述閘極彼此電性解耦。
  17. 如請求項16所述的操作記憶體胞元的方法，更包括： 執行所述記憶體胞元的讀取操作，所述執行所述記憶體胞元的所述讀取操作包括： 將讀取位元線的電壓預放電至第一電壓或將所述讀取位元線的所述電壓預充電至不同於所述第一電壓的第二電壓； 將讀取字元線的電壓自第三電壓調整至第四電壓； 反應於將所述讀取字元線的所述電壓自所述第三電壓調整至所述第四電壓來感測所述讀取位元線的所述電壓，藉此輸出所述記憶體胞元中的所述所儲存資料值；以及 將所述讀取字元線的所述電壓自所述第四電壓調整至所述第三電壓。
  18. 如請求項17所述的操作記憶體胞元的方法，其中將所述讀取字元線的所述電壓自所述第三電壓調整至所述第四電壓包括： 反應於第一控制訊號或者所述讀取字元線的所述電壓為所述第四電壓而接通第一電晶體，藉此將所述讀取位元線電性耦接至所述讀取電晶體的源極。
  19. 如請求項17所述的操作記憶體胞元的方法，其中將所述讀取字元線的所述電壓自所述第四電壓調整至所述第三電壓包括： 反應於第一控制訊號或者所述讀取字元線的所述電壓為所述第三電壓而關斷第一電晶體，藉此將所述讀取位元線與所述讀取電晶體的源極彼此電性解耦。
  20. 如請求項16所述的操作記憶體胞元的方法，其中所述記憶體胞元的所述所儲存資料值具有對應於所述讀取電晶體的第一電阻狀態的第一邏輯值或對應於所述讀取電晶體的第二電阻狀態的第二邏輯值，所述第二邏輯值與所述第一邏輯值相反，所述第二電阻狀態與所述第一電阻狀態相反。
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