TW202133350A - 中介層、包括其的半導體封裝以及製造中介層的方法 - Google Patents

Abstract

提供一種用於半導體封裝的中介層以及半導體封裝。所述中介層包括：中介層基板，包括第一表面及與第一表面相對的第二表面；第一貫穿電極，穿過中介層基板且具有自第一表面遠離第二表面延伸的第一突出部分；第二貫穿電極，穿過中介層基板且具有自第一表面遠離第二表面延伸的第二突出部分；連接端子結構，接觸第一突出部分及第二突出部分二者；以及第一感光性聚合物層，佈置於連接端子結構與中介層基板之間以及第一突出部分與第二突出部分之間。

Description

中介層、包括其的半導體封裝以及製造中介層的方法

本發明概念是有關於一種中介層、包括中介層的半導體封裝以及製造中介層的方法，且更具體而言是有關於一種中介層、包括中介層的半導體封裝以及藉由大大簡化製造製程而以降低的製造成本製造中介層的方法。

隨著對小型化及高速度的需求日益增長，已嘗試各種封裝技術並將所述封裝技術應用於半導體晶片。舉例而言，2.5維（2.5-dimensional，2.5D）封裝的中介層是藉由複雜的製造製程製作的，此導致高成本。因此，期望藉由簡化製造製程來降低製造成本。

本發明概念提供一種可藉由大大簡化製造製程而以降低的製造成本製作的中介層。

本發明概念亦提供一種可藉由大大簡化製造製程而以降低的製造成本製作的半導體封裝。

本發明概念提供一種藉由大大簡化製造製程而以降低的製造成本製造中介層的方法。

根據本發明概念的一個態樣，提供一種用於半導體封裝的中介層，所述中介層包括：中介層基板，包括第一主表面及與所述第一主表面相對的第二主表面；第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出；連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者；以及感光性聚合物層，佈置於所述連接端子結構與所述中介層基板之間以及所述第一貫穿電極結構與所述第二貫穿電極結構之間。

根據本發明概念的另一態樣，提供一種半導體封裝，所述半導體封裝包括：封裝基板；中介層，佈置於所述封裝基板上；以及第一半導體裝置及第二半導體裝置，被佈置成與所述中介層至少局部地交疊，其中所述中介層包括：中介層基板，包括面對所述封裝基板的第一主表面及與所述第一主表面相對的第二主表面；第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出；保護層，位於所述第一貫穿電極結構的突出部分的側表面及所述第二貫穿電極結構的突出部分的側表面上且位於所述第一主表面上；感光性聚合物層，在所述第一貫穿電極結構與所述第二貫穿電極結構之間設置於所述保護層上；以及連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者。

根據本發明概念的另一態樣，提供一種半導體封裝，所述半導體封裝包括：封裝基板；中介層，佈置於所述封裝基板上；以及第一半導體裝置及第二半導體裝置，被佈置成與所述中介層至少局部地交疊，其中所述封裝基板包括基底層、頂部連接墊及底部連接墊，所述頂部連接墊設置於所述基底層的頂表面上，所述底部連接墊設置於所述基底層的底表面上，所述中介層包括：中介層基板，包括面對所述封裝基板的第一主表面及作為所述第一主表面的相對表面的第二主表面；第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出；保護層，位於所述第一貫穿電極結構的突出部分的側表面及所述第二貫穿電極結構的突出部分的側表面上且位於所述第一主表面上；感光性聚合物層，在所述第一貫穿電極結構與所述第二貫穿電極結構之間設置於所述保護層上；以及連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者且與所述封裝基板的所述頂部連接墊連接，且所述第一半導體裝置包括記憶體裝置，所述記憶體裝置包括多個堆疊的記憶體晶片，且所述第二半導體裝置包括被配置成控制所述記憶體裝置的記憶體控制器。

根據本發明概念的另一態樣，提供一種製造用於半導體封裝的中介層的方法，所述方法包括：在中介層基板上形成第一貫穿電極結構及第二貫穿電極結構，所述中介層基板包括第一主表面及作為所述第一主表面的相對表面的第二主表面，其中所述第一貫穿電極結構及所述第二貫穿電極結構各自自所述第一主表面突出；在所述第一貫穿電極結構的被暴露出的部分及所述第二貫穿電極結構的被暴露出的部分上以及所述第一主表面上形成保護層；在所述保護層上形成感光性聚合物層；同時局部地移除所述保護層與所述感光性聚合物層以暴露出所述第一貫穿電極結構的導體插頭部分及所述第二貫穿電極結構的導體插頭部分；以及在所述第一貫穿電極結構與所述第二貫穿電極結構之間形成接觸所述第一貫穿電極結構的所述導體插頭部分、所述第二貫穿電極結構的所述導體插頭部分及餘留感光性聚合物層的連接端子結構。

在下文中，將參照附圖詳細闡述本發明概念的實施例。圖式中相同的組件將被稱為相同的參考編號，且將不再進行重複闡述。

圖1是根據本發明概念實施例的中介層100的透視圖。圖2是示出沿著圖1所示中介層100中的線II-II’的橫截面的側面剖視圖。

參照圖1及圖2，中介層100可包括中介層基板110，中介層基板110具有第一主表面110A及作為第一主表面110A的相對表面的第二主表面110B。

中介層基板110可包含半導體材料或絕緣材料。在本發明概念的一些實施例中，中介層基板110可包含矽、鍺、矽-鍺、砷化鎵（GaAs）、玻璃、陶瓷等。第一主表面110A與第二主表面110B可平行於彼此。第一主表面110A與第二主表面110B可為中介層基板110的兩個相對的主表面。

中介層100可包括穿過中介層基板110的第一貫穿電極結構131及第二貫穿電極結構133。一對貫穿電極結構（例如第一貫穿電極結構131及第二貫穿電極結構133）可連接至一個共用連接端子結構140。在本發明概念的一些實施例中，第一貫穿電極結構131及第二貫穿電極結構133可形成冗余通孔，且即使當第一貫穿電極結構131及第二貫穿電極結構133中的任何一者中出現缺陷時另一者仍可運作，進而防止整個中介層100中的缺陷。本發明概念並非僅限於此。在一些實施例中，連接至共用連接端子結構140的貫穿電極結構的數目可為三個或更多個。

連接端子結構140可被設置用於與外部裝置（例如，印刷電路板（printed circuit board，PCB））電性連接且可設置於第一主表面110A上。連接端子結構140可包括焊料球。

貫穿電極結構131及133中的每一者可與第二主表面110B上的連接墊120電性連接，使得可在第二主表面110B上安裝另一半導體裝置。上面將安裝第一半導體裝置的第一區R1及上面將安裝第二半導體裝置的第二區R2在圖1中由虛線指示。為使圖式簡潔起見，中介層100具有兩個面積相同的安裝區R1與安裝區R2。然而，本發明概念並非僅限於此。在一些實施例中，中介層100可包括三個或更多個安裝區。那些安裝區可具有各種面積且以各種方式進行佈置。

圖3是由圖2中的III指示的一部分的局部放大圖。

參照圖2及圖3，第一貫穿電極結構131及第二貫穿電極結構133中的每一者可經由每一中介層基板110的第一主表面110A自第一主表面110A突出。為便於例示，在圖2中，未詳細示出第一貫穿電極結構131及第二貫穿電極結構133自第一主表面110A突出。

第一貫穿電極結構131可佈置於第一通孔孔洞131h中且可包括第一芯體導體131a、第一障壁膜131b及第一通孔介電膜131d。第二貫穿電極結構133可佈置於第二通孔孔洞133h中且可包括第二芯體導體133a、第二障壁膜133b及第二通孔介電膜133d。

第一芯體導體131a及第二芯體導體133a中的每一者可包含選自例如以下中的一或多者：鋁（Al）、金（Au）、鈹（Be）、鉍（Bi）、鈷（Co）、銅（Cu）、鉿（Hf）、銦（In）、鎂（Mg）、錳（Mn）、鉬（Mo）、鎳（Ni）、鉛（Pb）、鈀（Pd）、白色金（Pt）、銠（Rh）、錸（Re）、釕（Ru）、錫（Sn）、鉭（Ta）、碲（Te）、鈦（Ti）、鎢（W）、鋅（Zn）及鋯（Zr）。

第一障壁膜131b及第二障壁膜133b可接觸第一芯體導體131a的側壁及第二芯體導體133a的側壁且在側方向上環繞第一芯體導體131a及第二芯體導體133a。舉例而言，第一障壁膜131b及第二障壁膜133b可分別接觸第一芯體導體131a的側壁及第二芯體導體133a的側壁且分別環繞第一芯體導體131a的側壁及第二芯體導體133a的側壁。在一些實施例中，第一障壁膜131b與第一芯體導體131a在俯視圖中可為同心的。在一些實施例中，第二障壁膜133b與第二芯體導體133a在俯視圖中可為同心的。第一障壁膜131b及第二障壁膜133b可為具有相對低的配線電阻的導體膜。舉例而言，第一障壁膜131b及第二障壁膜133b各自可為包含選自以下之中的至少一者的單一膜或多層膜：W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。舉例而言，第一障壁膜131b及第二障壁膜133b各自可為包含TaN/W、TiN/W或WN/W的多層膜。在本發明概念的一些實施例中，第一障壁膜131b及第二障壁膜133b中的每一者可具有介於約50埃與約1000埃之間的厚度。例如「約（about）」或「近似（approximately）」等用語可反映數量、大小、定向或佈局，所述數量、大小、定向或佈局因製程變化而僅以相對小的方式及/或以不顯著更改某些元件的操作、功能或結構的方式變化。舉例而言，自「約0.1至約1」的範圍可囊括例如圍繞0.1的0%至5%偏差及圍繞1的0%至5%偏差的範圍，尤其是在此種偏差保持與所列出範圍相同的效果時。除非上下文另外指示，否則本文中所使用的用語「接觸（contact）」是指直接連接（即，觸碰（touching））。

在本發明概念的一些實施例中，第一障壁膜131b及第二障壁膜133b可分別在第一貫穿電極結構131的縱向方向及第二貫穿電極結構133的縱向方向上具有近似恆定的厚度。在本發明概念的一些實施例中，可藉由化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）或原子層沈積（atomic layer deposition，ALD）形成第一障壁膜131b及第二障壁膜133b。

第一通孔介電膜131d及第二通孔介電膜133d將第一芯體導體131a及第二芯體導體133a與中介層基板110電性絕緣。第一通孔介電膜131d及第二通孔介電膜133d可包括氧化物膜、氮化物膜、碳化物膜、聚合物或其組合。在本發明概念的一些實施例中，可藉由CVD形成第一通孔介電膜131d及第二通孔介電膜133d。在本發明概念的一些實施例中，第一通孔介電膜131d及第二通孔介電膜133d中的每一者可具有介於約500埃與約2500埃之間的厚度。

第一貫穿電極結構131及第二貫穿電極結構133可超過第一主表面110A延伸一定距離。第一貫穿電極結構131及第二貫穿電極結構133可超過第一主表面110A突出介於幾微米與幾十微米之間（例如，介於約3微米與約20微米之間）的預定距離。

保護層150可覆蓋第一主表面110A。保護層150可環繞第一貫穿電極結構131的突出部分及第二貫穿電極結構133的突出部分，第一貫穿電極結構131及第二貫穿電極結構133在側方向上突出超過第一主表面110A。舉例而言，保護層150可環繞第一貫穿電極結構131的突出部分的側壁及第二貫穿電極結構133的突出部分的側壁。

保護層150可包括第一保護層（即，下部保護層）151及第二保護層（即，上部保護層）153。第一保護層151及第二保護層153中的每一者可由絕緣膜（例如，氧化矽膜、氮化矽膜或氮氧化矽膜）形成。在一些實施例中，第一保護層151與第二保護層153可由不同種類的絕緣膜形成或者具有相同種類的絕緣膜。在本發明概念的一些實施例中，第一保護層151可為氧化矽膜，且第二保護層153可為氮化矽膜或氮氧化矽膜。在一些實施例中，第一保護層151可為四乙基正矽酸鹽（tetraethyl orthosilicate，TEOS）膜、高密度電漿（high density plasma，HDP）氧化物膜、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）氧化物膜或可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）氧化物膜，且第二保護層153可為氮化矽或氮氧化矽。

第一保護層151可具有介於約1.0微米與約3.0微米之間、介於約1.2微米與約2.5微米之間、介於約1.4微米與約2.2微米之間、介於約1.5微米與約2.1微米之間或介於約1.6微米與約2.0微米之間的厚度。第一保護層151亦可具有介於約60吉帕與約80吉帕之間、介於約65吉帕與約75吉帕之間或介於約68吉帕與約72吉帕之間的楊氏模數（Young's modulus）。

第二保護層153可具有介於約0.35微米與約0.75微米之間、介於約0.40微米與約0.70微米之間、介於約0.45微米與約0.65微米之間、介於約0.48微米與約0.62微米之間或介於約0.50微米與約0.60微米之間的厚度。第二保護層153亦可具有介於約100吉帕與約160吉帕之間、介於約120吉帕與約140吉帕之間或介於約125吉帕與約135吉帕之間的楊氏模數。

第一保護層151可被形成為接觸第一主表面110A。第一保護層151可覆蓋第一貫穿電極結構131的側壁且可接觸所述側壁。舉例而言，第一保護層151可覆蓋第一貫穿電極結構131的突出部分的側壁且可接觸所述突出部分的側壁。第二保護層153可在水平方向上沿著第一主表面110A延伸，其中第一保護層151位於第二保護層153與第一主表面110A之間。第二保護層153可在垂直方向上沿著第一貫穿電極結構131的突出部分延伸，其中第一保護層151位於第二保護層153與第一貫穿電極結構131的突出部分之間。為使說明簡明起見，以上參照第一貫穿電極結構131對第一保護層151進行闡述。對第一保護層151的相同的說明可適用於第二貫穿電極結構133。

環繞第一貫穿電極結構131的側壁的第一保護層151的頂部端部及第二保護層153的頂部端部可形成第一頂表面156p_1。環繞第二貫穿電極結構133的側壁的第一保護層151的頂部端部及第二保護層153的頂部端部可形成第二頂表面156p_2。在本發明概念的一些實施例中，第一貫穿電極結構131的頂表面可與第一頂表面156p_1實質上共面。在本發明概念的一些實施例中，第二貫穿電極結構133的頂表面可與第二頂表面156p_2實質上共面。

在保護層150上可設置有感光性聚合物層160。感光性聚合物層160可包含光微影製程（photolithography process）可應用的材料，例如光可成像介電質（photoimageable dielectric，PID）材料。PID材料可包括例如聚醯亞胺系感光性聚合物、酚醛清漆系感光性聚合物（novolac-based photosensitive polymer）、聚苯並噁唑、矽酮系聚合物、丙烯酸酯系聚合物或環氧系聚合物。

感光性聚合物層160可填充所述兩個保護層151與保護層153之間的空間，所述兩個保護層151及153分別在側方向上環繞自第一主表面110A突出且向上延伸的第一貫穿電極結構131及第二貫穿電極結構133。舉例而言，感光性聚合物層160可佈置於在側方向上環繞第一貫穿電極結構131的保護層與在側方向上環繞第二貫穿電極結構133的保護層之間。

在本發明概念的一些實施例中，感光性聚合物層160的頂表面可被佈置成與第一貫穿電極結構131的頂表面及第二貫穿電極結構133的頂表面實質上共面。在本發明概念的一些實施例中，感光性聚合物層160的頂表面可被佈置成與第一頂表面156_1的頂表面及第二頂表面156_2的頂表面實質上共面。

連接端子結構140可電性連接至第一貫穿電極結構131及第二貫穿電極結構133且接觸第一貫穿電極結構131及第二貫穿電極結構133。連接端子結構140可包括晶種金屬層145、第一導體層141及焊料金屬層143，晶種金屬層145接觸第一貫穿電極結構131及第二貫穿電極結構133二者，第一導體層141形成於晶種金屬層145上，焊料金屬層143設置於第一導體層141上。在一些實施例中，焊料金屬層143可被稱為焊料球。

晶種金屬層145可包含例如鈦（Ti）、銅（Cu）、鉻（Cr）、鎢（W）、鎳（Ni）、鋁（Al）、鈀（Pd）、金（Au）或其合金。可藉由例如PVD（例如濺鍍）形成晶種金屬層145。晶種金屬層145可具有介於約1微米與約20微米之間、介於約3微米與約15微米之間或介於約4微米與約10微米之間的厚度。

形成於晶種金屬層145上的第一導體層141可為但不限於例如銅（Cu）、鎢（W）、鈦（Ti）、鈦鎢（TiW）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鉻（Cr）、鋁（Al）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）、釕（Ru）等金屬、其合金或金屬氮化物。第一導體層141可具有介於約10微米與約100微米之間、介於約15微米與約80微米之間或介於約20微米與約60微米之間的厚度。

焊料金屬層143可設置於第一導體層141上。焊料金屬層143可為包含銀（Ag）、銅（Cu）、鈀（Pd）、鋁（Al）及矽（Si）與錫（Sn）的合金作為主要成分。在本文中，「主要成分（main component）」可指重量百分比超出合金總重量的50%的成分。

晶種金屬層145的底表面可接觸感光性聚合物層160的頂表面。舉例而言，晶種金屬層145可在接觸晶種金屬層145的第一貫穿電極結構131與第二貫穿電極結構133之間接觸感光性聚合物層160的一部分。舉例而言，晶種金屬層145的底表面可與佈置於晶種金屬層145之下的感光性聚合物層160的所述部分的頂表面實質上共面。

在本發明概念的一些實施例中，可相鄰於第一貫穿電極結構131進一步設置有對準鍵170。對準鍵170可具有穿過感光性聚合物層160的凹槽形狀。在本發明概念的一些實施例中，對準鍵170可具有穿過感光性聚合物層160且在與第一主表面110A平行的方向上延伸一定長度的槽（groove）形狀。

在本發明概念的一些實施例中，對準鍵170可穿過感光性聚合物層160且至少局部地穿過保護層150。在本發明概念的一些實施例中，對準鍵170可完全穿過保護層150，使得第一主表面110A被暴露出。

圖4是由圖3中的IV指示的一部分的局部詳細圖。

參照圖4，對準鍵170的側壁170SW可相對於第一主表面110A以銳角傾斜。側壁170SW相對於第一主表面110A的角α可為介於約80度與約88度之間或介於約83度與約87度之間的角。在本發明概念的一些實施例中，可藉由以下將闡述的非等向性蝕刻（anisotropic etching）形成側壁170SW。由於在非等向性蝕刻中使用的一些離子或電漿的行進方向相對於第一主表面110A可具有圍繞垂直方向的分佈，因此側壁170SW的傾斜可能不是相對於第一主表面110A的完全直角。

在一些實施例中，側壁170SW可局部地具有曲表面。舉例而言，側壁170SW在與感光性聚合物層160對應的部分中可主要為平面，但在與保護層150對應的部分中可為不同的平面或曲表面。在此種情形中，所述角可被定義為與感光性聚合物層160對應的部分的延長線與第一主表面110A之間的角。

感光性聚合物層160的頂表面160u可不與第一主表面110A完全平行。在本發明概念的一些實施例中，感光性聚合物層160在連接端子結構140與對準鍵170之間的垂直厚度t可在朝向對準鍵170的方向上減小。舉例而言，感光性聚合物層160可具有朝向對準鍵170的減小的厚度，其中厚度變化介於約0.01微米與約0.5微米之間。

返回參照圖3，連接墊120可設置於第一貫穿電極結構131及第二貫穿電極結構133的靠近第二主表面110B的端部部分中。連接墊120可包含鋁（Al）、銅（Cu）、金（Au）、銀（Ag）、鉑（Pt）、鈀（Pd）、鎳（Ni）、鈷（Co）、鎢（W）、鋅（Zn）或其合金。

儘管連接墊120的平面形狀在圖1中被示出為圓形，然而連接墊120的平面形狀可為但不限於任意多邊形（例如正方形、矩形等）、橢圓形等。

圖5及圖6是根據本發明概念其他實施例的中介層的由圖2中的III指示的一部分的局部放大圖。

圖5所示實施例與圖3所示實施例相同，不同的是第一導體層141a是支柱類型的。因此，在下文中，將基於此種不同闡述圖5所示實施例。

參照圖5，支柱類型的第一導體層141a的垂直尺寸可大於圖3中所示的第一導體層141的垂直尺寸。第一導體層141a可包含例如銅（Cu）、鋁（Al）、金（Au）、銀（Ag）、鉑（Pt）、鈀（Pd）、鎳（Ni）、鈷（Co）、鎢（W）、鋅（Zn）或其合金且尤其包含銅（Cu）。

圖6所示實施例與圖3所示實施例相同，不同的是省略了保護層150。因此，在下文中，將基於此種不同闡述圖6所示實施例。

參照圖6，省略保護層150，使得感光性聚合物層160可接觸中介層基板110的第一主表面110A。感光性聚合物層160可接觸第一貫穿電極結構131及第二貫穿電極結構133的自第一主表面110A突出的側壁。舉例而言，感光性聚合物層160可接觸第一貫穿電極結構131及第二貫穿電極結構133中的每一者的突出部分的側壁。

對準鍵170可形成於感光性聚合物層160中。對準鍵170可相鄰於第一貫穿電極結構131及/或第二貫穿電極結構133。對準鍵170可不穿過感光性聚合物層160。在本發明概念的一些實施例中，對準鍵170可穿過感光性聚合物層160，且第一主表面110A的一部分可被對準鍵170暴露出。

在本發明概念的一些實施例中，第一貫穿電極結構131的頂表面可與感光性聚合物層160的頂表面實質上共面。第二貫穿電極結構133的頂表面可與感光性聚合物層160的頂表面實質上共面。

圖7是根據本發明概念另一實施例的中介層的由圖2中的III指示的一部分的局部放大圖。

圖7所示實施例與圖3所示實施例相同，不同的是進一步設置有重佈線層120RDL。因此，在下文中，將基於此種不同闡述圖7所示實施例。

參照圖7，在連接墊120上可進一步設置有重佈線層120RDL。重佈線層120RDL可包括接觸插頭122_V1及122_V2以及金屬水平配線122_L1及122_L2。接觸插頭122_V1及122_V2可將被形成為多級的金屬水平配線122_L1及122_L2電性連接至彼此及/或將金屬水平配線122_L1及122_L2電性連接至每一級處的連接墊120。重佈線層120RDL可更包括層間絕緣膜128，以將若干組件電性絕緣。層間絕緣膜128可包含氧化矽、氮化矽、氮氧化矽、聚合物或其組合。

圖8是根據本發明概念實施例的包括中介層100的半導體封裝10的側面剖視圖。

參照圖8，半導體封裝10可包括封裝基板200、中介層100以及第一半導體裝置310及第二半導體裝置320，中介層100佈置於封裝基板200上，第一半導體裝置310及第二半導體裝置320安裝於中介層100上。

封裝基板200可包括基底板層210以及分別佈置於基底板層210的頂表面及底表面上的頂部墊222及底部墊224。

在本發明概念的一些實施例中，封裝基板200可為印刷電路板（PCB）。舉例而言，封裝基板200可為多層PCB。基底板層210可包含選自酚醛樹脂、環氧樹脂及聚醯亞胺中的至少一種材料。基底板層210可包含選自例如滯焰劑4（flame retardant 4）、四官能環氧樹脂（tetrafunctional epoxy）、聚苯醚（polyphenylene ether）、環氧樹脂/聚伸苯醚（polyphenylene oxide）、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）、聚醯胺短纖席材（Thermount）、氰酸酯（cyanate ester）、聚醯亞胺及液晶聚合物中的至少一種材料。

在基底板層210的頂表面及底表面上可為分別暴露出頂部墊222及底部墊224的頂部阻焊層232及底部阻焊層234。連接端子結構140可連接至頂部墊222，且外部連接端子250可連接至底部墊224。

封裝基板200可包括將頂部墊222與底部墊224電性連接的內連圖案以及將所述內連圖案電性連接至彼此的導通孔。內連圖案可位於基底板層210的頂表面、底表面上及/或基底板層210內部。內連圖案可包括例如電解沈積（electrolytically deposited，ED）銅箔、軋製退火（rolled-annealed，RA）銅箔、不銹鋼箔、鋁箔、超薄銅箔、濺鍍銅、銅合金等。

導通孔可被形成為穿過基底板層210的至少一部分。在本發明概念的一些實施例中，導通孔可包含銅、鎳、不銹鋼或鈹銅。

在本發明概念的一些實施例中，當半導體封裝10不包括封裝基板200時，連接端子結構140可用作外部連接端子。

已參照圖1至圖7詳細闡述了中介層100，且因此此時將不再進行詳細闡述。

第一半導體裝置310可安裝於中介層100上的第一區R1（參見圖1）上。第一半導體裝置310可經由連接構件314連接至中介層100的重佈線層120RDL。連接構件314可包括例如凸塊、焊料球或導電支柱。

第一半導體裝置310可為例如中央處理單元（central processing unit，CPU）、圖形處理單元（graphic processing unit，GPU）或應用處理器（application processor，AP）。在本發明概念的一些實施例中，第一半導體裝置310可更包括例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、快閃記憶體（flash memory）、電性可抹除可程式化唯讀記憶體（electrically erasable and programmable read-only memory，EEPROM）、相變隨機存取記憶體（phase-change random access memory，PRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）或電阻式隨機存取記憶體（resistive random access memory，RRAM）。如本文中所使用的半導體裝置可指例如以下裝置：例如半導體晶片（例如，形成於晶粒上的記憶體晶片及/或邏輯晶片）、半導體晶片的堆疊、包括堆疊於封裝基板上的一或多個半導體晶片的半導體封裝或者包括多個封裝的疊層封裝裝置（package-on-package device）。該些裝置可使用球柵陣列、配線結合、基板穿孔或其他電性連接元件形成且可包括記憶體裝置，例如揮發性記憶體裝置或非揮發性記憶體裝置。半導體封裝可包括封裝基板、一或多個半導體晶片以及形成於封裝基板上且覆蓋半導體晶片的包封體。

第二半導體裝置320可安裝於中介層100上的第二區R2（參見圖2）上。

第二半導體裝置320可為例如高頻寬記憶體（high bandwidth memory，HBM）DRAM。第二半導體裝置320可包括半導體晶片或多個記憶體半導體晶片的堆疊。在本文中，「堆疊（stack）」可被定義為基於電子裝置工程聯合委員會（Joint Electron Device Engineering Council，JEDEC）的定義一同包括於一個總成中的任何記憶體晶片。

第二半導體裝置320可包括多個記憶體晶片323a、323b、323c及323d。所述多個記憶體晶片323a、323b、323c及323d可藉由連接端子336而彼此電性連接。連接端子336可為凸塊或焊料球。

所述多個記憶體晶片323a、323b、323c及323d中的每一者可包括矽穿孔（through silicon via，TSV）338，矽穿孔338將佈置於非有效表面上的晶片墊與佈置於有效表面上的晶片墊電性連接。

所述多個記憶體晶片323a、323b、323c及323d可藉由黏合層382貼合至彼此。在本發明概念的一些實施例中，黏合層382可包括非導電膜（non-conductive film，NCF）。

第二半導體裝置320可更包括邏輯晶片325。所述多個記憶體晶片323a、323b、323c及323d可堆疊於可安裝於中介層100上的邏輯晶片325上。

邏輯晶片325可用於控制所述多個記憶體晶片323a、323b、323c及323d的操作。邏輯晶片325可為半導體晶片且可被闡述為控制晶片。在一些實施例中，邏輯晶片325可包括但不限於例如邏輯電路，例如串列器（serializer，SER）/解串器（deserializer，DES）電路。邏輯晶片325可經由連接構件324連接至中介層100的重佈線層120RDL。連接構件324可包括例如凸塊、焊料球或導電支柱。

在本發明概念的一些實施例中，中介層100、第一半導體裝置310及第二半導體裝置320可由包封體密封，但為辨識圖8中的其他組件，並未示出包封體。

半導體封裝10可更包括散熱構件，例如散熱板（heat slug）或熱槽（heat sink）。散熱構件可被配置成接觸第一半導體裝置310、第二半導體裝置320及/或包封體。

圖9是根據本發明概念實施例的包括中介層100A的半導體封裝10A的側面剖視圖。

參照圖9，半導體封裝10A可包括封裝基板200A、中介層100A以及第一半導體裝置310及第二半導體裝置320，封裝基板200A具有凹槽部分SR，中介層100A容置於凹槽部分SR中且與封裝基板200A電性連接，第一半導體裝置310及第二半導體裝置320安裝於中介層100A及封裝基板200A二者上。在一些實施例中，第一半導體裝置310可與中介層100A局部地交疊，且第二半導體裝置320可與中介層100A局部地交疊。

封裝基板200A可包括凹槽部分SR。可基於當中介層100A容置於凹槽部分SR中時中介層100A的頂表面需要具有的水平高度來確定凹槽部分SR的深度。在本發明概念的一些實施例中，封裝基板200A的頂表面可被佈置成與容置於凹槽部分SR中的中介層100A的頂表面實質上共面。

中介層100A可包括與第一半導體裝置310局部地交疊的第三區R3及與第二半導體裝置320局部地交疊的第四區R4。在本發明概念的一些實施例中，中介層100A可與第一半導體裝置310及第二半導體裝置320中的任何一者完全交疊且與另一者局部地交疊。

第一半導體裝置310及第二半導體裝置320可經由連接構件314及324與中介層100A電性連接。第一半導體裝置310及第二半導體裝置320可經由連接構件314a及324a與封裝基板200A電性連接。

儘管重佈線層120RDL被對準成面對圖9中的封裝基板200A，然而在本發明概念的另一實施例中，重佈線層120RDL可被對準成面對第一半導體裝置310及第二半導體裝置320。

已參照圖8詳細闡述了第一半導體裝置310及第二半導體裝置320，且因此將不再進行重複闡述。

圖10是根據本發明概念另一實施例的包括中介層100B的半導體封裝10B的側面剖視圖。

參照圖10，半導體封裝10B可包括中介層100B、第一半導體裝置310及第二半導體裝置320a以及封裝基板200B，第一半導體裝置310及第二半導體裝置320a安裝於中介層100B的不同表面上，中介層100B安裝於封裝基板200B上。

第一半導體裝置310可安裝於中介層100B的第一主表面110A上，且第二半導體裝置320a可安裝於中介層100B的第二主表面110B上，更具體而言第二半導體裝置320a可安裝於重佈線層120RDL上。儘管第一半導體裝置310及第二半導體裝置320a在圖10中被示出為單個半導體晶片，然而第一半導體裝置310及第二半導體裝置320a中的每一者可包括多個半導體晶片。

中介層100B可藉由連接端子結構140安裝於封裝基板200B上。第一半導體裝置310亦可藉由連接端子結構140安裝於中介層100B上。第二半導體裝置320a可經由連接構件324與重佈線層120RDL電性連接。

封裝基板200B可包括至少局部地容置第一半導體裝置310的凹槽部分SR。

圖11A至圖11R是示出根據本發明概念實施例的製造中介層100的方法的側面剖視圖。

參照圖11A，可在中介層基板110上形成蝕刻罩幕101，以界定其中將形成第一貫穿電極結構及第二貫穿電極結構的位置。蝕刻罩幕101可為硬罩幕及/或光阻罩幕且可藉由光微影製程形成。舉例而言，硬罩幕可包含例如氮化矽等材料、旋轉塗佈硬罩幕（spin-on hard mask，SOH）及非晶碳層（amorphous carbon layer，ACL）。光阻罩幕可包含感光性聚合物。可依據曝光光的波長範圍來確定感光性聚合物的具體種類。

參照圖11B，藉由使用蝕刻罩幕101針對被暴露出的部分執行非等向性蝕刻，可形成第一通孔孔洞131h及第二通孔孔洞133h。可使用CFx系氣體（例如C₄ F₈ 等）作為蝕刻氣體以及添加劑氣體（例如Ar、N₂ 、O₂ 、H₂ 等）。

在本發明概念的一些實施例中，可藉由深反應離子蝕刻（deep reactive-ion etching，DRIE）（亦被稱為波希製程（Bosch process））來執行第一通孔孔洞131h及第二通孔孔洞133h。在一些實施例中，可在第一通孔孔洞131h的側壁及第二通孔孔洞133h的側壁上至少局部地形成扇形（scallop）。

在本發明概念的一些實施例中，可應用雷射鑽孔技術形成第一通孔孔洞131h及第二通孔孔洞133h。

參照圖11C，可依序形成通孔介電材料膜131dm及障壁材料膜131bm，以對第一通孔孔洞131h的內側壁及第二通孔孔洞133h的內側壁以及第一通孔孔洞131h的底表面及第二通孔孔洞133h的底表面以及中介層基板110的頂表面進行塗佈。可藉由CVD或PVD形成通孔介電材料膜131dm。可藉由CVD、PVD或ALD形成障壁材料膜131bm。

此後，可在由障壁材料膜131bm界定的空間中形成芯體導體材料膜131am。可藉由電鍍形成芯體導體材料膜131am。舉例而言，可藉由在障壁材料膜131bm的表面上形成金屬晶種層來形成芯體導體材料膜131am，且可藉由電鍍自金屬晶種層生長導體膜。金屬晶種層可包含Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu。可藉由PVD形成金屬晶種層。芯體導體材料膜131am可包含Cu或W。在一些實施例中，大部分芯體導體材料膜131am可由Cu或W形成。

在本發明概念的一些實施例中，芯體導體材料膜131am可包含但不限於Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuW、W或W合金。可在介於約10℃與約65℃之間的溫度下執行電鍍製程。在本發明概念的一些實施例中，可在室溫下執行電鍍製程。在形成芯體導體材料膜131am之後，可在介於約150℃與約450℃之間的溫度下對其中形成芯體導體材料膜131am的產物進行退火。

參照圖11D，可藉由化學機械研磨（chemical mechanical polishing，CMP）移除第一通孔孔洞131h及第二通孔通孔133h外部的芯體導體材料膜131am、障壁材料膜131bm及通孔介電材料膜131dm。因此，可形成界定於第一通孔孔洞131h及第二通孔孔洞133h內部的第一貫穿電極結構131及第二貫穿電極結構133。第一貫穿電極結構131可佈置於第一通孔孔洞131h中且可包括第一芯體導體131a、第一障壁膜131b及第一通孔介電膜131d。第二貫穿電極結構133可佈置於第二通孔孔洞133h中且可包括第二芯體導體133a、第二障壁膜133b及第二通孔介電膜133d。

此後，可對第一貫穿電極結構131及第二貫穿電極結構133進行熱處理以降低被暴露出的表面上的粗糙度。在本發明概念的一些實施例中，可在介於約400℃與約500℃之間的溫度下執行熱處理。

參照圖11E，可在第一貫穿電極結構131及第二貫穿電極結構133的被暴露出的表面上形成連接墊120。舉例而言，連接墊120可形成於第一貫穿電極結構131及第二貫穿電極結構133中的每一者的第一端部上。

連接墊120可包含Al、Cu、Au、Ag、Pt、Pd、Ni、Co、W、Zn或其合金。在本發明概念的一些實施例中，連接墊120可包含銅且可使用鑲嵌方法形成。舉例而言，在形成與連接墊120的形狀對應的犧牲膜之後，藉由鍍覆形成銅材料膜，且接著將銅材料膜平坦化以在犧牲膜圖案中形成連接墊120，接著移除犧牲膜圖案，因此形成如圖11E中所示的連接墊120。

參照圖11F，可自底表面局部地移除中介層基板110，使得第一貫穿電極結構131及第二貫穿電極結構133自中介層基板110的第一主表面110A突出。可藉由回蝕自底表面局部地移除中介層基板110。舉例而言，對中介層基板110的底表面執行回蝕，使得底表面凹陷以形成第一主表面110A且暴露出第二端部。

圖11F示出其中圖11E所示中介層上下顛倒的狀態。因此，儘管在圖11E中連接墊120位於第一貫穿電極結構131及第二貫穿電極結構133上，然而在圖11F中連接墊120可位於第一貫穿電極結構131及第二貫穿電極結構133之下。

參照圖11G，可在中介層基板110的第一主表面110A以及第一貫穿電極結構131的被暴露出的表面及第二貫穿電極結構133的被暴露出的表面上形成保護層150。保護層150可包括可依序形成的第一保護層151與第二保護層153。第一保護層151及第二保護層153各自可藉由PVD、CVD或ALD而獨立地形成。

已參照圖3詳細闡述了第一保護層151的材料及第二保護層153的材料，且因此將不再進行重複闡述。

參照圖11H，可在保護層150上形成感光性聚合物材料膜160m。感光性聚合物材料膜160m可具有可應用光微影製程的快速固化特性以及感光性。感光性聚合物材料膜160m可包含例如光可成像介電質（PID）材料。在一些實施例中，PID材料可包括例如聚醯亞胺系感光性聚合物、酚醛清漆系感光性聚合物、聚苯並噁唑、矽酮系聚合物、丙烯酸酯系聚合物或環氧系聚合物。

可藉由旋轉塗佈形成感光性聚合物材料膜160m。感光性聚合物材料膜160m具有高黏度，使得感光性聚合物材料膜160m的頂表面可具有較第一貫穿電極結構131及第二貫穿電極結構133高的水平高度。在一些實施例中，感光性聚合物材料膜160m的頂表面可為不平整的。舉例而言，感光性聚合物材料膜160m可包括位於第一貫穿電極結構131及第二貫穿電極結構133中的每一者上的第一部分以及位於第一貫穿電極結構131與第二貫穿電極結構133之間的區上的第二部分。第一部分的頂表面可高於第二部分的頂表面。

參照圖11I，可在感光性聚合物材料膜160m中形成對準鍵圖案170p。可藉由選擇性地對感光性聚合物材料膜160m進行曝光且將感光性聚合物材料膜160m顯影來執行對準鍵圖案170p的形成。

在本發明概念的一些實施例中，對準鍵圖案170p可被形成為穿過感光性聚合物材料膜160m。在本發明概念的一些實施例中，對準鍵圖案170p的側壁可不完全垂直於第一主表面110A。此乃因感光性聚合物材料膜160m暴露於用於圖案形成的蝕刻劑的時間及環境可隨著對準鍵圖案170p的側壁在垂直方向上的位置而變化。因此，如圖4中所示，側壁170SW可被形成為相對於第一主表面110A以一定角α（例如，介於約80度與約88度之間的角）傾斜。

此後，可在介於約80℃與約200℃之間的溫度下將感光性聚合物材料膜160m退火達介於約5秒與約5分鐘之間的固化時間來將感光性聚合物材料膜160m固化。

參照圖11J，可使用對準鍵圖案170p作為蝕刻罩幕來執行非等向性蝕刻，因此局部地移除保護層150的曾暴露出對準鍵圖案170p的部分或者完全移除保護層150的所述部分。在本文中，保護層150被示出為被局部地移除。

在本發明概念的一些實施例中，可省略藉由使用對準鍵圖案170p作為蝕刻罩幕來局部地移除保護層150的操作。

儘管第一貫穿電極結構131及第二貫穿電極結構133上方的感光性聚合物材料膜160m在圖11J中被示出為藉由非等向性蝕刻移除，然而感光性聚合物材料膜160m可根據情況局部地保留於第一貫穿電極結構131及第二貫穿電極結構133上。

參照圖11K，可局部地移除且可自保護層150局部地暴露出第一貫穿電極結構131的端部部分（即，第二端部）及第二貫穿電極結構133的端部部分（即，第二端部）。

可藉由CMP執行端部部分的移除。可藉由CMP移除第一貫穿電極結構131及第二貫穿電極結構133上的保護層150。在一些實施例中，亦可藉由CMP局部地移除第一貫穿電極結構131的頂部端部及第二貫穿電極結構133的頂部端部上的通孔介電膜131d及133d以及障壁膜131b及133b。

在本發明概念的一些實施例中，可執行CMP，直至感光性聚合物層160的頂表面、第一貫穿電極結構131的頂表面及第二貫穿電極結構133的頂表面以及環繞第一貫穿電極結構131的側表面及第二貫穿電極結構133的側表面的保護層150的頂表面可變得共面或實質上位於同一平面上為止。本文中所使用的例如「相同的（same）」、「相等的（equal）」、「平面的（planar）」或「共面的（coplanar）」等用語囊括近似相同性，包括例如由於製作製程而可能發生的變化。除非上下文或其他陳述另外指示，否則用語「實質上（substantially）」在本文中可用於強調此含義。

亦可藉由CMP形成對準鍵170。

參照圖11L，可在被暴露出的表面上形成晶種金屬層145m。可藉由例如CVD、ALD或PVD形成晶種金屬層145m。晶種金屬層145m可包含例如Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu。

參照圖11M，可在晶種金屬層145m上形成光阻材料膜180m。光阻材料膜180m可為例如光微影製程中使用的光阻材料且可藉由旋轉塗佈形成為合適的厚度。

參照圖11N，可將光阻材料膜180m圖案化，以在其中將形成連接端子結構的位置處暴露出晶種金屬層145m，因此形成光阻圖案180。可藉由使用具有圖案的光罩幕的曝光及顯影來執行光阻材料膜180m的圖案化。

參照圖11O，接著可藉由鍍覆形成第一導體層141及初步焊料金屬層143a。鍍覆可為但不限於電鍍。在一些實施例中，可藉由無電鍍覆形成第一導體層141及初步焊料金屬層143a。如圖5中所示，對於支柱類型的第一導體層141a，可調整鍍覆時間，使得第一導體層141a具有足夠大的垂直尺寸。

參照圖11P，可移除光阻圖案180。可藉由但不限於灰化來執行光阻圖案180的移除。

參照圖11Q，可藉由使用第一導體層141及初步焊料金屬層143a作為蝕刻罩幕來移除晶種金屬層145m的被暴露出的部分。可藉由使用選擇性蝕刻液的非等向性蝕刻或濕式蝕刻來執行晶種金屬層145m的被暴露出的部分的移除。

可局部地移除感光性聚合物層160的被暴露出的表面，同時移除晶種金屬層145m的被暴露出的部分。在本發明概念的一些實施例中，可局部地移除感光性聚合物層160的頂表面，同時移除晶種金屬層145m的被暴露出的部分，且蝕刻氣體或蝕刻劑的材料輸送在遠離第一導體層141的部分中較在靠近第一導體層141的部分中更活躍，使得可更快地移除感光性聚合物層160。因此，如圖4中所示，感光性聚合物層160的厚度可在朝向對準鍵圖案170p的方向上減小，且感光性聚合物層160的頂表面160u可相對於第一主表面110A傾斜。

參照圖11R，藉由對初步焊料金屬層143a進行回流，可形成連接端子結構140。可在介於約200℃與約280℃之間的溫度下執行回流達介於約30秒與約10分鐘之間的回流時間。

圖12A至圖12J是示出根據參照圖6闡述的實施例的製造中介層的方法的側面剖視圖。

圖12A中所示的操作之前的操作與圖11A至圖11F中所示的操作是共用的，且因此為簡明起見將不再進行闡述。圖12A中所示的操作遵循圖11F中所示的操作。

參照圖12A，可在第一主表面110A、被暴露出的第一貫穿電極結構131及第二貫穿電極結構133上形成感光性聚合物材料膜160m。感光性聚合物材料膜160m可具有可應用光微影製程的快速固化特性以及感光性，且已參照圖11H闡述了此物質，且因此此時將不再進行詳細闡述。

參照圖12B，可在感光性聚合物材料膜160m中形成對準鍵圖案170p。可藉由選擇性地對感光性聚合物材料膜160m進行曝光且將感光性聚合物材料膜160m顯影來執行對準鍵圖案170p的形成。

在本發明概念的一些實施例中，對準鍵圖案170p可被形成為穿過感光性聚合物材料膜160m。

此後，可藉由在介於約80℃與約200℃之間的溫度下對感光性聚合物材料膜160m進行退火達介於約5秒與約5分鐘之間的固化時間來將感光性聚合物材料膜160m固化。

參照圖12C，可局部地移除第一貫穿電極結構131的端部部分及第二貫穿電極結構133的端部部分以及感光性聚合物材料膜160m，以暴露出第一貫穿電極結構131及第二貫穿電極結構133且自感光性聚合物材料膜160m形成感光性聚合物層160。

可藉由CMP執行端部部分的移除。可藉由CMP移除第一貫穿電極結構131的上部部分及第二貫穿電極結構133的上部部分。另外，亦可藉由CMP移除第一貫穿電極結構131的頂部端部及第二貫穿電極結構133的頂部端部上的通孔介電膜131d及133d以及障壁膜131b及133b。亦可藉由CMP形成對準鍵170。

參照圖12D，可在被暴露出的表面上形成晶種金屬層145m。可藉由例如CVD、ALD或PVD形成晶種金屬層145m。晶種金屬層145m可包含例如Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu。

參照圖12E，可在晶種金屬層145m上形成光阻材料膜180m。光阻材料膜180m可為例如用於光微影製程的光阻材料且可藉由旋轉塗佈形成為合適的厚度。

參照圖12F，可將光阻材料膜180m圖案化以在其中將形成連接端子結構的位置處暴露出晶種金屬層145m，因此形成光阻圖案180。可藉由使用具有圖案的光罩幕的曝光及顯影來執行光阻材料膜180m的圖案化。

參照圖12G，接著可藉由鍍覆形成第一導體層141及初步焊料金屬層143a。鍍覆可為但不限於電鍍。在一些實施例中，接著可藉由無電鍍覆形成第一導體層141及初步焊料金屬層143a。

參照圖12H，可移除光阻圖案180。可藉由但不限於灰化來執行光阻圖案180的移除。

參照圖12I，可藉由使用第一導體層141及初步焊料金屬層143a作為蝕刻罩幕來移除晶種金屬層145m的被暴露出的部分。可藉由使用選擇性蝕刻液的非等向性蝕刻或濕式蝕刻來執行晶種金屬層145m的被暴露出的部分的移除。

參照圖12J，藉由對初步焊料金屬層143a進行回流，可形成連接端子結構140。可在介於約200℃與約280℃之間的溫度下執行回流達介於約30秒與約10分鐘之間的回流時間。

儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下可對本文進行形式及細節上的各種變化。

10、10A、10B:半導體封裝 100、100A、100B:中介層 101:蝕刻罩幕 110:中介層基板 110A:第一主表面 110B:第二主表面 120:連接墊 120RDL:重佈線層 122_V1、122_V2:接觸插頭 122_L1、122_L2:金屬水平配線 128:層間絕緣膜 131:第一貫穿電極結構/貫穿電極結構 131a:第一芯體導體 131am:芯體導體材料膜 131b:第一障壁膜/障壁膜 131bm:障壁材料膜 131d:第一通孔介電膜/通孔介電膜 131dm:通孔介電材料膜 131h:第一通孔孔洞 133:第二貫穿電極結構/貫穿電極結構 133a:第二芯體導體 133b:第二障壁膜/障壁膜 133d:第二通孔介電膜/通孔介電膜 133h:第二通孔孔洞 140:共用連接端子結構/連接端子結構 141、141a:第一導體層 143:焊料金屬層 143a:初步焊料金屬層 145、145m:晶種金屬層 150:保護層 151:第一保護層/下部保護層/保護層 153:第二保護層/上部保護層/保護層 156p_1:第一頂表面 156p_2:第二頂表面 160:感光性聚合物層 160m:感光性聚合物材料膜 160u:頂表面 170:對準鍵 170p:對準鍵圖案 170SW:側壁 180:光阻圖案 180m:光阻材料膜 200、200A、200B:封裝基板 210:基底板層 222:頂部墊 224:底部墊 232:頂部阻焊層 234:底部阻焊層 250:外部連接端子 310:第一半導體裝置 314、314a、324、324a:連接構件 320、320a:第二半導體裝置 323a、323b、323c、323d:記憶體晶片 325:邏輯晶片 336:連接端子 338:矽穿孔（TSV） 382:黏合層 II-II’:線 III、IV:部分 R1:第一區/安裝區 R2:第二區/安裝區 R3:第三區 R4:第四區 SR:凹槽部分 t:垂直厚度 α:角

結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：

圖1是根據本發明概念實施例的中介層的透視圖。

圖2是示出沿著圖1所示中介層中的線II-II'的橫截面的側面剖視圖。

圖3是由圖2中的III指示的一部分的局部放大圖。

圖4是由圖3中的IV指示的一部分的局部詳細圖。

圖5是根據本發明概念另一實施例的中介層的由圖2中的III指示的一部分的局部放大圖。

圖6是根據本發明概念另一實施例的中介層的由圖2中的III指示的一部分的局部放大圖。

圖7是根據本發明概念另一實施例的中介層的由圖2中的III指示的一部分的局部放大圖。

圖8是根據本發明概念實施例的包括中介層的半導體封裝的側面剖視圖。

圖9是根據本發明概念另一實施例的包括中介層的半導體封裝的側面剖視圖。

圖10是根據本發明概念另一實施例的包括中介層的半導體封裝的側面剖視圖。

圖11A至圖11R是示出根據本發明概念實施例的製造中介層的方法的側面剖視圖。

圖12A至圖12J是示出根據參照圖6闡述的實施例的製造中介層的方法的側面剖視圖。

10:半導體封裝

100:中介層

120RDL:重佈線層

131:第一貫穿電極結構/貫穿電極結構

133:第二貫穿電極結構/貫穿電極結構

140:共用連接端子結構/連接端子結構

200:封裝基板

210:基底板層

222:頂部墊

224:底部墊

232:頂部阻焊層

234:底部阻焊層

250:外部連接端子

310:第一半導體裝置

314、324:連接構件

320:第二半導體裝置

323a、323b、323c、323d:記憶體晶片

325:邏輯晶片

336:連接端子

338:矽穿孔(TSV)

382:黏合層

Claims (20)

1. 一種用於半導體封裝的中介層，所述中介層包括： 中介層基板，包括第一主表面及與所述第一主表面相對的第二主表面； 第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出； 連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者；以及 感光性聚合物層，佈置於所述連接端子結構與所述中介層基板之間以及所述第一貫穿電極結構與所述第二貫穿電極結構之間。
2. 如請求項1所述的用於半導體封裝的中介層，更包括保護層，所述保護層塗佈於所述第一貫穿電極結構的突出部分的側表面及所述第二貫穿電極結構的突出部分的側表面上且位於所述第一主表面上， 其中所述感光性聚合物層在所述第一貫穿電極結構與所述第二貫穿電極結構之間設置於所述保護層上。
3. 如請求項2所述的用於半導體封裝的中介層，其中所述連接端子結構直接接觸所述第一貫穿電極結構與所述第二貫穿電極結構之間的所述感光性聚合物層。
4. 如請求項3所述的用於半導體封裝的中介層，其中所述連接端子結構包括晶種金屬層、第一導體層及焊料金屬層，所述晶種金屬層接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者，所述第一導體層設置於所述晶種金屬層上，所述焊料金屬層設置於所述第一導體層上。
5. 如請求項3所述的用於半導體封裝的中介層，其中所述連接端子結構的直接接觸所述感光性聚合物層的底表面與所述感光性聚合物層的頂表面實質上共面。
6. 如請求項5所述的用於半導體封裝的中介層，其中所述保護層包括： 第一頂表面，在側方向上環繞所述第一貫穿電極結構的所述突出部分且與所述第一貫穿電極結構的頂表面共面；以及 第二頂表面，在側方向上環繞所述第二貫穿電極結構的所述突出部分且與所述第二貫穿電極結構的頂表面共面， 且所述連接端子結構接觸所述第一頂表面的全部及所述第二頂表面的全部。
7. 如請求項1所述的用於半導體封裝的中介層，更包括對準鍵，所述對準鍵相鄰於所述第一貫穿電極結構佈置。
8. 如請求項7所述的用於半導體封裝的中介層，其中所述對準鍵穿過所述感光性聚合物層且至少局部地穿過所述保護層。
9. 如請求項8所述的用於半導體封裝的中介層，其中所述對準鍵的側壁相對於所述中介層基板的所述第一主表面傾斜約80度至約88度。
10. 如請求項8所述的用於半導體封裝的中介層，其中所述感光性聚合物層在所述對準鍵與相鄰於所述對準鍵佈置的所述第一貫穿電極結構之間具有在朝向所述對準鍵的方向上減小的厚度。
11. 如請求項1所述的用於半導體封裝的中介層，其中所述保護層包括第一保護層及第二保護層，所述第一保護層相對更靠近所述中介層基板及所述第一貫穿電極結構佈置，所述第二保護層距所述中介層基板及所述第一貫穿電極結構相對更遠地佈置，且 所述第二保護層的楊氏模數大於所述第一保護層的楊氏模數。
12. 如請求項11所述的用於半導體封裝的中介層，其中所述第一保護層的所述楊氏模數為約60吉帕至約80吉帕，且所述第二保護層的所述楊氏模數為約100吉帕至約160吉帕。
13. 如請求項11所述的用於半導體封裝的中介層，其中所述第一保護層具有約1.0微米至約3.0微米的厚度，且所述第二保護層具有約0.35微米至約0.75微米的厚度。
14. 一種半導體封裝，包括： 封裝基板； 中介層，佈置於所述封裝基板上；以及 第一半導體裝置及第二半導體裝置，被佈置成與所述中介層至少局部地交疊， 其中所述中介層包括： 中介層基板，包括面對所述封裝基板的第一主表面及與所述第一主表面相對的第二主表面； 第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出； 保護層，位於所述第一貫穿電極結構的突出部分的側表面及所述第二貫穿電極結構的突出部分的側表面上且位於所述第一主表面上； 感光性聚合物層，在所述第一貫穿電極結構與所述第二貫穿電極結構之間設置於所述保護層上；以及 連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者。
15. 如請求項14所述的半導體封裝，其中所述第二半導體裝置包括記憶體裝置，所述記憶體裝置包括多個堆疊的記憶體晶片，且 所述中介層與所述第一半導體裝置的全部及所述第二半導體裝置的全部交疊。
16. 如請求項14所述的半導體封裝，其中所述中介層容置於所述封裝基板內部，且所述第二主表面與所述封裝基板的表面實質上彼此共面。
17. 如請求項14所述的半導體封裝，其中所述中介層與所述第一半導體裝置的一部分及所述第二半導體裝置的一部分交疊。
18. 如請求項14所述的半導體封裝，更包括對準鍵，所述對準鍵相鄰於所述第一貫穿電極結構佈置，且 其中所述感光性聚合物層在所述對準鍵與相鄰於所述對準鍵的所述第一貫穿電極結構之間具有約0.01微米至約0.5微米的厚度變化。
19. 一種半導體封裝，包括： 封裝基板； 中介層，佈置於所述封裝基板上；以及 第一半導體裝置及第二半導體裝置，被佈置成與所述中介層至少局部地交疊， 其中所述封裝基板包括基底層、頂部連接墊及底部連接墊，所述頂部連接墊設置於所述基底層的頂表面上，所述底部連接墊設置於所述基底層的底表面上，且 所述中介層包括： 中介層基板，包括面對所述封裝基板的第一主表面及與所述第一主表面相對的第二主表面； 第一貫穿電極結構及第二貫穿電極結構，各自穿過所述中介層基板且自所述第一主表面突出； 保護層，位於所述第一貫穿電極結構的突出部分的側表面及所述第二貫穿電極結構的突出部分的側表面上且位於所述第一主表面上； 感光性聚合物層，在所述第一貫穿電極結構與所述第二貫穿電極結構之間設置於所述保護層上；以及 連接端子結構，接觸所述第一貫穿電極結構及所述第二貫穿電極結構二者且與所述封裝基板的所述頂部連接墊連接，且 所述第一半導體裝置包括記憶體裝置，所述記憶體裝置包括多個堆疊的記憶體晶片，且 所述第二半導體裝置包括被配置成控制所述記憶體裝置的記憶體控制器。
20. 如請求項19所述的半導體封裝，其中所述保護層包括第一頂表面，所述第一頂表面在側方向上環繞所述第一貫穿電極結構的所述突出部分且與所述第一貫穿電極結構的頂表面共面，且 所述感光性聚合物層佈置於所述第一頂表面的水平高度處或較所述第一頂表面的所述水平高度低的水平高度處。

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