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TW202129971A - 具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構 - Google Patents

具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構 Download PDF

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TW202129971A
TW202129971A TW109133112A TW109133112A TW202129971A TW 202129971 A TW202129971 A TW 202129971A TW 109133112 A TW109133112 A TW 109133112A TW 109133112 A TW109133112 A TW 109133112A TW 202129971 A TW202129971 A TW 202129971A
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Taiwan
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fin
sub
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circuit structure
gate
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比斯瓦吉 古哈
威廉 許
麥可 哈波
李奧納 古勒
歐勒 果倫茲卡
達克斯 克倫
林崇勳
塔何 甘尼
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美商英特爾股份有限公司
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Abstract

描述了一種具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構，以及一種製造具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構的方法。例如，一種積體電路結構包含在第一子鰭上方的第一垂直排列的水平奈米線。第二垂直排列的水平奈米線係在橫向地相鄰於所述第一子鰭的第二子鰭上方。隔離結構係橫向地位於所述第一子鰭和所述第二子鰭之間，所述隔離結構具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。

Description

具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構
本發明的實施例屬於積體電路結構和處理的領域，特別是，具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構。
在過去的幾十年中，積體電路中特徵的縮放一直是不斷發展的半導體工業背後的驅動力。縮放到越來越小的特徵可以在有限的半導體晶片空間上增加功能單元的密度。例如，縮小的電晶體尺寸允許在晶片上併入更多數量的記憶體或邏輯裝置，從而有助於製造具有增加的容量的產品。然而，追求更大容量的動力並非沒有問題。最佳化每個裝置效能的必要性變得越來越重要。
在積體電路裝置的製造中，隨著裝置尺寸的繼續縮小，諸如三閘極電晶體的多閘極電晶體變得越來越普遍。在傳統程序中，通常在塊狀矽基板或絕緣體上矽基板上製造三閘極電晶體。在一些情況下，塊狀矽基板是較佳的，這是因為它們的成本較低並且因為它們能夠實現不太複雜的三閘極製造程序。在另一態樣中，隨著微電子裝置尺寸縮小到低於10奈米(nm)節點，維持遷移率改善和短通道控制在裝置製造中提出了挑戰。用於製造裝置的奈米線提供了改進的短通道控制。
然而，縮放多閘極和奈米線電晶體並非沒有代價。隨著微電子電路的這些基本構件的尺寸減少以及在給定區域中製造的基本構件的絕對數量增加，用於圖案化這些構件的微影程序的約束變得不堪重負。特別是，在半導體堆疊中圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間距之間可能存在折衷。
與
描述了具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構，和用於製造具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構的方法。在以下描述中，闡述了許多具體細節，諸如具體的整合和材料方案，以提供對本發明的實施例的透徹理解。對於本領域技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明的實施例。在其它範例中，未詳細描述諸如積體電路設計佈局的眾所皆知特徵，以免不必要地使本發明的實施例晦澀難懂。此外，應理解的是，圖式中所示的各種實施例是說明性的表示，並且不一定按比例繪製。
在下面的描述中，某些用語也可以僅用於參考的目的，因此不意於進行限制。例如，諸如「上部」、「下部」、「在…上方」和「在…下方」的用語是指附圖中所參考的方向。諸如「前」、「後」、「後方」和「側」之類的用語描述了元件的各個部分在一致但任意的參照系中的方向和/或位置，所述參照系透過參考文字和描述正在討論的元件的相關圖式可以清楚地理解。這種用語可以包含以上具體提到的字詞、其衍生詞以及類似含義的字詞。
本文所描述的實施例可以針對前段(FEOL)半導體處理和結構。FEOL是積體電路(IC)製造的第一部分，其中各個裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常覆蓋直至(但不包含)金屬互連層的沉積的一切。在最後FEOL操作之後，結果通常是具有隔離電晶體的晶圓(例如，沒有任何導線)。
本文描述的實施例可以針對後段(BEOL)半導體處理和結構。BEOL是IC製造的第二部分，其中各個裝置(例如，電晶體、電容器、電阻器等)以晶圓上的佈線(例如，一或多個金屬化層)互連。BEOL包含接點、絕緣層(介電質)、金屬層和用於晶片至封裝連接的接合部位。在製造階段的BEOL部分中，接點(墊)、互連線、通孔和介電質結構被形成。對於當代IC製程，可以在BEOL中加入大於10層的金屬層。
下面描述的實施例可以適用於FEOL處理和結構、BEOL處理和結構，或FEOL和BEOL處理和結構兩者。具體地，儘管可以使用FEOL處理方案來說明範例性處理方案，但是這種方法也可以適用於BEOL處理。同樣地，儘管可以使用BEOL處理方案來說明範例性處理方案，但是這種方法也可以適用於FEOL處理。
本文所述的一或多個實施例涉及用於奈米線/奈米帶(NW/NR)電晶體的整合流程的鰭工程以及所得裝置。
為了提供上下文，透過設計將用於奈米線電晶體的磊晶源極或汲極結構(EPI S/D)與底層的基板隔離。因此，NMOS和PMOS可以僅透過N-EPI和P-EPI的分離彼此隔離，並且用於隔離的高鰭並不一定需要。這與平面FET和FinFET不同，在平面FET和FinFET中，N/P隔離需要深度約為100nm的淺溝槽隔離(STI)。此外，對於FinFET，在處理(例如，拋光、電漿濺鍍、蝕刻)期間的鰭頂部損失幾奈米對效能幾乎沒有影響。然而，對於具有環繞式閘極幾何的奈米線，每條奈米線的完整性對於提供一致的效能都很重要。具有額外的鰭頂部保護可以是被需要的。
根據本發明的一或多個實施例，描述了用於奈米線(或奈米帶)裝置的具有相對較淺的鰭高度的結構。益處可以包含鰭穩定性和/或更容易的鰭圖案化處理，其以微影角度具有較短鰭高度需求切割和在緊鰭間距的刻蝕餘裕。一或多個實施例包含在奈米線前體鰭頂部處用於保護的額外介電質層。
為了比較的目的，圖1顯示具有高長寬比的隔離結構和子鰭的finFET結構100的截面圖。
參照圖1，finFET結構100包含在諸如矽基板之類的基板102之上和/或從其突出的複數個鰭104。每個鰭104包含子鰭部106和突出或主動鰭部108。隔離結構110係在複數個鰭104的子鰭部106之間並與之相鄰。應當理解，複數個鰭104可包含已移除單一鰭的位置，例如在位置112處。
再次參考圖1，在緊鄰的鰭之間而在它們之間沒有經去除的鰭位置的隔離結構110的一部分具有最大高度120和最大寬度122，其具有相當大的最大高度120與最大寬度122之比，例如，最大高度120與最大寬度122之比大於3：1。複數個鰭104中之各者的子鰭106具有最大高度130和最大寬度132，其具有相當大的最大高度130與最大寬度132之比，例如，最大高度130與最大寬度132之比大於3：1。
與圖1相反，圖2顯示根據本發明實施例的具有低長寬比隔離結構和子鰭的奈米線或奈米帶前體結構200的截面圖。
參照圖2，奈米線或奈米帶前體結構200包含在諸如矽基板的基板202上方和/或從其突出的複數個鰭204。每個鰭204包含子鰭部206和突出鰭部208。隔離結構210係在複數個鰭204的子鰭部206之間且與其相鄰。應當理解的是，複數個鰭204可包含已移除單一鰭的位置，例如在位置212處。
再次參考圖2，每個突出鰭部208包含複數個奈米線或奈米帶214(例如，矽奈米線或奈米帶)。除非額外地具體說明，否則在全文中，用語奈米線和奈米帶可以互換使用。每個突出鰭部208還包含犧牲釋放層216，如矽鍺犧牲釋放層。在實施例中，每個突出鰭部208還包含覆蓋介電質層218，所述覆蓋介電質層218可以被包含以用於鰭保護，並且可以最終被保留或移除。
再次參考圖2，在實施例中，在緊鄰的鰭之間而在它們之間沒有經去除的鰭位置的隔離結構210的部分具有最大高度220和最大寬度222，其具有相對低的長寬比的最大高度220與最大寬度222之比，例如最大高度220與最大寬度222之比小於3：1。在實施例中，每個複數個鰭204的子鰭206具有最大高度230和最大寬度232，其具有相對低的長寬比的最大高度230與最大寬度232之比，例如，最大高度230與最大寬度232之比小於3：1。
可以對圖2的結構進行進一步處理，如奈米線釋放(犧牲層移除)、閘極形成、間隔件形成以及磊晶源極或汲極形成。舉例而言，圖3A和3B分別顯示根據本發明的實施例的具有低長寬比隔離結構和低長寬比子鰭的環繞式閘極積體電路結構300的閘極剖視圖和鰭剖視圖。
參照圖3A和3B，環繞式閘極積體電路結構300包含在基板302上方的複數個奈米線314。奈米線314係在基板302上方或從基板302突出的子鰭306上方。隔離結構310在子鰭306的任一側。在一個實施例中，如所描繪，介電質覆蓋層318在複數個奈米線314上方。閘極堆疊320(如閘極電極和閘極介電質堆疊)在複數個奈米線314之上、在單一奈米線314周圍、並且在子鰭306上方。如果包含，則閘極堆疊320也可以在介電質覆蓋層318上方和周圍。
再次參考圖3A和3B，磊晶源極或汲極結構324被包含在複數個奈米線314的第一和第二端。外部閘極間隔件322A和內部閘極間隔件322B被包含在閘極堆疊320和磊晶源極或汲極結構324之間。間隔件延伸部322C可以被包含在磊晶源極或汲極結構324和基板302之間。間隔件延伸部322C可以與內部閘極間隔件322B連續或分離。此外，內部閘極間隔件322B可以與外部閘極間隔件322A連續或分離。
共同參考圖2、3A和3B，根據本發明的實施例，積體電路結構包含在第一子鰭(第一206/306)上方的第一垂直排列的水平奈米線(第一214/314)。第二垂直排列的水平奈米線(第二214/314)係在與第一子鰭(第一206/306) 橫向地相鄰的第二子鰭(第二206/306)上方。隔離結構210/310係橫向地在第一子鰭(第一206/306)和第二子鰭(第二206/306)之間。
在實施例中，隔離結構210/310具有最大高度220和最大寬度222，其中最大高度220與最大寬度222比小於3：1。在一個這種實施例中，隔離結構210/310具有最大高度220和最大寬度222，其中最大高度220與最大寬度222之比小於2：1。在特定的這種實施例中，隔離結構210/310具有最大高度220和最大寬度222，其中最大高度220與最大寬度222之比小於1：1。
在實施例中，第一和第二子鰭206/306中之各者具有最大高度230和最大寬度232，其中最大高度230與最大寬度232之比小於3：1。在一個這種實施例中，第一和第二子鰭206/306中之各者具有最大高度230和最大寬度232，其中最大高度230與最大寬度232比小於2：1。在特定的這種實施例中，第一和第二子鰭206/306中之各者具有最大高度230和最大寬度232，其中最大高度230與最大寬度232之比小於1：1。
在實施例中，第一閘極堆疊(第一320)係在第一垂直排列的水平奈米線(第一214/314)上方。第二閘極堆疊(第二320)係在第二垂直排列的奈米線(第二214/314)上方。在一個這種實施例中，每個閘極堆疊320包含金屬閘極電極和高k閘極介電質層。在實施例中，第一和第二子鰭206/306包含或為塊狀矽基板的一部分。
在實施例中，第一對磊晶源極或汲極結構(第一324)係位於第一垂直排列的水平奈米線(第一214/314)的第一和第二端以及位於第一閘極(第一320)的第一和第二側。第二對磊晶源極或汲極結構(第二324)係位於第二垂直排列的水平奈米線(第二214/314)的第一和第二端以及位於第二閘極堆疊(第二320)的第一和第二側。在一個這種實施例中，第一和第二對磊晶源極或汲極結構324係第一和第二對非離散的磊晶源極或汲極結構，如所描繪的和在下面更詳細描述的。在另一個這種實施例中，第一和第二對磊晶源極或汲極結構324係第一和第二對離散的磊晶源極或汲極結構，在圖3A中未描繪，但如在下面更詳細描述的。
應當理解，在特定實施例中，通道層可以是矽，而中介層可以是矽鍺。如貫穿全文使用的，矽層可用於描述由非常大量的(如果不是全部的話)矽組成的矽材料。然而，應當理解，實際上，可能難以形成100%純的Si，因此，可能包含極少比例的碳、鍺或錫。這種雜質可以在Si的沉積期間作為不可避免的雜質或成分被包含，或者可能在後沉積處理期間擴散時「污染」Si。因此，本文涉及矽層描述的實施例可以包含含有相對少量(例如「雜質」程度、非Si原子或物種)的諸如Ge、C或Sn的矽層。應當理解，本文所述的矽層可以未摻雜或可以摻雜有諸如硼、磷或砷的摻雜物原子。
如貫穿全文使用的，矽鍺層可用於描述由矽和鍺兩者的主要部分(諸如兩者的至少5%)組成的矽鍺材料。在一些實施例中，鍺的量大於矽的量。在特定實施例中，矽鍺層包含大約60%的鍺和大約40%的矽(Si40 Ge60 )。在其它實施例中，矽的量大於鍺的量。在特定實施例中，矽鍺層包含大約30%的鍺和大約70%的矽(Si70 Ge30 )。應當理解，實際上，可能難以形成100%純的矽鍺(通常稱為SiGe)，因此，可能包含極少比例的碳或錫。這種雜質可以在SiGe的沉積期間作為不可避免的雜質或成分被包含，或者可能在後沉積處理期間擴散時「污染」SiGe。因此，本文涉及矽鍺層描述的實施例可以包含含有相對少量(例如「雜質」程度、非Ge和非Si原子或物種)的諸如碳或錫的矽鍺層。應當理解，本文所述的矽鍺層可以未摻雜或可以摻雜有諸如硼、磷或砷的摻雜物原子。
以下描述的是各種處理方案和裝置，其可以涉及具有低長寬比的隔離結構和低長寬比的子鰭的環繞式閘極積體電路結構。應當理解，範例性實施例不一定需要所描述的所有特徵，或者可以包含比所描述的更多特徵。
可以透過替換閘極溝槽來執行奈米線釋放處理。這種釋放程序的額外範例如下所述。此外，在又另一個態樣中，由於圖案化的複雜性，後端(BE)互連縮放可以致使較低的效能和較高的製造成本。本文描述的實施例可被實現以致使奈米線電晶體的前側和背側互連整合。本文描述的實施例可以提供一種實現相對較寬的互連間距的方法。結果可以是改進的產品效能和較低的圖案化成本。實施例可被實現以致使具有低功率和高效能的縮放奈米線或奈米帶電晶體的穩健功能性。
本文所述的一或多個實施例是使用部分源極或汲極(SD)和非對稱溝槽接點(TCN)深度的奈米線或奈米帶電晶體的定向雙磊晶(EPI)連接。在實施例中，積體電路結構是藉由形成部分地填充有SD磊晶的奈米線/奈米帶電晶體的源極-汲極開口來製造。開口的其餘部分填充有導電材料。源極或汲極側之一上的深溝槽形成能夠直接接觸到背側互連級。
作為用於製造具有利用通道至基板電接點的裝置的環繞式閘極積體電路結構的環繞式閘極裝置的範例性程序流程，圖4A-4J顯示根據本發明的實施例的製造環繞式閘極積體電路結構的方法中的各種操作的截面圖。
參照圖4A，一種製造積體電路結構的方法包含形成初始堆疊，所述初始堆疊包含交替犧牲層404和在諸如矽鰭的鰭402上方的奈米線406。奈米線406可以被稱為垂直排列的奈米線。如圖所示，可以在交替犧牲層404和奈米線406上方形成保護帽408。也如圖所示的，可以在交替犧牲層404和奈米線406下方形成鬆弛緩衝層452和缺陷修正層450。
參照圖4B，在垂直排列的水平奈米線406上方形成閘極堆疊410。如在圖4C中所示的，垂直排列的水平奈米線406的部分接著透過移除犧牲層404的部分而釋放，以提供凹陷犧牲層404’和空腔412。
應當理解，可以在不首先執行以下描述的深蝕刻和非對稱接點處理的情況下完成製造圖4C的結構。在任一情況下(例如，具有或不具有非對稱接點處理)，在實施例中，製造程序涉及程序方案的使用，其提供具有磊晶凸點(其可以是垂直的離散源極或汲極結構)的環繞式閘極積體電路結構。
參考圖4D，上部閘極間隔件414係形成在閘極結構410的側壁。空腔間隔件416係形成在上部閘極間隔件414下方的空腔412中。接著選擇性地執行深溝槽接點蝕刻，以形成溝槽418並形成凹陷的奈米線406’。如圖所示，亦可以存在經圖案化的鬆弛緩衝層452’和經圖案化的缺陷修正層450’。如在圖4E中所示的，犧牲材料420接著被形成在溝槽418中。在其它程序方案中，可以使用隔離的溝槽底部或矽溝槽底部。
參照圖4F，在垂直排列的水平奈米線406’的第一端處形成第一磊晶源極或汲極結構(例如，左側特徵422)。第二磊晶源極或汲極結構(例如，右側特徵422)係形成在垂直排列的水平奈米線406’的第二端處。在實施例中，如圖所示，磊晶源極或汲極結構422是垂直離散的源極或汲極結構，並且可以被稱為磊晶凸點。
如在圖4G中所示，層間介電質(ILD)材料424接著形成在閘極電極410的側面並且相鄰於源極或汲極結構422。參考圖4H，使用了置換閘極程序來形成永久閘極介電質428和永久閘極電極426。如在圖4I中所示，ILD材料424接著被移除。接著從源極汲極位置之一(例如，右側)移除犧牲材料420，以形成溝槽432，但是不從源極汲極位置中的另一個移除犧牲材料420，以形成溝槽430。
參照圖4J，第一導電接點結構434係形成為耦接到第一磊晶源極或汲極結構(例如，左側特徵422)。第二導電接點結構436係形成為耦接到第二磊晶源極或汲極結構(例如，右側特徵422)。第二導電接點結構436沿著鰭402形成得比第一導電接點結構434更深。在實施例中，雖然未在圖4J中顯示，所述方法進一步包含在鰭402的底部形成第二導電接點結構436的暴露的面。導電接點可以包含接點電阻降低層和主接點電極層，其中前者的範例可以包含鈦、鎳、鈷，而後者的範例可以包含鎢、釕、鈷。
在實施例中，如圖所示，第二導電接點結構436沿著鰭402比第一導電接點結構434更深。在一個這種實施例中，如圖所示，第一導電接點結構434並未沿著鰭402。在另一個這種實施例中(未顯示)，第一導電接點結構434係部分地沿著鰭402。
在實施例中，第二導電接點結構436係沿著鰭402的整體。在實施例中，儘管未顯示，在鰭402的底部由背側基板移除程序暴露的情況下，第二導電接點結構436具有在鰭402的底部的暴露表面。
在實施例中，使用結合圖4A-4J描述的處理方案或處理方案的一部分製造的結構可以被製造為包含低長寬比隔離結構和/或低長寬比子鰭，如以上結合圖2、3A和3B所述的。在一個這種實施例中，這種隔離結構具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。在一個這種實施例中，這種子鰭具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。
在另一個態樣中，為了能夠存取一對非對稱源極和汲極接點結構的兩個導電接點結構，本文中所描述的積體電路結構可以使用前側結構製造方法的背側露出來製造。在一些範例性實施例中，電晶體或其它裝置結構的背側的露出需要晶圓級的背側處理。與傳統的TSV型技術相比，本文所述的電晶體的背側的露出可以在裝置單元的密度執行，甚至在裝置的子區域內執行。此外，可以執行電晶體的背側的這種露出，以實質上移除在前側裝置處理期間其上佈置有裝置層的所有施體基板。因此，在暴露出電晶體的背側可能僅數十或數百奈米之後，隨著裝置單元中半導體的厚度的增加，變得不需要微米深的TSV。
本文所述的露出技術可實現從「自下而上」的裝置製造到「中心向外」的製造的範例轉變，其中「中心」是在前側製造中採用的、從背側露出的，以及在背側製造中再次採用的任何層。裝置結構的前側和露出的背側兩者的處理可以解決許多與主要依靠前側處理時製造3D IC相關的挑戰。
例如，可以採用電晶體的背側的露出方法，以移除施體-主基板組件的載子層和中介層的至少一部分。程序流程始於施體-主基板組件的輸入。用濕式或乾式(例如，電漿)蝕刻程序拋光(例如，CMP)和/或蝕刻施體-主基板中的載子層的厚度。可以採用已知適合於載子層組成的任何研磨、拋光和/或濕式/乾式蝕刻程序。例如，在載子層是IV族半導體(例如，矽)的情況下，可以採用已知適合於使半導體變薄的CMP漿料。同樣地，也可以採用已知適合於使IV族半導體變薄的任何濕式蝕刻或電漿蝕刻程序。
在一些實施例中，上面所述是在沿著基本上平行於中介層的斷裂平面切割載子層之前。可以使用切割或斷裂程序來移除大部分的載子層作為塊質量，從而減少了移除載子層所需的拋光或蝕刻時間。例如，在載子層的厚度是400-900μm的情況下，100-700μm可以透過實踐已知促進晶圓級斷裂的任何毯覆式佈植來切開。在一些範例性實施例中，將輕元素(例如，H、He或Li)佈植到希望斷裂平面的載子層內的均勻目標深度。在這種切割程序之後，接著可以拋光或蝕刻保留在施體-主基板組件中的載子層的厚度以完成移除。選擇性地，在載子層不被切割的情況下，可以採用研磨、拋光和/或蝕刻操作來移除更大厚度的載子層。
接下來，檢測中介層的暴露。檢測係用於識別施體基板的背側表面已經前進到接近裝置層的時間點。可以實踐已知適合於檢測在用於載子層和中介層的材料之間的過渡的任何終點檢測技術。在一些實施例中，一或多個終點標準是基於在執行拋光或蝕刻期間檢測施體基板的背側表面的光吸收率或發射率的變化。在一些其它實施例中，終點標準與在施體基板背側表面的拋光或蝕刻期間副產物的光吸收率或發射率的變化相關。例如，與載子層蝕刻副產物相關的吸收或發射波長可以根據載子層和中介層的不同組成的函數而變化。在其它實施例中，終點標準與拋光或蝕刻施體基板的背側表面的副產物中物質質量的變化有關。例如，可以透過四極質量分析儀對處理的副產物進行取樣，並且物質質量的變化可以與載子層和中介層的不同組成相關。在另一個範例性實施例中，終點標準與施體基板的背側表面和與施體基板的背側表面接觸的拋光表面之間的摩擦變化有關。
在移除程序相對於中介層對載子層是選擇性的情況下，可以增強中介層的檢測，因為可以透過載子層和中介層之間的蝕刻速率增量來減輕載子移除程序中的不均勻性。如果研磨、拋光和/或蝕刻操作以足夠低於移除載子層的速率之速率移除中介層，則甚至可以跳過檢測。如果不採用終點標準，則如果中介層的厚度足以進行選擇性的蝕刻，則預定的固定持續時間的研磨、拋光和/或蝕刻操作可在中介層材料上停止。在一些範例中，載子蝕刻速率：中介層蝕刻速率為3：1至10：1或更高。
在暴露中介層時，可以移除中介層的至少一部分。例如，可以移除中介層的一或多個組成層。例如，可以透過拋光均勻地移除中介層的厚度。選擇性地，可以透過遮罩或毯式蝕刻程序來移除中介層的厚度。所述程序可以採用與使載子變薄所採用的相同拋光或蝕刻程序，或者可以是具有不同程序參數的不同程序。例如，在中介層為載子移除程序提供蝕刻停止的情況下，稍後的操作可以採用不同的拋光或蝕刻程序，其有利於移除中介層而不是移除裝置層。在要移除小於幾百奈米的中介層厚度的情況下，移除程序可能相對較慢，針對整個晶圓的均勻性進行了最佳化，並且比用於移除載子層採用的更精確地受到控制。所採用的CMP程序可以例如採用在裝置層周圍的半導體(例如矽)和介電質材料(例如SiO)之間提供非常高的選擇性(例如100：1至300：1或更高)並且嵌入在中介層內(例如，作為相鄰裝置區域之間的電隔離)的漿料。
對於裝置層是透過完全移除中介層被露出的實施例，背側處理可以在裝置層的暴露背側或那裡的特定設備區域開始。在一些實施例中，背側裝置層處理包含對設置在中介層和先前在裝置層中製造的裝置區域(諸如源極或汲極區域)之間的裝置層的厚度進行進一步的拋光或濕式/乾式蝕刻。
在載子層、中介層或裝置層背側被以濕式和/或電漿蝕刻凹陷的實施例中，這種蝕刻可為圖案化的蝕刻或實質上選擇性蝕刻，其賦予進入裝置層背側的顯著非平面性或形貌。如下面進一步描述的，圖案化可以在裝置單元內(也就是說，「單元內」圖案化)或可以跨裝置單元(也就是說，「單元間」圖案化)。在一些圖案化蝕刻實施例中，將中介層的至少部分厚度用作背側裝置層圖案化的硬遮罩。因此，遮罩蝕刻程序可以在對應的遮罩裝置層蝕刻之前。
上述處理方案可以產生包含IC裝置的施體-主基板組件，所述IC裝置具有中介層的背側、裝置層的背側和/或裝置層內的一或多個半導體區域的背側，和/或露出的前側金屬化。任何這些露出區域的額外背側處理可隨後在下游處理期間執行。
應當理解，由以上範例性處理方案得到的結構可以用相同或相似的形式用於隨後的處理操作，以完成諸如PMOS和/或NMOS裝置製造的裝置製造。作為完成的裝置的範例，圖5顯示根據本發明的實施例的沿著閘極線截取的非平面積體電路結構的截面圖。
參照圖5，半導體結構或裝置500包含在基板599上方的溝槽隔離區域506內的非平面主動區域(例如，其包含凸出鰭部504和子鰭區域505的鰭結構)。在實施例中，如由虛線表示的，代替固態鰭，所述非平面主動區域被分離成子鰭區域505上的奈米線(如奈米線504A和504B)。也就是說，移除位置594處的材料，例如犧牲釋放材料。為了便於描述非平面積體電路結構500，非平面主動區域504在下面被參照作為突出鰭部。
在實施例中，每個子鰭區域505為低長寬比的子鰭，如以上結合圖2、3A和3B所述的。在一個這種實施例中，這種子鰭具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。在實施例中，相鄰的子鰭區域505之間的溝槽隔離區域506的每一部分是低長寬比的隔離結構，如以上結合圖2、3A和3B所述的。在一個這種實施例中，這種隔離結構具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。
閘極線508被佈置在非平面主動區域的突出部504(包含，如果適用的話，圍繞奈米線504A和504B)上，並且被佈置在溝槽隔離區域506的部分上。如圖所示，閘極線508包含閘極電極550和閘極介電質層552。在一個實施例中，閘極線508還可包含介電質蓋層554。從所述角度還可以看到閘極接點514和上覆閘極接點通孔516，以及上覆金屬互連560，其都佈置在層間介電質堆疊或層570中。在一個實施例中，從圖5的觀點還可以看到閘極接點514係設置在溝槽隔離區域506上方，而不是在非平面主動區域上方。在另一個實施例中，閘極接點514係在非平面主動區域上方。
在實施例中，半導體結構或裝置500是非平面裝置，諸如但不限於鰭式FET裝置、三閘極裝置、奈米帶裝置或奈米線裝置。在這種實施例中，對應的半導體通道區域由三維本體組成或形成在三維本體中。在一個這種實施例中，閘極線508的閘極電極堆疊至少圍繞三維本體的頂表面和一對側壁。
同樣如圖5所示，在實施例中，在凸出鰭部504和子鰭區域505之間存在介面580。所述介面580可以是摻雜的子鰭區域505和輕或未摻雜的上鰭部504之間的過渡區域。在一個這種實施例中，每個鰭約為10奈米寬或更小，並且子鰭摻雜物選擇性地從在子鰭位置處的相鄰固態摻雜層供應。在特定的這種實施例中，每個鰭小於10奈米寬。
儘管未在圖5中顯示，但是應當理解，突出鰭部504的源極或汲極區域或與突出鰭部504相鄰的源極或汲極區域在閘極線508的任一側，即進入和離開頁面。在一個實施例中，移除源極或汲極位置中的突出鰭部504的材料，並例如透過磊晶沉積來用另一種半導體材料代替，以形成磊晶源極或汲極結構。源極或汲極區域可在低於溝槽隔離區域506的介電質層的高度的延伸，也就是說，進入子鰭區域505。根據本發明的實施例，更重摻雜的子鰭區域，也就是說，在介面580下方的鰭的摻雜部分，抑制了穿過本體半導體鰭的此部分的源極到汲極漏電。在實施例中，如以上結合圖4J所述的，源極和汲極區域具有相關的非對稱源極和汲極接點結構。
再次參考圖5，在實施例中，鰭504/505(以及可能的奈米線504A和504B)是由結晶的矽鍺層組成，其可以用電荷載子摻雜，諸如但不限於磷、砷、硼、鎵或其組合。
在實施例中，溝槽隔離區域506和通篇描述的溝槽隔離區域(溝槽隔離結構或溝槽隔離層)可以由適於最終電隔離或有助於隔離來自底層塊狀基板的永久閘極結構或在底層塊狀基板內形成的隔離主動區域(諸如隔離鰭主動區域)的部分的絕緣材料組成。例如，在一個實施例中，溝槽隔離區域506是由介電質材料組成，諸如但不限於，二氧化矽、氮氧化矽、氮化矽、或碳摻雜的氮化矽。
閘極線508可以由包含閘極介電質層552和閘極電極層550的閘極電極堆疊組成。在實施例中，閘極電極堆疊的閘極電極是由金屬閘極組成，並且閘極介電質層552是由高k材料組成。例如，在一個實施例中，閘極介電質層552由下列材料組成，諸如(但不限於)氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅，或其組合。再者，閘極介電質層552的一部分可包括從基板鰭504之頂部數層所形成的本質氧化物之層。在實施例中，閘極介電質層552係由頂部高k部分及由半導體材料之氧化物所組成的下部所組成。在一個實施例中，閘極介電質層552係由氧化鉿之頂部部分及二氧化矽或氮氧化矽之底部部分所組成。在一些實現中，閘極介電質的一部分為「U」形結構，其包括實質上平行於基板之表面的底部部分及實質上垂直於基板之頂部表面的兩個側壁部分。
在一個實施例中，閘極電極層550係由金屬層所組成，諸如(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極層550係由形成在金屬功函數設定層之上的非功函數設定填充材料所組成。閘極電極層550可由P型功函數金屬或N型功函數金屬所組成，其取決於電晶體將是PMOS或NMOS電晶體。在一些實現中，閘極電極層550可包括二或多個金屬層之堆疊，其中一或多個金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極之金屬包括(但不限於)釕、鈀、鉑、鈷、鎳，及導電金屬氧化物，例如，氧化釕。P型金屬層將致使一種具有介於約4.9 eV與約5.2 eV之間的功函數的PMOS閘極電極之形成。對於NMOS電晶體，可用於閘極電極之金屬包括(但不限於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金，及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭，及碳化鋁。N型金屬層將致使一種具有介於約3.9 eV與約4.2 eV之間的功函數的NMOS閘極電極之形成。在一些實現中，閘極電極可包括「U」形結構，其包括實質上平行於基板之表面的底部部分及實質上垂直於基板之頂部表面的兩個側壁部分。在另一種實現中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基板之頂部表面，而不包括實質上垂直於基板之頂部表面的側壁部分。在本發明的進一步實現中，閘極電極可包括U形結構及平面、非U形結構之組合。例如，閘極電極層550可包括一或多個U形金屬層，其係形成在一或多個平面、非U形層之頂部上。
與閘極電極堆疊關聯之間隔件可由一種材料所組成，該種材料適於最終地將永久閘極結構與相鄰的導電接點(諸如自對準接點)電隔離(或有助於隔離)。例如，在一個實施例中，間隔件係由一種介電質材料所組成，諸如(但不限於)二氧化矽、氮氧化矽、氮化矽、或碳摻雜的氮化矽。
閘極接點514和上覆閘極接點通孔516可以由導電材料組成。在實施例中，一或多個接點或通孔由金屬物質組成。所述金屬物質可以是純金屬，諸如鎢、鎳或鈷，或者可以是合金，諸如金屬-金屬合金或金屬-半導體合金(例如，諸如矽化物材料)。
在實施例中(儘管未顯示)，形成了實質上與現有的閘極圖案508完全對準的接點圖案，同時消除了具有非常嚴格的對準餘裕的微影步驟的使用。在實施例中，接點圖案是垂直對稱的接點圖案，或諸如結合圖4J描述的非對稱的接點圖案。在其它實施例中，所有接點都是前側連接的，並且不是非對稱的。在一個這種實施例中，此自對準方式致使了本質上高度選擇性的濕式蝕刻(例如，相對於傳統實現的乾式或電漿蝕刻)之使用，以產生接點開口。在實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。在一個這種實施例中，該方式致使免除了用以產生接點圖案之關鍵微影操作(如傳統方式中所使用)的需求。在實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶(閘極)線之間。例如，在一個這種實施例中，溝槽接點柵格在閘極光柵圖案化之後但在閘極光柵切割之前被形成。
在實施例中，提供結構500涉及透過替換閘極程序來製造閘極堆疊結構508。在這種方案中，可以移除諸如多晶矽或氮化矽柱材料的虛設閘極材料，並用永久閘極電極材料代替。在一個這種實施例中，與從較早的處理中進行的相比，在所述程序中還形成了永久閘極介電質層。在實施例中，透過乾式蝕刻或濕式蝕刻程序移除虛設閘極。在一個實施例中，虛設閘極由多晶矽或非晶矽組成，並透過包含使用SF6 的乾式蝕刻程序移除。在另一個實施例中，虛設閘極由多晶矽或非晶矽組成，並透過包含使用NH4 OH水溶液或氫氧化四基銨的濕式蝕刻程序移除。在一個實施例中，虛設閘極由氮化矽組成，並用包含含水磷酸的濕式蝕刻移除。
再次參考圖5，半導體結構或裝置500的佈置將閘極接點置於隔離區域上方。可以將這種佈置視為佈局空間的低效率使用。在另一個實施例中，然而，半導體裝置具有接點結構，其閘極電極的接點部分形成在主動區域之上，例如，在子鰭區域505之上，並與溝槽接點通孔在相同的層中。
應當理解，並非上述程序之所有態樣均需被實踐以落入本發明的實施例的精神及範圍內。同時，本文中所述的程序可被用來製造一或複數個半導體裝置。半導體裝置可以是電晶體或類似的裝置。例如，在實施例中，半導體裝置係用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或者為雙極性電晶體。同時，在實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置或FIN-FET。一或多個實施例可特別有用於製造次10奈米(10 nm)技術節點的半導體裝置。
在實施例中，如貫穿本說明書所使用的，層間介電質(ILD)材料係由介電質或絕緣材料層組成或包含介電質或絕緣材料層。合適的介電質材料的範例包含(但不限於)矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、矽的氟化氧化物，矽的碳摻雜的氧化物、本領域中已知的各種低k介電質材料，以及其組合。層間介電質材料可以藉由諸如例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積方法的傳統技術形成。
在實施例中，如也遍及本說明書所使用的，金屬線或互連線材料(及通孔材料)係由一或多個金屬或其他導電結構所組成。一種常見的範例是使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如本文中所使用的，用語金屬包括數個金屬之合金、堆疊，及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或多者的層)、不同金屬或合金之堆疊等。因此，互連線可以是單一材料層、或可被形成自數個層，包括導電襯墊層及填充層。任何合適的沉積程序(諸如電鍍、化學氣相沉積或物理氣相沉積)可被用來形成互連線。在實施例中，互連線係由導電材料所組成，諸如(但不限於)Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本領域中，互連線有時也被稱為跡線、佈線、線、金屬、或僅稱為互連。
在實施例中，如也遍及本說明書所使用的，硬遮罩材料、覆蓋層或插塞係由不同於層間介電質材料的介電質材料所組成。在一個實施例中，不同的硬遮罩、覆蓋或插塞材料可被使用於不同的區域，以提供彼此不同且不同於下方介電質及金屬層的生長或蝕刻選擇性。在一些實施例中，硬遮罩層、覆蓋或插塞層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他合適的材料可包括碳基的材料。本領域中所已知的其他硬遮罩、覆蓋或插塞層可根據特定實現來使用。硬遮罩、覆蓋或插塞層可藉由CVD、PVD、或藉由其他沉積方法來形成。
在實施例中，如也遍及本說明書所使用的，微影操作係使用193nm浸潤式微影(i193)、EUV或EBDW微影等來進行。正色調或負色調光阻可被使用。在一個實施例中，微影遮罩是一種由形貌遮蔽部分、抗反射塗(ARC)層，及光阻層所組成的三層遮罩。在特定的這種實施例中，形貌遮蔽部分為碳硬遮罩(CHM)層，而抗反射塗層為矽ARC層。
在另一態樣中，一或多個實施例涉及由自對準閘極端蓋(SAGE)結構隔開的相鄰半導體結構或裝置。特定實施例可以涉及SAGE架構中並且由SAGE壁隔開的多寬度(多Wsi)奈米線和奈米帶的整合。在實施例中，奈米線/奈米帶在前端程序流程的SAGE架構部分中以多個Wsi整合。這種程序流程可能涉及不同Wsi的奈米線和奈米帶的整合，以提供具有低功率和高效能的下一代電晶體的強大功能。相關的磊晶源極或汲極區域可以被嵌入(例如，移除的奈米線的部分，接著進行源極或汲極(S/D)生長)。
為了提供進一步的上下文，自對準閘極端蓋(SAGE)架構的優點可以包含致使更高的佈局密度，以及(特別是)擴散到擴散間距的縮放。自對準閘極端蓋(SAGE)處理方案涉及自對準到鰭的閘極/溝槽接觸端蓋的形成，而不需要考慮遮罩誤對準的額外長度。因此，可以實現實施例以使電晶體佈局面積能夠縮小。本文描述的實施例可以涉及閘極端蓋隔離結構的製造，所述閘極端蓋隔離結構也可以被稱為閘極壁、隔離閘極壁或自對準閘極端蓋(SAGE)壁。
在針對具有將相鄰裝置分隔的SAGE壁的結構的範例性處理方案中，圖6顯示根據本發明的實施例的表示在製造具有環繞式閘極裝置的自對準閘極端蓋(SAGE)結構的方法中的各種操作的截面圖。
參照圖6的(a)部分，起始結構包含在基板602上方的奈米線圖案堆疊604。微影圖案堆疊606係形成在奈米線圖案堆疊604上方。如圖所示，奈米線圖案堆疊604包含交替的犧牲層610和奈米線層612，其可以在鬆弛緩衝層682和缺陷修飾層680上方。保護遮罩614係在奈米線圖案堆疊604和微影圖案堆疊606之間。在一個實施例中，微影圖案堆疊606是由形貌掩蔽部620、抗反射塗佈(ARC)層622，和光阻層624構成的三層遮罩。在特定的此類實施例中，形貌掩蔽部分620為碳硬遮罩(CHM)層，而抗反射塗層622為矽ARC層。
參照圖6的(b)部分，(a)部分的堆疊被微影圖案化，接著被蝕刻以提供包含經圖案化的基板602和溝槽630的經蝕刻結構。
參照圖6的(c)部分，(b)部分的結構具有隔離層640和形成在溝槽630中的SAGE材料642。接著將所述結構平面化，以留下經圖案化的形貌掩蔽層620’作為暴露的上層。
參照圖6的(d)部分，隔離層640被凹入到經圖案化基板602的上表面下方，例如，以限定突出的鰭部並在SAGE壁642下方提供溝槽隔離結構641。
參照圖6的部分(e)，犧牲層610至少在通道區域中被移除以釋放奈米線612A和612B。在形成圖6的(e)部分的結構之後，可以在奈米線612B或612A周圍、基板602的突出鰭上方以及在SAGE壁642之間形成閘極堆疊。在一個實施例中，在形成閘極堆疊之前，移除保護遮罩614的剩餘部分。在另一個實施例中，保護遮罩614的剩餘部分作為處理方案的人工製品而保留為絕緣鰭冠。
再次參考圖6的(e)部分，應當理解，描繪了通道視圖，其中源極或汲極區域位於頁面內和頁面外。在實施例中，包含奈米線612B的通道區域的寬度小於包含奈米線612A的通道區域的寬度。因此，在實施例中，積體電路結構包含多寬度(多Wsi)奈米線。儘管612B和612A的結構可以分別區分為奈米線和奈米帶，但是這兩種結構在本文中通常都稱為奈米線。還應當理解的是，全文中鰭/奈米線對的參考或描述可以是指包含鰭和一或多個上覆奈米線(例如，圖6中顯示的兩個上覆奈米線)的結構。根據本發明的實施例，用於與圖6相關的結構的製造程序涉及使用提供了具有磊晶源極或汲極結構的環繞式閘極積體電路結構的製程方案。
在實施例中，可以將圖6的(e)部分的結構製造成包含低長寬比隔離結構和/或低長寬比子鰭，如以上結合圖2、3A和3B所述的。在一個這種實施例中，這種隔離結構具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。在一個這種實施例中，這種子鰭具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。
在實施例中，如貫穿全文所描述的，自對準閘極端蓋(SAGE)隔離結構可以由一或多種適於永久性地使永久閘極結構的一部分彼此電子隔離或有助於彼此隔離的材料組成。範例性的一或多種材料組合包含諸如二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽的單一材料結構。其它範例性的一或多種材料組合包含具有下部二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽和上部較高介電質常數的材料(諸如氧化鉿)的多層堆疊。
為了強調具有三個垂直排列的奈米線的範例性積體電路結構，圖7A顯示根據本發明的實施例的基於奈米線的積體電路結構的三維截面圖。圖7B顯示沿著a-a’軸截取的圖7A的基於奈米線的積體電路結構的橫截面源極或汲極視圖。圖7C顯示沿著b-b’軸截取的圖7A的基於奈米線的積體電路結構的橫截面通道視圖。
參照圖7A，積體電路結構700包含在基板702上方的一或多個垂直堆疊奈米線(704集合)。在實施例中，如圖所示，鬆弛緩衝層702C、缺陷修改層702B和下部基板部分702A係包含在基板702中，如圖所示。為了說明性目的而強調奈米線部分，未顯示在最底部的奈米線下方並且從基板702形成的可選鰭。本文的實施例針對單線裝置和多線裝置兩者。舉例而言，出於說明性目的，顯示了具有奈米線704A、704B和704C的三個基於奈米線的裝置。為了便於描述，奈米線704A被用作集中在奈米線之一的描述的範例。應當理解的是，描述了一個奈米線的屬性，基於複數個奈米線的實施例，對於每個奈米線，可以具有與相同的或實質上相同的屬性。
奈米線704中之各者包含奈米線中的通道區域706。通道區域706具有長度(L)。參考圖7C，通道區域也具有正交於長度(L)的周長(Pc)。同時參考圖7A和7C，閘極電極堆疊708包圍各通道區域706的整個周長(Pc)。閘極電極堆疊708包含閘極電極以及通道區域706和閘極電極之間的閘極介電質層(未顯示)。在實施例中，通道區域是離散的，因為它完全被閘極電極堆疊708包圍，而沒有任何中介材料，諸如底層的基板材料或上覆的通道製造材料。因此，在具有複數個奈米線704的實施例中，奈米線的通道區域706也相對於彼此是離散的。
同時參照圖7A和7B，積體電路結構700包含一對非離散的源極或汲極區域710/712。該對非離散源極或汲極區域710/712是在複數個垂直堆疊奈米線704的通道區域706的任一側。此外，該對非離散源極或汲極區域710/712係毗鄰複數個垂直堆疊奈米線704的通道區域706。在一個這種實施例中(未顯示)，該對非離散源極或汲極區域710/712係直接垂直毗鄰延伸超出通道區域706的奈米線部分之上和之間磊晶生長的通道區域706，其中奈米線末端在源極或汲極結構內顯示。在另一個實施例中，如在圖7A中所描繪的，該對非離散源極或汲極區域710/712係間接地垂直毗鄰形成在奈米線的端部並且不形成在奈米線之間的通道區域706。
在實施例中，如圖所示，源極或汲極區域710/712是非離散的，其中對於奈米線704的每個通道區域706沒有各自的和離散的源極或汲極區域。因此，在具有複數個奈米線704的實施例中，奈米線的源極或汲極區域710/712是全域或統一的源極或汲極區域，而不是離散的每個奈米線。也就是說，非離散源極或汲極區域710/712是全域的，即單一統一特徵被用作複數個(在這種情況下為3個)奈米線704的源極或汲極區域，更具體地，對於多於一個的離散通道區域706。在一個實施例中，如圖7B所示，從正交於離散通道區域706的長度的橫截面觀點，該對非離散源極或汲極區域710/712中之各者其形狀大致為矩形的，其具有底部錐形部分和頂部頂點部分。在其它實施例中，然而，奈米線的源極或汲極區域710/712是相對較大但離散的非垂直合併的磊晶結構，諸如結合圖4A-4J描述的凸點。
根據本發明的實施例，並且如在圖7A和7B中所示，積體電路結構700還包含一對接點714，每個接點714係在一對非離散源極或汲極區域710/712之一者之上。在一個這種實施例中，在垂直意義上，每個接點714完全包圍對應的非離散源極或汲極區域710/712。在另一個態樣中，非離散源極或汲極區域710/712的整個周長可能不與接點714接觸，並且接點714因此僅部分地圍繞非離散源極或汲極區域710/712，如圖7B所描繪的。在對比實施例中(未顯示)，非離散源極或汲極區域710/712的整個周長(如沿a-a’軸截取的)被接點714包圍。
再參考圖7A，在實施例中，積體電路結構700還包含一對間隔件716。如圖所示，該對間隔件716的外側部分可以重疊非離散源極或汲極區域710/712的部分，以提供該對間隔件716之下的非離散源極或汲極區域710/712的「嵌入」部分。也如圖所示，非離散源極或汲極區域710/712的嵌入部分可以不延伸在該對間隔件716的整體下方。
基板702可以由適合於積體電路結構製造的材料組成。在一個實施例中，基板702包含由單晶的材料組成的下部塊狀基板，所述材料可以包含但不限於矽、鍺、矽鍺、鍺錫、矽鍺錫或III-V族化合物半導體材料。由可以包含但不限於二氧化矽、氮化矽或氮氧化矽的材料組成的上絕緣體層係在下部塊狀基板上。因此，結構700可以從起始的絕緣體上半導體基板製造。替代地，結構700直接從塊狀基板形成，並且局部氧化被使用，以形成電絕緣部分來代替上述上部絕緣體層。在另一替代實施例中，結構700直接從塊狀基板形成，並且摻雜被使用，以形成電隔離的主動區域，諸如奈米線。在一個這種實施例中，第一奈米線(即，鄰近基板)係以Ω-FET型結構的形式。
在實施例中，如下述，奈米線704的尺寸可以設置為線或帶，並且可以具有正方形或更圓的角。在實施例中，奈米線704由諸如(但不限於)矽、鍺或其組合的材料組成。在一個這種實施例中，奈米線是單晶的。例如，對於矽奈米線704，單晶奈米線可以基於(100)全局定向，例如，在z方向上具有＜100＞平面。如下所述，也可以考慮其他定向。在實施例中，從橫截面的角度來看，奈米線704的尺寸是奈米級的。例如，在特定實施例中，奈米線704的最小尺寸小於大約20奈米。在實施例中，奈米線704由應變材料組成，特別是在通道區域706中。
參考圖7C，在實施例中，各個通道區域706具有寬度(Wc)和高度(Hc)，寬度(Wc)大致與高度(Hc)相同。也就是說，在兩種情況下，通道區域706的橫截面輪廓均為正方形，或者如果是圓角的，則為圓形。在另一態樣中，通道區域的寬度和高度不必是相同的，諸如全文中所描述的奈米帶的情況。
在實施例中，可以將圖7A-7C的結構製造成包含低長寬比隔離結構和/或低長寬比子鰭，如以上結合圖2、3A和3B所述的。在一個這種實施例中，這種隔離結構具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。在一個這種實施例中，這種子鰭具有最大高度和最大寬度，其中最大高度與最大寬度之比小於3：1。
在實施例中，如貫穿全文所描述的，積體電路結構包含非平面裝置諸如(但不限於)具有對應的一或多個上覆奈米線結構的finFET或三閘極裝置。在這種實施例中，對應的半導體通道區域係由三維本體組成或形成在三維本體中，一或多個離散的奈米線通道部分上覆在所述三維本體上。在一個這種實施例中，閘極結構至少圍繞三維本體的頂表面和一對側壁，並且還圍繞一或多個離散的奈米線通道部分中之各者。
在實施例中，如貫穿全文所描述的，底層基板可以由能夠經受製造程序並且電荷可以在其中遷移的半導體材料組成。在實施例中，基板是塊狀基板，其由結晶矽、矽/鍺或摻雜有電荷載子的鍺層組成，諸如(但不限於)磷、砷、硼、鎵或其組合，以形成主動區。在一個實施例中，在塊狀基板中的矽原子的濃度大於97%。在另一實施例中，塊狀基板是由生長在不同的結晶基板頂上的磊晶層，例如生長在摻雜硼的塊狀矽單晶基板頂上的矽磊晶層組成。塊狀基板可以選擇性地由III-V族材料組成。在實施例中，塊狀基板是由III-V族材料組成，諸如(但不限於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵，或其組合。在一個實施例中，塊狀基板是由III-V族材料組成並且電荷載子摻雜物雜質原子是諸如(但不限於)碳、矽、鍺、氧、硫、硒或碲中的一些。
本文揭露的實施例可以用於製造各種各樣的不同類型的積體電路和/或微電子裝置。這種積體電路的範例包含但不限於處理器、晶片組元件、圖形處理器、數位訊號處理器、微控制器等。在其它實施例中，可以製造半導體記憶體。此外，積體電路或其它微電子裝置可以用在本領域中已知的各種電子裝置中。例如，在電腦系統(例如，桌上型電腦、膝上型電腦、伺服器)、蜂巢式電話、個人電子裝置等中。積體電路可以與匯流排和系統中的其它元件耦接。例如，處理器可以透過一或多個匯流排耦接到記憶體、晶片組等。處理器、記憶體和晶片組中之各者都可以潛在地使用本文揭露的方法來製造。
圖8顯示根據本發明的實施例的一種實現的計算裝置800。計算裝置800容納板802。板802可以包含多個元件，其包含但不限於處理器804和至少一個通訊晶片806。處理器804實體地和電性地耦接至板802。在一些實現中，至少一個通訊晶片806也實體地和電性地耦接至板802。在進一步的實現中，通訊晶片806是處理器804的一部分。
根據其應用，計算裝置800可以包含可能或可能並未實體地和電性地耦接至板802的其它元件。這些其它元件包含但不限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機和大容量儲存裝置(諸如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片806致使往來計算裝置800之間的資料傳輸進行無線通訊。用語「無線」及其衍生詞用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過非固態媒體、透過使用調變的電磁輻射來傳送資料。所述用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片806可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置800可以包括複數個通訊晶片806。例如，第一通訊晶片806可專用於短範圍無線通訊，如Wi-Fi和藍芽，而第二通訊晶片806可專用於長範圍無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
計算裝置800的處理器804包含封裝在處理器804內的積體電路晶粒。處理器804的積體電路晶粒可以包含一或多個結構，諸如根據本發明的實施例的實現構建的具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構。用語「處理器」可以指處理來自暫存器和/或記憶體的電子資料，以將所述電子資料轉換成可儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的部分。
通訊晶片806也可以包括封裝在通訊晶片806內的積體電路晶粒。通訊晶片806的積體電路晶粒可以包含一或多個結構，諸如根據本發明的實施例的實現構建的具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構。
在進一步的實現中，容納在計算裝置800中的另一元件可以包含含有一或多個結構的積體電路晶粒，諸如根據本發明的實施例的實現構建的具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構。
在各種實現中，計算裝置800可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在進一步的實現中，計算裝置800可以是處理資料的任何其它電子裝置。
圖9顯示包括本發明的一或多個實施例的中介層900。中介層900是用於將第一基板902橋接到第二基板904的中介基板。第一基板902可以是，例如，積體電路晶粒。第二基板904可以是，例如，記憶體模組、電腦主機板，或另一積體電路晶粒。通常，中介層900的目的是將連接散佈到更寬的間距或將連接重新路由到不同的連接。例如，中介層900可以將積體電路晶粒耦接到可以隨後被耦接到第二基板904的球閘極陣列(BGA)906。在一些實施例中，第一和第二基板902/904被附接到中介層900的相對側。在其它實施例中，第一和第二基板902/904被附接到中介層900的相同側。並且在進一步的實施例中，三個或更多的基板係藉由中介層900的方式被互連。
中介層900可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚醯亞胺形成。在進一步的實現中，中介層900可以由替代的可以包括在半導體基板中使用的上述相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或可撓性材料來形成。
中介層900可以包括金屬互連908和通孔910，其包含但不限於穿矽通孔(TSV)912。中介層900可以進一步包括嵌入式裝置914，其包括被動和主動裝置兩者。這種裝置包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層900上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層900或用於製造中介層900中包含的元件。
因此，本發明的實施例包含具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構，以及製造具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構的方法。
以上對本發明的實施例的圖示實現的描述(包含摘要中描述的內容)並不意於窮舉或限制本發明在所揭露的精確形式。雖然為了說明的目的，本發明在此描述為範例的具體實現，如本領域技術人員應當理解的，在本發明的範圍內可以進行各種等同的修改。
鑑於以上詳細描述，可以對本發明進行這些修改。所附申請專利範圍中使用的用語不應解釋為將本發明限制為說明書和申請專利範圍中揭露的具體實現。相對地，本發明的範圍將完全由所附申請專利範圍來確定，其應根據申請專利範圍詮釋的既定原則來解釋。
範例性實施例1：一種積體電路結構，包含在第一子鰭上方的第一垂直排列的水平奈米線。第二垂直排列的水平奈米線係在橫向地相鄰於所述第一子鰭的第二子鰭上方。隔離結構係橫向地在所述第一子鰭和所述第二子鰭之間，所述隔離結構具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
範例性實施例2：如範例性實施例1的積體電路結構，其中所述隔離結構的最大高度與最大寬度之比小於2：1。
範例性實施例3：如範例性實施例1或2的積體電路結構，其中所述隔離結構的最大高度與最大寬度之比小於1：1。
範例性實施例4：如範例性實施例1、2或3的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
範例性實施例5：如範例性實施例1、2、3或4的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者的最大高度與最大寬度之比小於2：1。
範例性實施例6：如範例性實施例1、2、3、4或5的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者的最大高度與最大寬度之比小於1：1。
範例性範例7：如範例性範例1、2、3、4、5或6的積體電路結構，還包含在所述第一垂直排列的水平奈米線上方的第一閘極堆疊，以及在所述第二垂直排列的水平奈米線上方的第二閘極堆疊。
範例性實施例8：如範例性實施例7的積體電路結構，還包含在所述第一垂直排列的水平奈米線的第一和第二端並且在所述第一閘極堆疊的第一和第二側面的第一對磊晶源極或汲極結構，以及在所述第二垂直排列的水平奈米線的第一和第二端並且在所述第二閘極堆疊的第一和第二側面的第二對磊晶源極或汲極結構。
範例性實施例9：如範例性實施例8的積體電路結構，其中所述第一和第二對磊晶源極或汲極結構為第一和第二對離散磊晶源極或汲極結構。
範例性實施例10：如範例性實施例8的積體電路結構，其中所述第一和第二對磊晶源極或汲極結構為第一和第二對非離散磊晶源極或汲極結構。
範例性實施例11：如範例性實施例1、2、3、4、5、6、7、8、9或10的積體電路結構，其中所述第一和第二子鰭包含塊狀矽基板的一部分。
範例性實施例12：一種積體電路結構包含在子鰭上方的垂直排列的水平奈米線。所述子鰭具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。閘極堆疊係在所述垂直排列的水平奈米線上方。一對磊晶源極或汲極結構係在所述垂直排列的水平奈米線的第一和第二端並且在所述閘極堆疊的第一和第二側面。
範例性實施例13：如範例性實施例12的積體電路結構，其中所述子鰭的最大高度與最大寬度之比小於2：1。
範例性實施例14：如範例性實施例12或13的積體電路結構，其中所述子鰭的最大高度與最大寬度之比小於1：1。
範例性實施例15：如範例性實施例12、13或14的積體電路結構，其中所述對磊晶源極或汲極結構為一對離散磊晶源極或汲極結構。
範例性實施例16：如範例性實施例15的積體電路結構，其中所述對磊晶源極或汲極結構為一對非離散磊晶源極或汲極結構。
範例性實施例17：如範例性實施例15的積體電路結構，其中所述子鰭包含塊狀矽基板的一部分。
範例性實施例18：一種計算裝置包含板，以及耦接到所述板的元件。所述元件包含積體電路結構，其包含在第一子鰭上方的第一垂直排列的水平奈米線。第二垂直排列的水平奈米線係在橫向地相鄰於所述第一子鰭的第二子鰭上方。隔離結構係橫向地在所述第一子鰭和所述第二子鰭之間，所述隔離結構具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
範例性實施例19：如範例性實施例18的計算裝置，還包含與所述板耦接的記憶體。
範例性實施例20：如範例性實施例18或19的計算裝置，還包含與所述板耦接的通訊晶片。
範例性實施例21：如範例性實施例18、19或20的計算裝置，其中所述元件為經封裝的積體電路晶粒。
範例性實施例22：如範例性實施例18、19、20或21的計算裝置，其中所述元件選自由處理器、通訊晶片和數位訊號處理器組成的群組。
範例性實施例23：如範例性實施例18、19、20、21或22的計算裝置，其中所述計算裝置選自由行動電話、膝上型電腦、桌上型電腦、伺服器和機上盒組成的群組。
100:finFET結構 102:基板 104:鰭 106:子鰭部 108:突出或主動鰭部 110:隔離結構 112:位置 120:最大高度 122:最大寬度 130:最大高度 132:最大寬度 200:奈米線或奈米帶前體結構 202:基板 204:鰭 206:子鰭部 208:突出鰭部 210:隔離結構 212:位置 214:奈米線或奈米帶 216:犧牲釋放層 218:覆蓋介電質層 220:最大高度 222:最大寬度 230:最大高度 232:最大寬度 300:環繞式閘極積體電路結構 302:基板 306:子鰭 310:隔離結構 314:奈米線 318:介電質覆蓋層 320:閘極堆疊 322A:外部閘極間隔件 322B:內部閘極間隔件 322C:間隔件延伸部 324:磊晶源極或汲極結構 402:鰭片 404:交替犧牲層 406:奈米線 408:保護帽 410:閘極堆疊 412:空腔 414:上部閘極間隔件 416:空腔間隔件 418:溝槽 420:犧牲材料 422:磊晶源極或汲極結構 424:層間介電質(ILD)材料 426:永久閘極電極 428:永久閘極介電質 430:溝槽 432:溝槽 434:第一導電接點結構 436:第二導電接點結構 450:缺陷修正層 452:鬆弛緩衝層 500:半導體結構或裝置 504:凸出鰭片部 504A:奈米線 504B:奈米線 505:子鰭片區域 506:溝槽隔離區域 508:閘極線 514:閘極接點 516:上覆閘極接點通孔 550:閘極電極 552:閘極介電質層 554:介電質蓋層 560:上覆金屬互連 570:層間介電質堆疊或層 580:介面 594:位置 599:基板 602:基板 604:奈米線圖案化堆疊 606:微影圖案化堆疊 610:交替犧牲層 612A:奈米線 612B:奈米線 612:奈米線層 614:保護遮罩 620:形貌掩蔽部 622:抗反射塗佈(ARC)層 624:光阻層 630:溝槽 640:隔離層 641:溝槽隔離結構 642:SAGE壁 680:缺陷修正層 682:鬆弛緩衝層 700:積體電路結構 702A:下部基板部分 702B:缺陷修改層 702C:鬆弛緩衝層 702:基板 704:垂直堆疊奈米線 706:通道區域 708:閘極電極堆疊 710:非離散的源極或汲極區域 712:非離散的源極或汲極區域 714:接點 716:間隔件 800:計算裝置 802:板 804:處理器 806:通訊晶片 900:中介層 902:第一基板 904:第二基板 906:球柵陣列(BGA) 908:金屬互連 910:通孔 912:穿矽通孔(TSV) 914:嵌入式裝置
[圖1]顯示具有高長寬比隔離結構和子鰭的finFET結構的截面圖。
[圖2]顯示根據本發明的實施例的具有低長寬比隔離結構和子鰭的奈米線或奈米帶前體結構的截面圖。
[圖3A和圖3B]分別顯示根據本發明的實施例的具有低長寬比隔離結構和低長寬比子鰭的環繞式閘極積體電路結構的閘極剖視圖和鰭剖視圖。
[圖4A至圖4J]顯示根據本發明的實施例的在製造環繞式閘極積體電路結構的方法中的各種操作的截面圖。
[圖5]顯示根據本發明的實施例的沿著閘極線截取的非平面積體電路結構的截面圖。
[圖6]顯示根據本發明的實施例的表示在製造具有環繞式閘極裝置的自對準閘極端蓋(SAGE)結構的方法中的各種操作的截面圖。
[圖7A]顯示根據本發明的實施例的基於奈米線的積體電路結構的三維截面圖。
[圖7B]顯示根據本發明的實施例的沿著a-a’軸截取的圖7A的基於奈米線的積體電路結構的橫截面源極或汲極視圖。
[圖7C]顯示根據本發明的實施例的沿著b-b’軸截取的圖7A的基於奈米線的積體電路結構的橫截面通道視圖。
[圖8]顯示根據本發明的實施例的一種實現的計算裝置。
[圖9]顯示包含本發明的一或多個實施例的中介層。
200:奈米線或奈米帶前體結構
202:基板
204:鰭
206:子鰭部
208:突出鰭部
210:隔離結構
212:位置
214:奈米線或奈米帶
216:犧牲釋放層
218:覆蓋介電質層
220:最大高度
222:最大寬度
230:最大高度
232:最大寬度

Claims (23)

  1. 一種積體電路結構，包含： 在第一子鰭上方的第一垂直排列的水平奈米線； 在橫向地相鄰於所述第一子鰭的第二子鰭上方的第二垂直排列的水平奈米線；以及 橫向地在所述第一子鰭和所述第二子鰭之間的隔離結構，所述隔離結構具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
  2. 如請求項1的積體電路結構，其中所述隔離結構的最大高度與最大寬度之比小於2：1。
  3. 如請求項2的積體電路結構，其中所述隔離結構的最大高度與最大寬度之比小於1：1。
  4. 如請求項1的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
  5. 如請求項4的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者的最大高度與最大寬度之比小於2：1。
  6. 如請求項5的積體電路結構，其中所述第一子鰭和所述第二子鰭中之各者的最大高度與最大寬度之比小於1：1。
  7. 如請求項1的積體電路結構，還包含： 在所述第一垂直排列的水平奈米線上方的第一閘極堆疊；以及 在所述第二垂直排列的水平奈米線上方的第二閘極堆疊。
  8. 如請求項7的積體電路結構，還包含： 在所述第一垂直排列的水平奈米線的第一和第二端並且在所述第一閘極堆疊的第一和第二側面的第一對磊晶源極或汲極結構；以及 在所述第二垂直排列的水平奈米線的第一和第二端並且在所述第二閘極堆疊的第一和第二側面的第二對磊晶源極或汲極結構。
  9. 如請求項8的積體電路結構，其中所述第一和第二對磊晶源極或汲極結構為第一和第二對離散磊晶源極或汲極結構。
  10. 如請求項8的積體電路結構，其中所述第一和第二對磊晶源極或汲極結構為第一和第二對非離散磊晶源極或汲極結構。
  11. 如請求項1的積體電路結構，其中所述第一和第二子鰭包含塊狀矽基板的一部分。
  12. 一種積體電路結構，包含： 在子鰭上方的垂直排列的水平奈米線，其中所述子鰭具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1； 在所述垂直排列的水平奈米線上方的閘極堆疊；以及 在所述垂直排列的水平奈米線的第一和第二端並且在所述閘極堆疊的第一和第二側面的一對磊晶源極或汲極結構。
  13. 如請求項12的積體電路結構，其中所述子鰭的最大高度與最大寬度之比小於2：1。
  14. 如請求項12的積體電路結構，其中所述子鰭的最大高度與最大寬度之比小於1：1。
  15. 如請求項12的積體電路結構，其中所述對磊晶源極或汲極結構為一對離散磊晶源極或汲極結構。
  16. 如請求項12的積體電路結構，其中所述對磊晶源極或汲極結構為一對非離散磊晶源極或汲極結構。
  17. 如請求項12的積體電路結構，其中所述子鰭包含塊狀矽基板的一部分。
  18. 一種計算裝置，包含： 板；以及 耦接到所述板的元件，所述元件包含積體電路結構，包含： 在第一子鰭上方的第一垂直排列的水平奈米線； 在橫向地相鄰於所述第一子鰭的第二子鰭上方的第二垂直排列的水平奈米線；以及 橫向地在所述第一子鰭和所述第二子鰭之間的隔離結構，所述隔離結構具有最大高度和最大寬度，其中所述最大高度與所述最大寬度之比小於3：1。
  19. 如請求項18的計算裝置，還包含： 與所述板耦接的記憶體。
  20. 如請求項18的計算裝置，還包含： 與所述板耦接的通訊晶片。
  21. 如請求項18的計算裝置，其中所述元件為經封裝的積體電路晶粒。
  22. 如請求項18的計算裝置，其中所述元件選自由處理器、通訊晶片和數位訊號處理器組成的群組。
  23. 如請求項18的計算裝置，其中所述計算裝置選自由行動電話、膝上型電腦、桌上型電腦、伺服器和機上盒組成的群組。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812447B (zh) * 2021-10-13 2023-08-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TWI821132B (zh) * 2022-05-24 2023-11-01 美商萬國商業機器公司 具有經增加接觸面積之自對準背側接觸點
TWI826220B (zh) * 2022-01-13 2023-12-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102890787B1 (ko) * 2020-04-07 2025-11-26 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US11569348B2 (en) * 2021-02-26 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of fabrication thereof
US12249623B2 (en) * 2021-04-16 2025-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having parasitic channel structures
US12288721B2 (en) 2021-07-08 2025-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin bending reduction through structure design
US20230058459A1 (en) * 2021-08-18 2023-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate transistors having deep inner spacers
US12310067B2 (en) * 2021-08-30 2025-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multigate device with stressor layers and method of fabricating thereof
US12310061B2 (en) * 2021-09-25 2025-05-20 International Business Machines Corporation Nanosheet transistor devices with different active channel widths
US12532509B2 (en) * 2021-11-03 2026-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside trench for nanosheet removal
US12527078B2 (en) * 2021-12-21 2026-01-13 Intel Corporation Gate-all-around integrated circuit structures having epitaxial source or drain region lateral isolation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095646A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Cmos nanowire structure
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9613954B2 (en) * 2014-07-08 2017-04-04 International Business Machines Corporation Selective removal of semiconductor fins
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US11538905B2 (en) * 2016-09-30 2022-12-27 Intel Corporation Nanowire transistors employing carbon-based layers
US10636709B2 (en) * 2018-04-10 2020-04-28 International Business Machines Corporation Semiconductor fins with dielectric isolation at fin bottom
US11158544B2 (en) * 2019-03-15 2021-10-26 International Business Machines Corporation Vertical stacked nanosheet CMOS transistors with different work function metals

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812447B (zh) * 2021-10-13 2023-08-11 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TWI826220B (zh) * 2022-01-13 2023-12-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
US12369369B2 (en) 2022-01-13 2025-07-22 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with asymmetrical source/drain region and method
TWI821132B (zh) * 2022-05-24 2023-11-01 美商萬國商業機器公司 具有經增加接觸面積之自對準背側接觸點

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