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TW202125268A - 儲存裝置及其操作方法 - Google Patents

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TW202125268A
TW202125268A TW109130808A TW109130808A TW202125268A TW 202125268 A TW202125268 A TW 202125268A TW 109130808 A TW109130808 A TW 109130808A TW 109130808 A TW109130808 A TW 109130808A TW 202125268 A TW202125268 A TW 202125268A
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申榮均
金根亨
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韓商愛思開海力士有限公司
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Abstract

本申請公開一種具有改進的資料恢復性能的儲存裝置，該儲存裝置包括包含第一儲存區域和第二儲存區域的記憶體裝置以及控制該記憶體裝置的記憶體控制器。在第一儲存區域中執行寫入操作之前，記憶體控制器可以基於待在第一儲存區域中執行的寫入操作的失敗概率來備份先前儲存在第一儲存區域中的資料。如果寫入操作失敗，則先前儲存的資料可以從其備份的位置恢復。

Description

儲存裝置及其操作方法
本公開係關於一種電子裝置，且更特別地，係關於一種儲存裝置及其操作方法。
儲存裝置是在諸如電腦或智慧型手機的主機裝置的控制下儲存資料的裝置。儲存裝置可包括儲存資料的記憶體裝置和控制該記憶體裝置的記憶體控制器。記憶體裝置可被劃分為揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置是僅在供應電力時儲存資料，而在電力供應被切斷時丟失所儲存的資料的裝置。揮發性記憶體裝置包括靜態隨機存取記憶體（static random access memory, SRAM）、動態隨機存取記憶體（dynamic random access memory, DRAM）等。
非揮發性記憶體裝置是即使斷電也不會丟失資料的裝置。非揮發性記憶體裝置包括唯讀記憶體（read only memory, ROM）、可編程ROM（programmable ROM, PROM）、電可編程ROM（electrically programmable ROM, EPROM）、電可擦除可編程ROM（programmable ROM, EEPROM）、快閃記憶體等。
本申請請求於2019年12月16日提交至韓國知識產權局的申請號為10-2019-0167784的韓國專利申請的優先權，其全部公開內容透過引用併入本文。
本公開的實施例提供一種具有改進的資料恢復性能的儲存裝置和操作該儲存裝置的方法。
根據本公開的實施例的一種記憶體控制器可以包括：預資料儲存裝置，其被配置成臨時儲存從記憶體裝置讀取的資料；目標資料寫入控制器，其被配置成控制記憶體裝置透過將從主機接收的資料儲存在與記憶體裝置的第一儲存區域中包括的第一子區域相對應的目標位置中來執行寫入操作；以及預資料管理器，其被配置成在執行寫入操作之前將預資料位置中儲存的預資料備份到預資料儲存裝置，預資料位置對應於第一儲存區域中包括的第二子區域。
根據本公開的實施例的一種儲存裝置可以包括：包含第一儲存區域和第二儲存區域的記憶體裝置；以及記憶體控制器，其被配置成根據待對第一儲存區域執行的寫入操作的失敗概率，控制記憶體裝置備份儲存在第一儲存區域中的資料，並執行寫入操作。
根據本公開的實施例的一種操作儲存裝置的方法可以包括：在預資料位置中儲存預資料，該預資料位置對應於第一儲存區域的第一子區域；確定對目標位置的寫入操作的失敗概率，該目標位置對應於儲存預資料之後的第一儲存區域的第二子區域；並且基於失敗概率備份儲存在預資料位置中的預資料。
根據本技術的儲存裝置和操作該儲存裝置的方法提供改進的資料恢復性能。
本文示出根據本說明書或本申請中公開的概念的實施例的特定結構或功能描述，僅用於描述根據本公開的概念的實施例。根據本公開的概念的實施例可以各種形式執行，並且其描述不限於本說明書或本申請中描述的實施例。
在下文中，將參照附圖描述本公開的實施例，以使本發明所屬技術領域中具有通常知識者能夠容易地實施本公開的技術精神。
圖1示出根據本公開的實施例的儲存裝置50。
儲存裝置50可以包括記憶體裝置100和控制記憶體裝置的操作的記憶體控制器200。
儲存裝置50可以是在諸如以下的主機300的控制下儲存資料的裝置：行動電話、智慧型手機、MP3播放器、筆記型電腦、桌上型電腦、遊戲機、電視、平板PC或車載資訊娛樂系統。
根據作為與主機300的通信方法的主機介面，儲存裝置50可被製造為各種類型的儲存裝置中的一種。例如，儲存裝置50可被配置為諸如以下的各種類型的儲存裝置中的任意一種：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒體卡，SD、迷你SD和微型SD形式的安全數位卡，通用串列匯流排（universal serial bus, USB）儲存裝置，通用快閃儲存（universal flash storage, UFS）裝置，個人電腦記憶卡國際協會（personal computer memory card international association, PCMCIA）卡型儲存裝置，外圍組件互連（peripheral component interconnection, PCI）卡型儲存裝置，高速PCI（PCI express, PCI-E）卡型儲存裝置，緊湊式快閃（compact flash, CF）卡，智慧型媒體卡和記憶棒。
儲存裝置50可以被製造為各種類型的封裝中的任意一種。例如，儲存裝置50可以被製造為諸如以下的各種類型的封裝類型中的任意一種：堆疊封裝（package on package, POP）、系統級封裝（system in package, SIP）、片上系統（system on chip, SOC）、多晶片封裝（multi-chip package, MCP）、板上晶片（chip on board, COB）、晶圓級製造封裝（wafer-level fabricated package, WFP）以及晶圓級堆疊封裝（wafer-level stack package, WSP）。
記憶體裝置100可以儲存資料。記憶體裝置100在記憶體控制器200的控制下操作。記憶體裝置100可以包括記憶體單元陣列，該記憶體單元陣列包括儲存資料的多個記憶體單元。
每個記憶體單元可以被配置為儲存一個資料位元的單層單元（single level cell, SLC）、儲存兩個資料位元的多層單元（multi-level cell, MLC）、儲存三個資料位元的三層單元（triple level cell, TLC）或儲存四個資料位元的四層單元（quad level cell, QLC）。
記憶體單元陣列可以包括多個記憶塊。每個記憶塊可以包括多個頁面，並且每個頁面可以包括多個記憶體單元。在實施例中，頁面可以是用於將資料儲存在記憶體裝置100中或讀取記憶體裝置100中儲存的資料的單位。記憶塊可以是用於擦除資料的單位。
在實施例中，記憶體裝置100可以是雙倍資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory, DDR SDRAM）、低功率雙倍資料速率4（low power double data rate4, LPDDR4）SDRAM、圖形雙倍資料速率（graphics double data rate, GDDR）SDRAM、低功率DDR（low power DDR, LPDDR）、Rambus動態隨機存取記憶體（Rambus dynamic random access memory, RDRAM）、NAND快閃記憶體、垂直NAND快閃記憶體、NOR快閃記憶體裝置、電阻式隨機存取記憶體（resistive random access memory, RRAM）、相變記憶體（phase-change memory, PRAM）、磁阻隨機存取記憶體（magnetoresistive random access memory, MRAM）、鐵電隨機存取記憶體（ferroelectric random access memory, FRAM）、自旋轉移力矩隨機存取記憶體（spin transfer torque random access memory, STT-RAM）等。在本說明書中，為便於描述，假設記憶體裝置100是NAND快閃記憶體，特別地可以是3D NAND快閃記憶體，其中一個實體字線可以驅動多個頁面。
記憶體裝置100可從記憶體控制器200接收命令和位址。記憶體裝置100被配置成存取記憶體單元陣列中的由所接收的位址選擇的記憶體的一部分。存取所選擇的部分意味著對所選擇的部分執行與所接收的命令相對應的操作。例如，記憶體裝置100可執行寫入操作（編程操作）、讀取操作或擦除操作。在編程操作期間，所選擇的部分可以是頁面，並且記憶體裝置100可將資料編程到由位址選擇的頁面。在讀取操作期間，所選擇的部分可以是頁面，並且記憶體裝置100可從由位址選擇的頁面讀取資料。在擦除操作期間，所選擇的部分可以是塊，並且記憶體裝置100可擦除由位址選擇的塊中儲存的資料。
在實施例中，記憶體裝置100可包括失敗預測資訊生成器131。
失敗預測資訊生成器131可從記憶體控制器200接收用於確定編程失敗概率的失敗預測請求，並生成失敗預測資訊。失敗預測資訊可以是指示編程失敗概率的資訊。
具體地，失敗預測資訊生成器131可基於連接到待被編程的儲存區域的位元線或字線的電阻分量來生成失敗預測資訊。失敗預測資訊生成器131可測量流過連接到儲存區域中包括的記憶體單元的位元線和/或字線的電流，並且基於所測量的電流來確定電阻分量的值。例如，當所測量的電流的值小於參考值時，失敗預測資訊生成器131可確定電阻分量相對較大，並且向記憶體控制器200傳輸指示編程失敗概率相對較高的失敗預測資訊。當所測量的電流的值等於或大於參考值時，失敗預測資訊生成器131可確定電阻分量相對較小，並且向記憶體控制器200傳輸指示編程失敗概率相對較低的失敗預測資訊。如本文所使用的，術語“連接到”和“聯接到”可互換地使用。術語“連接到”不要求兩個元件之間的直接連接，除非語境裡要求這種含義。
當字線的電阻分量相對較大時，當諸如編程電壓的操作電壓被施加到字線時，記憶體單元的閾值電壓可能異常地增大。當字線的電阻分量相對較大時，記憶體單元的閾值電壓可能相比字線的電阻分量相對較小時增大更小的量。因此，當字線的電阻分量相對較大時，編程失敗的概率可能相對較高。
當位元線的電阻分量相對較大時，記憶體單元串中的單元的通道在位元線預充電時可能異常地預充電。例如，未選擇的串中的單元的通道可預充電到編程抑制電壓。編程抑制電壓可以是電源電壓Vcc。當位元線的電阻分量相對較大時，未選擇的串的通道電勢可能過高，因此，未選擇的串中的單元的閾值電壓可能在不應該改變的情況下被改變。因此，編程失敗的概率可能相對較高。
當對儲存裝置50施加電力時，記憶體控制器200可運行韌體（firmware, FW）。韌體FW可包括接收從主機300輸入的請求或向主機300輸出回應的主機介面層HIL、管理主機300的介面和記憶體裝置100的介面之間的操作的快閃轉換層（flash translation layer, FTL）以及向記憶體裝置100提供命令或從記憶體裝置100接收回應的快閃介面層（flash interface layer, FIL）。
記憶體控制器200可從主機300接收資料和邏輯位址（logical address, LA），並且可將邏輯位址轉換成實體位址（physical address, PA），實體位址（physical address, PA）指示記憶體裝置100中包括的待儲存資料的記憶體單元的位址。LA可以是邏輯塊位址（logical block address, LBA），PA可以是實體塊位址（physical block address, PBA）。
記憶體控制器200可根據主機300的請求來控制記憶體裝置100執行編程操作、讀取操作或擦除操作。在編程操作期間，記憶體控制器200可向記憶體裝置100提供編程命令、PBA和資料。在讀取操作期間，記憶體控制器200可向記憶體裝置100提供讀取命令和PBA。在擦除操作期間，記憶體控制器200可向記憶體裝置100提供擦除命令和PBA。
記憶體控制器200可控制記憶體裝置100與來自主機300的請求無關地自行執行編程操作、讀取操作或擦除操作。例如，記憶體控制器200可控制記憶體裝置100執行用於執行諸如損耗均衡、垃圾收集或讀取回收的後台操作的編程操作、讀取操作或擦除操作。
在實施例中，記憶體控制器200可包括目標資料寫入控制器210、預資料管理器220和預資料儲存裝置230。
目標資料寫入控制器210可控制記憶體裝置100在目標位置儲存目標資料，在實施例中，目標位置可以是實體位址。當在目標位置的寫入操作失敗時，目標資料寫入控制器210可將目標資料編程在另一位置。
預資料管理器220可控制記憶體裝置100來管理儲存在預資料位置處的預資料（即，先前儲存的資料）。預資料管理器220可在目標資料儲存在目標位置之前備份儲存在預資料位置處的預資料。具體地，預資料管理器220可從記憶體裝置100中的預資料位置讀取預資料，並將預資料臨時儲存在預資料儲存裝置230中。當對目標位置的編程操作失敗時，預資料管理器220可將備份的預資料編程在另一位置。
預資料儲存裝置230可在預資料管理器220的控制下臨時儲存在預資料位置中讀取的資料。
預資料可以是在目標資料儲存在記憶體裝置100中之前儲存在記憶體裝置100中的資料。
主機300可使用諸如以下的各種通信方法中的至少一種與儲存裝置50通信：通用串列匯流排（universal serial bus, USB）、串列AT附件（serial AT attachment, SATA）、串列SCSI（serial attached SCSI, SAS）、高速晶片間（high speed interchip, HSIC）、小型電腦系統介面（small computer system interface, SCSI）、外圍組件互連（peripheral component interconnection, PCI）、高速PCI（PCI express, PCIe）、高速非揮發性記憶體（nonvolatile memory express, NVMe）、通用快閃儲存（universal flash storage, UFS）、安全數位（secure digital, SD）、多媒體卡（multi-media card, MMC）、嵌入式MMC（embedded MMC, eMMC）、雙行記憶體模組（dual in-line memory module, DIMM）、暫存式DIMM（registered DIMM, RDIMM）和低負載DIMM（load reduced DIMM, LRDIMM）。
圖2是用於描述記憶體裝置的示圖。
參照圖2，記憶體裝置100可包括記憶體單元陣列110、外圍電路120和控制邏輯130。
記憶體單元陣列110包括多個記憶塊BLK1至BLKz。多個記憶塊BLK1至BLKz透過列線RL連接到列解碼器121。記憶塊BLK1至BLKz可透過位元線BL1至BLn連接到頁面緩衝器組123。多個記憶塊BLK1至BLKz中的每一個包括多個記憶體單元。在實施例中，多個記憶體單元是非揮發性記憶體單元。根據記憶體單元陣列的設計，連接到字線的記憶體單元可被稱為頁面，或者被稱為多個頁面。因此，一個記憶塊可包括多個頁面。
列線RL可包括至少一個源極選擇線（source select line, SSL）、多個字線和至少一個汲極選擇線（drain select line, DSL）。
記憶體單元陣列110中包括的每個記憶體單元可以被配置為儲存一個資料位元的單層單元（single level cell, SLC）、儲存兩個資料位元的多層單元（multi-level cell, MLC）、儲存三個資料位元的三層單元（triple level cell, TLC）或儲存四個資料位元的四層單元（quad level cell, QLC）。
外圍電路120可被配置成在控制邏輯130的控制下對記憶體單元陣列110的選擇的區域執行編程操作、讀取操作或擦除操作。外圍電路120可驅動記憶體單元陣列110。例如，外圍電路120可在控制邏輯130的控制下向列線RL和位元線BL1至BLn施加各種操作電壓，或者放電所施加的電壓。
外圍電路120可以包括列解碼器121、電壓生成器122、頁面緩衝器組123、行解碼器124和輸入/輸出電路125。
列解碼器121透過列線RL連接到記憶體單元陣列110。列線RL可以包括至少一個源極選擇線、多個字線和至少一個汲極選擇線。在實施例中，字線可以包括普通字線和虛設字線。在實施例中，列線RL可以進一步包括管道選擇線。
列解碼器121被配置成回應於控制邏輯130的控制來操作。列解碼器121從控制邏輯130接收列位址RADD。
列解碼器121被配置成解碼列位址RADD。列解碼器121根據經解碼的位址在記憶塊BLK1至BLKz之中選擇至少一個記憶塊。此外，列解碼器121可以根據經解碼的位址，選擇所選擇的記憶塊的至少一個字線，以將由電壓生成器122生成的電壓施加到至少一個字線WL。
例如，在編程操作期間，列解碼器121可以將編程電壓施加到所選擇的字線，並且將位準低於編程電壓的編程通過電壓施加到未選擇的字線。在編程驗證期間，列解碼器121可以將驗證電壓施加到所選擇的字線，並且將高於驗證電壓的驗證通過電壓施加到未選擇的字線。在讀取操作期間，列解碼器121可以將讀取電壓施加到所選擇的字線，並且將高於讀取電壓的讀取通過電壓施加到未選擇的字線。
在實施例中，以記憶塊為單位來執行記憶體單元陣列110的擦除操作。在擦除操作期間，列解碼器121可以根據經解碼的位址選擇一個記憶塊。在擦除操作期間，列解碼器121可以將接地電壓施加到與所選擇的記憶塊連接的字線。
電壓生成器122回應於控制邏輯130的控制來操作。電壓生成器122被配置成使用供應給記憶體裝置的外部電源電壓來生成多個電壓。具體地，電壓生成器122可以回應於操作信號OPSIG而生成在編程操作、讀取操作和擦除操作中使用的各種操作電壓Vop。例如，電壓生成器122可以回應於控制邏輯130的控制而生成編程電壓、驗證電壓、通過電壓、讀取電壓、擦除電壓等。
在實施例中，電壓生成器122可以透過調節外部電源電壓來生成內部電源電壓。由電壓生成器122生成的內部電源電壓用來作為記憶體單元陣列110的操作電壓。
在實施例中，電壓生成器122可以使用外部電源電壓或內部電源電壓生成多個電壓。
例如，電壓生成器122可以包括接收內部電源電壓的多個泵浦（pumping）電容器，並且回應於控制邏輯130的控制來選擇性地啟動多個泵浦電容器以生成多個電壓。
所生成的多個電壓可以透過列解碼器121供應給記憶體單元陣列110。
緩衝器組123包括第一至第n頁面緩衝器PB1至PBn。第一至第n頁面緩衝器PB1至PBn透過第一至第n位元線BL1至BLn分別連接到記憶體單元陣列110。第一至第n頁面緩衝器PB1至PBn在控制邏輯130的控制下操作。具體地，第一至第n頁面緩衝器PB1至PBn可回應於頁面緩衝器控制信號PBSIGNALS操作。例如，第一至第n頁面緩衝器PB1至PBn可以臨時儲存透過第一至第n位元線BL1至BLn接收的資料，或者可以感測在讀取操作或編程驗證期間由在位元線BL1至BLn中流動的電流產生的電壓。
具體地，在編程操作期間，當編程脈衝被施加到所選擇的字線時，第一至第n頁面緩衝器PB1至PBn可透過第一至第n位元線BL1至BLn將透過資料輸入/輸出電路125接收的資料DATA傳送到所選擇的記憶體單元。所選擇的頁面的記憶體單元根據所傳送的資料DATA進行編程。連接到施加了編程允許電壓（例如，接地電壓）的位元線的記憶體單元的閾值電壓可能增加。與施加編程抑制電壓（例如，電源電壓）的位元線連接的記憶體單元的閾值電壓可能被維持。在編程驗證期間，第一至第n頁面緩衝器PB1至PBn透過第一至第n位元線BL1至BLn從所選擇的記憶體單元讀取頁面資料。
在讀取操作期間，第一至第n頁面緩衝器PB1至PBn透過第一至第n位元線BL1至BLn從所選擇的頁面的記憶體單元讀取資料DATA，並在行解碼器124的控制下將讀取的資料DATA輸出到資料輸入/輸出電路125。
在擦除操作期間，第一至第n頁面緩衝器PB1至PBn可以浮動（float）第一至第n位元線BL1至BLn。
行解碼器124可以回應於行位址CADD在輸入/輸出電路125和頁面緩衝器組123之間傳送資料。例如，行解碼器124可以透過資料線DL與第一至第n頁面緩衝器PB1至PBn交換資料，或者可以透過行線CL與輸入/輸出電路125交換資料。
輸入/輸出電路125可以向控制邏輯130提供從參照圖1描述的記憶體控制器200接收的命令CMD和位址ADDR，或者可以與行解碼器124交換資料DATA。
感測電路126可以在讀取操作或編程驗證期間，回應於允許位元信號VRYBIT而生成參考電流，並且可以將從頁面緩衝器組123接收的感測電壓VPB與由參考電流生成的參考電壓進行比較，以輸出通過信號PASS或失敗信號FAIL。
控制邏輯130可以回應於命令CMD和位址ADDR，輸出操作信號OPSIG、列位址RADD、頁面緩衝器控制信號PBSIGNALS和允許位元信號VRYBIT以控制外圍電路120。此外，控制邏輯130可以回應於通過信號PASS或失敗信號FAIL來確定編程驗證是已通過還是已失敗。
在實施例中，控制邏輯130可包括失敗預測資訊生成器131。
失敗預測資訊生成器131可回應於從圖1的預資料管理器220接收的失敗預測請求而生成失敗預測資訊。失敗預測資訊可以是指示編程操作的失敗概率的資訊。失敗預測請求可被包括在狀態讀取命令或讀取命令中。
失敗預測資訊生成器131可從控制邏輯130中包括的狀態暫存器（未示出）向記憶體控制器200提供失敗預測資訊。可選地，失敗預測資訊生成器131可將臨時儲存在頁面緩衝器組123中的失敗預測資訊提供給記憶體控制器200。
可基於當通過電壓被施加到所有字線時透過位元線感測到的資料來生成失敗預測資訊。透過大於參考電流的電流流過的位元線感測的資料可不同於透過等於或小於參考電流的電流流過的位元線感測的資料。因此，可透過連接到目標位置的位元線感測到的資料來確定目標位置的失敗概率。
失敗預測資訊生成器131可基於從位元線感測到的資料來生成失敗預測資訊，並將失敗預測資訊提供給記憶體控制器200。可基於流過位元線的電流來生成失敗預測資訊，但是本公開的實施例不限於此。例如，失敗預測資訊生成器131可基於流過字線的電流和參考電流之間的比較結果來生成失敗預測資訊。
圖3是示出圖2的記憶體單元陣列的實施例的示圖。
參照圖3，記憶體單元陣列110包括多個記憶塊BLK1至BLKz。每個記憶塊具有三維結構。每個記憶塊包括堆疊在基材上的多個記憶體單元。多個記憶體單元沿+X方向、+Y方向和+Z方向排列。參照圖4至圖6更詳細地描述根據實施例的每個記憶塊的結構。
圖4是示出根據實施例的圖3的記憶塊BLK1至BLKz之中的任意一個記憶塊BLKa的電路圖。
記憶塊BLKa包括多個單元串CS11至CS1m和CS21至CS2m。多個單元串CS11至CS1m和CS21至CS2m中的每一個可形成為“U”形。在記憶塊BLKa中，沿列方向（即+X方向）排列m個單元串，沿行方向（即+Y方向）排列兩個單元串。然而，這是為便於描述，並且可理解的是，可沿行方向排列三個或更多個單元串。
多個單元串CS11至CS1m和CS21至CS2m中的每一個包括至少一個源極選擇電晶體SST、第一至第n記憶體單元MC1至MCn、管道電晶體PT和至少一個汲極選擇電晶體DST。
選擇電晶體SST和DST以及記憶體單元MC1至MCn中的每一個可具有類似的結構。在實施例中，選擇電晶體SST和DST以及記憶體單元MC1至MCn中的每一個可包括通道層、穿隧絕緣膜、電荷儲存膜和阻塞絕緣膜。在實施例中，可在每個單元串中設置用於提供通道層的支柱。在實施例中，可在每個單元串中設置用於提供通道層、穿隧絕緣膜、電荷儲存膜和阻塞絕緣膜中的至少一個的支柱。選擇電晶體SST和DST以及管道電晶體PT的每一個可以包括穿隧層和電荷儲存膜，但實施例不限於此。
每個單元串的源極選擇電晶體SST連接在公共源極線CSL和記憶體單元MC1至MCp之間。
在實施例中，排列在同一列中的單元串的源極選擇電晶體連接到沿列方向延伸的源極選擇線，排列在不同列中的單元串的源極選擇電晶體連接到不同的源極選擇線。在圖4中，第一列的單元串CS11至CS1m的源極選擇電晶體連接到第一源極選擇線SSL1。第二列的單元串CS21至CS2m的源極選擇電晶體連接到第二源極選擇線SSL2。
在另一實施例中，單元串CS11至CS1m和CS21至CS2m的源極選擇電晶體可共同連接到一個源極選擇線。
每個單元串的第一至第n記憶體單元MC1至MCn連接在源極選擇電晶體SST和汲極選擇電晶體DST之間。
第一至第n記憶體單元MC1至MCn可被劃分為第一至第p記憶體單元MC1至MCp和第（p+1）至第n記憶體單元MCp+1至MCn。第一至第p記憶體單元MC1至MCp沿與+Z方向相反的方向順序排列，並且在源極選擇電晶體SST和管道電晶體PT之間串聯連接。第（p+1）至第n記憶體單元MCp+1至MCn在+Z方向上順序排列，並在管道電晶體PT和汲極選擇電晶體DST之間串聯連接。第一至第p記憶體單元MC1至MCp和第（p+1）至第n記憶體單元MCp+1至MCn透過管道電晶體PT彼此連接。每個單元串的第一至第n記憶體單元MC1至MCn的閘極分別連接到第一至第n字線WL1至WLn。
每個單元串的管道電晶體PT的閘極連接到管道選擇線PL。
每個單元串的汲極選擇電晶體DST連接在相應的位元線和記憶體單元MCp+1至MCn之間。沿列方向排列的單元串連接到沿列方向延伸的汲極選擇線。第一列的單元串CS11至CS1m的汲極選擇電晶體連接到第一汲極選擇線DSL1。第二列的單元串CS21至CS2m的汲極選擇電晶體連接到第二汲極選擇線DSL2。
沿行方向排列的單元串連接到沿行方向延伸的位元線。在圖4中，第一行的單元串CS11和CS21連接到第一位元線BL1。第m行的單元串CS1m和CS2m連接到第m位元線BLm。
在沿列方向排列的單元串中，連接到同一字線的記憶體單元配置一個頁面。例如，第一列的單元串CS11至CS1m之中連接到第一字線WL1的記憶體單元配置一個頁面，第二列的單元串CS21至CS2m之中連接到第一字線WL1的記憶體單元配置另一頁面。即，多個頁面可連接到一個字線。
可透過選擇汲極選擇線DSL1和DSL2中的任意一個來選擇沿一個列方向排列的單元串。控制邏輯130可透過控制外圍電路將選擇電壓施加到汲極選擇線來選擇汲極選擇線中的一個。即，可將選擇電壓施加到所選擇的汲極選擇線，並可將非選擇電壓施加到未選擇的汲極選擇線。可透過選擇字線WL1至WLn中的任意一個來選擇所選擇的單元串的一個頁面。即，當選擇汲極選擇線中的任意一個時，可選擇連接到一個字線的多個頁面之中的任意一個頁面。
連接到每個頁面的字線部分可以是邏輯字線。例如，與第一列的單元串CS11至CS1m中包括的第n記憶體單元MCn的閘極連接的字線可以是第一邏輯字線。例如，與第二列的單元串CS21至CS2m中包括的第一記憶體單元MC1的閘極連接的字線可以是第二邏輯字線。
邏輯字線可連接到實體字線。例如，第n字線WLn可以是連接到第一邏輯字線和第二邏輯字線的公共字線。
為便於描述，可透過向汲極選擇線施加選擇電壓來選擇多個頁面中的任意一個，可透過向源極選擇線施加選擇電壓來選擇多個頁面中的任意一個。
在另一實施例中，可設置偶數位元線和奇數位元線，而不是第一至第m位元線BL1至BLm。此外，沿列方向排列的單元串CS11至CS1m或CS21至CS2m之中的偶數編號的單元串可分別連接到偶數位元線，沿列方向排列的單元串CS11至CS1m或CS21至CS2m之中的奇數編號的單元串可分別連接到奇數位元線。
控制邏輯130可對連接到一個字線的多個頁面順序地執行編程操作。例如，諸如透過首先對由連接到第一字線WL1的單元串CS11至CS1m中的單元形成的頁面進行編程，然後對由連接到第一字線WL1的單元串CS21至CS2m中的單元形成的頁面進行編程，控制邏輯130可對連接到第一字線WL1的兩個頁面順序地執行編程操作。
在實施例中，第一至第n記憶體單元MC1至MCn中的至少一個可被用來作為虛設記憶體單元。例如，在實施例中，設置至少一個虛設記憶體單元以減小源極選擇電晶體SST和記憶體單元MC1至MCp之間的電場。在另一實施例中，設置至少一個虛設記憶體單元以減小汲極選擇電晶體DST和記憶體單元MCp+1至MCn之間的電場。當設置更多的虛設記憶體單元時，對記憶塊BLKa的操作的可靠性提高，然而，能夠儲存給定資料量的記憶塊BLKa的大小增加。當設置較少的虛設記憶體單元時，能夠儲存給定資料量的記憶塊BLKa的大小可能減小，然而，對記憶塊BLKa的操作的可靠性可能降低。
為了有效地控制至少一個虛設記憶體單元，每個虛設記憶體單元可具有所需的閾值電壓。在對記憶塊BLKa的擦除操作之前或之後，可對全部或部分虛設記憶體單元執行編程操作。當在執行編程操作之後執行擦除操作時，可透過控制向連接到各個虛設記憶體單元的虛設字線施加的電壓，將虛設記憶體單元配置為所需的閾值電壓。
圖5是示出圖3的記憶塊BLK1至BLKz之中的任意一個記憶塊BLKb的另一實施例的電路圖。
記憶塊BLKb包括多個單元串CS11’至CS1m’和CS21’至CS2m’。多個單元串CS11’至CS1m’和CS21’至CS2m’中的每一個沿+Z方向延伸。多個單元串CS11’至CS1m’和CS21’至CS2m’中的每一個包括記憶塊BLKb下的基材（未示出）上堆疊的至少一個源極選擇電晶體SST、第一至第n記憶體單元MC1至MCn以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST連接在公共源極線CSL和記憶體單元MC1至MCn之間。排列在同一列中的單元串的源極選擇電晶體連接到同一源極選擇線。排列在第一列中的單元串CS11’至CS1m’的源極選擇電晶體連接到第一源極選擇線SSL1。排列在第二列中的單元串CS21’至CS2m’的源極選擇電晶體連接到第二源極選擇線SSL2。在另一實施例中，單元串CS11’至CS1m’和CS21’至CS2m’的源極選擇電晶體可共同連接到一個源極選擇線。
每個單元串的第一至第n記憶體單元MC1至MCn在源極選擇電晶體SST和汲極選擇電晶體DST之間串聯連接。第一至第n記憶體單元MC1至MCn的閘極分別連接到第一至第n字線WL1至WLn。
每個單元串的汲極選擇電晶體DST連接在相應的位元線和記憶體單元MC1至MCn之間。沿列方向排列的單元串的汲極選擇電晶體DST連接到沿列方向延伸的汲極選擇線。第一列的單元串CS11’至CS1m’的汲極選擇電晶體連接到第一汲極選擇線DSL1。第二列的單元串CS21’至CS2m’的汲極選擇電晶體連接到第二汲極選擇線DSL2。
因此，圖5的記憶塊BLKb具有與圖4的記憶塊BLKa相似的等效電路，除了在每個單元串中不存在管道電晶體PT。
因此，記憶塊BLKb中包括的記憶體單元可被配置為連接到一個字線的多個頁面。
連接到每個頁面的字線部分可以是邏輯字線。例如，與第一列的單元串CS11’至CS1m’中包括的第n記憶體單元MCn的閘極連接的字線可以是第一邏輯字線，與第二列的單元串CS21’至CS2m’中包括的第一記憶體單元MC1的閘極連接的字線可以是第二邏輯字線。
邏輯字線可連接到實體字線。例如，第n字線WLn可以是連接到第一邏輯字線和第二邏輯字線的實體字線。
可對連接到一個實體字線的多個頁面順序地執行編程操作。例如，可對連接到第一字線WL1的兩個頁面順序地執行編程操作，類似於參照圖4的如上描述。
在另一實施例中，可設置偶數位元線和奇數位元線，而不是第一至第m位元線BL1至BLm。此外，沿列方向排列的單元串CS11’至CS1m’或CS21’至CS2m’之中的偶數編號的單元串可分別連接到偶數位元線，沿列方向排列的單元串CS11’至CS1m’或CS21’至CS2m’之中的奇數編號的單元串可分別連接到奇數位元線。
在實施例中，第一至第n記憶體單元MC1至MCn中的至少一個可被用來作為虛設記憶體單元。例如，設置至少一個虛設記憶體單元以減小源極選擇電晶體SST和記憶體單元MC1至MCn之間的電場。在另一實施例中，設置至少一個虛設記憶體單元以減小汲極選擇電晶體DST和記憶體單元MC1至MCn之間的電場。當設置更多的虛設記憶體單元時，對記憶塊BLKb的操作的可靠性提高，然而，能夠儲存給定資料量的記憶塊BLKb的大小增加。當設置較少的虛設記憶體單元時，能夠儲存給定資料量的記憶塊BLKb的大小可能減小，然而，對記憶塊BLKb的操作的可靠性可能降低。
為了有效地控制至少一個虛設記憶體單元，每個虛設記憶體單元可具有所需的閾值電壓。在對記憶塊BLKb的擦除操作之前或之後，可對全部或部分虛設記憶體單元執行編程操作。當在執行編程操作之後執行擦除操作時，可透過控制向連接到各個虛設記憶體單元的虛設字線施加的電壓，將虛設記憶體單元配置為所需的閾值電壓。
圖6是示出圖3的記憶塊BLK1至BLKz之中的任意一個記憶塊BLKc的另一實施例的電路圖。
參照圖6，記憶塊BLKc可連接到多個實體字線。一個實體字線可共同連接到四個邏輯字線。例如，第一實體字線PWL1可共同連接到邏輯字線P1_LWL1、P1_LWL2、P1_LWL3和P1_LWL4。第二實體字線PWL2可共同連接到邏輯字線P2_LWL1、P2_LWL2、P2_LWL3和P2_LWL4。第三實體字線PWL3可共同連接到邏輯字線P3_LWL1、P3_LWL2、P3_LWL3和P3_LWL4。第四實體字線PWL4可共同連接到邏輯字線P4_LWL1、P4_LWL2、P4_LWL3和P4_LWL4。連接到任意一個邏輯字線的記憶體單元可配置一個頁面。例如，連接到邏輯字線P1_LWL1的記憶體單元可配置一個頁面。
第一行的單元串CS11、CS21、CS31和CS41可共同連接到同一位元線（未示出）。第二行的單元串CS12、CS22、CS32和CS42可共同連接到與單元串CS11至CS41連接的位元線不同的同一位元線（未示出）。
在圖6中，作為示例描述了將四個串連接到同一位元線的結構。然而，這是為便於描述，共同連接到該位元線的串的數量可小於或大於4。具體地，連接到一個實體字線的邏輯字線的數量可根據共同連接到一個位元線的串的數量來確定。例如，當五個串共同連接到一個位元線時，一個實體字線可共同連接到五個邏輯字線。在這種情況下，一個實體字線可連接到五個頁面。可根據串選擇信號（例如，施加到圖4或圖5的汲極選擇線或源極選擇線的信號）來確定五個頁面之中的經編程的頁面和未經編程的頁面。
可透過一個邏輯字線選擇一個頁面。第一至第四頁面可分別透過邏輯字線P1_LWL1至P1_LWL4選擇。第五至第八頁面可分別透過邏輯字線P2_LWL1至P2_LWL4選擇。第九至第十二頁面可分別透過邏輯字線P3_LWL1至P3_LWL4選擇。第十三至第十六頁面可分別透過邏輯字線P4_LWL1至P4_LWL4選擇。
記憶塊BLKc中包括的多個頁面可按預定順序進行編程。可對連接到一個實體字線的多個頁面順序地編程。例如，可對連接到第一實體字線PWL1的第一頁面至第四頁面順序地編程。可根據串選擇信號（例如，施加到圖4或圖5的汲極選擇線或源極選擇線的信號）來確定四個頁面之中的經編程的頁面。
記憶體單元可能會受到對鄰近的記憶體單元執行的操作的干擾。例如，當記憶體單元的連接到相同實體字線的鄰近記憶體單元被編程時，該記憶體單元的閾值電壓可能受到干擾，即異常地改變。在諸如圖4至圖6所示的3D記憶體單元陣列中，連接到相同實體字線的鄰近記憶體單元可連接到不同的邏輯字線，即，可在不同的頁面中。因此，在3D記憶體單元陣列中，對第一頁面中的第一記憶體單元的操作可干擾第二頁面中的第二記憶體單元。因為連接到相同實體字線的記憶體單元位於相同高度，所以記憶體單元的寬度可能相似。即，連接到該實體字線的記憶體單元可具有類似的單元特性。因此，當一個頁面中包括的記憶體單元的閾值電壓分佈改變時，特別是當如在編程操作失敗時可能發生的那樣異常地改變時，連接到相同實體字線的其他頁面中包括的記憶體單元的閾值電壓分佈也可能異常改變。即，當對一個頁面的編程操作失敗時，連接到相同實體字線的其他頁面中被編程的正常資料也可能被異常地改變。
圖7是用於描述區ZONE的示圖。
區ZONE可包括多個儲存區域。例如，該區可包括第一儲存區域REGION 1和第二儲存區域REGION 2。每個儲存區域可包括多個子區域。例如，第一儲存區域REGION 1可包括第一子區域sub1_ REGION_1至第四子區域sub1_ REGION_4。第二儲存區域REGION 2可包括第一子區域sub2_ REGION_1至第四子區域sub2_ REGION_4。每個子區域可包括至少一個記憶體單元。區域中的子區域可包括實體上彼此靠近、處於相同高度、共享實體字線的記憶體單元或其組合。因此，區域可由（與該區域之外的子區域相比）當在其中執行諸如編程操作之類的操作時干擾彼此中的單元的概率較高的子區域組成。
每個子區域可以是編程操作的單位。例如，每個子區域可以是頁面。目標位置可以是在當前編程操作中被編程的子區域。儲存在目標位置中的資料可以是目標資料。預資料位置可以是在先前的編程操作中被編程的子區域。儲存在預資料位置中的資料可以是預資料。預資料位置和目標位置可位於相同區中。預資料位置和目標位置可以是連續的子區域。例如，預資料位置可以是第一子區域sub1_REGION_1，而目標位置可以是第二子區域sub1_REGION_2。
記憶體單元陣列110可被劃分為多個區。可透過主機300的請求來預設待儲存在每個區中的資料的邏輯位址範圍。記憶體控制器200可根據主機300的請求生成區，並且可預設待儲存在該區中的資料的邏輯位址範圍。
所生成的多個區可由區標識符指定。具體地，當主機300向記憶體控制器200提供區標識符時，記憶體控制器200可控制記憶體裝置100將資料順序地儲存在由區標識符指定的區中。記憶體控制器200可在分配給區的邏輯位址範圍內將邏輯位址順序地對應於從主機300接收的資料。
對應於預資料位置的邏輯位址和對應於目標位置的邏輯位址可以是連續的。例如，與對應於預資料位置的邏輯位址相鄰的邏輯位址可以是對應於目標位置的邏輯位址。因此，儲存在預資料位置中的預資料和儲存在目標位置中的目標資料可以是順序的資料。
為便於描述，可將一個記憶體單元陣列劃分為多個區，但實施例不限於此。例如，區可包括跨越多個記憶體單元陣列的儲存區域。
如參照圖7所描述的，當一個子區域中包括的記憶體單元的閾值電壓分佈異常地改變時，相同儲存區域中包括的其他子區域中包括的記憶體單元的閾值電壓分佈也可能異常地改變。即，當對一個子區域的編程操作失敗時，在相同儲存區域中包括的其他子區域中先前編程的正常資料可能會異常地改變（即，被損壞）。在實施例中，當對目標位置的編程操作失敗時，儲存在預資料位置中的預資料可能被損壞。
可將待儲存在目標位置的目標資料臨時儲存在記憶體控制器200中包括的緩衝記憶體（未示出）中。緩衝記憶體（未示出）可以是揮發性記憶體或非揮發性記憶體。因此，即使對目標位置的編程操作失敗，目標資料也可能不會丟失。然而，因為在先前的編程操作期間在預資料位置中編程了預資料，所以在當前的編程操作期間預資料可能不會被儲存在緩衝記憶體（未示出）中。因此，在相關技術的記憶體中，當對目標位置的編程操作失敗時，預資料可能被損壞或丟失。
透過在對目標位置執行編程操作之前備份預資料，即使預資料位置中儲存的預資料被異常地改變，根據實施例的儲存裝置50也可以恢復預資料。
圖8是用於描述根據實施例的儲存裝置的方塊圖。
參照圖8，根據實施例的記憶體控制器200可包括目標資料寫入控制器210、預資料管理器220和預資料儲存裝置230。預資料管理器220可包括預資料備份組件221和預資料恢復組件222。記憶體裝置100可包括參照圖7描述的多個區。
記憶體控制器200可從主機300接收區標識符，並控制記憶體裝置100在由區標識符指定的區中順序地編程資料。
在下文中，假設記憶體控制器200控制記憶體裝置100在特定區中編程資料。
目標資料寫入控制器210可從主機300接收目標資料，並控制記憶體裝置100將目標資料編程在目標位置中。
在對目標資料進行編程之前，目標資料寫入控制器210可向預資料管理器220傳輸關於是否對目標資料執行編程操作的確認請求。目標資料寫入控制器210可回應於從預資料管理器220接收的確認資訊，控制記憶體裝置100將目標資料編程在目標位置中。
目標位置可以是第一儲存區域中包括的任意一個子區域。
預資料備份組件221可接收來自目標資料寫入控制器210的確認請求，並將在目標資料之前儲存的預資料備份到預資料儲存裝置230。預資料可以是已經儲存在預資料位置中的資料。預資料位置和目標位置可被包括在相同區中。預資料位置和目標位置可被包括在相同儲存區域中。即，預資料位置可以是包括目標位置的第一儲存區域中包括的子區域中的任意一個或多個。預資料位置和目標位置可以是不同的子區域。預資料位置和目標位置可以是連續的子區域。預資料備份組件221可在備份預資料之後將確認資訊傳輸到目標資料寫入控制器210。確認資訊可以是允許對目標資料的編程操作的資訊。
在實施例中，在備份預資料之前，預資料備份組件221可檢查對目標位置的編程操作是否可能失敗。具體地，預資料備份組件221可向記憶體裝置100傳輸失敗檢查命令。失敗檢查命令可以是狀態讀取命令或讀取命令。
記憶體裝置100可包括失敗預測資訊生成器131。失敗預測資訊生成器131可回應於從預資料備份組件221接收的失敗檢查命令而生成失敗預測資訊。失敗預測資訊生成器131可將所生成的失敗預測資訊傳輸到預資料備份組件221。
失敗預測資訊可以是指示編程失敗概率的資訊。
失敗預測資訊生成器131可基於連接到待被編程的儲存區域的位元線的電阻分量或字線的電阻分量來生成失敗預測資訊。失敗預測資訊生成器131可測量流過與該儲存區域中包括的記憶體單元連接的位元線和/或字線的電流，並且基於所測量的電流來確定電阻分量的值。例如，當所測量的電流的值小於參考值時，失敗預測資訊生成器131可確定電阻分量相對較大，並且向記憶體控制器200傳輸指示編程失敗概率相對較高的資訊。當所測量的電流的值等於或大於參考值時，失敗預測資訊生成器131可確定電阻分量相對較小，並且向記憶體控制器200傳輸指示編程失敗概率相對較低的資訊。
當字線的電阻分量相對較大時，當對字線施加操作電壓時，記憶體單元的閾值電壓可能異常地增大。當字線的電阻分量相對較大時，記憶體單元的閾值電壓可能以相比字線的電阻分量相對較小時更低的速率增加。因此，編程失敗的概率可能相對較高。
當位元線的電阻分量相對較大時，當位元線被預充電時，記憶體單元串的通道可能被異常地預充電。例如，未選擇的串的通道可被預充電到編程抑制電壓。編程抑制電壓可以是電源電壓Vcc。當位元線的電阻分量相對較大時，未選擇的串的通道電勢可能以相比位元線的電阻分量相對較小時更低的速率增加。因此，編程失敗的概率可能相對較高。
預資料備份組件221可接收失敗預測資訊並相應地備份預資料。具體地，當預資料備份組件221接收到指示對目標位置的編程操作可能失敗的資訊時，預資料備份組件221可備份預資料，然後將確認資訊傳輸到目標資料寫入控制器210。當預資料備份組件221接收到指示對目標位置的編程操作可能成功的資訊時，預資料備份組件221可在不備份預資料的情況下將確認資訊傳輸到目標資料寫入控制器210。
目標資料寫入控制器210可從預資料備份組件221接收確認資訊，並控制記憶體裝置100將目標資料編程在目標位置中。
預資料恢復組件222可基於對目標位置的編程操作是否失敗來恢復預資料。具體地，預資料恢復組件222可向記憶體裝置100傳輸狀態讀取命令，以檢查針對目標位置的編程操作是否失敗。記憶體裝置100可將關於編程操作是否已失敗的資訊（該資訊可儲存在狀態暫存器中）傳輸到預資料恢復組件222。
當對目標位置的編程操作已失敗時，預資料恢復組件222可控制記憶體裝置100將儲存在預資料儲存裝置230中的預資料儲存在記憶體裝置100的第二儲存區域中。第二儲存區域可被包括在與第一儲存區域相同的區中。當對目標位置的編程操作已失敗時，目標資料寫入控制器210可控制記憶體裝置將目標資料儲存在第二儲存區域中。預資料恢復組件222和目標資料寫入控制器210可控制記憶體裝置100將預資料和目標資料順序地儲存在第二儲存區域中。例如，預資料可儲存在第二儲存區域的第一子區域sub2_REGION_1中，而目標資料可儲存在第二儲存區域的第二子區域sub2_REGION_2中。
透過在對目標位置執行編程操作之前備份預資料，即使預資料位置中儲存的預資料被異常地改變，根據實施例的儲存裝置50也可以恢復預資料。
當對目標位置的編程操作已成功完成時，預資料恢復組件222可初始化預資料儲存裝置230。即，當目標資料被正常地編程在目標位置中時，預資料恢復組件222可刪除備份預資料，以確保在下一個編程操作期間可備份預資料的空間。
圖9是用於描述根據實施例的預資料備份組件的方塊圖。
參照圖9，預資料備份組件221可包括失敗預測組件223和預資料讀取控制器224。
失敗預測組件223可接收來自目標資料寫入控制器210的確認請求，並且檢查對目標位置的編程操作是否可能失敗。具體地，失敗預測組件223可向記憶體裝置100傳輸失敗檢查命令。失敗檢查命令可以是狀態讀取命令或讀取命令。失敗預測組件223可從包括在記憶體裝置100中的失敗預測資訊生成器131接收失敗預測資訊，並且可向預資料讀取控制器224傳輸用於備份預資料的備份開始信號。具體地，當失敗預測資訊包括指示對目標位置的編程操作可能失敗的資訊時，失敗預測組件223可向預資料讀取控制器224傳輸備份開始信號。因為已經參照圖7描述了失敗預測資訊生成器131，所以將省略對其的描述。
預資料讀取控制器224可接收備份開始信號，並在目標資料之前將儲存的預資料備份到預資料儲存裝置230。具體地，預資料讀取控制器224可將讀取命令和與預資料位置相對應的實體位址傳輸到記憶體裝置100，並接收預資料作為回應。預資料讀取控制器224可將讀取的預資料備份到預資料儲存裝置230。
預資料可以是被編程在預資料位置中的資料。預資料位置和目標位置可被包括在相同區中。預資料位置和目標位置可被包括在相同儲存區域中。在實施例中，預資料位置可以是包括在第一儲存區域中的子區域。預資料位置和目標位置可以是不同的子區域。預資料讀取控制器224可在備份預資料之後將確認資訊傳輸到目標資料寫入控制器210。確認資訊可以是允許對目標資料的編程操作的資訊。
根據實施例的預資料備份組件221可透過在對目標位置的編程操作的失敗概率較高時備份預資料來有效地管理備份預資料所需的時間。
圖10是用於描述預資料恢復組件的方塊圖。
參照圖10，預資料恢復組件222可包括失敗資訊請求器225和預資料寫入控制器226。
失敗資訊請求器225可檢查對目標位置的編程操作是否已失敗。具體地，失敗資訊請求器225可向記憶體裝置100提供用於請求關於對目標位置的寫入操作是否已失敗的失敗資訊的命令，並從記憶體裝置100獲得失敗資訊。例如，失敗資訊請求器225可向記憶體裝置100傳輸狀態讀取命令，以檢查對目標位置的編程操作是否已失敗。記憶體裝置100可將關於寫入操作是否已失敗的失敗資訊（該資訊可儲存在狀態暫存器中）傳輸到預資料恢復組件222。
當對目標位置的編程操作已失敗時，預資料寫入控制器226可控制記憶體裝置100將儲存在預資料儲存裝置230中的預資料儲存在記憶體裝置100的第二儲存區域中。第二儲存區域可被包括在與第一儲存區域相同的區中。當對目標位置的編程操作已失敗時，目標資料寫入控制器210可控制記憶體裝置將目標資料儲存在第二儲存區域中。預資料寫入控制器226和目標資料寫入控制器210可控制記憶體裝置100將預資料和目標資料順序地儲存在第二儲存區域中。例如，預資料可儲存在第二儲存區域的第一子區域sub2_REGION_1中，而目標資料可儲存在第二儲存區域的第二子區域sub2_REGION_2中。
當對目標位置的編程操作已成功時，預資料寫入控制器226可初始化預資料儲存裝置230。即，當目標資料被正常地編程在目標位置中時，預資料寫入控制器226可刪除備份的預資料。可透過初始化預資料儲存裝置230來確保在下一編程操作中可備份預資料的空間。
即使在對目標區域的編程操作失敗並且導致儲存在預資料位置中的預資料異常地改變（即，變得受損）時，透過在嘗試編程操作之前備份預資料，然後在編程操作已失敗之後再次將備份的預資料編程到記憶體裝置100，即使儲存裝置50沒有從主機300接收預資料，根據實施例的儲存裝置50也可執行預資料的恢復。
圖11是操作儲存裝置的過程1100的流程圖。過程1100可由儲存裝置50執行。
參照圖11，在步驟S1101中，儲存裝置50可將預資料編程到第一儲存區域中包括的預資料位置（圖11中的“預位置”）中。預資料位置可以是第一儲存區域中包括的多個子區域中的任意一個。預資料位置可在由從主機300接收的區標識符指定的區中包括的區域中。
在步驟S1103中，儲存裝置50可將編程到預資料位置的預資料備份到預資料備份組件221。具體地，記憶體控制器200可將讀取命令和對應於預資料位置的位址傳輸到記憶體裝置100，並將從預資料位置讀取的資料儲存在預資料備份組件221中。
在步驟S1105中，儲存裝置50可將目標資料編程到第一儲存區域中包括的目標位置中。對應於目標資料的邏輯位址可與對應於預資料的邏輯位址連續。目標位置可被包括在與預資料位置相同區中。目標位置可被包括在與預資料位置相同的儲存區域中。目標位置可以是不同於預資料位置的子區域。待儲存在目標位置和預資料位置中的資料的邏輯位址範圍可由主機300的請求來預設。
在實施例中，第一儲存區域可包括連接到第一實體字線的記憶體單元。第一實體字線可共同連接到多個邏輯字線。預資料位置和目標位置可包括連接到與第一實體字線連接的多個邏輯字線中的任意一個的各自的多個記憶體單元。
在另一實施例中，第一儲存區域可以是記憶塊。預資料位置和目標位置可以是包括在記憶塊中的各個頁面。
在步驟S1107中，儲存裝置50可將備份在預資料儲存裝置中的預資料編程到第二儲存區域中。在實施例中，第二儲存區域可包括連接到第二實體字線的記憶體單元。在另一實施例中，第二儲存區域可以是與第一儲存區域的記憶塊不同的記憶塊。
圖12是用於備份預資料的備份過程1200的流程圖。備份過程1200可由儲存裝置50執行。
參照圖12，在步驟S1201中，儲存裝置50可確定對目標位置的編程操作的失敗概率。具體地，儲存裝置50可感測流經與目標位置中包括的記憶體單元連接的位元線或字線的電流，並將所感測的電流與參考電流進行比較。儲存裝置50可基於比較結果來確定對目標位置的編程操作的失敗概率。例如，當所感測的電流的值小於參考值時，儲存裝置50可確定編程操作的失敗概率相對較高。當所感測的電流的值等於或大於參考值時，儲存裝置50可確定編程操作的失敗概率相對較低。
當字線的電阻分量相對較大時，當在字線上施加操作電壓時，記憶體單元的閾值電壓可能異常地增大。當字線的電阻分量相對較大時，記憶體單元的閾值電壓可能以相比字線的電阻分量相對較小時更低的速率增加。因此，編程失敗的概率可能相對較高。
當位元線的電阻分量相對較大時，當位元線被預充電時，記憶體單元串的通道可能被異常地預充電。例如，未選擇的串的通道可被預充電到編程抑制電壓。編程抑制電壓可以是電源電壓Vcc。當位元線的電阻分量相對較大時，未選擇的串的通道電勢可能以相比位元線的電阻分量相對較小時更低的速率增加。因此，編程失敗的概率可能相對較高。
在步驟S1203中，當對目標位置的編程操作的失敗概率相對較高時，儲存裝置50可繼續進行步驟S1205，當對目標位置的編程操作的失敗概率相對較低時，儲存裝置50可繼續進行步驟S1207。
在步驟S1205中，儲存裝置50可將被編程在預資料位置的預資料備份到預資料儲存裝置中。即，當對目標位置的編程操作具有高失敗概率時，儲存在預資料位置中的預資料透過目標位置的編程操作改變為異常資料的風險較高。因此，儲存裝置50可在執行對目標位置的編程操作之前備份預資料。
在步驟S1207中，儲存裝置50可將目標資料編程到第一儲存區域中包括的目標位置中。
圖13是用於恢復預資料的恢復過程1300的流程圖。恢復過程1300可由儲存裝置50執行。
參照圖13，在步驟S1301中，儲存裝置50可檢查對目標位置的編程操作是否已失敗。例如，儲存裝置50可檢查在最後一個程序循環中編程驗證是否已失敗。編程操作是否已失敗可透過由感測電路126輸出的通過或失敗信號來確定。
在步驟S1303中，當編程操作已失敗時，儲存裝置50可繼續進行步驟S1305，當編程操作已通過時，儲存裝置50可繼續進行步驟S1311。
在步驟S1305中，當預資料備份在預資料儲存裝置230中時，儲存裝置50可繼續進行步驟S1309，當預資料未備份在預資料儲存裝置230中時，儲存裝置50可繼續進行步驟S1307。
在步驟S1309中，儲存裝置50可將備份在預資料儲存裝置230中的預資料編程到第二儲存區域中。在實施例中，第二儲存區域可包括連接到第二實體字線的記憶體單元。在另一實施例中，第二儲存區域可以是與第一儲存區域的記憶塊不同的記憶塊。
在步驟S1307中，儲存裝置50可檢查儲存在預資料位置中的預資料是否被改變。具體地，儲存裝置50可檢查從預資料位置讀取的預資料中包括的0的數量或1的數量是否與預設的數量不同。
當儲存在預資料位置中的預資料被改變時，儲存裝置50可向主機300發送對預資料的請求。具體地，因為預資料沒有在儲存裝置50中備份，所以儲存裝置50可從主機300請求預資料以便恢復預資料。
在步驟S1311中，儲存裝置50可初始化預資料儲存裝置230。具體地，儲存裝置50可刪除在預資料儲存裝置230中備份的預資料。儲存裝置50透過初始化預資料儲存裝置230來確保在下一編程操作期間可備份另一預資料的空間。
圖14示出應用根據本公開的實施例的儲存裝置的記憶卡系統2000。
記憶卡系統2000包括記憶體控制器2100、記憶體裝置2200和連接器2300。
記憶體控制器2100連接到記憶體裝置2200。記憶體控制器2100被配置成存取記憶體裝置2200。例如，記憶體控制器2100被配置成控制記憶體裝置2200的讀取操作、寫入操作、擦除操作和後台操作。記憶體控制器2100被配置成在記憶體裝置2200和主機之間提供介面。記憶體控制器2100被配置成驅動用於控制記憶體裝置2200的韌體。
例如，記憶體控制器2100可包括諸如隨機存取記憶體（random access memory, RAM）、處理器、主機介面、記憶體介面和錯誤校正器的組件。
記憶體控制器2100可以透過連接器2300與外部裝置通信。記憶體控制器2100可以根據特定通信標準與外部裝置（例如，主機）通信。例如，記憶體控制器2100被配置成透過諸如以下的各種通信標準中的至少一種與外部裝置通信：通用串列匯流排（universal serial bus, USB）、多媒體卡（multimedia card, MMC）、嵌入式MMC（embedded MMC, eMMC）、外圍組件互連（peripheral component interconnection, PCI）、高速PCI（PCI express, PCI-E）、高級技術附件（advanced technology attachment, ATA）、串列ATA、並列ATA、小型電腦系統介面（small computer system interface, SCSI）、增強型小型磁盤介面（enhanced small disk interface, ESDI）、整合驅動電子（integrated drive electronics, IDE）、火線、通用快閃儲存（universal flash storage, UFS）、Wi-Fi、藍牙和NVMe。例如，連接器2300可以由上述各種通信標準中的至少一種來定義。
例如，記憶體裝置2200可以被實施為各種非揮發性記憶體元件，諸如電可擦除可編程ROM（electrically erasable and programmable ROM, EEPROM）、NAND快閃記憶體、NOR快閃記憶體、相變RAM（phase-change RAM, PRAM）、電阻式RAM（resistive RAM, ReRAM）、鐵電RAM（ferroelectric RAM, FRAM）和自旋力矩磁性RAM（spin-torque magnetic RAM, STT-MRAM）。
記憶體控制器2100和記憶體裝置2200可以整合到一個半導體裝置中以配置記憶卡。例如，記憶體控制器2100和記憶體裝置2200可以整合到一個半導體裝置中以配置諸如以下的記憶卡：PC卡（個人電腦記憶卡國際協會（personal computer memory card international association, PCMCIA））、緊湊式快閃（compact flash, CF）卡、智慧型媒體卡（SM或SMC）、記憶棒、多媒體卡（MMC、RS-MMC、微型MMC或eMMC）、SD卡（SD、迷你SD、微型SD或SDHC）和通用快閃儲存（universal flash storage, UFS）。
圖15示出應用根據本公開的實施例的儲存裝置的固態硬碟（solid state drive, SSD）系統3000。
SSD系統3000包括主機3100和SSD 3200。SSD 3200透過信號連接器3001與主機3100交換信號SIG，並透過電源連接器3002接收電力PWR。SSD 3200包括SSD控制器3210、多個快閃記憶體3221至322n、輔助電源裝置3230和緩衝記憶體3240。
在實施例中，SSD控制器3210可以執行參照圖1描述的記憶體控制器200的功能。
SSD控制器3210可以回應於從主機3100接收的信號SIG來控制多個快閃記憶體3221至322n。例如，信號SIG可以是基於主機3100和SSD 3200之間的介面的信號。例如，信號SIG可以是由諸如以下的介面中的至少一種來定義的信號：通用串列匯流排（universal serial bus, USB）、多媒體卡（multimedia card, MMC）、嵌入式MMC（embedded MMC, eMMC）、外圍組件互連（peripheral component interconnection, PCI）、高速PCI（PCI express, PCI-E）、高級技術附件（advanced technology attachment, ATA）、串列ATA、並列ATA、小型電腦系統介面（small computer system interface, SCSI）、增強型小型磁盤介面（enhanced small disk interface, ESDI）、整合驅動電子（integrated drive electronics, IDE）、火線、通用快閃儲存（universal flash storage, UFS）、Wi-Fi、藍牙以及NVMe。
輔助電源裝置3230透過電源連接器3002連接到主機3100。輔助電源裝置3230可以從主機3100接收電力PWR並且可以充電。當來自主機3100的電力供應不平穩時，輔助電源裝置3230可以提供SSD 3200的電力。例如，輔助電源裝置3230可以位於SSD 3200中，或者可以位於SSD 3200的外部。例如，輔助電源裝置3230可以位於主板上，並且可以向SSD 3200提供輔助電力。
緩衝記憶體3240作為SSD 3200的緩衝記憶體操作。例如，緩衝記憶體3240可以臨時儲存從主機3100接收的資料或從多個快閃記憶體3221至322n接收的資料，或者可以臨時儲存快閃記憶體3221至322n的元資料（例如，映射表）。緩衝記憶體3240可以包括諸如DRAM、SDRAM、 DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體，或者諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體。
圖16示出應用根據本公開的實施例的儲存裝置的使用者系統4000。
使用者系統4000包括應用處理器4100、記憶體模組4200、網路模組4300、儲存模組4400和使用者介面4500。
應用處理器4100可以驅動使用者系統4000中包括的組件、操作系統（operating system, OS）、使用者程序等。例如，應用處理器4100可以包括控制使用者系統4000中包括的組件的控制器、介面、圖形引擎等。應用處理器4100可以被設置為片上系統（system-on-chip, SoC）。
記憶體模組4200可以作為使用者系統4000的主記憶體、操作記憶體、緩衝記憶體或高速緩存記憶體操作。記憶體模組4200可以包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的揮發性隨機存取記憶體，或者諸如PRAM、ReRAM、MRAM和FRAM的非揮發性隨機存取記憶體。例如，應用處理器4100和記憶體模組4200可以基於堆疊封裝（package on package, POP）來進行封裝並且被設置為一個半導體封裝。
網路模組4300可以與外部裝置通信。例如，網路模組4300可以支援諸如以下的無線通信：碼分多重存取（code division multiple access, CDMA）、全球移動通信系統（global system for mobile communications, GSM）、寬帶CDMA（wideband CDMA, WCDMA）、CDMA-2000、時分多重存取（time division multiple access, TDMA）、長期演進（long term evolution）、Wimax、WLAN、UWB、藍牙和Wi-Fi。例如，網路模組4300可以被包括在應用處理器4100中。
儲存模組4400可以儲存資料。例如，儲存模組4400可以儲存從應用處理器4100接收的資料。可選地，儲存模組4400可以將儲存在儲存模組4400中的資料傳輸到應用處理器4100。例如，儲存模組4400可以被實施為諸如以下的非揮發性半導體記憶體元件：相變RAM（phase-change, RAM PRAM）、磁型RAM（magnetic RAM, MRAM）、電阻式RAM（resistive RAM, RRAM）、NAND快閃、NOR快閃和三維NAND快閃。例如，儲存模組4400可以被設置為諸如使用者系統4000的記憶卡和外部驅動器的可移動儲存裝置（可移動驅動器）。
例如，儲存模組4400可以與參照圖1描述的儲存裝置50相同地進行操作。
使用者介面4500可以包括用於向應用處理器4100輸入資料或指令或用於將資料輸出到外部裝置的介面。例如，使用者介面4500可以包括諸如鍵盤、小鍵盤、按鈕、觸控面板、觸控螢幕、觸控板、觸控球、照相機、麥克風、陀螺儀感測器、振動感測器和壓電元件的使用者輸入介面。使用者介面4500可以包括諸如液晶顯示器（liquid crystal display, LCD）、有機發光二極管（organic light emitting diode, OLED）顯示裝置、主動式矩陣OLED（active matrix OLED, AMOLED）顯示裝置、LED、揚聲器和馬達的使用者輸出介面。
實施例透過提供保護以防止儲存在第一記憶體單元中的值的意外改變來提高儲存裝置的可靠性，該改變可能由相同區域中的第二記憶體單元的編程操作引起。當接收到編程第二記憶體單元的命令時，實施例可在編程第二記憶體單元之前備份儲存在第一記憶體單元中的值。當對第二記憶體單元的編程操作失敗時，備份的值可隨後用於將第一記憶體單元的值編程到另一記憶體單元中，從而恢復第一記憶體單元的值。
當第二記憶體單元的編程操作是否將失敗的預測指示編程操作將失敗的概率高時，實施例可備份儲存在第一記憶體單元中的值。預測可基於與第二記憶體單元相關聯的字線的電阻的測量，或者基於與第二記憶體單元相關聯的位元線的電阻的測量。當所測量的電阻高於閾值時，預測可指示編程操作將失敗的概率高。
50:儲存裝置 100:記憶體裝置 110:記憶體單元陣列 120:外圍電路 121:列解碼器 122:電壓生成器 123:頁面緩衝器組 124:行解碼器 125:輸入/輸出電路 126:感測電路 130:控制邏輯 131:失敗預測資訊生成器 200:記憶體控制器 210:目標資料寫入控制器 220:預資料管理器 221:預資料備份組件 222:預資料恢復組件 223:失敗預測組件 224:預資料讀取控制器 225:失敗資訊請求器 226:預資料寫入控制器 230:預資料儲存裝置 300:主機 1100:過程 1200:備份過程 1300:恢復過程 2000:記憶卡系統 2100:記憶體控制器 2200:記憶體裝置 2300:連接器 3000:固態硬碟（solid state drive, SSD）系統 3001:信號連接器 3002:電源連接器 3100:主機 3200:SSD 3210:SSD控制器 3221:快閃記憶體 3222:快閃記憶體 322n:快閃記憶體 3230:輔助電源裝置 3240:緩衝記憶體 4000:使用者系統 4100:應用處理器 4200:記憶體模組 4300:網路模組 4400:儲存模組 4500:使用者介面 S1101:步驟 S1103:步驟 S1105:步驟 S1107:步驟 S1201:步驟 S1203:步驟 S1205:步驟 S1207:步驟 S1301:步驟 S1303:步驟 S1305:步驟 S1307:步驟 S1309:步驟 S1311:步驟 ADDR:位址 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 BLm:第m位元線 BLn:第n位元線 BLK1:記憶塊 BLK2:記憶塊 BLKa:記憶塊 BLKb:記憶塊 BLKc:記憶塊 BLKi:記憶塊 BLKz:記憶塊 CADD:行位址 CH1:通道 CH2:通道 CHn:通道 CL:行線 CMD:命令 CS11:單元串 CS11’:單元串 CS12:單元串 CS21:單元串 CS21’:單元串 CS22:單元串 CS31:單元串 CS32:單元串 CS41:單元串 CS42:單元串 CS1m:單元串 CS1m’:單元串 CS2m:單元串 CS2m’:單元串 CSL:公共源極線 DATA:資料 DSL1:第一汲極選擇線 DSL2:第二汲極選擇線 DST:汲極選擇電晶體 DL:資料線 FAIL:失敗信號 MC1:第一記憶體單元 MC2:第二記憶體單元 MCn:第n記憶體單元 MCn-1:第（n-1）記憶體單元 MCp:第p記憶體單元 MCp+1:第（p+1）記憶體單元 NVM:快閃記憶體 OPSIG:操作信號 PASS:通過信號 PB1:第一頁面緩衝器 PB2:第二頁面緩衝器 PB3:第三頁面緩衝器 PBn:第n頁面緩衝器 PBSIGNALS:頁面緩衝器控制信號 PL:管道選擇線 PT:管道電晶體 PWL1:第一實體字線 PWL2:第二實體字線 PWL3:第三實體字線 PWL4:第四實體字線 PWR:電力 P1_LWL1:邏輯字線 P1_LWL2:邏輯字線 P1_LWL3:邏輯字線 P1_LWL4:邏輯字線 P2_LWL1:邏輯字線 P2_LWL2:邏輯字線 P2_LWL3:邏輯字線 P2_LWL4:邏輯字線 P3_LWL1:邏輯字線 P3_LWL2:邏輯字線 P3_LWL3:邏輯字線 P3_LWL4:邏輯字線 P4_LWL1:邏輯字線 P4_LWL2:邏輯字線 P4_LWL3:邏輯字線 P4_LWL4:邏輯字線 RADD:列位址 REGION 1:第一儲存區域 REGION 2:第二儲存區域 RL:列線 SIG:信號 SSD:固態硬碟 SSL1:第一源極選擇線 SSL2:第二源極選擇線 SST:源極選擇電晶體 sub1_REGION_1:第一子區域 sub1_REGION_2:第二子區域 sub1_REGION_3:第三子區域 sub1_REGION_4:第四子區域 sub2_REGION_1:第一子區域 sub2_REGION_2:第二子區域 sub2_REGION_3:第三子區域 sub2_REGION_4:第四子區域 VRYBIT:允許位元信號 Vop:操作電壓 VPB:感測電壓 WL1:第一字線 WL2:第二字線 WLn:第n字線 WLn-1:第（n-1）字線 WLp:第p字線 WLp+1:第（p+1）字線 +X:方向 +Y:方向 +Z:方向 ZONE:區
［圖1］示出根據本公開的實施例的儲存裝置。 ［圖2］示出記憶體裝置。 ［圖3］示出圖2的記憶體單元陣列的實施例。 ［圖4］示出根據實施例的圖3的記憶塊BLK1至BLKz之中的記憶塊BLKa。 ［圖5］示出根據另一實施例的圖3的記憶塊BLK1至BLKz之中的記憶塊BLKb。 ［圖6］示出根據另一實施例的圖3的記憶塊BLK1至BLKz之中的記憶塊BLKc。 ［圖7］示出根據實施例的區域。 ［圖8］示出根據實施例的儲存裝置。 ［圖9］示出根據實施例的預資料備份組件。 ［圖10］示出根據實施例的預資料恢復組件。 ［圖11］示出根據實施例的操作儲存裝置的過程。 ［圖12］示出根據實施例的用於備份預資料的過程。 ［圖13］示出根據實施例的用於恢復預資料的過程。 ［圖14］示出應用根據本公開的實施例的儲存裝置的記憶卡系統。 ［圖15］示出應用根據本公開的實施例的儲存裝置的固態硬碟（solid state drive, SSD）系統。 ［圖16］示出應用根據本公開的實施例的儲存裝置的使用者系統。
50:儲存裝置
100:記憶體裝置
131:失敗預測資訊生成器
200:記憶體控制器
210:目標資料寫入控制器
220:預資料管理器
230:預資料儲存裝置
300:主機

Claims (20)

  1. 一種記憶體控制器，包括： 預資料儲存裝置，其被配置成臨時儲存從記憶體裝置讀取的資料； 目標資料寫入控制器，其被配置成控制所述記憶體裝置透過將從主機接收的資料儲存在目標位置中來執行寫入操作，所述目標位置對應於所述記憶體裝置的第一儲存區域中包括的第一子區域；以及 預資料管理器，其被配置成在執行所述寫入操作之前將預資料位置中儲存的預資料備份到所述預資料儲存裝置中，所述預資料位置對應於所述第一儲存區域中包括的第二子區域。
  2. 如請求項1所述的記憶體控制器，其中所述預資料管理器被配置成從所述記憶體裝置獲得失敗預測資訊，所述失敗預測資訊指示所述寫入操作的失敗概率，並基於所述失敗預測資訊控制所述記憶體裝置將所述預資料備份到所述預資料儲存裝置。
  3. 如請求項2所述的記憶體控制器，其中所述失敗預測資訊是基於流過聯接到所述目標位置的位元線的電流、流過聯接到所述目標位置的字線的電流或這兩者來確定的。
  4. 如請求項2所述的記憶體控制器，其中所述預資料管理器包括： 預資料備份組件，其被配置成在目標資料被儲存在所述第一儲存區域之前，基於所述失敗預測資訊將所述預資料備份到所述預資料儲存裝置；以及 預資料恢復組件，其被配置成基於對所述目標位置的所述寫入操作是否已失敗，控制所述記憶體裝置將所備份的預資料儲存在所述記憶體裝置的第二儲存區域中。
  5. 如請求項4所述的記憶體控制器，其中所述預資料備份組件包括： 失敗預測組件，其被配置成向所述記憶體裝置提供用於請求所述失敗預測資訊的命令；以及 預資料讀取控制器，其被配置成基於所述失敗預測資訊提供用於讀取在所述第一儲存區域的所述第二子區域中儲存的所述預資料的命令。
  6. 如請求項5所述的記憶體控制器，其中所述預資料恢復組件包括： 失敗資訊請求器，其被配置成向所述記憶體裝置提供用於請求關於對所述目標位置的所述寫入操作是否已失敗的失敗資訊的命令；以及 預資料寫入控制器，其被配置成基於所述失敗資訊來控制所述記憶體裝置初始化所述預資料儲存裝置或將所述預資料儲存在所述第二儲存區域中。
  7. 如請求項4所述的記憶體控制器，其中所述第一儲存區域和所述第二儲存區域是不同的記憶塊。
  8. 如請求項1所述的記憶體控制器，其中所述預資料儲存裝置包括揮發性記憶體。
  9. 如請求項1所述的記憶體控制器，其中待儲存在所述第一儲存區域和所述第二儲存區域中的資料的邏輯位址透過所述主機的請求來預設。
  10. 一種儲存裝置，包括： 記憶體裝置，其包括第一儲存區域和第二儲存區域；以及 記憶體控制器，其被配置成根據待對所述第一儲存區域執行的寫入操作的失敗概率，控制所述記憶體裝置備份儲存在所述第一儲存區域中的資料，並執行所述寫入操作。
  11. 如請求項10所述的儲存裝置，其中所述記憶體控制器包括： 失敗預測組件，其被配置成從所述記憶體裝置獲得失敗預測資訊，所述失敗預測資訊指示對目標位置的所述寫入操作可能失敗的概率，所述目標位置對應於所述第一儲存區域的第一子區域； 預資料讀取控制器，其被配置成基於所述失敗預測資訊備份在所述第一儲存區域的第二子區域中儲存的資料，所述第二子區域不同於所述第一子區域；以及 目標資料寫入控制器，其被配置成控制所述記憶體裝置將目標資料儲存在所述目標位置中。
  12. 如請求項11所述的儲存裝置，其中所述記憶體裝置將流過連接到所述第一子區域的位元線或流過連接到所述第一子區域的字線的電流與參考電流進行比較，並根據所述比較的結果生成所述失敗預測資訊。
  13. 如請求項11所述的儲存裝置，其中當對所述目標位置的寫入操作已失敗時，所述目標資料寫入控制器控制所述記憶體裝置將所述目標資料編程到所述第二儲存區域中。
  14. 如請求項13所述的儲存裝置，進一步包括： 預資料寫入控制器，其被配置成當對所述目標位置的所述寫入操作已失敗時，控制所述記憶體裝置將儲存在所述第二子區域中的資料儲存到所述第二儲存區域中。
  15. 如請求項11所述的儲存裝置，其中所述第一儲存區域包括連接到實體字線的記憶體單元。
  16. 如請求項15所述的儲存裝置，其中所述實體字線連接到多個邏輯字線，並且 所述第一子區域對應於與所述多個邏輯字線中的第一邏輯字線直接連接的記憶體單元，並且 所述第二子區域對應於與所述多個邏輯字線中的第二邏輯字線直接連接的記憶體單元。
  17. 一種操作儲存裝置的方法，所述儲存裝置包括包含第一儲存區域和第二儲存區域的記憶體裝置，所述方法包括： 在預資料位置儲存預資料，所述預資料位置對應於所述第一儲存區域的第一子區域； 確定對目標位置的寫入操作的失敗概率，所述目標位置對應於儲存所述預資料之後的所述第一儲存區域的第二子區域；並且 基於所述失敗概率備份儲存在所述預資料位置中的所述預資料。
  18. 如請求項17所述的方法，進一步包括： 執行將目標資料儲存到所述目標位置中的所述寫入操作； 確定所述寫入操作是否失敗；並且 回應於確定所述寫入操作失敗，將所備份的預資料和所述目標資料編程到所述第二儲存區域中。
  19. 如請求項17所述的方法，其中確定所述失敗概率包括： 將流過與所述第二子區域連接的位元線或流過與所述第二子區域連接的字線的電流與參考電流進行比較；並且 基於比較結果確定所述寫入操作的所述失敗概率。
  20. 如請求項17所述的方法，其中所述第一儲存區域包括連接到實體字線的記憶體單元， 所述實體字線連接到多個邏輯字線，所述第一子區域對應於與所述多個邏輯字線中的第一邏輯字線直接連接的記憶體單元，並且 所述第二子區域對應於與所述多個邏輯字線中的第二邏輯字線直接連接的記憶體單元。
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