TW202118020A - 用於半導體元件陣列的後側深隔離結構 - Google Patents

Abstract

一種用於形成三維記憶體元件的方法，包括：形成多個半導體元件陣列於一第一基底的一第一側上；形成一第一互連層於半導體元件陣列上；形成包含多個儲存單元的一記憶體陣列和一第二互連層於一第二基底上；接合第一互連層和第二互連層；形成一個或多個隔離溝槽，穿過第一基底與第一側相對的一第二側，以暴露第一基底的第一側的一部分，其中隔離溝槽形成於半導體元件陣列的一第一半導體元件陣列和一第二半導體元件陣列之間；以及在隔離溝槽中設置一隔離材料以形成一個或多個隔離結構。

Description

用於半導體元件陣列的後側深隔離結構

本發明係關於一種半導體元件，且特別係關於一種應用深隔離結構的半導體元件。

經由改善製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元能微縮到更小的尺寸。不過，隨著儲存單元的特徵尺寸接近臨界尺寸，平面製程和製造技術變得更加困難且成本高昂。如此一來，平面儲存單元的儲存密度接近物理臨界上限。三維（3D）記憶體架構則能夠解決此平面儲存單元中的密度限制。

本發明描述了用於記憶體元件的三維（3D）電容器結構和用於形成此結構的方法的實施例。

在一些實施例中，一種用於形成三維記憶體元件的方法，包括：形成多個半導體元件陣列於一第一基底的一第一側上；形成一第一互連層於半導體元件陣列上；形成包含多個儲存單元的一記憶體陣列和一第二互連層於一第二基底上；接合第一互連層和第二互連層；形成一個或多個隔離溝槽，穿過第一基底與第一側相對的一第二側，以暴露第一基底的第一側的一部分，其中隔離溝槽形成於半導體元件陣列的一第一半導體元件陣列和一第二半導體元件陣列之間；以及在隔離溝槽中設置一隔離材料以形成一個或多個隔離結構。

在一些實施例中，在接合第一互連層和第二互連層之後，從第二側薄化第一基底。

在一些實施例中，薄化第一基底包括暴露第一基底的第二側上的深井。

在一些實施例中，在設置隔離材料之前，在一個或多個隔離溝槽中設置襯墊層。

在一些實施例中，在第一基底的第二側上設置介電層。

在一些實施例中，接合第一互連層和第二互連層的方法包括直接接合。

一些實施例中，進行一平坦化製程，以去除在第一基底的第二側上的隔離材料的一部分。

在一些實施例中，多個半導體元件陣列包括n型高電壓元件或p型高電壓元件。

在一些實施例中，形成溝槽於第一基底中並暴露接觸點。形成一導電材料於溝槽中和接觸點上，以形成矽穿接觸點（TSC），其中矽穿接觸點（TSC）電耦合到接觸點。

在一些實施例中，形成至少一個接觸焊盤於矽穿接觸點（TSC）上，其中至少一個接觸焊盤電耦合到矽穿接觸點（TSC）上。

在一些實施例中，設置隔離材料包括沉積氧化矽材料。

在一些實施例中，接合第一互連層和第二互連層的方法包括一接合介面處的介電質與介電質接合以及金屬與金屬接合。

在一些實施例中，一種用於形成三維記憶體元件的方法包括：形成包括多個高電壓半導體元件陣列的一週邊電路於一第一基底的一第一側上；形成一第一互連層於週邊電路上；形成包括多個儲存單元的一記憶體陣列和一第二互連層於一第二基底上；接合第一互連層和第二互連層，使得高電壓半導體元件陣列中的至少一個高電壓半導體元件電耦合到儲存單元中的至少一個儲存單元；從第一基底的一第二側薄化第一基底，其中第二側與第一側相對；形成多個隔離溝槽，穿過第一基底的第二側，以暴露出第一基底的第一側的一部分，其中隔離溝槽中的至少一個隔離溝槽形成於高電壓半導體元件陣列中的一第一高電壓半導體元件陣列和一第二高電壓半導體元件陣列之間；以及在隔離溝槽中設置一隔離材料。

在一些實施例中，接合第一互連層和第二互連層的方法包括直接接合。

在一些實施例中，形成一介電層於第一基底的第二側上，其中隔離溝槽延伸穿過介電層。

在一些實施例中，在隔離溝槽中設置隔離材料之前，在至少一個隔離溝槽中設置一襯墊層。

在一些實施例中，設置隔離材料包括設置氧化矽材料。

在一些實施例中，一種記憶體元件包括一週邊電路晶片和一記憶體陣列晶片。週邊電路晶片包括一第一基底和形成在第一基底的一第一側的一高電壓元件的陣列。週邊電路晶片還包括形成在第一基底的第一側的一第一互連層和形成在第一基底的與第一側相對的一第二側上的多個深隔離結構。多個深隔離結構中的至少一個深隔離結構延伸穿過第一基底並且與第一基底的第一側物理接觸。記憶體陣列晶片包括多個儲存單元，其中高電壓元件陣列中的至少一個高電壓元件電耦合到多個儲存單元中的至少一個儲存單元。記憶體陣列晶片還包括與第一互連層物理接觸的一第二互連層。

在一些實施例中，至少一個深隔離結構包括一襯墊層和一隔離材料，其中，襯墊層在隔離材料和第一基底之間。

在一些實施例中，物理接觸包括在第一互連層和第二互連層之間形成的化學接合。

在一些實施例中，至少一個深隔離結構包括氧化矽。

在一些實施例中，第一基底包括電耦合到穿矽接觸點（TSC）的接觸點。

在一些實施例中，三維記憶體元件還包括與穿矽接觸點（TSC）接觸並且電耦合到穿矽接觸點（TSC）的接觸焊盤。

儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。

應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。

通常，可以至少部分地根據上下文中的用法來理解術語。例如，如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。

易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也可以包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即直接在某物上）的意思。

此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向（旋轉90度或處於其它方向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。

如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。

如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如，層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如，互連層可以包括一個或更多導體層和接觸層（其中形成接接觸點、互連線和/或垂直互連接入結構（VIA））和一個或更多介電層。

在本發明中，為了容易描述，使用“臺階”表示沿垂直方向基本相同高度的元件。例如，字線和下方的閘極介電層可以被稱為“臺階”，字線和下方的絕緣層可以一起被稱為“臺階”，基本相同高度的字線可以被稱為“字線的臺階”或類似等等。

如本文使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差中的輕微變化導致的。如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內（例如，該值的±10%、±20%、或±30%）變化。

在本發明中，術語“水平/水平地/橫向/橫向地”表示標稱地平行於基底的橫向表面，並且術語“垂直”或“垂直地”表示標稱地垂直於基底的橫向表面。

如本文所用，術語“3D記憶體”是指在橫向方向的基底上具有垂直方向的儲存單元電晶體串（本文稱為“記憶體串”，例如NAND串），以使得記憶體串在相對於基底的垂直方向上延伸的三維（3D）半導體元件。

在3D儲存單元中實施諸如高電壓n型或p型元件的高電壓元件以有利於單元操作。在3D記憶體電路中，高電壓n型或p型元件的陣列可以設置成行和列以形成控制電路，例如解碼器陣列（例如，X-DEC或Y-DEC陣列）。可以在操作期間將元件的選集連接到高電壓（例如，約15V-25V），並且在元件的相鄰陣列之間可能出現大的電壓差（例如，大約25V）。這樣一來，需要實施高電壓n型和p型元件的陣列之間的充分隔離，以防止相鄰高電壓元件之間的相互干擾。3D記憶體（例如，3D NAND快閃記憶體）的發展朝向高密度高容量儲存單元前進，並且元件的數量和金屬線路的數量一直在增大。元件之間的間隔繼續縮小，高品質隔離結構對防止相鄰元件之間的相互干擾而言正變得更加關鍵。

根據本發明的各實施例提供了改善3D記憶體結構的高電壓元件之間的隔離的結構和隔離結構的製造方法。可以將包含互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS）元件的週邊元件晶片接合到包含3D記憶體陣列的陣列晶片。可以在接合的週邊/記憶體陣列晶片中實施隔離結構以防止元件的相鄰陣列之間（例如，高電壓n型元件或p型元件的陣列之間）的相互干擾。可以經由薄化週邊晶片的介電層並形成矽穿隔離（TSI）結構來形成隔離結構以有效地分隔不同的功能區域。經由使用隔離結構，而不是依賴於元件之間更大的分隔距離或者增加那些功能區域的摻雜水平，也可以改善3D NAND快閃記憶體的總體記憶體密度和製造成本。

第1A圖繪示本發明較佳實施例中三維（3D）記憶體元件的俯視示意圖。一3D記憶體元件100可以是記憶體晶片（封裝）、記憶體管芯或記憶體管芯的任何部分，並且可以包括一個或多個儲存平面101，其中的每個儲存平面可以包括多個儲存區塊103。可以在每個儲存平面101進行相同且同時發生的操作。儲存區塊103可以是百萬位元組（MB）大小，其可以是最小大小可進行的抹除操作。如第1圖中所示，示例性3D記憶體元件100包括四個儲存平面101，並且每個儲存平面101包括六個儲存區塊103。每個儲存區塊103可以包括多個儲存單元，其中每個儲存單元可以經由諸如位元線和字線的互連來定址。可以垂直地佈設位元線和字線（例如，分別成行和列）以形成金屬線的陣列。在第1圖中將位元線和字線的方向標記為“WL”和“BL”。在本發明中，儲存區塊103也被稱為“記憶體陣列”或“陣列”。記憶體陣列是執行儲存功能的記憶體元件中的核心區域。

3D記憶體元件100還包括一週邊區域105，即圍繞儲存平面101的區域。週邊區域105可以包含很多數位的、類比的和/或混合信號電路以支援記憶體陣列的功能，例如，頁面緩存、行和列解碼器以及感測放大器。週邊電路使用主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對本領域中的普通技術人員將是顯而易見的。

第1圖中繪示3D記憶體元件100中的儲存平面101的配置和每個儲存平面101中的儲存區塊103的配置，此圖僅作為一實施示例，其並不限制本發明的範圍。

參考第1B圖，根據本發明的一些實施例繪示出第1A圖中的一區域108的放大俯視圖。3D記憶體元件100的區域108可以包括一階梯區域210和一溝道結構區域211。溝道結構區域211可以包括記憶體串212的陣列，每個記憶體串包括多個堆疊的儲存單元。階梯區域210可以包括階梯結構和形成於階梯結構上的接觸結構214的陣列。在一些實施例中，在字線（WL）方向上延伸跨越溝道結構區域211和階梯區域210的多個縫隙結構216可以將儲存塊分成多個儲存區塊218。至少一些縫隙結構216可以充當用於溝道結構區域211中的記憶體串212的陣列的共用源極接接觸點。頂部選擇閘極切口220可以設置於每個儲存區塊218的中間以將儲存區塊218的頂部選擇閘極（TSG）分成兩部分，並且由此能夠將儲存區塊分成兩個可程式設計（讀取/寫入）頁面。儘管可以在儲存塊層級進行3D NAND記憶體的抹除操作，但可以在儲存頁層級進行讀取和寫入操作。頁的大小可以是幾千位元組（KB）。在一些實施例中，區域108還包括用於製造期間的製程變化控制和/或用於附加的機械支撐的虛設記憶體串。

第2圖繪示本發明較佳實施例中3D記憶體陣列結構的一部分的透視示意圖。一記憶體陣列結構200包括一基底330、基底330之上的一絕緣層331、絕緣層331上的下部選擇閘極（LSG）332的臺階、以及控制閘極333（也稱為“字線（WL）”）的多個臺階，其堆疊在下部選擇閘極（LSG）332的頂部上以形成交替的導電和介電層的堆疊層335。為清楚起見，第2圖中未繪示出與控制閘極的臺階相鄰的介電層。

每個臺階的控制閘極由穿過堆疊層335的一縫隙結構216-1和一縫隙結構216-2分隔。記憶體陣列結構200還包括處於控制閘極333的堆疊層上的頂部選擇閘極（TSG）334的臺階。頂部選擇閘極（TSG）334、控制閘極333和下部選擇閘極（LSG）332的堆疊層也被稱為“閘電極”。記憶體陣列結構300還包括記憶體串212和基底330的處於相鄰下部選擇閘極（LSG）332之間的部分中的摻雜源極線區域344。每個記憶體串212包括延伸穿過交替導電和介電層的絕緣層331和堆疊層335的溝道孔336。記憶體串212還可以包括溝道孔336的側壁上的記憶體膜337、記憶體膜337上的溝道層338和由溝道層338圍繞的核心填充膜339。可以在控制閘極333和記憶體串212的交叉處形成儲存單元340。記憶體陣列結構300還包括與頂部選擇閘極（TSG）334上的記憶體串212連接的多條位元線（BL）341。記憶體陣列結構300還包括經由多個接觸結構214與閘電極連接的多條金屬互連線343。堆疊層335的邊緣被配置成階梯形狀以允許電連接到閘電極的每個臺階。

在第2圖中，出於例示的目的，控制閘極333-1、控制閘極333-2和控制閘極333-3的三個臺階與頂部選擇閘極（TSG）334的一個臺階和下部選擇閘極（LSG）332的一個臺階被一起繪示出。在此示例中，每個記憶體串212可以包括分別與控制閘極333-1、控制閘極333-2和控制閘極333-3對應的三個儲存單元340-1、儲存單元340-2和儲存單元340-3。在一些實施例中，控制閘極的數量和儲存單元的數量可以多於三個以增大儲存容量。記憶體陣列結構200還可以包括其他結構，例如，頂部選擇閘極（TSG）切口、共用源極接接觸點和虛設溝道結構。為簡單起見，這些結構未在第2圖中繪示出。

為實現更高的儲存密度，大大增加了3D記憶體的垂直字線（WL）堆疊層的數量或每個記憶體串的儲存單元的數量，例如，從24個堆疊字線（WL）層（即，24L）增加到128層或更多。為進一步減小3D記憶體的尺寸，記憶體陣列可以被堆疊在週邊電路的頂部上，反之亦然。例如，可以在第一基底上製造週邊電路，並且可以在第二基底上製造記憶體陣列。然後，可以經由將第一和第二基底接合在一起而經由各種互連來電耦合（例如，電連接或物理接觸）記憶體陣列和週邊電路。這樣一來，不僅可以提高3D記憶體密度，而且週邊電路和記憶體陣列之間的通信還可以具有更高頻寬和更低功耗，因為經由基底（晶片）接合，互連長度可以更短。

隨著3D記憶體元件的密度和性能提高，也需要週邊電路中的改進以為記憶體陣列提供功能支援，例如，讀取、寫入和抹除儲存單元的資料。可以在接合的週邊/記憶體陣列晶片中實施隔離結構以防止相鄰結構之間（例如，不同摻雜類型的井之間）的相互干擾。可以經由薄化週邊晶片的介電層並形成矽穿隔離（TSI）結構來形成隔離結構以有效地分隔不同的功能區域。

第3圖繪示本發明較佳實施例中形成具有深隔離結構的3D記憶體陣列的流程圖。可以經由晶片接合將週邊電路晶片與記憶體陣列晶片連接在一起並在週邊電路晶片中形成深隔離結構來形成3D記憶體元件，以防止相互干擾。為簡單起見，可以按照不同的順序和/或變型來執行一方法300的操作，並且方法300可以包括未描述的更多操作。第3-9圖是製造併入了隔離結構的示例性半導體結構300的剖面圖。提供第3-9圖為示例性剖面圖以方便解釋方法300。儘管這裡描述了在介電層中形成隔離結構的製程作為示例，但可以將此製程應用於各種其他層，例如層間電介質、絕緣層、導電層和任何其他適當層。本文提供的製作製程是示例性的，並且可以執行這些附圖中未繪示出的根據本發明的替代製程。

在一操作302處，根據本發明的一些實施例，形成3D記憶體元件的週邊電路晶片。參考第4圖，一週邊電路400可以包括3D記憶體元件的各種部件，例如，一第一基底430、諸如一高電壓元件450A的陣列和一高電壓元件450B的陣列的週邊元件的陣列、一淺溝槽隔離（STI）452、一第一井451、一第二井454、一閘極堆疊層456、一閘極間隔體458和一週邊互連層462。在一些實施例中，高電壓元件450A和高電壓元件450B的陣列可以包括高電壓n型元件。為簡單起見，可以與高電壓元件450A和高電壓元件450B並行形成高電壓元件陣列中的其他高電壓元件，其在第4圖中未繪示出。在一些實施例中，第一井451可以是摻雜有p型摻雜劑的p型井。在一些實施例中，第二井454可以是摻雜有n型摻雜劑的n型井。週邊元件450A和週邊元件450B的陣列可以是用於控制3D記憶體元件的解碼器陣列的部分。例如，週邊元件450A和週邊元件450B的陣列可以用於X-DEC和/或Y-DEC陣列。

第一基底430可以包括矽（例如，單晶矽）、矽鍺（SiGe）、鍺（Ge）、矽覆絕緣（SOI）、鍺覆絕緣（GOI）、砷化鎵（GaAs）、氮化鎵、碳化矽、玻璃、III-V化合物、任何其他適當材料或它們的任何組合。在一些實施例中，可以在週邊元件製造之前對第一基底430進行雙側拋光。在此示例中，第一基底430包括頂側和底側上（也分別稱為一第一側430-1和一第二側430-2，或前側和後側）的表面，兩個表面都被拋光並處理以提供用於高品質半導體元件的光滑表面。第一和第二側是第一基底430的相對側。

週邊電路400可以包括第一基底430上的一個或多個週邊元件450A和週邊元件450B。週邊元件450A和週邊元件450B彼此相鄰並且可以形成於第一基底430上，其中週邊元件450A和週邊元件450B的整體或部分形成於第一基底430中（例如，在第一基底430的頂表面下方）和/或直接形成於第一基底430上。週邊元件450A和週邊元件450B可以包括任何適當的半導體元件，例如，週邊元件450A和週邊元件450B可以是諸如高電壓NFET的高電壓n型元件或諸如高電壓PFET的高電壓p型元件。週邊元件450A和週邊元件450B可以是不同類型的元件，例如，週邊元件450A可以是高電壓n元件，並且週邊元件450B可以是高電壓p型元件。在一些實施例中，週邊元件450A和週邊元件450B也可以是金屬氧化物半導體場效應電晶體（MOSFET）、雙極結型電晶體（BJT）、二極體、電阻器、電容器、電感器等。在半導體元件中，p型和/或n型MOSFET（即，CMOS）廣泛地被應用於邏輯電路設計中，並且被用作本發明中的週邊元件450A和週邊元件450B的示例。因此，週邊電路400也可以被稱為CMOS晶片。週邊元件的陣列可以包括作為p溝道MOSFET或n溝道MOSFET的週邊元件450A和週邊元件 450B，並且可以包括但不限於由淺溝槽隔離（STI）452圍繞的主動元件區域、包括閘極介電質、閘極導體和/或閘極硬遮罩的閘極堆疊層456。第一井451和第二井454可以是用於週邊元件450A和週邊元件450B的陣列的任何適當的井。例如，第一井451可以是摻雜有適當p型摻雜劑的高電壓p型井。第二井454可以是摻雜有適當n型摻雜劑的深n型井。週邊元件450A和週邊元件450B的陣列還可以包括源極/汲極擴展部和/或暈圈區域（第4圖中未繪示出）、閘極間隔體458以及位於閘極堆疊層的每一側上的一源極/汲極對460。週邊元件450A和週邊元件450B還可以包括源極/汲極的頂部中的矽化物接觸區域（未繪示）。其他適合的元件也可以形成在第一基底430上。

經由使用黃光微影和蝕刻對基底進行圖案化、填充絕緣材料並研磨絕緣材料以在第一基底430上形成一共面表面，並形成淺溝渠隔離（STI）452。淺溝渠隔離（STI）452可以形成在週邊元件450A和週邊元件450B的陣列的邊界處以提供週邊元件陣列與諸如一深井455的其他相鄰結構的隔離。一種用於淺溝渠隔離（STI）的絕緣材料可以包括氧化矽、氮氧化矽、四乙氧基矽烷（tetraethoxysilane, TEOS）、低溫氧化物（LTO）、高溫氧化物（HTO）、氮化矽等。可以使用諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、低壓化學氣相沉積（LPCVD）、高密度電漿（HDP）化學氣相沉積、快速熱化學氣相沉積（RTCVD）、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、濺射、熱氧化或者氮化、或其組合的技術來設置用於淺溝渠隔離（STI）452的絕緣材料。淺溝渠隔離（STI）452的形成還可以包括高溫退火步驟以增加所設置的絕緣材料的密度，從而改善電隔離的功能。

週邊元件450A和週邊元件450B的陣列的第一井451和第二井454可以包括p型和/或n型摻雜，以用於形成n型溝道或p型溝道MOSFET。例如，週邊元件450A和週邊元件450B的陣列可以是諸如HVPFET的高電壓p型元件的陣列。在一些實施例中，週邊元件450A和週邊元件450B的陣列可以是諸如HVNFET的高電壓n型元件，並且第一井451可以是高電壓p型井，並且第二井454可以是深n型井。第一井451和第二井454的摻雜劑的分佈和濃度可能影響週邊元件450A和/或週邊元件450B的元件特性。對於具有低閾值電壓（V_t ）的MOSFET元件，一個或多個適當的井可以被摻雜有較低濃度，並且可以形成低電壓p型井或低電壓n型井。對於具有高V_t 的MOSFET，一個或多個適當的井可以被摻雜有較高濃度，並且可以形成高電壓p型井或高電壓n型井。在一些實施例中，為了提供與p型基底的電隔離，可以在用於具有高V_t 的n溝道MOSFET的高電壓p型井的下方形成深n型井。週邊元件450A和週邊元件450B可以是在任何適當的條件下操作的元件。例如，週邊元件450A可以是低電壓元件，而週邊元件450B可以是高電壓元件，並且適當的井可以是嵌入在可以是p型基底的基底430中的n型井。在一些實施例中，可以包括其他井和結構。

n型井的形成可以包括任何適當的n型摻雜劑，例如磷、砷、銻等、和/或其任何組合。p型井的形成可以包括任何適當的p型摻雜劑，例如硼。可以經由離子摻雜、接著進行退火或經由在磊晶製程中針對主動元件區域進行原位摻雜。

可以經由“閘極第一”方案形成週邊元件450A和週邊元件450B的陣列的閘極堆疊層456，其中在形成源極/汲極之前設置並圖案化閘極堆疊層456。也可以經由“替換”方案形成週邊元件450A和週邊元件450B的陣列的閘極堆疊層456，其中可以首先形成犧牲閘極堆疊層，然後在形成源極/汲極之後由高k介電層和閘極導體替換犧牲閘極堆疊層。

在一些實施例中，閘極介電質可以由氧化矽、氮化矽、氮氧化矽和/或諸如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭層、和/或其組合的高k介電層製成。可以經由任何適當的方法設置閘極介電質，此些方法例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、低壓化學氣相沉積（LPCVD）、高密度電漿（HDP）化學氣相沉積、快速熱化學氣相沉積（RTCVD）、濺射、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、熱氧化或者氮化、或其組合。

在一些實施例中，閘極導體可以由金屬或金屬合金製成，例如鎢、鈷、鎳、銅或鋁和/或其組合。在一些實施例中，閘極導體還可以包括導電材料，例如氮化鈦（TiN）、氮化鉭（TaN）等。閘極導體可以經由諸如濺射、熱蒸鍍、電子束蒸鍍、原子層沉積（ALD）、物理氣相沉積（PVD）和/或其組合的任何適當的沉積方法形成。

在一些實施例中，閘極導體也可以包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽和任何其他適當材料、和/或其組合。在一些實施例中，多晶材料可以被摻雜任何適當類型的摻雜劑，例如硼、磷或砷等。在一些實施例中，閘極導體還可以是具有前述材料的非晶半導體。

在一些實施例中，閘極導體可以由包括WSi_x 、CoSi_x 、NiSi_x 或AlSi_x 等的金屬矽化物製成。金屬矽化物材料的形成可以包括使用上文描述的類似技術形成金屬層和多晶半導體。金屬矽化物的形成還可以包括在沉積的金屬層和多晶半導體層上施加熱退火製程，接著去除未反應的金屬。

可以經由設置絕緣材料並且接著執行各向異性蝕刻來形成閘極間隔體458。用於閘極間隔體458的絕緣材料可以是任何絕緣體，包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（tetraethoxysilane, TEOS）、低溫氧化物（LTO）、高溫氧化物（HTO）等。可以使用諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、低壓化學氣相沉積（LPCVD）、高密度電漿（HDP）化學氣相沉積、快速熱化學氣相沉積（RTCVD）、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、濺射或其組合的技術來設置閘極間隔體458。閘極間隔體458的各向異性蝕刻包括乾蝕刻，例如反應離子蝕刻（RIE）。

在源極/汲極對460之間的閘極堆疊層456的長度是MOSFET的重要特徵。閘極長度確定MOSFET的驅動電流的大小，因此被積極地縮小以用於邏輯電路。閘極長度可以小於大約100nm（奈米）。在一些實施例中，閘極長度可以在大約5nm到大約30nm之間的範圍中。具有這樣小尺度的閘極堆疊層的圖案化非常困難，可以使用包括光學接近校正、雙重曝光和/或雙重蝕刻、自動准雙重圖案化等的技術實現。

在一些實施例中，週邊元件450A和週邊元件450B的源極/汲極對460可以被摻雜高濃度摻雜劑。對於n型MOSFET，用於源極/汲極對460的摻雜劑可以包括任何適當的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對於p型MOSFET，用於源極/汲極對460的摻雜劑可以包括任何適當的p型摻雜劑，例如硼。可以經由離子摻雜、然後進行摻雜劑退火來完成注入摻雜劑的製程。源極/汲極對460可以由與第一基底430相同的材料製成，例如，矽。在一些實施例中，週邊元件450A和週邊元件450B的陣列中的每個元件的源極/汲極對460可以由與第一基底430不同的材料製成，以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極對460可以包括SiGe，並且用於n型MOSFET的源極/汲極對460可以摻雜碳。利用不同材料形成源極/汲極對460可以包括深蝕刻源極/汲極區域中的基底材料並且使用諸如磊晶技術來設置新的源極/汲極材料。還可以經由在磊晶期間原位摻雜來實現針對源極/汲極對460的摻雜。

週邊元件450A和週邊元件450B還可以具有沿閘極堆疊層456的每一側的可選的源極/汲極擴展部和/或暈輪區域（第4圖中未繪示）。源極/汲極擴展部和/或暈輪區域位於閘極堆疊層下方的主動元件區域內部，其主要是為了改善溝道長度小於大約0.5 μm的週邊元件450A和週邊元件450B的短溝道控制能力。源極/汲極擴展部和/或暈輪區域的形成可以類似於源極/汲極對460的形成，但可以使用不同摻雜條件（例如，劑量、角度、能量、種類等）以獲得優化的摻雜分佈、深度或濃度。

週邊元件450A和週邊元件450B可以形成於具有平面主動元件區域的第一基底430上（如第4圖所示），其中MOSFET的溝道和電流的方向平行於第一基底430的表面。在一些實施例中，週邊元件450A和週邊元件450B還可以形成於具有3D主動元件區域的第一基底430上，例如形狀類似“鰭”的所謂“鰭式FET”（未繪示），其中MOSFET的閘極堆疊層包裹在鰭周圍，並且MOSFET的溝道沿鰭的三個側面（頂部和閘極之下的兩個側壁）放置。

在一些實施例中，週邊電路400可以包括週邊元件450A和週邊元件450B上方的週邊互連層462（或第一互連層），以在不同的週邊元件450A和週邊元件450B和外部裝置（例如，電源、另一個晶片、I/O（輸出/輸入）裝置等）之間提供電連接。週邊互連層462可以包括一個或多個互連結構，例如，一個或多個垂直接觸結構464和一個或多個橫向導電線466。接觸結構464和導電線466可以寬泛地包括任何適當類型的互連，例如中段製程（MOL）互連和後段製程（BEOL）互連。週邊電路400中的接觸結構464和導電線466可以包括任何適當的導電材料，例如鎢（W）、鈷（Co）、銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）、鎳、矽化物（WSi_x 、CoSi_x 、NiSi_x 、AlSi_x 等）、金屬合金或其任何組合。可以經由一種或多種薄膜沉積製程沉積導電材料，所述沉積製程例如化學氣相沉積（CVD）、等離子體增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍、濺射、蒸鍍或其任何組合。

週邊互連層462還可以包括一絕緣層468。週邊互連層462中的絕緣層468可以包括絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、摻雜氧化矽（例如F-、C-、N-或H-摻雜的氧化物）、四乙氧基矽烷（TEOS）、聚醯亞胺、旋塗式玻璃（SOG）、諸如多孔SiCOH的低k電介質材料、倍半矽氧烷（SSQ）或其任何組合。可以經由一種或多種薄膜沉積製程沉積絕緣材料，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDP-CVD）、濺射、旋塗或其任何組合。

在第4圖中，繪示出兩個導電層級470-1和470-2（也稱為“金屬層級”）作為示例，其中每個金屬層級可以包括接觸結構464和導電線466，其中同一金屬層級的導電線466位於距第一基底430相同距離處。週邊電路400的金屬層級470的數量不受限制，並且可以是針對3D記憶體的性能進行優化的任何數量。

可以經由從週邊電路400的底部到頂部堆疊金屬層級470來形成週邊互連層462。在第4圖中的週邊電路400的示例中，可以首先形成底部金屬層級470-1，並且然後可以在底部金屬層級470-1的頂部上形成上部金屬層級470-2。每個金屬層級470的製造製程可以包括但不限於：設置具有該金屬層級所需厚度的絕緣層468的一部分，使用黃光微影和乾/濕蝕刻對絕緣層468的該部分進行圖案化以形成用於接觸結構464和導電線466的接觸孔，設置導電材料以填充用於接觸結構464和導電線466的接觸孔，以及使用諸如化學機械研磨（CMP）或反應離子蝕刻（RIE）的平坦化製程去除接觸孔外部的過多的導電材料。

在一些實施例中，週邊電路400還包括一個或多個基底接觸點472，其中基底接觸點472向第一基底430提供電連接。基底接觸點472可以包括具有垂直接觸結構464的多個臺階和橫向導電線466的一個或多個導電層級470。在第4圖中，繪示出具有接觸結構一個臺階和導電線的基底接觸點472作為示例，其中基底接觸點472的垂直接觸結構延伸穿過絕緣層468並且電接觸第一基底430。在一些實施例中，週邊電路400還可以包括接觸點471以提供通往絕緣層468中嵌入的適當元件的電連接。接觸點471可以電耦合到橫向導電線466。

在一些實施例中，最頂部導電線466（例如，第4圖中的466-1和466-2）可以被暴露作為週邊電路400的頂表面，其中最頂部導電線466-1和/或466-2可以與另一個晶片或外部裝置上的導電線直接連接。

在一些實施例中，最頂部導電線466-1和466-2可以嵌入絕緣層468內部（如第4圖所示），其中在運輸或操作期間導電線466頂部的絕緣材料提供劃傷防護。稍後可以經由形成金屬VIA，或簡單地經由使用乾/濕蝕刻深蝕刻絕緣層468來建立通往最頂部導電線466的電連接。

不過，週邊元件450A和週邊元件450B的陣列不限於MOSFET。可以經由不同的遮罩設計和佈局在MOSFET製造期間同時形成例如二極體、電阻器、電容器、電感器、BJT等的其他元件的結構。為了形成MOSFET之外的元件，可以在MOSFET的製程流程中增加或修改製程步驟，例如，為獲得不同的摻雜劑分佈、膜厚度或材料堆疊層等的製程。在一些實施例中，還可以利用附加的設計和/或蝕刻微影來製造MOSFET之外的週邊元件450A和週邊元件450B的陣列以實現具體電路要求。

在一些實施例中，多個週邊元件450A和週邊元件450B可以用於形成用於週邊電路400的操作的任何數位、類比和/或混合信號電路。例如，週邊電路400可以執行行/列解碼、定時和控制、讀取、寫入和抹除記憶體陣列的資料等。

在一些實施例中，可以在形成MOSFET的井的同時，在第一基底430中形成深井455。深井455可以延伸到基底430中的足夠的深度，例如在基底430的第一表面430-1下方大約2 μm到大約10 μm處，以便保留電晶體特性並且例如防止洩漏。深井455可以是p型摻雜的或n型摻雜的。n型摻雜劑可以是磷、砷、銻等。p型摻雜劑可以是例如硼。可以經由第一基底430的離子摻雜、接著進行退火來完成摻雜製程。在一些實施例中，可以經由磊晶和原位摻雜在第一基底430上形成深井455。可以恰好在其他適當井的摻雜之前或之後執行深井455的摻雜。可以與其他適當井同時執行深井455的摻雜劑退火。在一些實施例中，可以形成一深井接觸點473以提供通往深井455的電連接。在一些實施例中，深井接觸點473形成與深井455的歐姆接觸。深井接觸點473可以經由週邊互連層462中的接觸結構464和導電線466與週邊電路400的對應電路形成電連接。例如，深井接觸點473可以與地、第一基底430的基底接觸點472、週邊元件450A和週邊元件450B的源極或汲極460或閘極堆疊層456等連接。

在一操作304處，根據本發明的一些實施例，形成3D記憶體陣列。參考第5圖，一3D記憶體陣列500可以是3D NAND記憶體陣列，並且可以包括一第二基底530、一儲存單元540和一陣列互連層562（或第二互連層）。第二基底530可以類似於第一基底430。儲存單元540可以類似於上文參考第2圖所描述的儲存單元340-1、儲存單元340-2或儲存單元340-3。陣列互連層562可以類似於週邊互連層462並且可以使用類似材料和類似製程形成。例如，陣列互連層562的互連結構（例如，接觸結構564和導電線566）和絕緣層568分別類似於週邊互連層462的互連結構（例如，接觸結構464和導電線466）和絕緣層468。

在一些實施例中，3D記憶體陣列500可以是用於3D NAND快閃記憶體記憶體的記憶體陣列，其中儲存單元540可以垂直堆疊成記憶體串212。記憶體串212延伸穿過多個導體層574和介電層576對。本文中還將多個導體/介電層對稱為一“交替導體/介電堆疊層”578。交替導體/介電堆疊層578中的導體層574和介電層576在垂直方向交替。換言之，除了交替導體/介電堆疊層578的頂部或底部的層，每個導體層574可以在兩側上被兩個介電層576夾置，並且每個介電層576可以在兩側上被兩個導體層574夾置。導體層574可以均具有相同的厚度或不同的厚度。類似地，介電層576可以均具有相同的厚度或具有不同的厚度。在一些實施例中，交替導體/介電堆疊層578包括比導體/介電層對具有更多的不同材料和/或厚度的導體層或介電層。導體層574可以包括諸如鎢、鈷、銅、鋁、鈦、鉭、氮化鈦、氮化鉭、鎳、摻雜矽、矽化物（例如，NiSix、WSix、CoSix、TiSix）或其任何組合的導體材料。介電層576可以包括諸如氧化矽、氮化矽、氮氧化矽或其任何組合的電介質材料。

如第5圖所示，每個記憶體串212可以包括溝道層338和記憶體膜337。在一些實施例中，溝道層338包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜337是包括隧穿層、儲存層（也稱為“電荷捕獲/儲存層”）和阻擋層的複合層。每個記憶體串212可以具有圓柱形狀（例如，柱形）。根據一些實施例，溝道層338、穿隧層、儲存層和阻擋層從中心向柱的外表面的方向按照此次序設置。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（高k）介電質或其任何組合。儲存層可以包括氮化矽、氧氮化矽、矽或其任何組合。在一些實施例中，記憶體膜337包括ONO介電質（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層）。

在一些實施例中，交替導體/介電堆疊層578中的每個導體層574能夠充當記憶體串212的每個儲存單元的控制閘極（例如第3圖中的示例性控制閘極333）。如第5圖所示，記憶體串212可以包括記憶體串212下端處的下部選擇閘極332（例如，源極選擇閘極）。記憶體串212還可以包括記憶體串212的上端處的頂部選擇閘極334（例如，汲極選擇閘極）。如本文所用，部件（例如，記憶體串212）的“上端”是在方向z上更遠離第二基底530的端部，並且部件（例如，記憶體串212）的“下端”是在方向z上更接近第二基底530的端部。如第5圖中所示，對於每個記憶體串212而言，汲極選擇閘極334可以在源極選擇閘極332上方。在一些實施例中，選擇閘極332/334包括諸如鎢、鈷、銅、鋁、摻雜矽、矽化物或其任何組合的導體材料。

在一些實施例中，3D記憶體元件500包括記憶體串212的溝道層338的下端上的一磊晶層580。磊晶層580可以包括半導體材料，例如矽。可以從第二基底530上的一半導體層582磊晶生長磊晶層580。半導體層582可以是未摻雜、由p型或n型摻雜劑部分摻雜（在厚度方向和/或寬度方向上）或完全摻雜的。對於每個記憶體串212，在本文中將磊晶層580稱為“磊晶插塞”。每個記憶體串212的下端處的磊晶插塞580能夠接觸溝道層338和半導體層582的摻雜區兩者。磊晶插塞580能夠充當記憶體串212的下端處的下部選擇閘極332的溝道。

在一些實施例中，陣列元件還包括階梯區域210中的字線（也稱為字線接觸點）的多個接觸結構214。每個字線接觸結構214可以與交替導體/介電質堆疊層578中的對應導體層574形成電接觸，以單獨控制儲存單元340。可以經由對接觸孔進行乾/濕蝕刻、接著利用例如鎢、鈦、氮化鈦、銅、氮化鉭、鋁、鈷、鎳或其任何組合的導體進行填充來形成字線接觸結構214。

如第5圖所示，3D記憶體陣列500還包括形成於記憶體串212頂部的位元線接觸點584，以提供對記憶體串212的溝道層338的個別接入。與字線接觸結構214和位元線接觸點584連接的導電線分別形成3D記憶體陣列500的字線和位元線。典型地，彼此垂直地敷設字線和位元線（例如，分別成行和列），從而形成記憶體的“陣列”。

在一些實施例中，3D記憶體陣列500還包括第二基底530的基底接觸點572。可以使用與第一基底430的基底接觸點572類似的材料和製程形成基底接觸點572。基底接觸點572可以提供通往3D記憶體陣列500的第二基底530的電連接。

在一操作306處，根據本發明的一些實施例，接合週邊電路晶片和3D記憶體陣列晶片。參考第6圖，可以經由將製造在第一基底430上的週邊電路400和製造在第二基底530上的3D記憶體陣列500晶片接合來形成一3D記憶體元件600。如第6圖所示，將週邊電路400上下反轉並經由適當的晶片接合製程與3D記憶體陣列500結合，且晶片接合製程例如直接接合、混合接合、陽極接合、任何適當的接合製程和/或其組合。在一接合介面688處，週邊電路400和3D記憶體陣列500經由多個互連VIA 486/586電連接。

在一些實施例中，3D記憶體元件600的接合介面688位於週邊互連層462的絕緣層468和陣列互連層562的絕緣層568之間。可以在接合介面688處結合互連VIA 486和586以將週邊互連層462的任何導電線466或接觸結構464與陣列互連層562的任何導電線566或接觸結構564電連接。這樣一來，可以電連接週邊電路400和3D記憶體陣列500。

在一些實施例中，3D記憶體元件600的接合介面688位於接合層690內部。在此示例中，互連VIA 486和VIA 586延伸經由接合層690並且還形成週邊互連層462的任何導電線466或接觸結構464與陣列互連層562的導電線566或接觸結構564之間的電連接。這樣一來，也可以電連接週邊電路400和3D記憶體陣列500。

在一些實施例中，在接合製程之前，可以在（第4圖中的）週邊電路400和/或（第5圖中的）3D記憶體陣列500的頂部設置一接合層690。接合層690可以包括諸如氧化矽、氮化矽、氮氧化矽或其任何組合的介電材料。接合層690還可以包括黏合材料，例如，環氧樹脂、聚醯亞胺、幹膜、光敏聚合物等。可以經由諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDP-CVD）、濺射、旋塗或其任何組合的一種或多種薄膜沉積製程來形成接合層690。

在一些實施例中，在形成接合層690之後，可以分別形成用於週邊電路400和3D記憶體陣列500的互連VIA 486和586。互連VIA 486/586可以包括金屬或金屬合金，例如銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）等或其任何組合。可以經由諸如化學氣相沉積（CVD）、等離子體增強CVD（PECVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍、濺射、蒸鍍或其任何組合的一種或多種薄膜沉積製程來設置互連VIA 486/586的金屬或金屬合金。互連VIA 486/586的製造製程還可以包括但不限於黃光蝕刻、濕/乾蝕刻、平坦化（例如，CMP或RIE深蝕刻）等。

在一些實施例中，可以根據產品設計和製造策略在管芯級（例如，管芯到管芯或晶片到晶片）或晶片級（例如，晶片到晶片）將週邊電路400和3D記憶體陣列500接合在一起。在晶片級接合可以提供高傳輸量，其中第一基底430上具有週邊電路400的管芯/晶片的子集或全部可以同時與具有3D記憶體陣列500的第二基底530結合。可以在晶片接合之後切塊成為個體3D記憶體元件600。另一方面，可以在切塊和管芯測試之後執行管芯級的接合，其中可以首先選擇週邊電路400和3D記憶體陣列500的功能管芯，然後進行接合以形成3D記憶體元件600，從而實現3D記憶體元件600的更高良率。

在一些實施例中，在接合製程期間，當週邊電路400的互連VIA 486與3D記憶體陣列500的對應互連VIA 586對準時，可以將週邊互連層462與陣列互連層562對準。結果，可以在接合介面688處連接對應的互連VIA 486/586並且可以將3D記憶體陣列500與週邊電路400電連接。

在一些實施例中，可以經由混合接合來結合週邊電路400和3D記憶體陣列500。混合接合、尤其是金屬/介電質混合接合可以是一種直接接合技術（例如，在表面之間形成接合而不使用諸如焊料或黏著劑的中間層），其同時獲得金屬-金屬接合和介電質-介電質接合。在接合製程期間，可以在金屬-金屬接合表面和介電質-介電質表面處形成化學鍵。

在一些實施例中，可以經由使用接合層690來接合週邊電路400和3D記憶體陣列500。在接合介面688處，除金屬與金屬接合之外，可以在氮化矽與氮化矽、氧化矽與氧化矽、或氮化矽與氧化矽之間發生接合。在一些實施例中，接合層還可以包括用於增強接合強度的黏合材料，例如，環氧樹脂、聚醯亞胺、乾膜等。

在一些實施例中，可以使用處理製程來增強接合介面688處的接合強度。處理製程可以處理陣列互連層562和週邊互連層462的表面，使得絕緣層562/462的表面形成化學鍵。處理製程可以包括例如電漿處理（例如，利用含有電漿的氟（F）、氯（Cl）或氫（H））或化學處理（例如，甲酸）。在一些實施例中，處理製程可以包括可以在真空或惰性環境（例如，具有氮或氬）中在大約250°C到大約600°C的溫度下執行的熱製程。熱製程可以在互連VIA 486和586之間擴散金屬。結果，在接合製程之後，互連VIA的對應對中的金屬材料可以彼此相互混合或形成合金。

在將週邊和陣列互連層接合在一起之後，製造在第一基底430上的週邊電路400的至少一個週邊元件可以與製造在第二基底530上的3D記憶體陣列500的至少一個儲存單元電連接。例如，電連接到週邊元件450A和/或週邊元件450B的陣列的導電線466-1可以經由包含導電線、接觸點和VIA的多個接觸層級電連接到一個或多個字線接觸結構214。儘管第6圖繪示出週邊電路400接合在3D記憶體陣列500的頂部，但3D記憶體陣列500也可以接合在週邊電路400的頂部。

經由接合，3D記憶體元件600可以類似於將週邊電路和記憶體陣列製作於同一基底（如第1圖所示）上的3D記憶體那樣運作。經由將3D記憶體陣列500和週邊電路400堆疊在彼此頂上，可以增大3D記憶體元件600的密度。同時，由於可以使用堆疊設計減小週邊電路400和3D記憶體陣列500之間的互連距離，因而能增大3D記憶體元件600的頻寬。在接合製程之後，週邊電路400暴露出一後側430-2並準備好進行後續處理。

在一操作308處，根據本發明的一些實施例，薄化週邊電路晶片並設置介電層。參考第7圖，一3D記憶體元件700被繪示出為與第6圖中的3D記憶體元件600類似，並且還包括週邊電路400和3D記憶體陣列500。在接合介面688處，將週邊電路400接合到3D記憶體陣列500。在經由接合形成3D記憶體元件600之後，可以經由薄化週邊電路400的第一基底430來形成3D記憶體元件700。

在一些實施例中，可以從後側430-2薄化週邊電路400的第一基底430。在一些實施例中，基底薄化製程可以包括研磨、幹蝕刻、濕蝕刻和化學機械研磨（CMP）製程中的一種或多種。薄化後的第一基底430的厚度T可以在大約1μm到大約5μm之間的範圍。例如，厚度T可以在大約2μm到大約4μm之間。在一些實施例中，薄化製程可以一直持續到暴露出深井455。

在第一基底430被薄化之後，一介電層792可以設置於第一基底430的後側430-2（或第二側）上。介電層792可以是任何適當的半導體材料，例如氧化矽、氮化矽、氮氧化矽、摻雜氧化矽（例如F-、C-、N-或H-摻雜氧化物）、四乙氧基矽烷（TEOS）、聚醯亞胺、旋塗式玻璃（SOG）、諸如多孔SiCOH的低k電介質材料、倍半矽氧烷（SSQ）或其任何組合。可以經由諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿輔助化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition, PECVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDP-CVD）、濺射、旋塗或其任何組合的一種或多種薄膜沉積製程來沉積絕緣材料。在沉積之後，介電層792覆蓋第一基底430的整個表面。在一些實施例中，介電層792的厚度t可以在大約100nm到大約1μm之間。在一些實施例中，厚度t可以在大約300nm和大約600nm之間。例如，厚度t可以是大約500nm。

在一操作310處，在週邊電路晶片中並且在元件的相鄰陣列之間形成深隔離溝槽。參考第8圖，一3D記憶體元件800包括形成在第一基底430的後側430-2上的多個深隔離溝槽894。隔離溝槽穿透介電層792和第一基底430的部分，直到在隔離溝槽894的底部暴露基底430的第一表面430-1。在一些實施例中，深隔離溝槽894還暴露井的部分和週邊元件450A和週邊元件450B的其他結構。例如，也可以形成多個溝槽895以暴露淺溝渠隔離（STI）452的頂表面。在一些實施例中，深隔離溝槽894和/或溝槽895可以在橫向方向（例如，方向x或方向y）延伸。在一些實施例中，多個深隔離溝槽894的一部分可以在方向x上延伸，並且一部分可以在方向y上延伸。

可以由各種因素（例如對元件隔離的需求和元件類型）來確定深隔離溝槽的截面形狀和數量。例如，可以在週邊元件450A的陣列和週邊元件450B的陣列之間形成單個深隔離結構。在一些實施例中，可以形成兩個或更多個深隔離結構。需要的深隔離結構的數量可以確定所形成的深隔離溝槽的數量。在一些實施例中，可以使用任何適當數量的深隔離溝槽。深隔離溝槽還可以具有任何適當的截面形狀。例如，第8圖中所示的深隔離溝槽894的截面形狀可以具有梯形形狀，其具有在深隔離溝槽894的頂部測量的頂部寬度W1以及在深隔離溝槽894的底部測量的底部寬度W2。如第8圖中所示，深隔離溝槽894可以在結構頂部比在結構底部具有更大的寬度，並且這樣的配置可以防止後續設置的隔離材料中的空隙。在一些實施例中，寬度W1可以在大約0.1μm到大約5μm之間的範圍中。例如，寬度W1可以是大約0.5μm。在一些實施例中，寬度W2可以在大約0.05μm和大約0.25μm之間的範圍中。在一些實施例中，寬度W1和W2可以基本上相同。例如，寬度W1和W2可以是大約0.2μm。在一些實施例中，W1與W2的頂底比R1可以在大約1.5和大約2.5之間。例如，R1可以是大約2。在一些實施例中，深隔離溝槽894能夠穿透介電層792和第一基底430的部分兩者，所以深隔離溝槽894的一深度D可以在大約1μm和大約6μm之間的範圍中。在一些實施例中，淺溝渠隔離（STI）452的深度可以在大約300nm和大約450nm之間。在一些實施例中，可以在形成於週邊元件450A和週邊元件450B之間的STI結構上形成深隔離溝槽894，並且深度D與薄化的第一基底430和介電層792的組合厚度（厚度T和t）之比可以在大約60%和大約95%之間的範圍中。在一些實施例中，深隔離結構的深寬比可以在大約10和大約20之間。在一些實施例中，深寬比可以大於大約20。在一些實施例中，深隔離溝槽894的底表面和側壁表面之間的角度α可以在大約90°和大約45°之間的範圍中。在一些實施例中，深隔離溝槽894可以具有基本垂直於其底表面的側壁。

在一些實施例中，可以與深隔離溝槽894同時形成溝槽895和896。可以穿過介電層792和第一基底430形成溝槽896。可以將溝槽896對準到下方的接觸點471，並且用於形成溝槽896的蝕刻製程可以繼續，直到暴露下方接觸點471的表面，如第8圖中所示。在一些實施例中，可以使用與形成深隔離溝槽894不同的製程形成溝槽896。

在一操作312處，根據本發明的一些實施例，在深隔離溝槽中設置隔離材料並執行平坦化製程。參考第9圖，經由沉積隔離材料和執行平坦化製程在一3D記憶體元件900的深隔離溝槽894中形成一深隔離結構994。深隔離結構994可以用於防止在諸如週邊元件450A和週邊元件450B的週邊元件的相鄰陣列之間可能發生的相互干擾。深隔離結構994還可以防止週邊元件450A和週邊元件450B影響任何其他周圍元件。深隔離結構994可以與基底430的第一表面430-1物理接觸。深隔離結構994還可以延伸穿過第一井451和第二井454。隔離材料可以是防止相鄰元件之間的相互干擾的任何適當材料。例如，隔離材料可以是低k材料（例如，具有小於大約3.9的介電常數）。在一些實施例中，隔離材料可以是氧化矽、氮化矽、氮氧化矽、碳化矽、摻氟化物的矽酸鹽玻璃（FSG）、任何適當的介電材料和/或其組合。在一些實施例中，可以在沉積隔離材料之前在深隔離溝槽894中設置襯墊層。例如，襯墊層（第9圖中未繪示）可以是促進接下來設置的隔離材料黏合的催化劑層或防止第一基底由於接下來沉積隔離材料而可能被污染的阻擋層。例如，襯墊層可以是氧化矽、氮化矽、氮氧化矽、碳化矽、氮化碳化矽、氮化鈦、氮化鉭、任何適當的材料和/或其組合。在一些實施例中，襯墊層被定位在隔離材料和第一基底430之間。在一些實施例中，可以使用諸如原子層沉積（ALD）或化學氣相沉積（CVD）製程等基本上共形的沉積製程來沉積襯墊層。在一些實施例中，襯墊層可以大約在5nm到大約50nm之間。

在一些實施例中，可以經由均厚沉積製程設置隔離材料，直到深隔離溝槽894被完全填滿隔離材料，接著進行平坦化製程，其去除設置於介電層792的頂表面上的任何過多的隔離材料。平坦化製程可以是化學機械研磨（CMP）、反應離子蝕刻（RIE）製程、濕蝕刻製程、適當的製程和/或其組合。可以執行平坦化製程，直到深隔離結構994和介電層792的頂表面基本上共面（例如，平齊）。在一些實施例中，可以在3D記憶體元件900的需要元件隔離的任何適當位置處形成深隔離結構994。

隔離材料還可以設置於溝槽895中以形成延伸穿過介電層792和基底430並且與淺溝渠隔離（STI）452直接接觸的一隔離結構995。隔離結構995可以防止週邊元件的陣列和諸如深井455的其他相鄰結構之間的相互干擾。

導電材料可以被沉積到溝槽896中以形成矽穿接觸點（TSC）996。矽穿接觸點（TSC）996可以電耦合（例如，電連接）到用於傳導電力和/或電信號的接觸點471。在一些實施例中，溝槽896可以填充有鎢、銅、銀、鋁、其他適當的導電材料和/或其組合。可以使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、濺射、電鍍、無電鍍、任何適當的沉積方法和/或其組合形成導電材料。可以在介電層792和設置在溝槽896中的導電材料上執行化學機械研磨（CMP）製程，使得矽穿接觸點（TSC）996、介電層792和深隔離結構994的頂表面基本上共面（例如，平齊）。

介電層997可以設置於矽穿接觸點（TSC）996、介電層792和深隔離結構994的頂表面上。在一些實施例中，可以使用諸如低k介電材料（例如，介電常數低於大約3.9的介電材料）的任何適當介電材料形成介電層997。在一些實施例中，可以使用氧化矽、氮化矽、任何適當的電介質材料和/或其組合形成介電層997。

一個或多個接觸焊盤998可以形成於介電層997中並且電耦合到下方的矽穿接觸點（TSC）996。可以使用鎢、鋁、銅、銀、任何適當的導電材料和/或其組合形成接觸焊盤998。一個或多個接觸焊盤998可以提供為用於外部控制的接入點以用於電連接並控制3D記憶體元件900。在一些實施例中，可以經由圖案化和蝕刻製程（例如金屬鑲嵌製程）形成接觸焊盤998。

第10A-10B圖繪示本發明較佳實施例中3D記憶體元件的俯視示意圖。一3D記憶體元件1000包括一介電層1097和形成於介電層1097下方的週邊元件1010。週邊元件1010的陣列可以是高電壓元件，例如形成為行和/或列的高電壓p型元件和n型元件。介電層1097、週邊元件1010可以分別類似於第9圖中繪示的介電層997以及週邊元件450A和週邊元件450B，為簡單起見本文未詳細描述。參考第9圖，週邊元件450A和週邊元件450B形成於介電層997下方，因此在直接頂視圖中不可見。出於例示的目的，週邊元件1010的陣列在第10A-10B圖中可見，為清晰起見用虛線勾勒。

如第10A圖所示，可以經由防止相鄰元件之間的相互干擾（例如週邊元件1010的列之間的相互干擾），以深隔離結構1094來電隔離週邊元件1010的陣列。例如，深隔離結構1094可以防止週邊元件1010的陣列中的一列1010A和一列1010B之間的相互干擾。深隔離結構1094可以類似於第9圖中繪示的深隔離結構994。如第10A圖所示，在一些實施例中，深隔離結構1094在週邊元件1010的列的相鄰對之間的方向y上延伸。在一些實施例中，可以在週邊元件1010的相鄰列之間形成一個或多個深隔離結構1094。在一些實施例中，深隔離結構1094可以在方向x上延伸。週邊元件1010可以包括類似於上文在第4圖中描述的閘極堆疊層456的閘極堆疊層1056。在一些實施例中，閘極堆疊層456可以在方向x上延伸和/或在方向y上延伸。與使用摻雜區或STI區域將相鄰列電性分隔相比，深隔離結構1094可以使用少得多的元件空間在週邊元件的相鄰列之間提供隔離。因此，週邊元件1010的陣列中的相鄰列之間的間隔D1可以分隔呈更小的距離，例如大約0.3μm到大約0.5μm之間。例如，間隔D1可以是大約0.5μm。深隔離結構1094的寬度W3可以在大約0.1和大約0.3μm之間。可以在週邊元件1010的行之間形成拾取區域1096。拾取區域1096可以在方向x上延伸。拾取區域1096可以是重摻雜區域，其提供通往週邊元件1010的對應端子的電連接。例如，可以使用拾取區域1096向不同類型的井施加特定電壓偏置（例如，高電壓n型井、高電壓p型井、低電壓n型井和/或低電壓p型井）。

第10B圖繪示出形成於方向x和方向y兩者上的深隔離結構1094。例如，深隔離結構1094可以形成於週邊元件1010的陣列中的一行1010C和一行1010D之間。在一些實施例中，在方向x上並在週邊元件1010的陣列中的相鄰列之間的間隔D2可以類似於上文在第10A圖中描述的間隔D1。例如，間隔D2可以是大約0.5μm。在一些實施例中，在方向y上並在行1010C和1010D之間的間隔D3可以類似於間隔D1和D2。在一些實施例中，間隔D3可以與間隔D1和D2不同。

根據本發明的各實施例提供了改善3D記憶體結構的元件的陣列之間的隔離的結構的方法和此隔離結構的製造方法。可以將包含CMOS元件的週邊元件晶片接合到包含3D記憶體陣列的陣列晶片。可以在接合的週邊/記憶體陣列晶片中實施隔離結構以防止半導體結構的相鄰陣列之間（例如用於3D記憶體陣列中的解碼器陣列的相鄰高電壓n型電晶體之間）的相互干擾。可以經由薄化週邊晶片的介電層和形成矽穿隔離（TSI）結構來形成隔離結構，以有效地分隔不同的功能區域。

具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。

以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。

發明內容和摘要部分可以闡明一個或多個但不是由發明人（一個或多個）預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。

本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、600、700、800、900、1000:3D記憶體元件 101:儲存平面 103、218:儲存區塊 105:週邊區域 108:區域 200、300:記憶體陣列結構 210:階梯區域 211:溝道結構區域 212:記憶體串 214:接觸結構 216、216-1、216-2:縫隙結構 300:方法 302、304、306、308、310、312:操作 330:基底 331、468、568:絕緣層 332:下部選擇閘極（LSG） 333、333-1、333-2、333-3:控制閘極 334:頂部選擇閘極（TSG） 335:堆疊層 336:溝道孔 337:記憶體膜 338:溝道層 339:核心填充膜 340、340-1、340-2、340-3、540:儲存單元 341:位元線（BL） 343:金屬互連線 344:摻雜源極線區域 400:週邊電路 430:第一基底 430-1:第一側 430-2:第二側 450A、450B:高電壓元件 451:第一井 452:淺溝槽隔離（STI） 454:第二井 455:深井 456、1056:閘極堆疊層 458:閘極間隔體 460:源極/汲極對 462:週邊互連層 464、564:接觸結構 466、466-1、466-2、566:導電線 470、470-1、470-2:金屬層級 471:接觸點 472、572:基底接觸點 473:深井接觸點 486、586:VIA 500:3D記憶體陣列 530:第二基底 562:陣列互連層 574:導體層 576、792、997、1097:介電層 578:交替導體/介電堆疊層 580:磊晶層 582:半導體層 584:位元線接觸點 688:接合介面 690:接合層 894:深隔離溝槽 895、896:溝槽 994、1094:深隔離結構 995:隔離結構 996:矽穿接觸點（TSC） 998:接觸焊盤 1010:週邊元件 1010A、1010B:列 1010C、1010D:行 1096:拾取區域 D:深度 D₁ 、D₂ 、D₃ :間隔 T、t:厚度 W₁ 、W₂ 、W₃ :寬度 x、y、z:方向 α:角度

第1A圖繪示本發明較佳實施例中三維（3D）記憶體元件的俯視示意圖。 第1B圖繪示本發明較佳實施例中3D記憶體管芯的區域的俯視示意圖。 第2圖繪示本發明較佳實施例中3D記憶體陣列結構的一部分的透視示意圖。 第3圖繪示本發明較佳實施例中形成具有深隔離結構的3D記憶體陣列的流程圖。 第4圖繪示本發明較佳實施例中具有高電壓元件陣列的週邊電路的剖面示意圖。 第5圖繪示本發明較佳實施例中記憶體陣列的剖面示意圖。 第6圖繪示本發明較佳實施例中在接合週邊電路和記憶體陣列之後的3D記憶體元件的剖面示意圖。 第7圖繪示本發明較佳實施例中在各製程階段的3D記憶體元件的剖面示意圖。 第8圖繪示本發明較佳實施例中在各製程階段的3D記憶體元件的剖面示意圖。 第9圖繪示本發明較佳實施例中在各製程階段的3D記憶體元件的剖面示意圖。 第10A圖繪示本發明較佳實施例中3D記憶體元件的俯視示意圖。 第10B圖繪示本發明較佳實施例中3D記憶體元件的俯視示意圖。

212:記憶體串

214:接觸結構

332:下部選擇閘極(LSG)

334:頂部選擇閘極(TSG)

337:記憶體膜

338:溝道層

340:儲存單元

400:週邊電路

430:第一基底

430-1:第一側

430-2:第二側

450A、450B:高電壓元件

451:第一井

452:淺溝槽隔離(STI)

454:第二井

455:深井

456:閘極堆疊層

458:閘極間隔體

460:源極/汲極對

462:週邊互連層

464、564:接觸結構

466、466-1、466-2、566:導電線

468、568:絕緣層

470-1、470-2:金屬層級

471:接觸點

472、572:基底接觸點

473:深井接觸點

486、586:VIA

500:3D記憶體陣列

530:第二基底

562:陣列互連層

574:導體層

576、792、997:介電層

578:交替導體/介電堆疊層

580:磊晶層

582:半導體層

584:位元線接觸點

688:接合介面

690:接合層

900:3D記憶體元件

994:深隔離結構

995:隔離結構

996:矽穿接觸點(TSC)

998:接觸焊盤

x、y:方向

Claims (17)

1. 一種用於形成三維記憶體元件的方法，包含： 形成多個半導體元件陣列於一第一基底的一第一側上； 形成一第一互連層於該些半導體元件陣列上； 形成包含多個儲存單元的一記憶體陣列和一第二互連層於一第二基底上； 接合該第一互連層和該第二互連層； 形成一個或多個隔離溝槽，穿過該第一基底與該第一側相對的一第二側，以暴露該第一基底的該第一側的一部分，其中該或該些隔離溝槽形成於該些半導體元件陣列的一第一半導體元件陣列和一第二半導體元件陣列之間；以及 在該或該些隔離溝槽中設置一隔離材料以形成一個或多個隔離結構。
2. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，在接合該第一互連層和該第二互連層之後，薄化該第一基底，因而形成該第一基底的該第二側。
3. 如申請專利範圍第2項所述之用於形成三維記憶體元件的方法，其中薄化該第一基底包括暴露出該第一基底的該第二側上的一深井。
4. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，在該或該些隔離溝槽中設置該隔離材料之前，在該或該些隔離溝槽中設置襯墊層。
5. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，更包含： 形成一介電層於該第一基底的該第二側上。
6. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，其中接合該第一互連層和該第二互連層的方法包括直接接合。
7. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，更包含： 進行一平坦化製程，以去除在該第一基底的該第二側上的該隔離材料的一部分。
8. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，其中該些半導體元件陣列包括n型高電壓元件或p型高電壓元件。
9. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，更包含： 形成溝槽於該第一基底中並暴露接觸點；以及 形成一導電材料於該些溝槽中和該些接觸點上，以形成矽穿接觸點（TSC），其中該些矽穿接觸點（TSC）電耦合到該些接觸點。
10. 如申請專利範圍第9項所述之用於形成三維記憶體元件的方法，更包含： 形成至少一個接觸焊盤於該些矽穿接觸點（TSC）上，其中至少一個該接觸焊盤電耦合到該些矽穿接觸點（TSC）上。
11. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，其中該隔離材料包括氧化矽材料。
12. 如申請專利範圍第1項所述之用於形成三維記憶體元件的方法，其中接合該第一互連層和該第二互連層的方法包括一接合介面處的介電質與介電質接合以及金屬與金屬接合。
13. 一種用於形成三維記憶體元件的方法，包含： 形成包括多個高電壓半導體元件陣列的一週邊電路於一第一基底的一第一側上； 形成一第一互連層於該週邊電路上； 形成包括多個儲存單元的一記憶體陣列和一第二互連層於一第二基底上； 接合該第一互連層和該第二互連層，使得該些高電壓半導體元件陣列中的至少一個高電壓半導體元件電耦合到該些儲存單元中的至少一個儲存單元； 從該第一基底的一第二側薄化該第一基底，其中該第二側與該第一側相對； 形成多個隔離溝槽，穿過該第一基底的該第二側，以暴露出該第一基底的該第一側的一部分，其中該些隔離溝槽中的至少一個隔離溝槽形成於該些高電壓半導體元件陣列中的一第一高電壓半導體元件陣列和一第二高電壓半導體元件陣列之間；以及 在該些隔離溝槽中設置一隔離材料。
14. 如申請專利範圍第13項所述之用於形成三維記憶體元件的方法，其中接合該第一互連層和該第二互連層的方法包括直接接合。
15. 如申請專利範圍第13項所述之用於形成三維記憶體元件的方法，更包含： 形成一介電層於該第一基底的該第二側上，其中該些隔離溝槽延伸穿過該介電層。
16. 如申請專利範圍第13項所述之用於形成三維記憶體元件的方法，在該些隔離溝槽中設置該隔離材料之前，在至少一個該隔離溝槽中設置一襯墊層。
17. 如申請專利範圍第13項所述之用於形成三維記憶體元件的方法，其中該隔離材料包括氧化矽材料。

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