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TW202114220A - 高壓半導體裝置以及其製作方法 - Google Patents

高壓半導體裝置以及其製作方法 Download PDF

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TW202114220A TW108133371A TW108133371A TW202114220A TW 202114220 A TW202114220 A TW 202114220A TW 108133371 A TW108133371 A TW 108133371A TW 108133371 A TW108133371 A TW 108133371A TW 202114220 A TW202114220 A TW 202114220A
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劉智華
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瑞昱半導體股份有限公司
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Abstract

高壓半導體裝置包括半導體基底、閘極結構、第一摻雜井區、第二摻雜井區與混和摻雜井區。第一摻雜井區、第二摻雜井區與混和摻雜井區設置於半導體基底中。第一摻雜井區的至少一部分與第二摻雜井區的至少一部分分別位於閘極結構於水平方向上的相對兩側。混和摻雜井區位於第一摻雜井區與第二摻雜井區之間。第一摻雜井區與第二摻雜井區分別包括第一導電型態摻雜物與第二導電型態摻雜物。混和摻雜井區包括混和摻雜物。混和摻雜物的一部分與第一導電型態摻雜物相同，且混和摻雜物的另一部分與第二導電型態摻雜物相同。

Description

高壓半導體裝置以及其製作方法
本發明係關於一種高壓半導體裝置以及其製作方法，尤指一種具有多個摻雜井區的高壓半導體裝置以及其製作方法。
雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件為常見之具有高壓處理能力的功率元件。DMOS電晶體元件可大致區分為垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬、較高的操作效率以及易與其他積體電路整合之平面結構，故較廣泛地應用於高電壓操作環境中，例如應用於中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等中。
本發明提供了一種高壓(high voltage，HV)半導體裝置以及其製作方法，藉由於半導體基底中設置第一摻雜井區、第二摻雜井區以及混和摻雜井區來改善高壓半導體裝置的電性表現。
根據本發明之一實施例，本發明提供了一種高壓半導體裝置，包括半導體基底、閘極結構、第一摻雜井區、第二摻雜井區以及混和摻雜井區。閘極結構設置於半導體基底上。第一摻雜井區、第二摻雜井區以及混和摻雜井區設置於半導體基底中。第一摻雜井區的至少一部分以及第二摻雜井區的至少一部分分別位於閘極結構於水平方向上的相對兩側，且混和摻雜井區於水平方向上位於第一摻雜井區與第二摻雜井區之間。第一摻雜井區包括第一導電型態摻雜物，第二摻雜井區包括第二導電型態摻雜物，且混和摻雜井區包括混和摻雜物。混和摻雜物的一部分與第一導電型態摻雜物相同，且混和摻雜物的另一部分與第二導電型態摻雜物相同。
根據本發明之一實施例，本發明還提供了一種高壓半導體裝置的製作方法，包括下列步驟。提供半導體基底。於半導體基底中形成第一摻雜井區、第二摻雜井區以及混和摻雜井區。第一摻雜井區包括第一導電型態摻雜物，第二摻雜井區包括第二導電型態摻雜物，且混和摻雜井區包括混和摻雜物。混和摻雜物的一部分與第一導電型態摻雜物相同，且混和摻雜物的另一部分與第二導電型態摻雜物相同。然後，於半導體基底上形成閘極結構。第一摻雜井區的至少一部分以及第二摻雜井區的至少一部分分別位於閘極結構於水平方向上的相對兩側，且混和摻雜井區於水平方向上位於第一摻雜井區與第二摻雜井區之間。
以下本發明的詳細描述已披露足夠細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式以及細節上的各種改變與修改。
用語“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物上而且還包括在某物上且其間具有其他居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參閱第1圖。第1圖所繪示為本發明第一實施例之高壓半導體裝置的示意圖。如第1圖所示，本實施例提供一種高壓半導體裝置101，其包括一半導體基底10、一閘極結構20、一第一摻雜井區W1、一第二摻雜井區W2以及一混和摻雜井區W3。閘極結構20設置於半導體基底10上，而第一摻雜井區W1、第二摻雜井區W2以及混和摻雜井區W3設置於半導體基底10中。第一摻雜井區W1的至少一部分以及第二摻雜井區W2的至少一部分分別位於閘極結構20於一水平方向D1上的相對兩側，且混和摻雜井區W3於水平方向D1上位於第一摻雜井區W1與第二摻雜井區W2之間。第一摻雜井區W1包括一第一導電型態摻雜物P1，第二摻雜井區W2包括一第二導電型態摻雜物P2，且混和摻雜井區W3包括一混和摻雜物P3。混和摻雜物P3的一部分與第一導電型態摻雜物P1相同，且混和摻雜物P3的另一部分與第二導電型態摻雜物P2相同。
進一步說明，在一些實施例中，半導體基底10可包括矽基底、矽鍺半導體基底、矽覆絕緣(silicon-on-insulator、SOI)基底或其他適合材料或/及其他適合結構的半導體基底。此外，第一摻雜井區W1的導電型態可與第二摻雜井區W2的導電型態互補(complementary)。舉例來說，當半導體基底10為P型半導體基底時，第一摻雜井區W1可為N型井區，而第二摻雜井區W2可為P型井區，但並不以此為限。換句話說，第一摻雜井區W1的導電型態亦可與半導體基底10的導電型態互補。當第一摻雜井區W1與第二摻雜井區W2分別為N型井區與P型井區時，第一導電型態摻雜物P1可包括N型摻雜物，而第二導電型態摻雜物P2可包括P型摻雜物。上述的N型摻雜物可包括磷(P)或其他適合的N型摻雜物材料，而上述的P型摻雜物可包括硼(B)或其他適合的P型摻雜物材料。在一些實施例中，混和摻雜井區W3可被視為第一摻雜井區W1與第二摻雜井區W2於形成時互相重疊的區域，故混和摻雜井區W3可包括第一摻雜井區W1中的摻雜物以及第二摻雜井區W2中的摻雜物。換句話說，混和摻雜井區W3中的混和摻雜物P3可被視為同時包括第一導電型態摻雜物P1與第二導電型態摻雜物P2，但並不以此為限。由於混和摻雜井區W3可被視為第一摻雜井區W1與第二摻雜井區W2互相重疊的區域，故混和摻雜井區W3可直接接觸第一摻雜井區W1與第二摻雜井區W2。
在一些實施例中，高壓半導體裝置101可更包括隔離結構12、間隙子26、汲極摻雜區30A、源極摻雜區30B、矽化物50、汲極接觸結構60A以及源極接觸結構60B。隔離結構12可包括單層或多層的絕緣材料，而隔離結構12可設置於半導體基底10中並圍繞至少部分的第一摻雜井區W1、第二摻雜井區W2與混和摻雜井區W3。汲極摻雜區30A與源極摻雜區30B可分別設置於第一摻雜井區W1以及第二摻雜井區W2中，且汲極摻雜區30A與源極摻雜區30B可分別位於閘極結構20於水平方向D1上的相對兩側。當第一摻雜井區W1與第二摻雜井區W2分別為N型井區與P型井區時，汲極摻雜區30A與源極摻雜區30B可皆為N型重摻雜區，但並不以此為限。矽化物50可分別設置於汲極摻雜區30A、源極摻雜區30B以及閘極結構20上，而汲極接觸結構60A與源極接觸結構60B可分別設置於位於汲極摻雜區30A上的矽化物50上以及位於源極摻雜區30B上的矽化物50上。矽化物50可包括金屬矽化物或其他適合之用以電性連接接觸結構與摻雜區的導電矽化物。在一些實施例中，第一摻雜井區W1可部分位於汲極摻雜區30A與混和摻雜井區W3之間，而第一摻雜井區W1可被視為高壓半導體裝置101中的漂移區(drift region)，但並不以此為限。此外，閘極結構20可包括閘極介電層22以及設置於閘極介電層22上的閘極24，而間隙子26可設置於閘極結構20的側壁上。閘極24可包括導電材料例如多晶矽或其他適合之金屬或非金屬導電材料。
在一些實施例中，閘極結構20可於半導體基底10的厚度方向D2上與混和摻雜井區W3重疊，而閘極結構20亦可於厚度方向D2上與第一摻雜井區W1以及第二摻雜井區W2部分重疊，但並不以此為限。藉由混和摻雜井區W3的設置，可縮短高壓半導體裝置101的等效通道並使高壓半導體裝置101於操作時的電流增加。在一些實施例中，混和摻雜井區W3的設置亦可降低高壓半導體裝置101的臨界電壓(threshold voltage)或/及提升汲極至半導體基底10之間的崩潰電壓(breakdown voltage)，故可達到改善高壓半導體裝置電性表現的效果。在一些實施例中，可在維持汲極摻雜區30A於水平方向D1上跟混和摻雜井區W3之間的距離DS1的狀況下調整混和摻雜井區W3於水平方向D1上的長度L1，藉此使高壓半導體裝置101於操作時的電流增加並提高崩潰電壓。此外，由於過大的混和摻雜井區W3可能造成負面影響(例如使得漏電流增加)，故混和摻雜井區W3的長度L1與源極摻雜區30B於水平方向D1上跟混和摻雜井區W3之間的距離DS2的比值(L1/DS2)較佳可介於0.8至1之間，且長度L1與距離DS2的比值較佳可約為1，但並不以此為限。
在一些實施例中，高壓半導體裝置101可更包括遮罩層40設置於半導體基底10上，而遮罩層40可於半導體基底10的厚度方向D2上覆蓋部分的汲極摻雜區30A、部分的第一摻雜井區W1、部分的間隙子26或/及部分的閘極結構20。在一些實施例中，可未於第一摻雜井區W1中設置汲極P型輕摻雜區(lightly doped drain，LDD)，而遮罩層40可直接接觸汲極摻雜區30A以及位於汲極摻雜區30A與混和摻雜井區W3之間的第一摻雜井區W1，藉此降低高壓半導體裝置101中的通道電阻，並使高壓半導體裝置101於操作時的電流增加。在一些實施例中，遮罩層40可包括介電材料例如氧化物，但並不以此為限。
請參閱第2圖至第7圖，並請一併參閱第1圖。第2圖至第7圖所繪示為本發明一實施例之高壓半導體裝置的製作方法示意圖，而第1圖可被視為繪示了第7圖之後的狀況示意圖。如第1圖所示，本實施例之高壓半導體裝置101的製作方法可包括下列步驟。首先，提供半導體基底10。於半導體基底10中形成第一摻雜井區W1、第二摻雜井區W2與混和摻雜井區W3。然後，於半導體基底10上形成閘極結構20。第一摻雜井區W1的至少一部分以及第二摻雜井區W2的至少一部分分別位於閘極結構20於水平方向D1上的相對兩側，且混和摻雜井區W3於水平方向D1上位於第一摻雜井區W1與第二摻雜井區W2之間。
進一步說明，本實施例之高壓半導體裝置101的製作方法可包括但並不限於下列步驟。首先，如第2圖所示，於半導體基底10中形成隔離結構12。然後，如第3圖所示，於半導體基底10上形成具有第一開口OP1的第一圖案化遮罩層14，並以第一圖案化遮罩層14為遮罩進行第一摻雜製程91，用以形成第一摻雜井區W1。然後，如第3圖至第4圖所示，於第一摻雜製程91之後將第一圖案化遮罩層14移除，並於半導體基底10上形成具有第二開口OP2的第二圖案化遮罩層16，且以第二圖案化遮罩層16為遮罩進行第二摻雜製程92，用以形成第二摻雜井區W2。換句話說，形成第一摻雜井區W1的方法可包括對半導體基底10進行第一摻雜製程91，形成第二摻雜井區W2的方法可包括對半導體基底10進行第二摻雜製程92，而半導體基底10可包括一重疊區10R被暴露於第一摻雜製程91中且被暴露於第二摻雜製程92中，而混和摻雜區W3可至少部分形成於重疊區10R中。在一些實施例中，第一摻雜製程91可於第二摻雜製程92之前進行，且第一摻雜井區W1的一部分可被第二摻雜製程92摻雜而成為混和摻雜井區W3，但並不以此為限。
如第4圖至第5圖所示，於第二摻雜製程92之後可將第二圖案化遮罩層16移除，並形成閘極結構20以及間隙子26。然後，如第6圖所示，於第一摻雜井區W1中形成汲極摻雜區30A，並於第二摻雜井區W2中形成源極摻雜區30B。之後，如第7圖所示，於半導體基底10上形成遮罩層40，並於遮罩層40形成之後，如第1圖所示，形成矽化物50、汲極接觸結構60A與源極接觸結構60B。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第8圖與第9圖。第8圖與第9圖所繪示為本發明另一實施例之高壓半導體裝置的製作方法示意圖，其中第9圖繪示了第8圖之後的狀況示意圖。如第8圖與第9圖所示，在一些實施例中，上述的第二摻雜製程92可於第一摻雜製程91之前進行，且第二摻雜井區W2的一部分可被第一摻雜製程91摻雜而成為混和摻雜井區W3。
請參閱第10圖。第10圖所繪示為本發明第二實施例之高壓半導體裝置102的示意圖。如第10圖所示，與上述第一實施例之高壓半導體裝置不同的地方在於，本實施例之高壓半導體裝置102可更包括一開口OP，開口OP可貫穿遮罩層40，且開口OP可位於汲極摻雜區30A與混和摻雜井區W3之間的第一摻雜井區W1之上。在本實施例的高壓半導體裝置102的製作方法中，可於矽化物50形成之前，形成開口OP貫穿遮罩層40，且可於開口OP對應的第一摻雜井區W1上形成矽化物50。在一些實施例中，藉由於遮罩層40中設置開口OP，可使得高壓半導體裝置102於操作時的電流增加，但相對來說可能會使汲極端的耐壓能力降低，故適當地調整開口OP的大小可得到所需之電流以及耐壓能力之間的最適搭配。舉例來說，開口OP於水平方向D1上的長度L2與汲極摻雜區30A於水平方向D1上跟閘極結構20之間的距離DS3的比值(L2/DS3)可介於0.1至0.5之間，且長度L2與距離DS3的比值較佳可約為0.5，但並不以此為限。
綜上所述，在本發明的高壓半導體裝置以及其製作方法中，可於半導體基底中設置第一摻雜井區、第二摻雜井區以及利用第一摻雜井區與第二摻雜井區互相重疊區域所形成的混和摻雜井區來改善高壓半導體裝置的電性表現。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:半導體基底 12:隔離結構 14:第一圖案化遮罩層 16:第二圖案化遮罩層 20:閘極結構 22:閘極介電層 24:閘極 26:間隙子 30A:汲極摻雜區 30B:源極摻雜區 40:遮罩層 50:矽化物 60A:汲極接觸結構 60B:源極接觸結構 91:第一摻雜製程 92:第二摻雜製程 101:高壓半導體裝置 102:高壓半導體裝置 10R:重疊區 D1:水平方向 D2:厚度方向 DS1:距離 DS2:距離 DS3:距離 L1:長度 L2:長度 OP:開口 OP1:第一開口 OP2:第二開口 P1:第一導電型態摻雜物 P2:第二導電型態摻雜物 P3:混和摻雜物 W1:第一摻雜井區 W2:第二摻雜井區 W3:混和摻雜井區
第1圖所繪示為本發明第一實施例之高壓半導體裝置的示意圖。 第2圖至第7圖所繪示為本發明一實施例之高壓半導體裝置的製作方法示意圖，其中 第3圖繪示了第2圖之後的狀況示意圖； 第4圖繪示了第3圖之後的狀況示意圖； 第5圖繪示了第4圖之後的狀況示意圖； 第6圖繪示了第5圖之後的狀況示意圖； 第7圖繪示了第6圖之後的狀況示意圖。 第8圖與第9圖所繪示為本發明另一實施例之高壓半導體裝置的製作方法示意圖，其中第9圖繪示了第8圖之後的狀況示意圖； 第10圖所繪示為本發明第二實施例之高壓半導體裝置的示意圖。
10:半導體基底
12:隔離結構
20:閘極結構
22:閘極介電層
24:閘極
26:間隙子
30A:汲極摻雜區
30B:源極摻雜區
40:遮罩層
50:矽化物
60A:汲極接觸結構
60B:源極接觸結構
101:高壓半導體裝置
D1:水平方向
D2:厚度方向
DS1:距離
DS2:距離
L1:長度
P1:第一導電型態摻雜物
P2:第二導電型態摻雜物
P3:混和摻雜物
W1:第一摻雜井區
W2:第二摻雜井區
W3:混和摻雜井區

Claims (10)

  1. 一種高壓半導體裝置，包括： 一半導體基底； 一閘極結構，設置於該半導體基底上； 一第一摻雜井區，設置於該半導體基底中，該第一摻雜井區包括一第一導電型態摻雜物； 一第二摻雜井區，設置於該半導體基底中，其中該第二摻雜井區包括一第二導電型態摻雜物，該第一摻雜井區的至少一部分以及該第二摻雜井區的至少一部分分別位於該閘極結構於一水平方向上的相對兩側；以及 一混和摻雜井區，設置於該半導體基底中，其中該混和摻雜井區於該水平方向上位於該第一摻雜井區與該第二摻雜井區之間，該混和摻雜井區包括一混和摻雜物，該混和摻雜物的一部分與該第一導電型態摻雜物相同，且該混和摻雜物的另一部分與該第二導電型態摻雜物相同。
  2. 如請求項1所述之高壓半導體裝置，其中該混和摻雜井區直接接觸該第一摻雜井區與該第二摻雜井區。
  3. 如請求項1所述之高壓半導體裝置，其中該第一摻雜井區的導電型態與該第二摻雜井區的導電型態互補。
  4. 如請求項1所述之高壓半導體裝置，其中該閘極結構於該半導體基底的一厚度方向上與該混和摻雜井區重疊。
  5. 如請求項1所述之高壓半導體裝置，更包括： 一汲極摻雜區，設置於該第一摻雜井區中；以及 一源極摻雜區，設置於該第二摻雜井區中，其中該汲極摻雜區與該源極摻雜區分別位於該閘極結構於該水平方向上的該相對兩側。
  6. 如請求項5所述之高壓半導體裝置，更包括： 一遮罩層，設置於該半導體基底上，其中該第一摻雜井區部分位於該汲極摻雜區與該混和摻雜井區之間，且該遮罩層直接接觸該汲極摻雜區。
  7. 如請求項6所述之高壓半導體裝置，更包括： 一開口，貫穿該遮罩層，其中該開口位於該第一摻雜井區之上。
  8. 一種高壓半導體裝置的製作方法，包括： 提供一半導體基底； 於該半導體基底中形成一第一摻雜井區、一第二摻雜井區以及一混和摻雜井區，其中該第一摻雜井區包括一第一導電型態摻雜物，該第二摻雜井區包括一第二導電型態摻雜物，且該混和摻雜井區包括一混和摻雜物，其中該混和摻雜物的一部分與該第一導電型態摻雜物相同，且該混和摻雜物的另一部分與該第二導電型態摻雜物相同；以及 於該半導體基底上形成一閘極結構，其中該第一摻雜井區的至少一部分以及該第二摻雜井區的至少一部分分別位於該閘極結構於一水平方向上的相對兩側，且該混和摻雜井區於該水平方向上位於該第一摻雜井區與該第二摻雜井區之間。
  9. 如請求項8所述之高壓半導體裝置的製作方法，其中形成該第一摻雜井區的方法包括對該半導體基底進行一第一摻雜製程，形成該第二摻雜井區的方法包括對該半導體基底進行一第二摻雜製程，而該半導體基底包括一重疊區被暴露於該第一摻雜製程中且被暴露於該第二摻雜製程中，且該混和摻雜井區至少部分形成於該重疊區中。
  10. 如請求項8所述之高壓半導體裝置的製作方法，其中該第一摻雜井區的導電型態與該第二摻雜井區的導電型態互補。
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