TW202107639A

TW202107639A - 半導體封裝

Info

Publication number: TW202107639A
Application number: TW108132353A
Authority: TW
Inventors: 林聖謀; 吳文洲; 劉興治
Original assignee: 聯發科技股份有限公司
Priority date: 2019-08-07
Filing date: 2019-09-09
Publication date: 2021-02-16
Also published as: CN112349702A; TWI713163B; CN112349702B

Abstract

本發明提供一種半導體封裝，包括：底部封裝，包括基板，以並排方式佈置在該基板上的射頻晶粒和系統單晶粒，覆蓋該射頻晶粒和該系統單晶粒的模塑料，以及位於該模塑料上的中介體；連接元件，設置在該基板的上表面上，其中該連接元件圍繞該系統單晶粒；訊號干擾遮蔽元件，設置在該射頻晶粒和該系統單晶粒之間；以及頂部封裝，安裝在該中介體上。

Description

半導體封裝

本發明涉及半導體技術領域，尤其涉及一種半導體封裝。

半導體積體電路晶粒或晶片通常進行封裝以防止外部環境污染或損壞等。封裝可以提供物理保護，穩定性，與封裝內部晶粒的外部連接。在一些情況下，動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）封裝可以堆疊在底部封裝上，以便形成封裝疊層（package-on-package，PoP）封裝。

然而，設置在頂部封裝（即DRAM封裝）和底部封裝之間的中介體（interposer）基板，以及用於與DRAM晶片通訊的高頻互連跡線和/或通孔，會對PoP封裝的性能產生不利影響，特別是當底部封裝包括易受攻擊（vulnerable）的射頻（radio-frequency，RF）晶片時。

有鑑於此，本發明提供一種半導體封裝，可以降低的雜訊以滿足靈敏度衰減（de-sense）的要求，以保護封裝特別是底部封裝的訊號穩定。

根據本發明的第一方面，公開一種半導體封裝，包括：

底部封裝，包括基板，以並排方式佈置在該基板上的射頻晶粒和系統單晶粒，覆蓋該射頻晶粒和該系統單晶粒的模塑料，以及位於該模塑料上的中介體；

連接元件，設置在該基板的上表面上，其中該連接元件圍繞該系統單晶粒；

訊號干擾遮蔽元件，設置在該射頻晶粒和該系統單晶粒之間；以及

頂部封裝，安裝在該中介體上。

本發明提供的半導體封裝包括設置在該射頻晶粒和該系統單晶粒之間的訊號干擾遮蔽元件，可以阻止來自電路的潛在的數位高頻數位訊號干擾，以降低的雜訊以滿足靈敏度衰減的要求，以保護封裝特別是底部封裝的訊號穩定。

在本發明實施例的以下詳細描述中，參考了作為本發明的一部分的附圖，並且其中透過圖示的方式示出了可以實踐本發明的特定優選實施例。足夠詳細地描述了這些實施例以使本領域技術人員能夠實踐它們，並且應該理解，可以利用其他實施例，並且可以在不脫離本發明的精神和範圍的情況下進行機械，結構和程式上的改變。因此，以下詳細描述不應被視為具有限制意義，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

應當理解，儘管本實施例可以使用術語第一，第二，第三，主要，次要等來描述各種元件，部件，區域，層和/或部分，但是這些元件，部件，區域，層和/或部分不應受這些術語的限制。這些術語僅用於將一個元件，組件，區域，層或部分與另一個元件，組件，區域，層或部分區分開。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件，組件，區域，層或部分可以稱為第二或次要元件，組件，區域，層或部分。

本實施例可以使用空間相對術語，例如“在…之下”，“在…下方”，“下方”，“在…下面”，“在…之上”，“上方”，“在…上面”等，以便於描述圖中一個元素或特徵與另一個元素或特徵的關係。應當理解，除了圖中所示的方向取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。例如，如果圖中的設備被翻轉，則描述為在其他元件或特徵“在…下方”或“在…之下”或“下方”的元件將被定向在其他元件或特徵“在…之上”或“上方”。因此，示例性術語“在…下方”和“下方”可以包括上方和下方的方向。裝置可以以其他方式定向（旋轉90度或在其他方位），並且相應地解釋本文使用的空間相對描述符。另外，還應理解，當層被稱為在兩個層“之間”時，它可以是兩個層之間的唯一層，或者也可以存在一個或複數個中間層。

這裡使用的術語僅用於描述特定實施例的目的，並不旨在限制本發明構思。如這裡所使用的，單數形式“一”，“一個”和“該”，“所述”旨在也包括複數形式，除非上下文另有明確說明。將進一步理解，當在本說明書中使用時，術語“包括”和/或“包含”指定所述特徵，整體，步驟，操作，元件和/或組件的存在，但不排除存在或者添加一個或複數個其他特徵，整體，步驟，操作，元素，組件和/或其組合。如這裡所使用的，術語“和/或”包括一個或複數個相關所列項目的任何和所有組合，並且可以縮寫為“/”。

應當理解，當元件或層被稱為“在…上”，“連接到”，“耦合到”或“鄰接”另一個元件或層時，它可以直接在另一個元件或層的上方，直接連接，直接耦合或直接鄰接於另一個元件或層，或者可以在元件或層與另一個元件或層之間存在中間元件或層。相反，當元件被稱為“直接在......上”，“直接連接到”，“直接耦合到”或“直接鄰接”另一元件或層時，不存在中間元件或層。

注意：（i）整個附圖中的相同特徵將由相同的參考標記表示，並且它們不一定出現在每個附圖的詳細描述中，並且（ii）一系列附圖可以示出單個項目的不同方面，每個方面與可能出現在整個序列中的各種參考標籤相關聯，或者可能僅出現在序列的選定圖形中。

本發明涉及具有降低的雜訊（小於雜訊閾值水平）以滿足靈敏度衰減（de-sense）要求的半導體晶片封裝，其適合於5G（第五代行動通訊）或汽車應用。根據一些實施例，半導體晶片封裝可以是封裝疊層（PoP）封裝，其包括堆疊在RF-SiP（Radio-Frequency System In Package，射頻系統級封裝）封裝（底部封裝）上的DRAM封裝（頂部封裝），但不限於此。可以減輕對底部RF-SiP封裝中的RF晶片或晶粒的電磁干擾，並且可以減少源自高頻數位傳輸的封裝內雜訊。

請參考第1圖和第2圖，第1圖是根據本發明一個實施例的示例性PoP封裝的示意性橫截面圖。第2圖是第1圖中的示例性PoP封裝的透視俯視圖，示出了在底部封裝中的RF（射頻）晶粒和SoC（系統單晶片）晶粒的並排佈置以及設置在RF晶粒和SoC晶粒周圍的連接元件的佈置。

如第1圖所示，根據一個示例性實施例，PoP封裝1包括底部封裝10和堆疊在底部封裝10上的頂部封裝20。根據一個示例性實施例，頂部封裝20可以是記憶體封裝，例如動態隨機存取記憶體（DRAM）封裝，具有至少一個封裝的DRAM晶粒，例如雙倍數據速率4（double data rate 4，DDR4），低功率DDR4（low-power DDR4，LPDDR4），雙倍數據速率5（double data rate 5，DDR5），低功率DDR5（low-power DDR5，LPDDR5）等。根據一個示例性實施例，底部封裝10可以包括具有上表面100a和底表面100b的封裝基板100。根據一個示例性實施例，RF晶粒D1和SoC晶粒D2以並排方式安裝在封裝基板100的上表面100a上。

根據一個示例性實施例，封裝基板100可以是多層電路板或多層佈線板。例如，封裝基板100可以是兩層，三層或四層電路板，但不限於此。根據一個示例性實施例，RF晶粒D1和SoC晶粒D2可以是覆晶（flip）晶片，並以覆晶的方式接合到封裝基板100。

例如，RF晶粒D1的主動表面上的凸塊B1電連接到封裝基板100的上表面100a上對應的焊盤101。例如，設置在印刷電路板中的天線（未示出）或系統板（未示出）可以透過封裝基板100中的互連跡線103和通孔104以及設置在封裝基板100的底表面100b上的端子球TB電耦合到RF晶粒D1。例如，在SoC晶粒D2的主動表面上的凸塊B2電連接到封裝基板100的上表面100a上對應的焊盤102。例如，來自SoC晶粒D2或者到SoC晶粒D2的訊號可以透過封裝基板100中的互連軌跡103和通孔104，和設置在封裝基板100的底表面100b上的端子球TB傳輸。

根據一個示例性實施例，RF晶粒D1，SoC晶粒D2和封裝基板100的上表面100a由模塑料110封裝。根據一個示例性實施例，如第1圖和第2圖所示，複數個連接元件C₁ ~C₅ 設置在封裝基板100的上表面100a上。例如，連接元件C₁ ~C₅ 可以包括Cu（銅）/錫（Sn）球（Cu芯焊球），Cu柱，Cu凸塊，Cu通孔，穿透模塑料通孔等。根據一個示例性實施例，連接元件C₁ ~C₅ 由模塑料110包圍。應當理解，第2圖中的連接元件C₁ ~C₅ 的行/列數僅用於說明目的。連接元件C₁ ~C₅ 可以均設置在封裝基板100的上表面100a上，例如連接元件C₁ ~C₅ 可以在同一製程中形成，因此它們是共面的（共同在上表面100a上）。在下述其他的實施例中，例如通孔V1-V3或PTH1-PTH3，也可以是共面的，並且可以在同一製程中形成。

根據一個示例性實施例，如第2圖所示，當從上方觀察時，SoC晶粒D2可以具有矩形形狀並且可以具有四個邊緣E1~E4。連接元件C1，C2，連接元件C4的一部分和連接元件C5的一部分圍繞RF晶粒D1佈置。連接元件C2和C3，其餘的連接元件C4和其餘的連接元件C5圍繞SoC晶粒D2佈置。根據一個示例性實施例，至少直接設置在SoC晶粒D2的邊緣E1和RF晶粒D1之間的連接元件C2接地，連接元件C2可以用作遮蔽球，連接元件C2可稱為訊號干擾遮蔽元件。本實施例中方便描述將C1~C5均成為連接元件，然而可以理解的是，在同時具有連接元件和訊號干擾遮蔽元件的情況下，連接元件應當指C1，C3，C4和C5，而訊號干擾遮蔽元件指C2。根據一個示例性實施例，連接元件C1，C2和一些連接元件C3可以電耦合到地。根據一個示例性實施例，一些連接元件C3可以電耦合到電源。應該理解，每個連接元件C1~C5的功能可以根據設計要求和佈局設計來指定。在一些實施例中，靠近每行或每列的中心位置的連接元件可以接地。根據另一實施例，如第3圖所示，可以省略連接元件C1的（一個或複數個）排（行或列）。因此，在第3圖中，PoP封裝1a可以僅包括連接元件C2~C5。此外連接元件C1也可以接地。

根據一個示例性實施例，連接元件C4和C5可以透過中介體120電耦合到頂部封裝20。中介體120具有與頂部封裝20的焊球佈局（ball map）相匹配的重新佈線跡線121和/或扇出（fan-out）/扇入（fan-in）焊盤122。其中相匹配可以是指具有元件可以相互連接，不一定是指佈局完全一致。中介體120可包括兩個或兩個以上的金屬層，例如銅層。中介體120可包括層壓材料。例如，中介體120可包括BT（Bismaleimide/Triazine，雙馬來醯亞胺/三嗪）層壓材料。在另一實施例中，中介體120可以是Si（矽）中介體並且可以包括矽通孔。應理解，圖中所示的中介體120的結構僅用於說明目的。在又一個實施例中，中介體120可以是重分佈層（re-distributed layer ，RDL）中介體，這樣可以使封裝結構更薄，從而使封裝體積更小，適於不同的需求。

根據一個示例性實施例，RF晶粒D1可以是毫米波（millimeter wave ，mmw）中頻（intermediate-frequency ，IF）RF晶粒，但不限於此。根據一個示例性實施例，SoC晶粒D2可以是5G處理器晶粒，但不限於此。例如，SoC晶粒D2可以包括諸如相機序列介面（Camera Serial Interface ，CSI）301和/或顯示序列介面（Display Serial Interface ，DSI）302的介面。這些介面301和302設計為用於高頻寬視頻輸入（如CSI）和輸出（如DSI）。它們可以分別設置在邊緣E3和E4上。SoC晶粒D2還可以包括通用快閃儲存器（Universal Flash Storage ，UFS）介面303，其是適用於下一代資料存儲的高性能行動存放裝置的JEDEC標準。根據非限制性的示例性實施例，UFS介面303可以佈置在邊緣E2上。 SoC晶粒D2還可以包括ABB（analog baseband，類比基帶）/ SerDes（Serializer and Deserializer，串列器和解串器）介面304和通用序列匯流排（universal serial bus ，USB）2.0 / 3.0介面305，它們可以佈置在邊緣E1上。 SoC晶粒D2還可以包括DDR介面311~314，它們分別佈置在邊緣E3和E4上。

值得注意的是，RF晶粒D1設置在邊緣E1附近。因此，DDR介面311~314佈置在邊緣E3和E4上，邊緣E3和E4不同於與RF晶粒D1相鄰並直接面對RF晶粒D1的邊緣E1，這樣可以方便佈線（例如高頻數位訊號跡線311a~314a），並且降低因靠近而產生雜訊或干擾的可能性。優選地，當從上方觀察時，封裝基板100中的高頻數位訊號跡線311a~314a分別與邊緣E3和E4上的DDR介面311~314電連接，不與邊緣E1交叉且不與RF晶粒D1重疊（當然也不與邊緣E1重疊），這樣就可以降低高頻數位訊號跡線311a~314a與例如RF晶粒D1等耦合的可能性，從而減少雜訊或干擾。高頻數位訊號跡線311a~314a可以連接到連接元件C4和C5，再經由連接元件C4和C5連接到中介體120，進而連接到頂部封裝20。另外，來自高頻數位訊號跡線311a~314a的潛在的數位訊號干擾可以由設置在SoC晶粒D2的邊緣E1和RF晶粒D1之間的接地的連接元件C2阻擋。插入在RF晶粒D1和SoC晶粒D2之間的接地的一排（行或列）連接元件C2（訊號干擾遮蔽元件）可以有效地降低雜訊。連接元件C2也可以是兩排或三排或更多。連接元件C2可以是如第2圖所示具有複數個排列形成，也可以是連續地（或一體地）長條狀或棒狀或其他連續地物體，當然此時連接元件C2應該分為兩個連續的物體，並且兩者之間電絕緣。當然，考慮到製程的方便，可以根據需求自由選擇連接元件的形狀，大小等。本實施例中，SoC晶粒D2與頂部封裝20之間可透過高頻數位訊號跡線311a~314a，連接元件C4和C5（當然還有中介體120（其中的佈線，扇出/扇入焊盤122等），中介體120上的焊球等）電連接，因此連接元件C4和C5在傳輸訊號時可能會對RF晶粒D1產生干擾。而本發明中，增加了連接元件C2，並且連接元件C2接地，這樣就可以使用連接元件C2遮蔽這些干擾（並將干擾釋放出去），從而阻止來自電路的潛在的數位高頻數位訊號干擾（特別是對RF晶粒D1的干擾），保證封裝的正常工作。此外，本實施例中連接元件C2設置在封裝基板100之上（上表面100a之上）以及模塑料110之中，這樣才可以遮蔽來自高頻數位訊號跡線311a~314a，連接元件C4和C5的干擾。如若將連接元件C2設置在其他位置，例如封裝基板100內或中介體120內，則無法遮蔽自高頻數位訊號跡線311a~314a，連接元件C4和C5的干擾。並且本實施例中連接元件C2還可以遮蔽來自同樣位於封裝基板100之上及模塑料110之中的連接元件C3等工作時帶來的干擾，因此連接元件C2具有遮蔽不同干擾的作用，以保護封裝工作的穩定。

請參考第4圖及第5圖，第4圖是顯示第1圖中示例性PoP封裝的分離的接地平面的配置的示意性局部俯視圖。第5圖是顯示第1圖中PoP封裝有或沒有分離的接地平面的（情況下）雜訊與頻率關係的曲線圖。如第4圖所示，可以設置在中介體120中的接地平面G1電連接到連接元件C1a並且電連接到RF晶粒D1（連接元件C1中有部分可以不連接到接地平面G1，而是接地或者連接到接地平面G2等等），因此接地平面G1可以是RF晶粒D1的接地平面。SoC晶粒D2可以透過佈線例如DRAM佈線（如311a-314a等）連接到接地平面G2，因此接地平面G2可以為DRAM和/或SoC晶粒D2的接地平面。中介體120中的接地平面G1與接地平面G2分離（例如在豎直方向上接地平面G1與G2平行而相互不電性連接；或者在接地平面G1與G2在同一層但是相互電絕緣），例如物理的分離，也即相互電絕緣（沒有電性連接）。如第5圖所示，透過提供這樣的配置，接地平面G1與G2物理的分離，可以使RF晶粒D1的接地與SoC晶粒D2的接地沒有直接的連接，從而避免相互之間雜訊的傳輸，進一步增加遮蔽效果，降低雜訊，雜訊可以降低到-170dBm / Hz或甚至更低，特別是降低SoC晶粒D2對RF晶粒D1的負面影響。此時，由於RF晶粒D1與SoC晶粒D2沒有電連接，它們之間的干擾就只有散發到空間（例如空氣或模塑料等）中的干擾，而這部分干擾將由接地的連接元件C2（訊號干擾遮蔽元件）遮蔽，因此採用本實施例中的方案（RF晶粒D1與SoC晶粒D2之間設有連接元件C2且接地平面G1與G2物理的分離）可以進一步的遮蔽干擾，大幅度的降低雜訊及干擾，以保護封裝工作的穩定。此外，連接元件C2可以包括第一訊號干擾遮蔽元件C2a和第二訊號干擾遮蔽元件C2b，其中第一訊號干擾遮蔽元件C2a連接到接地平面G1，第二訊號干擾遮蔽元件C2b連接到接地平面G2。第一訊號干擾遮蔽元件C2a和第二訊號干擾遮蔽元件C2b相互電絕緣，沒有電連接。因此接地平面G1與G2可以相互獨立的接地，從而避免RF晶粒D1與SoC晶粒D2（因為接地的連接）而相互影響，減少雜訊與干擾。

在一些實施例中，接地平面G1和G2也可以設置在封裝基板100中。此時與上述接地平面G1和G2設置在中介體120中是類似的，封裝基板100的接地平面G1與接地平面G2物理的分離，並且可以達到與接地平面G1和G2設置在中介體120中同樣的效果，大幅度的降低雜訊及干擾。也就是說，本實施例中，接地平面G1和G2可以僅設置在中介體120中，或者僅設置在封裝基板100中，又或者接地平面G1和G2既設置在中介體120中又設置在封裝基板100中。當接地平面G1和G2既設置在中介體120中又設置在封裝基板100中時，第一訊號干擾遮蔽元件C2a還可以將中介體120中的接地平面G1與封裝基板100中的接地平面G1連接起來，第二訊號干擾遮蔽元件C2b還可以將中介體120中的接地平面G2與封裝基板100中的接地平面G2連接起來。這樣接地平面G1（中介體120中的和封裝基板100中的）和G2（中介體120中的和封裝基板100中的）可以相互獨立的接地，從而避免RF晶粒D1與SoC晶粒D2（因為接地的連接）而相互影響，減少雜訊與干擾。當然，中介體120中的接地平面G1和封裝基板100中的接地平面G1也可以不連接起來，而是各自接地；中介體120中的接地平面G2和封裝基板100中的接地平面G2也可以不連接起來，而是各自接地，以上都可以根據需求設置。當接地平面G1和G2既設置在中介體120中又設置在封裝基板100中時（當然此時中介體120中和封裝基板100中的接地平面G1和G2都是分離的），降低雜訊及抗干擾的效果最好，這樣可以從上方及下方兩個方向來遮蔽干擾，極大的降低雜訊（該效果可以參考如第5圖所示）。當然接地平面G1和G2可以僅設置在中介體120中，或者僅設置在封裝基板100中時，也可以達到較好的降低雜訊及抗干擾的效果。

此外，本實施例中，還可以採用其他方式，例如，當接地平面G1和G2既設置在中介體120中又設置在封裝基板100中時；中介體120中的接地平面G1和G2是分離的，而封裝基板100中的接地平面G1和G2是電連接的（或者一體的，或相互耦接的，也即共用一個接地平面）；或者中介體120中的接地平面G1和G2是電連接的（或者一體的，或相互耦接的，也即共用一個接地平面），而封裝基板100中的接地平面G1和G2是分離的。此時由於中介體120和封裝基板100中至少一個具有分離的接地平面G1和G2，因此也可以達到降低雜訊和干擾的效果。當然，中介體120和封裝基板100中接地平面G1和G2均為分離的（例如物理的分離，也即電絕緣的）效果最好。為方便理解，位於中介體120中的接地平面G1可稱為第一接地平面，位於中介體120中的接地平面G2可稱為第二接地平面；位於封裝基板100中的接地平面G1可稱為第三接地平面，位於封裝基板100中的接地平面G2可稱為第四接地平面。當然這並非限制，也可以是，位於封裝基板100中的接地平面G1可稱為第一接地平面，位於封裝基板100中的接地平面G2可稱為第二接地平面；位於中介體120中的接地平面G1可稱為第三接地平面，位於中介體120中的接地平面G2可稱為第四接地平面。或者接地平面G1均成為第一接地平面，接地平面G2均成為第二接地平面。為清楚起見，中介體120中的接地平面G1可以稱為中介體120中的第一接地平面，中介體120中的接地平面G2可以稱為中介體120中的第二接地平面；封裝基板100中的接地平面G1可以稱為封裝基板100中的第一接地平面，封裝基板100中的接地平面G2可以稱為封裝基板100中的第二接地平面。或者其他的命名方式，這些僅僅是為了方便理解。作為舉例，本段的實施方式可以描述為，中介體120中的第一接地平面與第二接地平面物理的分離，封裝基板100中的第一接地平面與第二接地平面電連接或為一體地；或者，封裝基板100中的第一接地平面與第二接地平面物理的分離，中介體120中的第一接地平面與第二接地平面電連接或為一體地。因此，也就是說，本實施例中只要封裝基板100和中介體120中至少一個具有相互分離的接地平面G1和G2，就可以降低雜訊和干擾。具體的，可以在封裝基板100和中介體120中均設置有相互分離的接地平面G1和G2；或者僅在中介體120中設置有相互分離的接地平面G1和G2（或僅在封裝基板100中設置有相互分離的接地平面G1和G2）；或者，在封裝基板100中設置有相互分離的接地平面G1和G2，而中介體120中的接地平面G1和G2為電連接（或一體的）；或者，在中介體120中設置有相互分離的接地平面G1和G2，而封裝基板100中的接地平面G1和G2電連接（或一體的）。上述方式均可以降低雜訊和干擾。

第6圖是示出根據本發明另一實施例的PoP封裝的示意性橫截面圖，其中相同的數位標號表示相同的元件，區域或層。如第6圖所示，PoP封裝2包括底部封裝10a和堆疊在底部封裝10a上的頂部封裝20。底部封裝10a可以包括重分佈層（RDL）400，並且RF晶粒D1上的輸入/輸出焊盤和SoC晶粒D2可以透過RDL 400重新分佈以在底表面400b上形成焊盤BP，諸如球柵陣列（ball grid array，BGA）球的端子球TB安裝在相應的焊盤BP上。同樣，RF晶粒D1和SoC晶粒D2由模塑料110封裝，並且銅通孔V1~V3可以在模塑料110中形成，銅通孔V1~V3與模塑上RDL 420電連接。用於（連接）頂部封裝20的焊盤422形成在模塑上RDL 420中。諸如LPDDR4或LPDDR5 DRAM封裝的頂部封裝20可以透過模塑上RDL 420，銅通孔V1~ V3和 RDL 400電連接到SoC晶粒D2的DDR介面。如第2圖或第3圖所示，銅通孔V2的佈局類似於連接元件C2。接地的銅通孔V2可以用作遮蔽元件，可以阻止來自電路的潛在的數位高頻數位訊號干擾。採用RDL 400可以使封裝結構更薄，從而使封裝體積更小，適於不同的需求。

第7圖是示出根據本發明又一實施例的PoP封裝的示意性橫截面圖，其中相同的數位標號表示相同的元件，區域或層。如第7圖所示，同樣地，PoP封裝3包括底部封裝10b和堆疊在底部封裝10b上的頂部封裝20。底部封裝10b可以是嵌入式晶粒封裝。 RF晶粒D1和SoC晶粒D2嵌入在基板中並透過基板製程互連，以形成系統級板（system-in-board）封裝。例如，RF晶粒D1和SoC晶粒D2可以嵌入在核心基板500中。核心基板500可以包括覆銅層壓板（copper clad laminate ，CCL）基板或本領域已知的有機層壓基板。可以在核心基板500上形成諸如高密度互連（high-density interconnect ，HDI）跡線和鐳射鑽孔的構建層BL（Build-up layer）和互連結構Tr（interconnect structure）。可以在底部封裝10b的核心基板500中形成通孔PTH1~PTH3，並且通孔PTH1~PTH3可以電耦合到電路層520。可以在電路層520中形成用於（連接）頂部封裝20的焊盤522。諸如LPDDR4或LPDDR5 DRAM封裝的頂部封裝20可以透過電路層520，通孔PTH1~PTH3和基板500的互連結構Tr電連接到SoC晶粒D2的DDR介面。通孔PTH2的佈局類似於第2圖或第3圖所示的連接元件C2。接地通孔PTH2可以用作遮蔽元件，可以阻擋來自高頻數位訊號的潛在的數位訊號干擾。

請參考第8圖和第9圖，第8圖是根據本發明又一實施例的PoP封裝的剖面示意圖。第9圖是PoP封裝的透視俯視圖，示出了在第8圖中RF晶粒和SoC晶粒的並排佈置以及設置在示例性PoP的底部封裝中的RF晶粒和SoC晶粒周圍的連接元件的佈置封裝。

如第8圖所示，PoP封裝4包括底部封裝10c和堆疊在底部封裝10c上的頂部封裝20。根據一個示例性實施例，頂部封裝20可以是記憶體封裝，例如具有至少一個封裝的DRAM晶粒的DRAM封裝，例如DDR4，LPDDR4，DDR5，LPDDR5等。根據一個示例性實施例，底部封裝10c可以包括封裝基板100，封裝基板100具有上表面100a和底表面100b。根據一個示例性實施例，RF晶粒D1和SoC晶粒D2以並排方式安裝在封裝基板100的上表面100a上。

根據一個示例性實施例，同樣地，封裝基板100可以是多層電路板或多層佈線板。例如，封裝基板100可以是兩層，三層或四層電路板，但不限於此。根據一個示例性實施例，RF晶粒D1和SoC晶粒D2可以是覆晶晶片，並且可以以倒裝晶片方式接合到封裝基板100。

根據一個示例性實施例，RF晶粒D1，SoC晶粒D2和封裝基板100的上表面100a由模塑料110封裝。根據一個示例性實施例，如第8圖和第9圖所示，複數個連接元件C2~C5設置在封裝基板100的上表面100a上。例如，連接元件C2~C5可以包括Cu / Sn球（Cu芯焊球），Cu柱，Cu凸塊，Cu通孔，穿透模塑通孔等。根據一個示例性實施例，連接元件C2~C5由模塑料110包圍。根據一個示例性實施例，連接元件C2~C5可以透過中介體120電耦合到頂部封裝20。中介體120具有與頂部封裝20的焊球佈局相匹配的重新佈線跡線和/或扇出/扇形焊盤。中介體120可包括兩個或兩個以上的金屬層，例如銅層。中介體120可包括層壓材料。例如，中介體120可包括BT（雙馬來醯亞胺/三嗪）層壓材料。在另一實施例中，中介體120可以是Si中介體並且可以包括矽通孔。應理解，圖中所示的中介體120的結構僅用於說明目的。

封裝基板100的尺寸大於上層的中介體120。因此，只有SoC晶粒D2由連接元件C2~C5完全包圍。此外，只有SoC晶粒D2與中介體120重疊。封裝基板100中分別與邊緣E3和E4上的DDR介面電連接的高頻數位訊號跡線，不與邊緣E1相交，並且不與RF晶粒D1重疊。使用更小尺寸的中介體120，可以節省中介體120的成本。接地的連接元件C2可以用作遮蔽元件，可以阻擋來自高頻數位訊號的潛在的數位訊號干擾。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1、1a、2、3、4:PoP封裝； 10、10a、10b、10c:底部封裝； 20:頂部封裝； 100:封裝基板； 100a:上表面； 100b、400b:底表面； 104、PTH1、PTH2、PTH3:通孔； 110:模塑料； 120:中介體； 121:重新佈線跡線； 122:扇出/扇入焊盤； B₁、B₂:凸塊； C₁、C₂、C₃、C₄、C₅、C_1a:連接元件； D₁:RF晶粒； D₂:SoC晶粒； TB:端子球； 301:相機序列介面； 302:顯示序列介面； 303:通用快閃儲存器介面； 304:串列器和解串器介面； 305:通用序列匯流排介面； 311、312、313、314:DDR介面； 311a、312a、313a、314a:高頻數位訊號跡線； E₁、E₂、E₃、E₄、E₅:邊緣； G₁、G₂:接地平面； V1、V2、V3:銅通孔； 420:模塑料RDL； 422、522:焊盤； 400:重分佈層； 500:核心基板； 520:電路層； BL:構建層； Tr:互連結構； C2a:第一訊號干擾遮蔽元件； C2b:第二訊號干擾遮蔽元件。

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：第1圖是示出根據本發明一個實施例的示例性PoP封裝的示意性橫截面圖；第2圖是第1圖中的示例性PoP封裝的透視俯視圖，示出了RF晶粒和SoC （system-on-a-chip，系統單晶片）晶粒的並排佈置以及PoP封裝的底部封裝中RF晶粒和SoC晶粒周圍的連接元件的佈置；第3圖是根據本發明另一實施例的PoP封裝的透視俯視圖，示出了圍繞RF晶粒和SoC晶粒的連接元件的佈置；第4圖是示出第1圖中的示例性PoP封裝的分離的接地平面配置的示意性局部俯視圖；第5圖是示出第1圖中的PoP封裝的具有或不具有分離地接地平面的雜訊與頻率關係的曲線圖；第6圖是根據本發明另一實施例的PoP封裝的示意性橫截面圖；第7圖是根據本發明又一實施例的PoP封裝的示意性橫截面圖；第8圖是根據本發明又一實施例的PoP封裝的示意性橫截面圖；第9圖是第8圖中的示例性PoP封裝的透視俯視圖，示出了RF晶粒和SoC晶粒的並排佈置以及設置在PoP的底部封裝中的RF晶粒和SoC晶粒周圍的連接元件的佈置封裝。

10:底部封裝

20:頂部封裝

100:封裝基板

100a:上表面

100b:底表面

104:通孔

110:模塑料

120:中介體

121:重新佈線跡線

122:扇出/扇入焊盤

B₁、B₂:凸塊

C₁、C₂、C₃:連接元件

D₁:RF晶粒

D₂:SoC晶粒

TB:端子球

Claims

一種半導體封裝，包括：底部封裝，包括基板，以並排方式佈置在該基板上的射頻晶粒和系統單晶粒，覆蓋該射頻晶粒和該系統單晶粒的模塑料，以及位於該模塑料上的中介體；連接元件，設置在該基板的上表面上，其中該連接元件圍繞該系統單晶粒；訊號干擾遮蔽元件，設置在該射頻晶粒和該系統單晶粒之間，並且接地；以及頂部封裝，安裝在該中介體上。
根據申請專利範圍第1項所述的半導體封裝，其中該頂部封裝是記憶體封裝，其中該記憶體封裝是具有至少一個封裝的動態隨機存取記憶體晶粒的動態隨機存取記憶體封裝，其中該射頻晶粒是毫米波中頻射頻晶粒。
根據申請專利範圍第1項所述的半導體封裝，其中該連接元件包括銅 / 錫球，銅柱，銅凸塊，銅通孔或穿透模塑通孔。
根據申請專利範圍第1項所述的半導體封裝，其中該連接元件和該訊號干擾遮蔽元件由該模塑料包圍。
根據申請專利範圍第4項所述的半導體封裝，其中該連接元件與該訊號干擾遮蔽元件共面。
根據申請專利範圍第1項所述的半導體封裝，其中該中介體包括與該頂部封裝的焊球佈局相匹配的重新佈線跡線和/或扇出/扇入焊盤。
根據申請專利範圍第1項所述的半導體封裝，其中該中介體包括矽中介體或重分佈層中介體。
根據申請專利範圍第1項所述的半導體封裝，其中該系統單晶粒包括第一邊緣和第二邊緣，該第一邊緣與該射頻晶粒相鄰並直接面對該射頻晶粒，該第二邊緣佈置有雙倍數據速率介面，該第一邊緣不同於該第二邊緣。
根據申請專利範圍第1項所述的半導體封裝，其中還包括第一接地平面和第二接地平面；該第一接地平面與該第二接地平面物理的分離；其中該射頻晶粒電耦合到該第一接地平面，該系統單晶粒電耦合到該第二接地平面。
根據申請專利範圍第9項所述的半導體封裝，其中該第一接地平面與該第二接地平面既設置在該中介體中，同時還設置在該封裝基板中。