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TW202042400A - 具有擴散阻擋間隔件區段之場效電晶體 - Google Patents

具有擴散阻擋間隔件區段之場效電晶體 Download PDF

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TW202042400A
TW202042400A TW109103897A TW109103897A TW202042400A TW 202042400 A TW202042400 A TW 202042400A TW 109103897 A TW109103897 A TW 109103897A TW 109103897 A TW109103897 A TW 109103897A TW 202042400 A TW202042400 A TW 202042400A
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sidewall
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喬治Ｒ 姆芬格
鴻 余
谷曼
彭建偉
麥克 阿基利諾
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明係揭露場效電晶體的結構以及形成場效電晶體的方法。在由半導體材料組成的主動區上方設置該場效電晶體的閘極結構。鄰近該閘極結構設置第一側壁間隔件。第二側壁間隔件包括設置於該第一側壁間隔件與該主動區之間的區段。該第一側壁間隔件由低k介電材料組成。

Description

具有擴散阻擋間隔件區段之場效電晶體
本發明係關於半導體裝置製造及積體電路，尤其關於場效電晶體的結構以及形成場效電晶體的方法。
用於場效電晶體的裝置結構通常包括本體區，定義於該本體區中的源極及汲極，以及經配置以切換在操作期間在該本體區中所形成的通道中的載流子流的閘極電極。當向該閘極電極施加超過指定閾值電壓的控制電壓時，在該源極與汲極之間的該通道中發生載流子流，從而產生裝置輸出電流。對於平面場效電晶體，該本體區及通道位於支持該閘極電極的基板的頂部表面下方。
鰭式場效電晶體(fin-type field-effect transistor；FinFET)是非平面裝置結構，與平面場效電晶體相比，它可被更密集地封裝於積體電路中。FinFET可包括由半導體材料組成的一個或多個鰭件，重摻雜源/汲區，以及環繞位於該源/汲區之間的該鰭件本體中的通道的閘極電極。與平面電晶體相比，在該閘極電極與鰭件本體之間的該環繞佈置改進對該通道的控制並減少該FinFET處於“關閉”狀態時的漏電流。相應地，與平面電晶體相比，這促進較低的閾值電壓，並導致改進的性能以及降低的功耗。
場效電晶體的裝置結構包括經設置以圍繞閘極電極的側壁間隔件。為了減少電容，該側壁間隔件可由低k介電材料組成，與其它類型的介電材料例如氮化矽相比，該低k介電材料以較低的介電常數為特徵。可藉由使用含碳氧化物作為該低k介電材料來實現電容的減少。不過，包含於該側壁間隔件中的該碳是可遷移的，其允許從該側壁間隔件至該場效電晶體的其它部分中的擴散。不想要的碳的存在可負面影響源/汲區中的摻雜物分佈。例如，碳可與源/汲區中的摻雜物例如硼簇聚，從而減少摻雜物活化。
在替代閘極製程期間，低k側壁間隔件還可能容易受到侵蝕。在不太嚴重的情況下，該侵蝕導致閘極電極延長，從而增加裝置靜電的變異性。在較嚴重的情況下，該侵蝕可能允許形成連接藉由移除偽閘極所形成的空間與源/汲區的其中一個或兩個的路徑。隨後，在形成金屬閘極時用導體填充該路徑。此導體填充路徑可在該金屬閘極電極與該源/汲區之間生成短路。
需要改進的場效電晶體的結構以及形成場效電晶體的方法。
在一個實施例中，一種結構包括位於由半導體材料組成的主動區上方的閘極結構，與該閘極結構相鄰的第一側壁間隔件，以及包括設置於該第一側壁間隔件與該主動區之間的區段的第二側壁間隔件。該第一側壁間隔件由低k介電材料組成。
在一個實施例中，一種方法包括在由半導體材料組成的主動區上方形成閘極結構，形成鄰近該閘極結構的第一側壁間隔件，以及形成設置於該第 一側壁間隔件與該主動區之間的第二側壁間隔件的區段。該第一側壁間隔件由低k介電材料組成。
10:半導體鰭件
11:頂部表面
12:基板
13,15:側壁
14:介電層
16:閘極結構
17:頂部表面
18:閘極覆蓋層
20,22:介電層
24:雙層間隔件
26:內側壁間隔件
27,28:區段
30:外側壁間隔件
31:內邊緣
32:源/汲區
33:外邊緣
34:共形接觸蝕刻停止層/CESL
36:層間介電層
38:開口
39:閘極電極
40:閘極結構
41:閘極介電質
42:閘極覆蓋層
44:覆蓋層
46:接觸件
48:頂部表面
50:場效電晶體
54:絕緣體上半導體晶圓/SOI晶圓
56:裝置層
57:頂部表面
58:埋置絕緣體層
60:基板
包含於並構成本說明書的一部分的附圖示例說明本發明的各種實施例，並與上面所作的有關本發明的概括說明以及下面所作的有關實施例的詳細說明一起用以解釋本發明的實施例。
圖1顯示依據本發明的實施例處於製程方法的初始製造階段的裝置結構的頂視圖。
圖2顯示大體沿圖1中的線2-2所作的剖視圖。
圖2A顯示大體沿圖1中的線2A-2A所作的剖視圖。
圖3-8顯示處於圖2之後的連續製造階段的該裝置的剖視圖。
圖9及10顯示依據本發明的實施例的裝置結構的剖視圖。
請參照圖1、2、2A並依據本發明的實施例，半導體鰭件10設置於基板12上並自基板12的頂部表面向上突出。藉由使用例如側壁圖像轉移(sidewall imaging transfer；SIT)製程、自對準雙重圖案化(self-aligned double patterning；SADP)，或自對準四重圖案化(self-aligned quadruple patterning；SAQP)，可自基板12的半導體材料或形成於基板12上的磊晶層圖案化半導體鰭件10，該半導體鰭件包含單晶半導體材料，例如單晶矽。各半導體鰭件10具有頂部表面11以及自頂部表面11延伸至基板12的側壁13。
設置介電層14以包圍並掩埋半導體鰭件10的下方區段，且半導體鰭件10的上方區段暴露於介電層14的頂部表面17上方。在一個實施例中，介電層14可由藉由化學氣相沉積所沉積的介電材料例如二氧化矽組成。在沉積之後，可藉由蝕刻製程凹入介電層14，以暴露半導體鰭件10的該上方區段。半導體鰭件10的該上方區段自介電層14的頂部表面17向上延伸至各半導體鰭件10的頂部表面11，且半導體鰭件10的該下方區段與介電層14電性隔離。
設置閘極結構16以橫跨半導體鰭件10及介電層14的頂部表面17。閘極結構16橫跨半導體鰭件10的長度縱向取向並可被切割成分段，閘極結構16在隔開的位置與半導體鰭件10中的相應通道區疊置。各閘極結構16包括側壁15，該側壁自介電層14向上延伸並與半導體鰭件10的頂部表面11及側壁13疊置。
閘極結構16可包括由多晶半導體材料例如多晶矽組成的偽閘極，以及設置於該偽閘極與半導體鰭件10的外表面(例如，頂部表面11)之間的薄介電層(例如，二氧化矽)。藉由在半導體鰭件10及介電層14上方沉積該偽閘極及薄介電層的該材料並用微影及蝕刻製程圖案化該材料，可形成閘極結構16。閘極結構16構成占位體，其隨後被移除並由其它閘極結構替代。
在各閘極結構16的頂部表面上設置閘極覆蓋層18。閘極覆蓋層18可由藉由化學氣相沉積所沉積的介電材料例如氮化矽組成。
請參照圖3，其中相同的元件符號表示圖2中類似的特徵，且在下一製造階段，在形成閘極結構16以後，在半導體鰭件10的頂部表面11及側壁13、介電層14，以及閘極結構16的側壁15上方形成介電層20。介電層20可由介電材料例如氮化矽組成，其藉由原子層沉積共形沉積並可伴隨所採用的 拓撲結構在所有塗布表面上具有名義上相等的厚度。在一個實施例中，介電層20可具有在一(1)奈米至四(4)奈米的範圍內的厚度。在形成介電層20之後，可接著將離子注入半導體鰭件10，以提供源/汲延伸區及環狀區，以及調節閾值電壓。介電層20充當在注入期間保護半導體鰭件10的屏蔽層。
在各半導體鰭件10的頂部表面11及側壁13，介電層14，以及各閘極結構16的側壁15上方形成介電層22。在沉積介電層22之前所沉積的介電層20設置於介電層22與半導體鰭件10的頂部表面11及側壁13，介電層14，以及閘極結構16的側壁15之間。介電層22可由介電常數小於介電層20的介電常數的介電材料組成。例如，介電層22可由含碳的低k介電材料組成，例如碳摻雜氧化矽，如SiOCN或SiOC。介電層22可藉由例如原子層沉積共形沉積，並可伴隨所採用的拓撲結構在所有塗布表面上具有名義上相等的厚度。
在該注入之後，不移除或另外蝕刻介電層20，其意味著在沉積介電層22之前，不移除或另外蝕刻介電層20。相反，介電層20被保留於各半導體鰭件10的頂部表面11及側壁13、介電層14，以及各閘極結構16的側壁15上，並最終部分出現於完整裝置結構中。由於該保留部分，因此介電層20不是完全犧牲的，而是只是半犧牲的。
請參照圖4，其中相同的元件符號表示圖3中類似的特徵，且在下一製造階段，藉由定向或非等向性蝕刻製程例如反應離子蝕刻來蝕刻介電層20及介電層22，從而形成雙層間隔件24。各雙層間隔件24鄰近閘極結構16的其中關聯一個的側壁15設置。各雙層間隔件24包括自介電層20藉由該非等向性蝕刻製程所形成的內側壁間隔件26。各內側壁間隔件26具有L形狀，其包括介電層20的區段27以及自區段27的端部向上延伸的介電層20的區段28。介 電層20的各區段27設置於關聯半導體鰭件10的頂部表面11上方並與其直接接觸。介電層20的各區段28鄰近關聯閘極結構16的側壁15設置並與其具有直接接觸關係。
各雙層間隔件24還包括自介電層22藉由該非等向性蝕刻製程所形成的外側壁間隔件30。介電層20的區段28的其中之一在各外側壁間隔件30與關聯閘極結構16的側壁15之間沿水平方向設置。介電層20的區段27的其中之一在各外側壁間隔件30與關聯的半導體鰭件10的頂部表面11之間沿直立方向設置。可自鄰近雙層間隔件24的各半導體鰭件的頂部表面11藉由該非等向性蝕刻製程移除介電層20、22。
藉由使用等向性蝕刻製程及/或非等向性蝕刻製程蝕刻成形開口並自半導體鰭件10磊晶生長半導體材料，在各半導體鰭件10中可形成源/汲區32。本文中所使用的術語“源/汲區”是指可充當場效電晶體的源極或汲極的半導體材料摻雜區。源/汲區32可由磊晶半導體材料組成，其藉由磊晶生長製程生長於該開口中並採取位於半導體鰭件10內部的該開口的形狀。在該開口的外部，源/汲區32的該磊晶半導體材料可採取小平面形狀。該磊晶半導體材料可由例如矽錯(SiGe)或碳摻雜矽(Si：C)組成，且可包括在生長期間所引入的摻雜物，以提供給定的導電類型。為形成p型場效電晶體，可用提供p型導電性的p型摻雜物(例如，硼(B))摻雜源/汲區32的該半導體材料。為形成n型場效電晶體，可用提供n型導電性的n型摻雜物(例如，磷(P)及/或砷(As))摻雜源/汲區32的該半導體材料。
在源/汲區32的該生長期間並在該生長之後，介電層20的區段27設置於外側壁間隔件30與源/汲區32之間。介電層20的區段27充當擴散阻擋 層，以防止或減少遷移原子種類例如碳原子自外側壁間隔件30向源/汲區32的熱致遷移。
請參照圖5，其中相同的元件符號表示圖4中類似的特徵，且在下一製造階段，順序沉積共形接觸蝕刻停止層(conformal contact etch stop layer；CESL)34以及層間介電層36。CESL 34可由藉由原子層共形沉積所沉積的薄介電材料層例如氮化矽組成。層間介電層36可由介電材料例如二氧化矽組成，其藉由化學氣相沉積覆被(blanket)沉積並被平坦化。CESL 34塗布源/汲區32及外側壁間隔件30，並設置於層間介電層36的區段與源/汲區32之間。
請參照圖6，其中相同的元件符號表示圖5中類似的特徵，且在下一製造階段，移除閘極結構16及它們的閘極覆蓋層18，以定義開口38作為替代金屬閘極製程的部分。在閘極結構16的該移除之後，接著在各開口38內部暴露內側壁間隔件26的區段28。
請參照圖7，其中相同的元件符號表示圖6中類似的特徵，且在下一製造階段，在移除閘極結構16以後，藉由蝕刻製程，例如藉由使用緩衝氫氟酸溶液的濕化學蝕刻製程，在各開口38內部移除內側壁間隔件26的暴露區段28。該蝕刻製程可相對於構成該外側壁間隔件的該介電材料移除構成內側壁間隔件26的該介電材料。在該蝕刻製程期間，外側壁間隔件30掩蔽並覆蓋內側壁間隔件26的區段27。
內側壁間隔件26的區段27設置於外側壁間隔件30下方，因此在外側壁間隔件30與各半導體鰭件10的頂部表面11之間。各區段27橫向設置於關聯的上方側壁間隔件30的內邊緣31與外邊緣33之間。在移除閘極結構16的該蝕刻製程期間，內側壁間隔件26的區段27保護下方源/汲區32及/或半導 體鰭件10免於蝕刻，以減少在後續形成的金屬閘極結構與源/汲區32之間短路的風險。內側壁間隔件26的區段28的該移除稍微擴大開口38。此擴大由內側壁間隔件26的該材料與外側壁間隔件30的該材料之間的蝕刻選擇性控制並抑制。
請參照圖8，其中相同的元件符號表示圖7中類似的特徵，且在下一製造階段，在移除內側壁間隔件26的區段28以後，在各開口38中形成閘極結構及閘極覆蓋層42，以完成場效電晶體50的形成，該場效電晶體具有代表形式的鰭式場效電晶體，以半導體鰭件10的該半導體材料提供相應主動區。各閘極結構40可包括閘極電極39以及設置於閘極電極39與各疊置半導體鰭件10之間的閘極介電質41。閘極電極39可包括一個或多個共形阻擋金屬層及/或功函數金屬層，例如由碳化鋁鈦及/或氮化鈦組成的金屬層，以及/或者由導體例如鎢、鈷或鋁組成的金屬閘極填充層。閘極介電質41可由高k介電材料例如氧化鉿組成。閘極覆蓋層42可由介電材料例如氮化矽組成，且可形成於閘極結構40上方，該閘極結構可相對於外側壁間隔件30被凹入。
各外側壁間隔件30的內邊緣31與關聯的閘極結構40直接接觸，且各外側壁間隔件30的外邊緣33以外側壁間隔件30的厚度與內邊緣31隔開。各內側壁間隔件26的區段27可自關聯的外側壁間隔件30的內邊緣31以均勻的厚度延伸至關聯的側壁間隔件30的外邊緣33。在一個實施例中，各區段27與相應的上方的外側壁間隔件30的該內邊緣對齊。各區段27可在關聯的外側壁間隔件30的內邊緣31下方的區域上與關聯的閘極結構40直接接觸。在一個實施例中，各區段27可在直接位於關聯外側壁間隔件30的內邊緣31下方的區 域上與關聯的閘極結構40直接接觸。各區段27可終止於或接近外側壁間隔件30的外邊緣33。
在形成閘極結構40以後，在層間介電層36上方形成覆蓋層44。在延伸穿過覆蓋層44、層間介電層36，以及CESL 34至源/汲區32的接觸開口中形成接觸件46。接觸件46可包含經沉積並平坦化的金屬矽化物，例如矽化鎢、矽化鈦、矽化鎳，或矽化鈷，以及金屬填充物，例如鎢。
請參照圖9、10，其中相同的元件符號表示圖8中類似的特徵，且依據本發明的替代實施例，可基於使用主動區而不是半導體鰭件10如前所述形成場效電晶體50。尤其，可將場效電晶體50製造為平面裝置結構而不是鰭式裝置結構。
例如並如圖9中所示，各場效電晶體50可包括由塊體半導體基板52的部分所提供的單晶半導體材料(例如，單晶矽)所構成的主動區。各內側壁間隔件26的區段27在塊體半導體基板52的頂部表面48與外側壁間隔件30之間沿直立方向設置，且在一個實施例中，可直接接觸塊體半導體基板52的頂部表面48設置。可藉由提供介電層14的淺溝槽隔離區在塊體半導體基板52中定義該主動區。
作為另一個例子並如圖10中所示，各場效電晶體50可包括由絕緣體上半導體(semiconductor-on-insulator；SOI)晶圓54的裝置層56的部分所提供的單晶半導體材料(例如，單晶矽)構成的主動區。除裝置層56以外，SOI晶圓54還包括埋置絕緣體層58以及基板60。裝置層56藉由中間埋置絕緣體層58與基板60隔開，且可遠薄於基板60。裝置層56與基板60可由單晶半導體材料組成，例如單晶矽，且埋置絕緣體層58可為埋置氧化物(buried oxide；BOX)層。 各內側壁間隔件26的區段27沿直立方向在外側壁間隔件30與裝置層56的頂部表面57之間沿直立方向設置，且在一個實施例中，可直接接觸裝置層56的頂部表面57設置。可藉由提供介電層14的淺溝槽隔離區在該裝置層中定義該主動區，且該淺溝槽隔離區可穿過裝置層56的全部厚度至埋置絕緣體層58。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(例如作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。可將該晶片與其它晶片、分立電路組件和/或其它信號處理裝置集成，作為中間產品或最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，例如具有中央處理器的電腦產品或智慧型手機。
本文中引用的由近似語言例如“大約”、“大致”及“基本上”所修飾的術語不限於所指定的精確值。該近似語言可對應於用以測量該值的儀器的精度，且除非另外依賴於該儀器的精度，否則可表示所述值的+/-10%。
本文中引用術語例如“直立”、“水平”等作為示例來建立參考框架，並非限制。本文中所使用的術語“水平”被定義為與半導體基板的傳統平面平行的平面，而不論其實際的三維空間取向。術語“直立”及“正交”是指垂直於如剛剛所定義的水平面的方向。術語“橫向”是指在該水平平面內的方向。
與另一個特徵“連接”或“耦接”的特徵可與該另一個特徵直接連接或耦接，或者可存在一個或多個中間特徵。如果不存在中間特徵，則特徵可與另一個特徵“直接連接”或“直接耦接”。如存在至少一個中間特徵，則特徵可與另一個特徵“非直接連接”或“非直接耦接”。在另一個特徵“上”或與其“接觸”的特徵可直接在該另一個特徵上與其直接接觸，或者可存在一個或多個中間特徵。如果不 存在中間特徵，則特徵可直接在另一個特徵“上”或與其“直接接觸”。如存在至少一個中間特徵，則特徵可“不直接”在另一個特徵“上”或與其“不直接接觸”。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。
10:半導體鰭件
13:側壁
14:介電層
16:閘極結構
18:閘極覆蓋層

Claims (20)

  1. 一種結構，包括：
    主動區，由半導體材料組成；
    閘極結構，位於該主動區上方；
    第一側壁間隔件，與該閘極結構相鄰，該第一側壁間隔件由低k介電材料組成；以及
    第二側壁間隔件，包括設置於該第一側壁間隔件與該主動區之間的區段。
  2. 如請求項1所述的結構，其中，該低k介電材料包含碳，且該第二側壁間隔件的該區段由氮化矽組成。
  3. 如請求項1所述的結構，其中，該低k介電材料為碳摻雜氧化矽，且該第二側壁間隔件的該區段由氮化矽組成。
  4. 如請求項1所述的結構，其中，該第二側壁間隔件的該區段由具有第一介電常數的介電材料組成，且該低k介電材料具有小於該第一介電常數的第二介電常數。
  5. 如請求項1所述的結構，其中，該第一側壁間隔件具有與該閘極結構直接接觸的內邊緣，以及外邊緣，且該第二側壁間隔件的該區段自該內邊緣延伸至該外邊緣。
  6. 如請求項5所述的結構，其中，該第二側壁間隔件的該區段具有均勻的厚度。
  7. 如請求項5所述的結構，其中，該第二側壁間隔件的該區段與位於該第一側壁間隔件的該內邊緣下方的該閘極結構直接接觸。
  8. 如請求項5所述的結構，其中，該第二側壁間隔件的該區段終止於該第一側壁間隔件的該外邊緣。
  9. 如請求項1所述的結構，進一步包括：
    源/汲區，與該主動區關聯，
    其中，該第二側壁間隔件的該區段設置於該第一側壁間隔件與該源/汲區之間。
  10. 如請求項1所述的結構，其中，該主動區包括半導體鰭件，且該閘極結構與該半導體鰭件具有疊置關係。
  11. 如請求項1所述的結構，其中，該主動區包括塊體半導體基板的部分或絕緣體上半導體晶圓的裝置層的部分。
  12. 一種方法，包括：
    在半導體材料的主動區上方形成第一閘極結構；
    形成鄰近該第一閘極結構的第一側壁間隔件；以及
    形成設置於該第一側壁間隔件與該主動區之間的第二側壁間隔件的第一區段，
    其中，該第一側壁間隔件由低k介電材料組成。
  13. 如請求項12所述的方法，其中，形成設置於該第一側壁間隔件與該主動區之間的該第二側壁間隔件的該第一區段包括：
    在該主動區上及該第一閘極結構的側壁上沉積共形層。
  14. 如請求項13所述的方法，進一步包括：
    自該第一閘極結構的該側壁移除該共形層。
  15. 如請求項13所述的方法，進一步包括：
    蝕刻該共形層，以在該第一閘極結構的該側壁上形成該第二側壁間隔件的該第一區段及第二區段；
    移除該第一閘極結構，以定義暴露該第二側壁間隔件的該第二區段的開口；
    在移除該第一閘極結構以後，藉由蝕刻製程移除該第二側壁間隔件的該第二區段；以及
    在該開口中形成第二閘極結構。
  16. 如請求項12所述的方法，其中，形成鄰近該第一閘極結構的該第一側壁間隔件包括：
    在該第一閘極結構及該主動區上方沉積第一共形層；
    在該第一共形層上方沉積由該低k介電材料組成的第二共形層；以及
    蝕刻該第二共形層，以形成該第一側壁間隔件。
  17. 如請求項16所述的方法，其中，形成設置於該第一側壁間隔件與該主動區之間的該第二側壁間隔件的該第一區段包括：
    在形成該第一側壁間隔件以後，蝕刻該第一共形層，以形成該第二側壁間隔件。
  18. 如請求項12所述的方法，其中，該低k介電材料包含碳，且該第二側壁間隔件的該第一區段由氮化矽組成。
  19. 如請求項12所述的方法，其中，該低k介電材料為碳摻雜氧化矽，且該第二側壁間隔件的該第一區段由氮化矽組成。
  20. 如請求項12所述的方法，其中，該第二側壁間隔件的該第一區段由具有第一介電常數的介電材料組成，且該低k介電材料具有小於該第一介電常數的第二介電常數。
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