TW202030866A

TW202030866A - 積體電路、記憶體及記憶體陣列

Info

Publication number: TW202030866A
Application number: TW109102946A
Authority: TW
Inventors: 張峰銘; 包家豪; 洪連嶸; 王屏薇
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2019-01-31
Filing date: 2020-01-31
Publication date: 2020-08-16
Also published as: KR102357523B1; KR20200096093A; DE102019121626A1; TWI758681B

Abstract

本揭露公開了基於鰭式的井帶，用以改善記憶體陣列的效能，例如靜態隨機存取記憶體陣列。一示範的井帶胞元係設置在一第一記憶胞與一第二記憶胞之間。井帶胞元包括設置在一基板內的一P型井、一第一N型井，以及一第二N型井。P型井、第一N型井，以及第二N型井係配置在井帶胞元中，使得井帶胞元的中間部分沿閘極長度方向並沒有該第一N型井和該第二N型井。井帶胞元更包括連接到P型井的P型井拾取區，以及連接到第一N型井、第二N型井或前述兩者的N型井拾取區。P型井沿著閘極長度方向俯視呈現I字形。

Description

積體電路、記憶體及記憶體陣列

本揭露係有關於一種記憶體結構，特別是有關於一種鰭式帶狀胞元結構。

靜態隨機存取記憶體(SRAM)一般指的是當通電時才可保持所儲存資料的任何記憶體或儲存器。隨著積體電路(IC)技術朝著更小的技術發展，SRAM時常將鰭式結構，例如鰭式場效電晶體(FinFETs)，併入SRAM胞元(cells)中用以增加效能，其中每一SRAM胞元可儲存一位元的資料。由於SRAM胞元的效能係取決於佈局(例如據觀察，SRAM陣列的內部SRAM胞元的效能係與SRAM陣列的邊緣SRAM胞元的效能不相同)，鰭式井帶胞元(well strap cells)係被運用以穩定井電位、促進整個SRAM陣列中電荷的均勻分佈，使得SRAM陣列的SRAM胞元之間的效能均勻。然而，隨著鰭式結構的尺寸縮小，鰭式井帶胞元已經被觀察到可增加拾起(pick-up)電阻及/或減少SRAM陣列的閂鎖效能。於是，儘管現有的用於SRAM陣列的井帶胞元通常已經足以滿足其預期的目的，但它們並非在所有方面均完全令人滿意。

本揭露提供許多不同的實施例。本文揭露用於記憶體陣列(例如，SRAM陣列)效能的鰭式井帶及其製造方法。一示範性的積體電路具有一第一摻雜配置，該第一摻雜配置包括設置在一基板中的一第一井區、一第二井區，及一第三井區。第二井區係設置在第一井區與第三井區之間，並且第一井區及第三井區係以一第一型摻雜物做摻雜，以及第二井區係以一第二型摻雜物做摻雜。積體電路更包括設置鄰近於記憶體胞元的一井帶胞元。井帶胞元具有一第一井帶區，一第二井帶區，以及一第三井帶區，第二井帶區係配置於第一井帶區及第三井帶區之間。第一井帶區與第三井帶區具有第一井摻雜配置。第二井帶區具有一第二摻雜配置，第二摻雜配置包括摻雜第一型摻雜物的一第四井區。井帶胞元包括第一井拾取區連接至第四井區，以及第二井拾取區連接至第二井區。

本揭露更揭露一種井帶胞元，設置在一第一記憶體胞元及一第二記憶體胞元之間。井帶胞元包括在一基板內的一P型井、一第一N型井，以及一第二N型井。P型井、第一N型井，及第二N型井係配置於井帶胞元之內，使得井帶胞元的一中間部分在一閘極長度方向上沒有第一N型井及第二N型井。井帶胞元更包括P型井拾取區連接至P型井、N型井拾取區連接至第一N型井、第二N型井、或兩者。

本揭露更揭露一種記憶體陣列包括一第一記憶體胞元行及一第二記憶體胞元行。第一記憶體胞元行的每一記憶體胞元具有一第一井摻雜配置。第二記憶體胞元行的每一記憶體胞元具有第一井摻雜配置。記憶體陣列包括一井帶胞元行，設置在第一記憶體胞元行與第二記憶體胞元行之間。在井帶胞元行之內的每一井帶胞元包括設置在一第一N型井帶及一第二N型井帶之間的一P型井帶，其中，第一N型井帶及第二N型井帶具有第一井摻雜配置，並且P型井帶具有不同於第一井摻雜配置的一第二井摻雜配置。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

此外，本揭露可在各種範例中重複參考數字及/或字母。上述重複是出於簡單和清楚的目的，並且本身並不指示所討論的各種實施例及/或之間的關係。在如下的本揭露中，一特徵在另一特徵之上，一特徵連接到另一特徵，及/或一特徵耦合到另一特徵的形式可以包括以直接接觸方式所形成的實施例，並且還可以包括在特徵之間夾設附加特徵所形成的實施例，使得特徵可以不直接接觸。此外，空間相關用詞，例如「較低的」、「較高的」、「水平的」、「垂直的」、「在…之上」、「覆蓋於…之上」、「在…之下」、「向下的」、「上方」、「下方」、「頂部」、「底部」，及其衍生詞(例如「水平地」、「向下地」、「向上地」)的使用係為了便於本揭露的一個特徵與另一特徵的關係。空間相關用詞旨在涵蓋包括功能部件在內的設備的不同方向。

對於先進的積體電路技術來說，鰭式場效電晶體(FinFET)(也稱為非平面電晶體)已成為用於高性能和低漏電應用的受歡迎且有希望的候選者。記憶體陣列，例如靜態隨機存取記憶體(SRAM)陣列，時常將鰭式場效電晶體(FinFET)包括在記憶體胞元中用以提升效能，其中每一記憶體胞元(memory cell)可儲存一位元的資料。記憶體胞元的效能在很大的程度上取決於佈局。例如，已經觀察到記憶體陣列的內部記憶體胞元的表現係不同於記憶體陣列的邊緣記憶體胞元。在一些實施中，內部記憶體胞元與邊緣記憶體胞元呈現了不同的閾值電壓(V_t )，不同的導通電流(I_on )，及/或不同的未導通電流(I_off )。鰭式井帶胞元因此已經實施用以穩定井勢，促進整個記憶體陣列中的均勻電荷分布，從而使得在記憶體陣列的記憶體胞元之間的效能均勻。一鰭式井帶(也稱為一電束帶(electrical tie))將對應於記憶體胞元一鰭式場效電晶體的一井區電性連接至一電壓節點(或電壓線)。例如，一鰭式N型井帶將對應於一P型鰭式場效電晶體的一N型井電性連接至一電壓節點(例如與該P型電晶體相關的一電壓節點)，並且一鰭式P型井帶將對應於一N型鰭式場效電晶體的一P型井區電性連接至一電壓節點(例如與該N型電晶體的相關的一電壓節點)。

隨著鰭式場效電晶體技術向更小的技術節點(例如，20 nm, 16 nm, 10 nm, 7 nm, 以及更小)發展，觀察到以減小鰭間距(pin pitch)及減小鰭寬度(pin width)會減少鰭式井帶所帶來的好處。例如，觀察到減小鰭寬度以增加井拾起電阻(well pick-up resistance)，使得鰭式(非平面式)井帶的一井拾取電阻係遠高於平面井帶的一井拾取電阻。已觀察到這樣增加的井拾取電阻會降低使用鰭式井帶的記憶體陣列的閂鎖效能。本揭露因此對可達到效能改善的鰭式井帶提出修改。例如，如本文所述，已經觀察到修改該鰭式井帶胞元的一井摻雜配置，使得該鰭式井帶胞元的該井摻雜配置係不同於該鰭式記憶體胞元的一井摻雜配置，從而顯著改善記憶體效能。在一些實施例中，從該鰭式井帶胞元的P型井帶移除N型井，在不影響其相應鰭式場效電晶體(FinFET)的所需特性(例如，電壓閾值)和/或需要對現有製造技術進行重大修改的情況下，降低與該P型井帶相關的井拾取電阻。在一些實施例中，該P型井帶包括僅有一P型井，然而N型井帶包括設置於P型井之間的一N型井。在一些實施例中，這樣的N型井帶的井摻雜配置係相同於該鰭式記憶體胞元內的該井摻雜配置。在一些實施例中，一鰭式井帶包括設置在複數N型井帶之間的一P型井帶，其中該P型井帶的該P型井及該N型井帶的該P型井結合成一個在該鰭式井帶胞元中的I型P型井。在一些實施例中，該N型井帶係該鰭式井帶胞元的邊緣部分，以及該P型井帶係該鰭式井帶胞元的中間部分。在一些實施例中，該揭露的鰭式井帶胞元係設置在多個記憶體胞元之間。所提出用於改善記憶體效能的鰭式井帶胞元結構係如下文所描述。不同實施例可有不同的優點，並且沒有任何實施例都需要特定的優點。

第1圖是依據本揭露實施例可以實施本文所述配置井帶的一記憶體10的平面示意圖。記憶體10係配置為一靜態隨機存取記憶體(SRAM)。然而，本揭露考量記憶體10被配置為另一類型記憶體的實施例，例如一動靜隨機存取記憶體(DRAM)、一非揮發性隨機存取記憶體(NVRAM)、一快閃記憶體，或其他適合的記憶體。記憶體10可被包括在一微處理器、一記憶體，及/或其他積體電路(IC)裝置之中。在一些實施中，記憶體10可以是一積體電路晶片的一部份、一單晶片(SOC)或其一部份，且包括各種被動及主動微電子裝置，例如電阻、電容、電感、二極體、P型場效電晶體(PFET)、N型場效電晶體(NFET)、金氧半場效電晶體(MOSFET)、互補式金氧半場效電晶體(CMOS)、雙極性接面型電晶體(BJT)、橫向擴散金氧半場效電晶體(LDMOS)、高電壓電晶體、高頻率電晶體、其他適合的元件，或其組合。依據記憶體10的設計需求，該各種電晶體可以是平面式電晶體或多閘極電晶體，例如鰭式場效電晶體(FinFET)。為了清楚起見，已經簡化了第1圖以更好理解本揭露的發明概念。額外的特徵係可被加入於記憶體10之中，並且下文的一些特徵係可在記憶體10的其他實施例中被取代、改變、或排除。

記憶體10包括一記憶體陣列12A及一記憶體陣列12B，其中記憶體陣列12A及記憶體陣列12B的每一者包括記憶體胞元20，例如用於儲存資料的SRAM胞元(也稱為位元胞元(bit cells))。記憶體胞元20包括各種電晶體，例如P型鰭式場效電晶體及/或N型鰭式場效電晶體，被配置用以有助於由記憶體胞元20中讀取資料和將資料寫入記憶體胞元20中。記憶體胞元20係沿著一第一方向(此處為y方向)被設置在第1行(C1)至第N行(CN)中，以及沿著一第二方向(此處為x方向)被設置在第1列(R1)至第M列(RM)中，其中N、M為正整數。第1行至第N行的每一者包括沿著該第一方向的一位元線對，例如一位元線(BL)及一互補位元線(bit line bar：BLB)，這樣有助於在逐行的基礎上以真實形式和互補形式從相應的記憶體胞元20讀取資料及/或將資料寫入相應的記憶體胞元20。第1列(R1)至第M列(RM)的每一者包括一字元線(WL)，以助於逐列存取相應的記憶體胞元20。每一記憶體胞元20係電性連接至各自的一位元線(BL)、各自的一互補位元線(BLB)，及各自的一字元線(WL)，並且這些位元線(BL)、互補位元線(BLB)及字元線(WL)係電性連接至控制器60。控制器60被配置用以產生一或多個訊號，以選擇至少一字元線及至少一位元線對(此處為位元線及互補位元線)，用以在讀取操作及/或寫入操作中存取至少一記憶體胞元20。控制器60包括任何適合助於從記憶體胞元20讀取資料或寫入資料至記憶體胞元20的電路，包括一行解碼電路、一列解碼電路、一行選擇電路、一列選擇電路、一讀取/寫入電路(例如，配置用以從記憶體胞元20讀取資料及/或將資料寫入於記憶體胞元20，記憶體胞元20係對應於所選擇的一位元線對(換句話說，選擇的一行))、其他適合的電路，或其組合。在一些實施例中，控制器60包括至少一感測放大器(sense amplifier)，被配置用以偵測及/或放大所選擇的一位元線對的電壓差，但本揭露不限於此。在一些實施例中，該感測放大器被配置用以鎖存或以其他方式儲存電壓差的資料值。

記憶體10的周圍被配置多個虛置胞元(dummy cells)，例如邊緣虛置胞元(edge dummycells)及井帶胞元(well strap cell)，用以確保記憶體胞元20效能均勻。虛置胞元被配置為物理地及/或結構性地相似於記憶體胞元20，但並未儲存資料。例如，虛置記憶胞可包括P型井、N型井、鰭式結構(包括一或多個鰭片)、閘極結構、源極/汲極特徵、及/或接點特徵。井帶胞元通常指被配置用以電性連接一電壓至記憶體胞元20的一N型井、記憶體胞元20的一P型井、或前述兩者的虛置胞元。在所描述的實施例中，記憶體10包括沿著第一方向(此處為y方向)被配置在一邊緣虛置胞元行35A及一邊緣虛置胞元行35B之內的邊緣虛置胞元30，其中記憶體胞元20的第1列至第M列的每一者係設置在邊緣虛置胞元行35A的一邊緣虛置胞元30與在邊緣虛置胞元行35B的一邊緣虛置胞元30之間。在所描述實施例的過程中，記憶體胞元20的第1行至第M行的每一者係設置在邊緣虛置胞元30之間。在一些實施例中，邊緣虛置胞元行35A及/或邊緣虛置胞元行35B沿著實質上平行於記憶體10的至少一位元線對(此處為位元線及互補位元線)延伸。在一些實施例中，邊緣虛置胞元30被配置用以將各自的記憶體胞元20連接至各自的字元線。在一些實施例中，邊緣虛置胞元30包括用於驅動字元線的電路。在一些實施例中，邊緣虛置胞元30係電性連接一電源供應電壓V_DD (例如，一正電源供應電壓)及/或一電源供應電壓V_SS (例如，一電性接地)。

在所描述實施例的過程中，一井帶行40包括沿著該第一方向(此處為y方向)設置的井帶胞元50。井帶行40係設置在記憶體陣列12A及記憶體陣列12B之間，使得在記憶體陣列12A內的記憶體胞元20的每一列係設置在各自的一邊緣虛置胞元30及各自的一井帶胞元50之間，並且在記憶體陣列12B內的記憶體胞元20的每一行係設置在各自的一井帶胞元50與各自的一邊緣虛置包元30之間。在一些實施例中，井帶行40沿著實質平行於記憶體10的至少一位元線對(此處為位元線及互補位元線)做延伸。在所描述的實施例中，井帶胞元50包括一N型井帶、一P型井帶，或其結合。在一些實施例中，井帶胞元50包括設置在N型井帶之間的一P型井帶。該N型井帶被配置用以將對應於記憶體胞元20的至少一P型鰭式場效電晶體的一N型井電性耦接至一電壓源。該P型井被配置用以將對應於記憶體胞元20的至少一N型鰭式場效電晶體的一P型井電性耦接至一電壓源。如這裡的描述，井帶胞元被配置用以顯著地減小井拾取電阻，改善記憶體10的閂鎖效能。

第2A圖至第2G圖是依據本揭露各部分一井帶胞元的部分或全部的局部示意圖，例如在第1圖中的記憶體10中實現的井帶胞元50。第2A圖為井帶胞元50的簡化俯視示意圖；第2B圖為沿著第2A圖線B-B的井帶胞元50的橫截面示意圖(例如，在一x-y平面)；第2C圖為沿著第2A圖線C-C的井帶胞元50的橫截面示意圖(例如，在一y-z平面)；第2D圖為沿著第2A圖線D-D的井帶胞元50的橫截面示意圖(例如，在一x-z平面)；第2E圖為沿著第2A圖線E-E的井帶胞元50的橫截面示意圖(例如，在一x-z平面)；第2F圖為沿著第2A圖線F-F的井帶胞元50的橫截面示意圖(例如，在一x-z平面)；以及第2G圖為沿著第2A圖線G-G的井帶胞元50的橫截面示意圖(例如，在一x-z平面)。井帶胞元50係設置在記憶體胞元20的一SRAM胞元20A與記憶體胞元20的一SRAM胞元20B之間。在一些實施例中，井帶胞元的寬度(此處沿著一y方向)係實質相等於記憶體胞元20的寬度(此處為SRAM胞元20A、20B)。井帶胞元50包括沿著井帶胞元50的長度(此處為沿著一x方向)設置於一N型井帶50B及一N型井帶50C之間的一P型井帶50A。在如此的配置中，N型井帶50B係設置鄰近於各自的一記憶體胞元20，例如SRAM胞元20A，並且N型井帶50C係設置鄰近於各自的一記憶體胞元20，例如SRAM胞元20B。在一些實施例中，P型井帶50A係沿著一鰭片長度方向設置於N型井帶50B與N型井帶50C之間。P型井帶50A被配置用以將記憶體胞元20的P型井電性連接至一第一電源供應電壓，例如一電源供應電壓V_SS 。N型井帶50B及N型井帶50C的每一者係配置用以將記憶體胞元20的N型井電性連接至一第二電源供應電壓，例如一電源供應電壓V_DD 。在一些實施例中，電源供應電壓V_DD 是一正電源供應電壓，並且電源供應電壓V_SS 是一電性接地。為了清楚起見，已經簡化了第2A至2G圖以更好地理解本揭露的發明構思。額外的特徵係可被加入於井帶胞元50之中，以及在井帶胞元50的其他實施例中，下面描述的一些特徵可以被替換、修改、或消除。

井帶胞元50被配置為物理上及/或結構上相似於記憶體胞元20。例如，井帶胞元50包括一基板(晶圓)110。在所描述的實施例中，基板110是包括矽的一塊狀(bulk)基板。替代地或另外地，塊狀基板包括另外一種基本的半導體(elementary semiconductor)，例如鍺；一複合半導體，例如碳化矽、矽化磷、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、氧化鋅、硒化鋅、硫化鋅、碲化鋅、硒化鎘、硫化鎘，及/或碲化鎘；合金半導體，例如矽鍺(SiGe)、矽鈦菁(SiPC)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化鎵銦(GaInAsP)；其他Ⅲ-Ⅴ族材料；其他Ⅱ-Ⅳ族材料；或其結合。或者，基板110是一絕緣體上半導體(semiconductor-on-insulator)基板，例如一絕緣體上矽(silicon-on-insulator；SOI)基板、一矽絕緣體上鍺(silicon germanium-on-insulator：SGOI)基板，或一絕緣體上鍺(germanium-on-insulator：GOI)基板。絕緣體上半導體基板可以透過注氧隔離(separation by implantation of oxygen：SIMOX)、晶圓鍵合(wafer bonding)，及/或其他適合的方式製造。基板110包括摻雜區，例如一N行摻雜區112A、一N型摻雜區112B、一N型摻雜區112C、一N型摻雜區112D、一P型摻雜區114A、一P型摻雜區114B、一P型摻雜區114C(在下文簡稱為N型井112A-112D及P型井114A-114C)。N型摻雜區，例如N型井112A-112D，係以N型摻雜物做摻雜，例如磷、砷、其他N型摻雜物，或其結合。P型摻雜區，例如P型井114A-114C，係以P型摻雜物做摻雜，例如硼、銦、其他P型摻雜物，或其結合。在一些實施例中，基板110包括由P型摻雜物和N型摻雜物組合而成的摻雜區。各種摻雜區可直接形成於基板110之上及/或之內，例如提供一P型井結構、一N型井結構、一雙井結構、一凸起結構，或其結合。可執行一離子注入製程、一擴散製程，及/或其他合適的摻雜製程，用以形成各種摻雜區。

該等各種摻雜區係依據記憶體10的設計需求而被配置。SRAM胞元20A、20B的每一者包括設置在P型井之間的一N型井區。例如，SRAM胞元20A包括N型井112A及P型井114A，並且SRAM胞元20B包括N型井112B及P型井114B。N型井112A、112B被配置用於P型金氧半鰭式場效電晶體(PMOS FinFET)，例如一上拉(pull-up；PU) 鰭式場效電晶體，並且P型井114A、114B被配置用於N型金氧半鰭式場效電晶體(NMOS FinFET)，例如一下拉(pull-down；PD) 鰭式場效電晶體。P型井114A包括一P型井次區114A-1及一P型井次區114A-2，並且P型井114B包括一P型井次區114B-1及一P型井次區114B-2。N型井112A係沿著該y方向(這裡為沿著一閘極長度方向)設置在P型井次區114A-1及P型井次區114A-2之間，並且N型井112B係沿著該y方向設置在P型井次區114B-1及P型井次區114B-2之間。N型井112A、P型井次區114A-1、及P型井次區114A-2係沿著SRAM胞元20A的一整個長度延伸，使得N型井112A、P型井次區114A-1及P型井次區114A-2的長度係實質相等於SRAM胞元20A的長度(這裡為沿著該x方向)。N型井112B、P型井次區114B-1、以及P型井次區114B-2沿著SRAM胞元20B的一整個長度做延伸，使得N型井112B、P型井次區114B-1，及P型井次區114B-2的長度係實質相等於SRAM胞元20B的長度(這裡為沿著該x方向)。N型井112A、112B具有一寬度W1，P型井次區114A-1、114B-1具有一寬度W2，並且P型井次區114A-2、114B-2具有一寬度W3。寬度W1、寬度W2，及寬度W3係小於SRAM胞元20A、20B的該寬度。在所描述的實施例中，寬度W1、寬度W2及寬度W3的總和係實質相等於SRAM胞元20A、20B的該寬度(換句話說，W1+W2+W3=SRAM胞元20A、20B的寬度)。在一些實施例中，寬度W1、寬度W2，及寬度W3是相同的。在一些實施例中，寬度W1、寬度W2，及寬度W3是不相同的。在一些實施中，寬度W2及寬度W3是相同的，然而不同於寬度W1。本揭露考慮寬度W1、寬度W2，及寬度W3的任何配置。

本揭露提出在井帶胞元50內的一井摻雜配置，該井帶胞元50明顯地減小井拾取電阻，特別是關聯於P型井帶50A的井拾取電阻。在第2A圖至第2G圖中，井帶胞元50包括N型井112C、N型井112D，及P型井114C。P型井114C沿著井帶胞元50的寬度(這裡為沿著該y方向)俯視來看為I字形，並且沿著井帶胞元50的長度(這裡為沿著該x方向)俯視來看為H字形。例如，P型井114C包括一P型井次區114C-1、一P型井次區114C-2，及一P型井次區114C-3。N型井112C係設置在N型井帶50B內的P型井次區114C-1及P型井次區114C-2之間，並且N型井112D係設置在N型井帶50C內的P型井次區114C-1及P型井次區114C-2之間。N型井112C不中斷地延伸到N型井112A中，並且N型井112D不中斷地延伸到N型井112B之中。在一些實施例中，在N型井112C及N型井112A之間並未觀察到實際介面，並且在N型井112D及N型井112B之間並未觀察到實際介面。N型井112C具有一長度L1及一寬度W4。N型井112D具有一長度L2及一寬度W5。長度L1係小於井帶胞元50的長度並且係實質相等於N型井帶50B的一長度。長度L2係小於井帶胞元50的長度並且係實質相等於井帶胞元50C的一長度。寬度W4、寬度W5係實質相等於SRAM胞元20A、20B的N型井112A、112B的寬度W1。雖然本揭露所考慮的實施例中寬度W4係大於或小於寬度W5，在所描述的實施例中，寬度W4係實質相等於寬度W5。

P型井次區114C-1、114C-2係沿著井帶胞元50的一整個長度做延伸。P型井次區114C-1、114C-2因此橫跨P型井帶50A、N型井帶50B及N型井帶50C。P型井次區114C-1不中斷地延伸進入P型井114A、114B中各自的P型井次區114A-1、114B-1。在一些實施例中，在P型井次區114C-1及P型井次區114A-1、114B-1之間無法觀察到實際的介面。P型井次區114C-2不中斷地延伸進入P型井114A、114B中各自的P型井次區114A-2、114B-2。在一些實施例中，在P型井次區114C-2及P型井次區114A-2、114B-2之間無法觀察到實際的介面。P型井次區114C-1具有一長度L3及一寬度W6。P型井次區114C-2具有一長度L4及一寬度W7。長度L3、L4係實質相等於井帶胞元50的長度。寬度W6、W7係小於井帶胞元50的寬度。在所描述的實施例中，寬度W6係實質相等於P型井114A、114B中各自的P型井次區114A-1、114B-1的寬度W2，寬度W7係實質相等於P型井114A、114B中各自的P型井次區114A-2、114B-2的寬度W3。雖然本揭露所考慮的實施例中寬度W6係大於或小於寬度W7，在所描述的實施例中，寬度W6係實質相等於寬度W7。

P型井次區114C-3係沿著在P型井帶50A中的井帶胞元50的寬度設置在P型井次區114C-1及P型井次區114C-2之間，使得P型井次區114C-3、P型井次區114C-2，及P型井次區114C-1相結合用以橫跨P型井帶50A的整體。P型井次區114C-3更沿著井帶胞元50的長度設置在N型井112C及N型井112D之間。P型井次區114C-3因此形成井帶胞元50及P型井帶50A的一中間部分。在一些實施例中，沿著該寬度(這裡為y)方向的P型井次區114C-3的對稱軸係實質對齊於沿著該寬度方向的P型井次區114C-1的對稱軸及沿著該寬度方向的P型井次區114C-2的對稱軸。在如此的實施例中，P型井次區114C-1、114C-2及114C-3的對稱軸係對齊於一對稱軸。P型井次區114C-3具有一長度L5及一寬度W8。長度L5係小於井帶胞元50的長度，並且實質相等於P型井帶50A的一長度。寬度W8係小於井帶胞元50的寬度。在所描述的實施例中，寬度W8係實質相等於N型井112C的寬度W4及/或N型井112D的寬度W5(並且因此實質相等於在SRAM胞元20A、20B中的N型井112A、112B的寬度W1)。在所描述的實施例中，寬度W6、寬度W7、及寬度W8的總和係實質相等於井帶胞元50的該寬度(換句話說，W6+W7+W8=井帶胞元50的寬度，並且W8=井帶胞元50的寬度-(W6+W7))。

藉由在井帶胞元50中實施一I字形P型井114C，P型井帶50A的一井摻雜的配置係不同於記憶體胞元20(此處為SRAM胞元20A、20B)的一井摻雜的配置，而N型井帶50B、50C的井摻雜的配置係相等於記憶體胞元20的該井摻雜的配置。例如，P型井帶50A包括只有一P型井並且沒有N型井，N型井帶50B、50C包括設置在P型井之間的一N型井，並且SRAM胞元20A、20B包括設置在P型井之間的一N型井。在如此配置中，相關連於P型井帶50A的井拾取電阻並未被限制，因為P型井帶50的該P型井不像常規井帶那樣被分成不連續的部分，但取而代之的是無中斷的連續延伸入P型井帶50。這使得P型井帶50A能井達成完美的井拾取電阻及阻擋(block)來自N型井(例如N型井帶50B、50C)的雜訊井井。例如，有觀察到消除P型井帶50A的p-n接面(因此當P型井帶50A連接至電壓時，p-n空乏區可增加電阻值)，用以顯著地減小P型井帶50A的井拾取電阻，而導致記憶體10效能的改善。

井帶胞元50更包括設置在基板110上的鰭片120(也稱為鰭式結構或主動鰭片區)，其中鰭片120被配置為相等或相似於SRAM胞元20A、20B的N型鰭式場效電晶體及/或P型鰭式場效電晶體的鰭片。鰭片120彼此實質平行，鰭片120的每一者具有定義在該x方向的一長度、定義在該y方向的一寬度，以及定義在一z方向的一高度。鰭片120的每一者具有沿它們在x方向上的長度定義的至少一通道區、至少一源極區，及至少一汲極區，其中一通道區係設置在一源極區及一汲極區之間(通常稱為源極/汲極區)。通道區包括定義在側壁部分之間的一頂部，其中該頂部及該側壁部分係與一閘極結構接合(如下文描述)，使得在操作期間電流可流經源極/汲極區之間。源極/汲極區也包括定義在側壁部分之間的頂部。在一些實施例中，鰭片120是基板110的一部份(例如基板110的一材料層的一部份)。例如，基板110包括矽，鰭片120包括矽。或者，在一些實施例中，鰭片120係被定義在一材料層中，例如一或多個覆蓋基板110的半導體材料層。例如，鰭片120可包括具有設置在基板110之上的各種半導體層(例如一異質結構)的一半導體層堆疊。該半導體層可包括任何合適的半導體材料，例如矽、鍺、矽鍺、其他合適的半導體材料，或其結合。該半導體層可包括相同或不同的材料、蝕刻率、組成原子百分比、成分重量百分比、厚度，及/或配置。在一些實施例中，該半導體層堆疊包括替代半導體層，例如由一第一材料組成的半導體層及由一第二材料組成的半導體層。例如，該半導體層堆疊為矽層及矽鍺層的交互堆疊(例如矽鍺(SiGe),矽(Si)…))。在一些實施例中，該半導體層堆疊包括有相同材料但有替代組成原子百分比的半導體層，例如具有一第一原子百分比構成的半導體層及具有一第二原子百分比構成的半導體層。例如，該半導體層堆疊包括具有相互變換的(alternating)矽及/或鍺原子百分比(例如，Si_a Ge_b /Si_c Ge_d /…，其中a、c是不同的矽原子百分比，並且b、d是不同的鍺原子百分比)的矽鍺層。

鰭片120係藉由任何合適的製程形成在基板110之上。在一些實施例中，執行摻雜、微影、及/或蝕刻製程的結合用以定義從基板110延伸的鰭片120。例如，形成鰭片120的操作包括執行一微影製程以在基板110(或設置在基板110之上的一材料層，例如一異質結構)上形成一圖形化光罩層，並且執行一蝕刻製程用以將定義在該圖形化光罩層的圖形轉移至基板110(或設置在基板110之上的該材料層，例如該異質結構)。該微影製程可包括在設置在基板110之上的一光罩層上形成一光阻層(例如，藉由旋轉塗佈(spin coating))，執行一預曝光(pre-exposure)烘烤製程，使用一光罩執行一曝光製程，執行一後曝光(post-exposure)烘烤製程，以及執行一顯影製程(developing process)。在該曝光製程中，該光阻層係曝光於輻射線(例如紫外光ultraviolet(UV))、深紫外光(DUV)、或極紫外光(EUV)，其中該光罩區塊依據該光罩的光罩圖形及/或光罩類型(例如，二元式光罩、相位位移光罩，或EUV光罩)來阻擋、發射及/或反射輻射至該光阻層，使得對應於該光罩圖形的一影像被投射在該光阻層上。由於該光阻層係對輻射能敏感，該光阻層的曝光部分發生化學變化，並且該光阻層的曝光(或未曝光)部分，依據該光阻層的特性及在該顯影製程中所使用的一顯影液的特性，在該顯影製程中被消除。在顯影之後，該圖形化光阻層包括對應於該光罩的一光阻圖形。該蝕刻製程使用該圖形化光阻層作為一蝕刻光罩用以移除部分的該光罩層，接著使用該圖形化光罩層以移除部分的基板110(或在基板110之上的一材料層)。該蝕刻製程可包括一乾式蝕刻製程(例如，一反應離子蝕刻(reactive ion etching：RIE))、一濕式蝕刻製程、其他合適的蝕刻製程，或其結合。該圖形化光阻層係藉由例如一光阻去除製程在該蝕刻製程期間或之後刪除。或者或更甚者，鰭片120係由一多重圖形化製程所形成，例如一雙重圖形化微影(double patterning lithography：DPL)製程(例如，一微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch：LELE)製程、一自對準雙重圖形化(self-aligned double patterning：SADP)製程、一隔離介質圖形化(spacer-is-dielectric patterning：SIDP)製程、其他雙重圖形化製程，或其結合)、一三重圖形化製程(例如，一微影-蝕刻-微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch-lithography-etch：LELELE)製程、一自對準三重圖形化(self-aligned triple patterning：SATP)製程、其他三重圖形化製程，或其結合)、其他多重圖形化製程(例如，自對準四重圖形化(self-aligned quadruple patterning：SAQP)製程)，或其結合。通常來說，雙重圖形化製程及/或多重圖形化製程係結合微影製程及自對準製程，允許創造出間距小於使用單個直接微影製程可獲得的間距的圖形。例如，在一些實施例中，一心軸層(mandrel layer)用作一蝕刻光罩，用以去除該光罩層的某些部分，其中心軸層係使用一間隔圖形化(spacer patterning)技術所形成。例如，形成該心軸層的操作包括使用微影製程(例如，使用該圖形化光阻層)在該光罩層之上形成一圖形化犧牲層(patterned sacrificial layer)(該圖形化犧牲層包括具有一第一間距的犧牲特徵)、在該圖形化犧牲層之上形成一間隔層、將該間隔層蝕刻以形成沿著每一犧牲特徵側壁的間隔物(例如，將該間隔層從該犧牲特徵的一頂面及光罩層的頂面的一部份移除)，並且移除該圖形化犧牲層、留下具有一第二間距(可稱為一圖形化間隔層，該圖形化間隔層包括曝光該光罩層部分的開口)的間隔物。心軸層及其心軸係因此可分別稱為一間隔層及間隔物。在一些實施例中，該間隔層順應性地形成在該圖形化犧牲層上方，使得該間隔層的厚度實質均勻。在一些實施例中，在去除圖形化犧牲層之前或之後修整該等間隔物。在一些實施例中，在形成鰭片120的同時實施直接自組裝(directed self-assembly：DSA)技術。

在基板110之上及/或之內形成一隔離特徵122，用以隔離IC裝置100的各種區，例如各種裝置區。例如，隔離特徵122將主動裝置區及/或被動裝置區(例如記憶體10的各種鰭式場效電晶體)彼此分隔並隔離。隔離特徵122更將鰭片120彼此分隔並隔離。在所描述的實施例中，隔離特徵122包括鰭片120的一底部。隔離特徵122包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包括矽、氧、氮、碳，及/或其他合適的隔離成分)，或其結合。隔離特徵122可包括不同的結構，例如淺溝槽隔離(shallow trench isolation：STI)、深溝槽隔離(deep trench isolation：DTI)，及/或矽局部氧化隔離(local oxidation of silicon：LOCOS)結構。在一些實施例中，藉由蝕刻在基板110內的一溝槽形成淺溝槽隔離(STI)特徵(例如，藉由使用一乾式蝕刻製程及/或濕式蝕刻製程)，並且使用絕緣材料充填該溝槽(例如，藉由使用一化學氣相沉積(chemical vapor deposition)製程或一旋塗式玻璃(spin-on glass)製程)。一化學機械平坦化(chemical mechanical polishing：CMP)可以被執行用以移除過多的絕緣材料及/或使隔離特徵122的一頂面平坦化。在一些實施例中，在形成鰭片120之後，藉由在基板110上沉積一絕緣材料來形成淺溝槽隔離(STI)特徵(在一些實施例中，使得該絕緣材料層填充鰭片120之間的該溝槽)，並且回蝕刻該絕緣材料層用以形成隔離特徵122。在一些實施例中，隔離特徵122包括填充溝槽的一多層結構，例如設置在一襯墊(liner)介質層之上的一塊狀(bulk)介質層，其中該塊狀介質層及該襯墊介質層係包括依據設計需求的材料(例如包括一塊狀介質層，該塊狀介質層係包括設置在一襯墊介質層之上的氮化矽，且襯墊介質層包括熱氧化物)。在一些實施例中，隔離特徵122包括設置在一摻雜襯墊層(包括例如硼矽玻璃(boron silicate glass：BSG)或磷矽玻璃(phosphosilicate glass：PSG))之上的一介質層。

井帶胞元50更包括設置在鰭片120及隔離特徵122之上的閘極結構130，其中閘極結構130被配置為相同或相似於SRAM胞元20A、20B的N型鰭式場效電晶體及/或P型鰭式場效電晶體的閘極結構。閘極結構130沿著該y方向延伸(例如，實質垂直於鰭片120)橫越各自的鰭片120，使得閘極結構130包覆各自的鰭片120的上部。閘極結構130係設置在鰭片120的通道區之上並且包覆鰭片120的通道區，從而鰭片120夾設於各自的源極/汲極區之間。閘極結構130接合鰭片120的各自通道區，使得在操作時電流可流經鰭片120的各自源極/汲極區之間。在井帶胞元50中的閘極結構130是虛置閘極結構，而在記憶體胞元20中的閘極結構為主動閘極結構(閘極結構130被配置為相同於在記憶體胞元20中的鰭式場效電晶體的閘極結構)。「主動閘極結構」通常稱為一電性功能(electrical functional)閘極結構，而「虛置閘極結構」通常稱為一電性非功能(electrical non-functional)閘極結構。例如，閘極結構130模仿在記憶體胞元20中的鰭式場效電晶體的主動閘極結構的物理性質，例如該主動閘極結構的物理尺寸，仍無法電性操作(換句話說，無法使得電流流經源極/汲極區之間)。在一些實施例中，閘極結構130實現實質一致的製程環境，例如，使磊晶材料在鰭片120的源極/汲極區內均勻生長(例如，當形成磊晶的源極/汲極區特徵時)，使在鰭片120源極/汲極區的蝕刻率均勻(例如，當形成源極/汲極凹槽時)，及/或使實質平坦的表面均勻(例如，藉由減小(或避免) 化學機械平坦化引發(CMP-induced)的凹陷(dishing)效應)。在所描述的實施例中，閘極結構130包括與在記憶體胞元20內之鰭式場效電晶體閘極結構的閘極堆疊相同的閘極堆疊。例如，每一閘極結構130的一閘極堆疊包括沿著設置鄰近於該閘極堆疊(例如，沿著該閘極堆疊的側壁)的閘極間隔物138的一閘極介質132、一閘極電極134，及一硬式光罩層136。閘極介質132、閘極電極134、及/或硬式光罩層136可包括在閘極結構130中的相同或不同層及/或相同或不同的材料。由於閘極結構130橫跨於P型井帶50A、N型井帶50B、及N型井帶50C，閘極結構130係具有P型井帶50A、N型井帶50B、及N型井帶50C所對應之多個區域中不同的層。例如，對應於P型井帶50A的閘極介質132及/或閘極電極134的層的數量、配置及/或材料是不同於對應於N型井帶50B及/或N型井帶50C的閘極介質132及/或閘極電極134的層的數量、配置及/或材料。

閘極結構130的該閘極堆疊係根據一閘極後(gate last)製程、一閘極先(gate first)製程、或一混合閘極後/先製程而製造。在閘極後製程的實施例中，一或多個閘極結構130包括後續替換(subsequently replaced)金屬閘極堆疊的虛置閘極堆疊。該虛置閘極堆疊，例如包括一介面層(包括，例如氧化矽)、一虛置閘極電極層(包括，例如多晶矽)。在如此的實施例中，該虛置閘極電極層被移除用以形成開口(溝槽)，閘極介質132及/或閘極電極134所後續形成該開口(溝槽)中。在一些實施例中，至少一閘極結構130的一虛置閘極堆疊被一金屬閘極堆疊所替代，然而仍保有至少一閘極結構130的一虛置閘極堆疊。例如，閘極結構130的一些或全部可包括多晶矽閘極堆疊。閘極後製程及/或閘極先製程可實施沉積製程、微影製程、蝕刻製程、其他合適的製程，或其結合。該沉積製程包括化學氣相沉積(chemical vapor deposition：CVD)、物理氣相沉積(physical vapor deposition：PVD)、原子層沉積(atomic layer deposition：ALD)、高密度電漿化學氣相沉積(high density plasma CVD：HDPCVD)、金屬有機化學氣相沉積(metal organic CVD：MOCVD)、遠程電漿化學氣相沉積(remote plasma CVD：RPCVD)、電漿進階化學氣相沉積(plasma enhanced CVD：PECVD)、低壓化學氣相沉積(low-pressure CVD：LPCVD)、原子層化學氣相沉積(atomic layer CVD：ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD：APCVD)、電鍍、其他合適的方法，或其結合。該微影圖形化製程包括光阻塗佈(例如，旋塗式(spin-on)塗佈)、軟式烘烤(soft baking)、光罩對齊(mask aligning)、曝光(exposure)、後曝光烘烤(post-exposure baking)、顯影光阻、漂洗、烘乾(例如硬式烘烤)、其他合適的製程，或其結合。或者，該微影曝光製程可由其他方法來協助、實施或替換，例如無光罩微影(maskless lithography)、電子束寫入(e-beam writing)、或離子束寫入(ion-beam writing)。該蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程，或其結合。一化學機械平坦化(CMP)製程可被實施用以移除閘極介質132、閘極電極134、及/或硬式光罩層136的任何多餘的材料，用以將閘極結構130平坦化。

閘極介質132係設置在鰭片120及隔離特徵122之上，使得閘極介質132具有一實質均勻的厚度。閘極介質132包括一介質材料，例如氧化矽、高k介質材料、其他合適的介質材料，或其結合。在所描述的實施例中，閘極介質132包括一或多個高介電係數介質層，包括例如鉻、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他合適的成分，或其結合。在一些實施例中，該一或多個高介電係數介質層包括二氧化鉿(HfO₂ )、矽氧化鉿(HfSiO)、氮氧矽化鉿(HfSiON)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)、二氧化鋯(ZrO₂ )、氧化鋁(Al₂ O₃ )、二氧化鉿-氧化鋁(HfO₂ -Al₂ O₃ )、二氧化鈦(TiO₂ )、氧化鉭(Ta₂ O₅ )、氧化鑭(La₂ O₃ )、氧化釔(Y₂ O₃ )、其他合適的高k介質材料，或其結合。高k介質材料通常稱為具有高介電係數的介質材料，例如比氧化矽(k≒3.9)的介電係數還大。在一些實施例中，閘極介質132更包括設置在該高k介質層與鰭片120與隔離特徵122之間的一介面層(包括一介質材料，例如氧化矽)。

閘極電極134被設置在閘極介質132之上。閘極電極134包括一導電材料。在一些實施例中，閘極電極134包括多個層，例如一或多個覆蓋層、功函數層、膠/阻障層、及/或金屬填充(塊狀)層。一覆蓋層可包括避免或消除閘極介質132與閘極結構130(特別是閘極層包括金屬)的其他層之間的成分擴散及/或反應的材料。在一些實施例中，該覆蓋層包括一金屬及氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W₂ N)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)，或其結合。一功函數層包括被調整以具有需求的一功函數(例如一N型功函數或一P型功函數)的一導電材料，例如N型功函數材料及/或P型功函數材料。P型功函數材料包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi₂ )、二矽化鉬(MoSi₂ )、二矽化鉭(TaSi₂ )、二矽化鎳(NiSi₂ )、氮化鎢(WN)、其他P型功函數材料，或其結合。N型功函數材料包括鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鋁化鈦(TiAl)、碳鋁化鈦(TiAlC)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鈦(TiAlN)、其他N型功函數材料，或其結合。一膠/阻障層可包括促進相鄰層之間的黏合的一材料，例如該功函數層及該金屬填充層，及/或阻擋及/或減小閘極層之間(例如該功函數層及該金屬填充層)的擴散的一材料。例如，該膠/阻障層包括金屬(例如，鎢、鋁、鉭、鈦、鎳、銅、鈷，其他合適的金屬，或其結合)、金屬氧化物、金屬氮化物(例如，氮化鈦)，或其結合。一金屬填充層可包括合適的一導電材料，例如鋁、鎢，及/或銅。硬式光罩層136係設置在閘極電極134及閘極電極132之上，並且包括任何合適的材料，例如矽、氮，及/或碳(例如，氮化矽或碳化矽)。

閘極間隔物138係透過任何合適的製程所形成，並且包括一介質材料(dielectric material)。該介質材料可包括矽、氧、碳、氮、其他合適的材料，或其結合(例如，氧化矽、氮化矽、氮氧化矽，或矽碳化物)。例如，在所述實施例中，一介質層包括矽及氮，例如一氮化矽層，可沉積在基板110之上，並且後續進行異相性地蝕刻，用以形成閘極間隔物138。在一些實施例中，閘極間隔物138包括一多層結構，例如包括氮化矽的一第一介質層及包括氧化矽的一第二介質層。在一些實施例中，閘極間隔物138包括多組的間隔物，例如鄰近於該閘極堆疊而形成的密封間隔物、偏置間隔物、犧牲間隔物、虛置間隔物，及/或主要間隔物。在如此的實施例中，各種組的間隔物可包括具有不同蝕刻特性的材料。例如，具有矽及氧的一第一介質層係可被設置在基板110之上，並且後續進行異相性地蝕刻，用以形成鄰近於該閘極堆疊的一第一間隔物組，而包括矽及氮的一第二介質層係被設置在基板110之上，並且後續進行異相性地蝕刻，用以形成鄰近於該第一間隔物組的一第二間隔物組。可實施植入、擴散，及/或退火製程用以於形成閘極間隔物138之前或之後，在鰭片120的源極/汲極(S/D)區之中形成輕摻雜源極及汲極(lightly doped source and drain：LDD)特徵及/或重摻雜源極及汲極(heavily doped source and drain：HDD)特徵(皆並未在第2A-2G圖中揭示)。

井帶胞元50更包括設置在鰭片120的源極/汲極區的源極特徵及汲極特徵(稱為源極/汲極特徵)。其中，源極/汲極特徵被配置為相等或相似於N型鰭式場效電晶體的源極/汲極特徵及/或SRAM胞元20A、20B的P型鰭式場效電晶體的源極/汲極特徵。例如，半導體材料係磊晶地生長在鰭片120上，用以在N型井112C、112D之上的鰭片120上形成磊晶源極/汲極特徵140A (換句話說，井井帶胞元50的多個區域被配置為相似於包括SRAM記憶體胞元20A、20B的P型鰭式場效電晶體的P型鰭式場效電晶體區)以及在P型井114C之上的鰭片120上形成磊晶源極/汲極特徵140B(換句話說，井井帶胞元50的多個區域被配置為相似於包括SRAM記憶體胞元20A、20B的N型鰭式場效電晶體的N型鰭式場效電晶體區)。在一些實施例中，對鰭片120的源極/汲極區上實施一鰭式凹陷製程(例如一回蝕刻製程)，使得磊晶源極/汲極特徵140A、140B係從鰭片120的底部生長。在一些實施例中，鰭片120的源極/汲極區不受鰭片凹陷製程的影響，使得磊晶源極/汲極特徵140A、140B係從鰭片120的上鰭式主動區的至少一部分生長，並且包覆鰭片120的上鰭式主動區的至少一部分。磊晶源極/汲極特徵140A、140B可沿著該y方向橫向延伸(生長)(在一些實施例中，實質垂直於鰭片120)，使得磊晶源極/汲極特徵140A、140B被橫跨多個鰭片120的源極/汲極特徵所合併。在一些實施例中，磊晶源極/汲極特徵140A及/或磊晶源極/汲極特徵140B包括部分合併的部分(從相鄰鰭片120生長的磊晶材料之間具有中斷(或間隙))及/或完全合併的部分(從相鄰鰭片120生長的磊晶材料之間沒有中斷(或間隙))。

一磊晶製程可實施化學氣相沉積(CVD)技術(例如，氣相磊晶(vapor-phase epitaxy：VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD：UHV-CVD)、低壓化學氣相沉積(LPCVD)，及/或電漿進階化學氣相沉積(PECVD)、分子束磊晶(molecular beam epitaxy)、其他合適的選擇性磊晶成長(selective epitaxial growth)製程，或其結合。該磊晶製程可使用氣態及/或液態前軀物(precursor)，該前軀物係與鰭片120的組成相互作用。磊晶源極/汲極特徵140A、140B係使用N型摻雜物及/或P型摻雜物做摻雜。在一些實施例中，在記憶體胞元20的N型井帶50B、50C及P型鰭式場效電晶體具有相同的摻雜磊晶源極/汲極特徵，並且記憶體胞元20的P型井帶50A及N型鰭式場效電晶體具有相同的摻雜磊晶源極/汲極特徵。例如，記憶體胞元20的N型井帶50B、50C的磊晶源極/汲極特徵140A及P型鰭式場效電晶體的磊晶源極/汲極特徵可包括含矽及/或鍺的磊晶層，其中包含磊晶層的該矽鍺係以硼、碳、其他P型摻雜物，或其結合做摻雜(例如，形成一矽：鍺：硼(Si:Ge:B)磊晶層或一矽：鍺：碳(Si:Ge:C)磊晶層)。進一步舉例說明，在記憶體胞元20內的P型井帶50A的磊晶源極/汲極特徵140B及N型鰭式場效電晶體的磊晶源極/汲極特徵可包括包括矽及/或碳的磊晶層，其中包含矽的磊晶層或包含矽碳的磊晶層係以磷、砷、其他N型摻雜物，或其結合做摻雜(例如，形成一矽：磷(Si:P)磊晶層、一矽：碳(Si:C)磊晶層、一矽：砷(Si:As)磊晶層，或一矽：碳：磷(Si:C:P)磊晶層)。在一些實施例中，記憶體胞元20的N型井帶50B、50C及P型鰭式場效電晶體具有相反摻雜磊晶源極/汲極特徵，並且記憶體胞元20的P型井帶50A及N型鰭式場效電晶體具有相反摻雜磊晶源極/汲極特徵。在一些實施例中，磊晶源極/汲極特徵140A、140B包括可達成在該通道區內所需要的拉應力及/或壓應力的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極特徵140A、140B在摻雜期間藉由增加雜質至該磊晶製程的一源極材料來做摻雜。在一些實施例中，磊晶源極/汲極特徵140A、140B在沉積製程之後通過離子注入製程進行摻雜。在一些實施例中，實施退火製程用以在記憶體10的磊晶源極/汲極特徵140A、磊晶源極/汲極特徵140B，及/或其他源極/汲極特徵活化摻雜物，例如重摻雜源極及汲極(HDD)區及/或輕摻雜源極及汲極(LDD)區。

一多層互連(multilayer interconnect：MLI)特徵150係設置在基板110之上。多層互連特徵150電性耦接多種裝置(例如記憶體胞元20內的P型鰭式場效電晶體、記憶體胞元20內的N型鰭式場效電晶體、N型井帶50B內的N型井帶、P型井帶50A內的P型井帶、電晶體、電阻、電容、及/或電感)及/或元件(例如記憶體胞元20的該P型鰭式場效電晶體及/或N型鰭式場效電晶體的閘極結構)、源極/汲極特徵(例如，磊晶源極/汲極特徵140A、140B及/或記憶體胞元20的P型鰭式場效電晶體及/或N型鰭式場效電晶體的磊晶源極/汲極特徵)、及/或井帶胞元50的摻雜井(例如N型井112C、112D及/或P型井114C)，使得該等各種裝置及/或元件可按照記憶體10的設計需求進行操作。多層互連特徵150包括配置用以形成各種互連結構的介質層及導電層的結合。該導電層配置用以形成垂直互連特徵，例如裝置級接點及/或導孔，及/或水平互連特徵，例如導線。垂直互連特徵通常連結在多層互連特徵150中不同層(或不同平面)的水平互連特徵。在操作期間，該互連特徵係配置用以路由記憶體10的該裝置及/該元件之間的訊號，及/或分配訊號(例如，時鐘訊號、電壓訊號、及/或接地訊號)至記憶體10的該裝置及/或該元件。例如，多層互連特徵150包括互連特徵，該互連特徵係配置用以路由一電源供應或接地電壓至P型井帶50A及/或N型井帶50B、50C。值得注意的是，雖然多層互連特徵150係用給定數量的介質層和導電層來描述，本揭露考慮了具有更多或更少介質層及/或導電層的多層互連特徵150。

多層互連特徵150包括一或多個介質層，例如設置在基板110(尤其在磊晶源極/汲極特徵140A、140B、閘極結構130，以及鰭片120之上)之上的一層間介質層152(ILD-0)，及設置在層間介質層152之上的一層間介質層154(ILD-1)。層間介質層152、154包括一介質材料，該介質材料包括例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)形成的氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低k介質材料、其他合適的介質材料，或其結合。示範的低k介質材料包括氟化玻璃(FSG)、摻雜碳的氧化矽、黑鑽石(Black Diamond)(加州，聖塔克拉拉的應用材料)、乾凝膠(xerogel)、氣凝膠(aerogel)、無定形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、苯環丁烯(BCB)、SiLK(密西根州，中部地區，陶氏化學)、聚醯亞胺(polyimide)、其他低k介質材料，或其結合。在所描述的實施例中，層間介質層152、154是包括一低k介質材料的的介質層(通常稱為低k介質層)。在一些實施中，低k介質層稱為具有小於3的一介電係數(k)的材料。層間介質層152、154可包括具有多個介質材料的一多層結構。多層互連特徵150可更包括設置在層間介質層152、154之間的一或多個接點蝕刻停止層(contact etch stop layer：CESL)，例如設置層間介質層152及層間介質層154之間的在一接點蝕刻停止層。在一些實施例中，一接點蝕刻停止層係設置在基板110及/或隔離特徵122與層間介質層152之間。接點蝕刻停止層包括不同於層間介質層152、154的一材料，例如不同於層間介質層152、154的介質材料的一介質材料。例如，其中層間介質層152、154包括一低k介質材料，接點蝕刻停止層包括矽與氮，例如氮化矽或氮氧化矽。層間介質層152、154係透過一沉積製程形成於基板110之上，該沉積製程例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、遠程電漿化學氣相沉積(RPCVD)、電漿進階化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、電鍍、其他合適的方法，或其結合。在一些實施例中，層間介質層152、154係透過一流動式化學氣相沉積(flowable CVD：FCVD)製程所形成。該流動式化學氣相沉積製程包括例如在基板110之上沉積一流動式材料(例如液態成分)，並且透過一合適的技術將該流動式材料轉換為一固態材料，例如熱退火及/或紫外光輻射處理。在沉積完層間介質層152及/或該接點蝕刻停止層之後，實施一化學機械平坦化(CMP)製程及/或其他平坦化製程直到到達(暴露)閘極結構130的該閘極堆疊的一頂面。在沉積完層間介質層154及/或該接點蝕刻停止層之後，可實施一化學機械平坦化(CMP)製程及/或其他平坦化製程。

在第2A-2G圖中，裝置級接點(例如N型井接點160A及P型井接點160B)、導孔、及/或導線(統稱為多層互連特徵150的一第一金屬(M1)層)係設置在一或多個層間介質層152、154用以形成互連結構。裝置級接點(例如N型井接點160A及P型井接點160B)導孔、及/或導線係包括任何合適的導電材料，例如鉭、鈦、鋁、銅、鈷、鎢、氮化鈦、氮化鉭、其他合適的導電材料，或其結合。各種導電材料可被結合用以提供有各種層的裝置級接點(例如N型井接點160A及P型井接點160B)、導孔、及/或導線，該各種層例如一阻障層、一黏附層、一襯墊層、一塊狀層、其他合適的層，或其結合。在一些實施例中，裝置級接點(例如N型井接點160A及P型井接點160B)包括鈦、氮化鈦，及/或鈷，導孔包括鈦、氮化鈦，及/或鎢，以及導線包括銅、鈷，及/或釕。裝置級接點(例如N型井接點160A及P型井接點160B) 、導孔、及/或導線係藉由圖形化層間介質層152、154所形成。圖形化層間介質層152、154可包括微影製程及/或蝕刻製程用以形成開口(溝槽)，例如在各自的層間介質層152、154內的接點開口、導孔開口，及/或線開口。在一些實施例中，該微影製程包括在各自的層間介質層152、154形成一光阻層，將該光阻層暴露在圖形化輻射中，並且顯影該已曝光光阻層，因而形成一圖形化光阻層，該圖形化光阻層可被使用作為一光罩元件用於在各自層間介質層152、154的蝕刻開口。該蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程，或其結合。之後，該開口係以一或多個導電材料做填充。該導電材料可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍、其他合適的沉積製程，或其結合做沉積。之後，任何過量的導電材料係透過一平面化製程來移除，例如一化學機械平坦化(CMP)製程，因而平面化層間介質層152、154的一頂面、裝置級接點(例如N型井接點160A及P型井接點160B)、導孔、及/或導線。

N型井接點160A(也稱為N型井拾取區)係設置在各自的N型井112C、112D之上，使得N型井接點160A將N型井112C、112D電性連接至一電源供應電壓，例如電源供應電壓V_DD 。P型井接點160B(也稱為P型井拾取區)係設置在P型井114C上，使得P型井接點160B將P型井114C電性連接至一電源供應電壓，例如電源供應電壓V_SS 。N型井接點160A及P型井接點160B延伸穿過層間介質層152、層間介質層154，及隔離特徵122，雖然本揭露考慮了實施例，該實施例中N型井接點160A及/或P型井接點160B延伸穿過更多或更少的多層互連特徵150的層間介質層及/或接點蝕刻停止層。在一些實施例中，一或多個N型井接點160A及/或P型井接點160B並未將N型井112C、112D及/或P型井114A電性連接至多層互連特徵150的另一導電特徵，例如導孔。在如此的實施例中，該一或多個N型井接點160A及/或P型井接點160B係虛置接點，該虛置接點的物理特性係與非虛置接點相似，用以實現實質一致的製程環境。

在所描述的實施例中，P型井接點160B係設置在P型井帶50A內，並且N型井帶50B、50C並沒有P型接點160B。因為P型井帶50A並沒有一N型井，與傳統的P型井帶相比，P型井接點160B(P型井拾取區)具有更低的井拾取電阻，該傳統的P型井帶通常具有與N型井帶50B、50C相似的摻雜配置，使得P型井接點係設置在被一N型井所分開的兩個P型井之間。在所描述的實施例中，P型井帶50A具有比N型井帶50B、50C更多的接點。例如，P型井帶50A包括9個P型井接點160B，而N型井帶50B、50C的每一者包括3個N型井接點160A。本揭露考慮了N型井接點160A及/或P型井接點160B的任何配置。例如，第3圖為根據本揭露各個部份可以在第1圖的記憶體10中實現的一井帶胞元的部分或全部的另一實施例的簡化示意俯視圖。在第3圖中，N型井接點160A係設置在一N型井帶之內，例如N型井帶50B。在如此的實施例中，N型井帶50C係沒有N型接點160A。

第4圖為根據本揭露各個部份的一井帶行40的一部分300的局部俯視圖。在第4圖中，3個井帶胞元50被設置在記憶體胞元20的行之間(例如記憶體陣列12A的一行及記憶體陣列12B的一行)。井帶行40包括一N型井312及一P型井314。該N型井312代表SRAM胞元及井帶胞元50的合併N型井(例如，如以上參考第2A圖至第2G圖所述的N型井112A、112B)，該P型井314代表SRAM胞元及井帶胞元的合併P型井(例如，如以上參考第2A圖至第2G圖所述的P型井114A-114C)。在第4圖中，N型井312從記憶體胞元20延伸至N型井帶50B、50C，但並未延伸至P型井帶50A。P型井314係從記憶體胞元20延伸至N型井帶50B、50C及P型井帶50A。因為P型井314在井帶胞元50中為I字形，井帶行40包括一中間部分，該中間部分沿著井帶行40的一整體長度(此處為沿著該y方向)不具有N型井。為了清楚起見，已經簡化了第4圖以更好理解本揭露的發明構思。額外的特徵可被加入至井帶行40的部分300，並且在井帶行40的部分300的其他實施例中，以下所描述的一些特徵係可被取代、修改或移除。

第5圖為根據本揭露各個部分可在一SRAM記憶體中實現的一單埠記憶體胞元400的電路圖。例如，單埠SRAM胞元400被實施在一或多個記憶體10(第1圖)的記憶體胞元20。單埠SRAM胞元400包括6個電晶體：一導通-閘極(pass-gate)電晶體PG-1、一導通-閘極電晶體PG-2、一上拉電晶體PU-1、一上拉電晶體PU-2、一下拉電晶體PD-1，以及一下拉電晶體PD-2。單埠SRAM胞元400因此也稱為6T SRAM胞元。在操作中，導通-閘極電晶體PG-1及導通-閘極電晶體PG-2提供存取SRAM胞元400的一儲存部分，SRAM胞元400包括交叉耦合的一對反相器、一反相器410及一反相器420。反相器410包括上拉電晶體PU-1及下拉電晶體PD-1，並且反相器420包括上拉電晶體PU-2及下拉電晶體PD-2。為了清楚起見，已經簡化了第5圖以更好理解本揭露的發明構思。額外的特徵可被加入至單埠SRAM胞元400，並且在單埠SRAM胞元400的其他實施例中，以下所描述的一些特徵係可被取代、修改或移除。

在一些實施例中，上拉電晶體PU-1、PU-2係被配置為P型鰭式場效電晶體。例如，上拉電晶體PU-1、PU-2的每一者包括設置在一N型鰭式結構(包括一或多個N型鰭片)的一通道區之上的一閘極結構，使得該閘極結構夾設於該N型鰭式結構的P型源極/汲極區(例如，P型磊晶源極/汲極特徵)之間，其中該閘極結構及該N型鰭式結構係設置在一N型井區之上。下拉電晶體PD-1、PD-2的每一者包括設置在一P型鰭式結構(包括一或多個P型鰭片)的一通道區之上的一閘極結構，使得該閘極結構夾設於該P型鰭式結構的N型源極/汲極區(例如N型磊晶源極/汲極特徵)之間，其中該閘極結構及該P型鰭式結構係設置在一P型井區之上。在一些實施例中，導通-閘極電晶體PG-1、PG-2也被配置為N型鰭式場效電晶體。例如，導通-閘極電晶體PG-1、PG-2的每一者包括設置在一P型鰭式結構(包括一或多個P型鰭片)的一通道區之上的一閘極結構，使得該閘極結構夾設於該P型鰭式結構的N型源極/汲極區(例如，N型磊晶源極/汲極特徵)之間，其中該閘極結構及該P型鰭式結構係設置在一P型井區之上。

上拉電晶體PU-1的一閘極夾設於一源極(電性耦接一電壓供應電壓(V_DD ))及一第一共汲極(CD1)之間，並且下拉電晶體PD-1的一閘極係夾設於一源極(電性耦接一電源供應電壓(V_SS ))及該第一共汲極之間。上拉電晶體PU-2的一閘極夾設於一源極(電性耦接一電壓供應電壓(V_DD ))及一第二共汲極(CD2)之間，並且下拉電晶體PD-2的一閘極夾設於一源極(電性耦接一電源供應電壓(V_SS ))及該第二共汲極之間。在一些實施例中，該第一共汲極(CD1)是以真實形式儲存資料的一儲存節點(SN)，並且該第二共汲極(CD2)是以互補形式儲存資料的一儲存節點(SNB)。上拉電晶體PU-1的閘極及下拉電晶體PD-1的閘極係與該第二共汲極相耦接，並且上拉電晶體PU-2及下拉電晶體PD-2係與該第一共汲極相耦接。導通-閘極電晶體PG-1的一閘極夾設於一源極(電性耦接一位元線BL)及一汲極之間，該汲極係電性耦接該第一共汲極。導通-閘極電晶體PG-2的一閘極夾設於一源極(電性耦接一互補位元線BLB) 及一汲極之間，該汲極係電性耦接該第二共汲極。導通-閘極電晶體PG-1、PG-2的閘極係電性耦接一字元線WL。在一些實施例中，導通-閘極電晶體PG-1、PG-2在讀取操作及/或寫入操作期間提供存取儲存節點。例如，導通-閘極電晶體PG-1、PG-2因應於字元線施加到導通-閘極電晶體閘極的電壓分別耦接儲存節點至位元線BL、BLB。

第6圖為根據本揭露各個部分的一SRAM陣列500的部分或全部的局部俯視圖。在一些實施例中，SRAM陣列500代表記憶體10的一部份，例如SRAM胞元20的一部份。在第6圖中，SRAM陣列500包括一基板510，基板510具有設置在其中的各種摻雜區，例如一N型井512A、一N型井512B、一P型井514A、一P型井514B，及P型井514C。基板510、N型井512A、512B，及P型井514A-514C係分別相似於以上參考第2A圖至第2G圖的基板110、N型井112A、112B，及P型井114A-114C。SRAM陣列500更包括設置於N型井512A、512B及P型井514A-514C之上的各種特徵，其中該各種特徵被配置用以達成需要的功能。例如，SRAM陣列500包括鰭片520(相似於鰭片120，請參考前述的第2A圖至第2G圖)、隔離特徵(相似於隔離特徵222，請參考前述的第2A圖至第2G圖)、閘極結構530(相似於閘極結構130，請參考前述的第2A圖至第2G圖)(包括例如一閘極介質、一閘極電極、一硬式光罩(相似於閘極介質132的閘極間隔物、閘極電極134、硬式光罩136，及/或閘極間隔物138，請參考前述的第2A圖至第2G圖)、磊晶源極/汲極特徵(相似於磊晶源極/汲極特徵140A、140B，請參考前述的第2A圖至第2G圖)、一多層互連(MLI)特徵(相似於多層互連特徵150，請參考前述的第2A圖至第2G圖)、層間介質層(相似於層間介質層152、154，請參考前述的第2A圖至第2G圖)、裝置級接點(相似於第2A圖至第2G圖的裝置級接點)、導孔(相似於第2A圖至第2G圖的導孔)，以及導線(相似於第2A圖至第2G圖的導線)。該各種特徵被配置用以形成一SRAM胞元區，該SRAM胞元區包括一SRAM胞元560A、一SRAM胞元560B、一SRAM胞元560C，及一SRAM胞元560D。SRAM胞元560A-560D可實施在記憶體10的SRAM胞元20內。在一些實施例中，SRAM胞元560B或SRAM胞元560D可實施作為第2圖中與井帶胞元50相鄰的SRAM胞元20A。在一些實施例中，SRAM胞元560A或SRAM胞元560C可實施作為第2圖中與井帶胞元50相鄰的SRAM胞元20B。為了清楚起見，已經簡化了第6圖以更好理解本揭露的發明構思。額外的特徵可被加入至SRAM陣列500，並且在SRAM陣列500的其他實施例中，以下所描述的一些特徵係可被取代、修改或移除。

SRAM胞元560A-560D包括一單埠SRAM、一雙埠SRAM、其他類型SRAM，或其結合。在所描述的實施例中，SRAM胞元560A-560D包括6個電晶體：一導通-閘極電晶體PG-1、一導通-閘極電晶體PG-2、一上拉電晶體PU-1、一上拉電晶體PU-2、一下拉電晶體PD-1，以及一下拉電晶體PD-2。SRAM胞元560A-560D的每一者包括設置在P型井之間的一N型井。例如，SRAM胞元560A、560B的每一者包括設置在P型井514A及P型井514B之間的N型井512A，其中上拉電阻PU-1、PU-2係設置在N型井512A之上，並且導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2係設置在P型井514A或P型井514B之上。SRAM胞元560C、560D的每一者包括設置在P型井514B及P型井514C之間的N型井512B，其中上拉電晶體PU-1、PU-2係設置在N型井512B之上，並且導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2係設置在P型井514B或P型井514C之上。上拉電阻PU-1、PU-2是P型鰭式場效電晶體，導通-閘極電晶體PG-1、PG-2是N型鰭式場效電晶體，並且下拉電晶體PD-1、PD-2是P型電晶體。在一些實施例中，上拉電阻PU-1、PU-2係配置作為P型鰭式場效電晶體，而導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2係配置作為N型鰭式場效電晶體。例如，導通-閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的每一者包括設置在各自的一P型井之上的一鰭式結構(包括一或多個鰭片520)，以及設置在該鰭式結構的一通道區之上的各自的一閘極結構430，使得閘極結構430夾設於該鰭式結構的源極/汲極區之間。導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2的該鰭式結構包括P型摻雜物，並且係電性連接P型井。導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2的該鰭式結構更包括N型磊晶源極/汲極特徵(換句話說，導通-閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的磊晶源極/汲極特徵包括N型摻雜物)。閘極結構430及/或導通-閘極電晶體PG-1、PG-2及/或下拉電晶體PD-1、PD-2的磊晶源極/汲極特徵係透過該多層互連(MLI)特徵，例如多層互連特徵150，電性連接至一電壓源(例如，V_SS )。進一步舉例說明，上拉電阻PU-1、PU-2的每一者包括設置在各自的一N型井之上的一鰭式結構(包括一或多個鰭片520)，及設置在該鰭式結構的一通道區之上的各自的一閘極結構530，使得各自的該閘極結構530夾設於該鰭式結構的源極/汲極區之間。上拉電阻PU-1、PU-2的閘極結構包括N型摻雜物，並且係電性連接至N型井。上拉電阻PU-1、PU-2的閘極結構更包括P型磊晶源極/汲極特徵(換句話說，上拉電阻PU-1、PU-2的磊晶源極/汲極特徵包括P型摻雜物)。閘極結構530及/或上拉電阻PU-1、PU-2的磊晶源極/汲極特徵係透過該多層互連(MLI)特徵，電性連接至一電壓源(例如，V_DD )。在一些實施例中，上拉電阻PU-1、PU-2，導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2是單鰭片鰭式場效電晶體(換句話說，該鰭式結構包括一鰭片)，儘管本揭露考慮了實施例，在該等實施例中，一或多個上拉電阻PU-1、PU-2，導通-閘極電晶體PG-1、PG-2及下拉電晶體PD-1、PD-2是多鰭片鰭式場效電晶體(換句話說，該鰭式結構包括多鰭片)。

本揭露提供許多不同的實施例。本文揭露用於記憶體陣列(例如，SRAM陣列)效能的鰭式井帶及其製造方法。一示範性的積體電路具有一第一摻雜配置，該第一摻雜配置包括設置在一基板中的一第一井區、一第二井區，及一第三井區。第二井區係設置在第一井區與第三井區之間，並且第一井區及第三井區係以一第一型摻雜物做摻雜，以及第二井區係以一第二型摻雜物做摻雜。積體電路更包括設置鄰近於記憶體胞元的一井帶胞元。井帶胞元具有一第一井帶區，一第二井帶區，以及一第三井帶區，第二井帶區係配置於第一井帶區及第三井帶區之間。第一井帶區與第三井帶區具有第一井摻雜配置。第二井帶區具有一第二摻雜配置，第二摻雜配置包括摻雜第一型摻雜物的一第四井區。井帶胞元包括第一井拾取區連接至第四井區，以及第二井拾取區連接至第二井區。在一些實施例中，第三井區及第四井區結合以形成一I字型井區在摻雜第一型摻雜物的井帶胞元之內。在一些實施例中，第一型摻雜物是一P型摻雜物，並且第二型摻雜物是一N型摻雜物。

在一些實施例中，第一井區、第二井區、第三井區，及第四井區沿著垂直於一閘極長度方向的一方向延伸。在一些實施例中，第四井區具有一寬度，寬度實質上等於井帶胞元的寬度。在一些實施例中，第二井拾取區係設置在僅在第一井帶區或第三井帶區之內的第二井區。在一些實施例中，第一井拾取區係連接至一第一電壓，並且第二井拾取區係連接至一第二電壓，第二電壓係不同於第一電壓。在一些實施例中，井帶胞元包括配置為虛置鰭式場效電晶體(FinFET)的鰭片、閘極結構，以及磊晶源極/汲極特徵。

本揭露更揭露一種井帶胞元，設置在一第一記憶體胞元及一第二記憶體胞元之間。井帶胞元包括在一基板內的一P型井、一第一N型井，以及一第二N型井。P型井、第一N型井，及第二N型井係配置於井帶胞元之內，使得井帶胞元的一中間部分在一閘極長度方向上沒有第一N型井及第二N型井。井帶胞元更包括P型井拾取區連接至P型井、N型井拾取區連接至第一N型井或第二N型井、或同時連接至第一N型井與第二N型井。在一些實施例中， P型井在俯視下沿著閘極長度方向呈現I字型。在一些實施例中，第一N型井的寬度、第二N型井的寬度，及沿著閘極長度方向沒有第一N型井及第二N型井的井帶胞元的一中間部分的總和係實質相等於井帶胞元的寬度。在一些實施例中，井帶胞元係一鰭式井帶胞元，鰭式井帶胞元包括沿著垂直於閘極長度方向的一方向延伸的鰭片。

在一些實施例中，井帶胞元的一中間部分係設置在井帶胞元的一第一邊緣部分，以及井帶胞元的一第二邊緣部分，其中中間部分包括P型井的一第一次區。第一邊緣部分包括沿著閘極長度方向設置在P型井的一第二次區及P型井的一第三次區之間的第一N型井；其中P型井的第二次區及P型井的第三次區從P型井的第一次區延伸。第二邊緣部分包括沿著閘極長度方向設置在P型井的一第四次區及P型井的一第五次區之間的第二N型井；其中P型井的第四次區及P型井的第五次區從P型井的第一次區延伸。在一些實施例中，中間部分對應於一P型井帶，第一邊緣部分對應於一第一N型井帶，以及第二邊緣部分對應於一第二N型井帶；其中P型井帶係設置在第一N型井帶與第二N型井帶之間。

在一些實施例中，第一閘極結構係設置在井帶胞元的中間部分，使得第一閘極結構係設置在P型井之上；第二閘極結構係設置在井帶胞元的第一邊緣部分，使得第二閘極結構係設置在第一N型井、P型井的第二次區，及P型井的第三次區之上；第三閘極結構係設置在井帶胞元的第二邊緣部分，使得等第三閘極結構係設置在第二N型井、P型井的第四次區，及P型井的第五次區。在一些實施例中， P型井拾取區係設置在沿著閘極長度方向沒有第一N型井及第二N型井的井帶胞元的中間部分。P型井拾取區的至少一者係沿著垂直於閘極長度方向的一方向設置在第一N型井及第二N型井之間。

本揭露更揭露一種記憶體陣列包括一第一記憶體胞元行及一第二記憶體胞元行。第一記憶體胞元行的每一記憶體胞元具有一第一井摻雜配置。第二記憶體胞元行的每一記憶體胞元具有第一井摻雜配置。記憶體陣列包括一井帶胞元行，設置在第一記憶體胞元行與第二記憶體胞元行之間。在井帶胞元行之內的每一井帶胞元包括設置在一第一N型井帶及一第二N型井帶之間的一P型井帶，其中，第一N型井帶及第二N型井帶具有第一井摻雜配置，並且P型井帶具有不同於第一井摻雜配置的一第二井摻雜配置。在一些實施例中，第一井摻雜配置包括一N型井，以及第二井摻雜配置係沒有一N型井。在一些實施例中， P型井帶包括設置在第一N型井帶的一N型井及第二N型井帶的一N型井之間的P型井拾取區。P型井帶包括設置在第一N型井帶的一N型井及第二N型井帶的一N型井之間的P型井拾取區。

上述概述了幾個實施例的特徵，使得本領域的技術人員可以更好理解本揭露的內容。本領域技術人員應該理解，可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實施與本揭露介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員應該意識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下，上述等同結構可以在此進行各種改變、替換和變更。

10:記憶體 20:記憶體胞元 30:邊緣虛置胞元 40:井帶行 50:井帶胞元 60:控制器 12A,12B:記憶體陣列 C1:第1行 CN:第N行 R1:第1列 RM:第M列 WL：字元線 BL:位元線 BLB:互補位元線 V_DD,V_SS:電源供應電壓 35A,35B:虛置胞元行 x,y,x:方向 x-y,y-x,x-z:平面 B-B,C-C,E-E,F-F,G-G:線 20A,20B:SRAM胞元 50A:P型井帶 50B,50C:N型井帶 110:基板 112A,112B,112C,112D:N型摻雜區(N型井) 114A,114B,114C:P型摻雜區(P型井) 114A-1,114A-2, 114B-1,114B-2:P型井次區 W1,W2,W3:寬度 114C-1,114C-2,114C-3:P型井次區 W4,W5,W6,W7,W8:寬度 L1,L2,L3,L4,L5:長度 120:鰭片 122:隔離特徵 130:閘極結構 132:閘極介質 134:閘極電極 136:硬式光罩層 138:閘極間隔物 140A,140B:磊晶源極/汲極特徵 150:多層互連特徵 152,154:層間介質層 160A:N型井接點 160B:P型井接點 300:部分 312:N型井 314:P型井 400:單埠記憶體胞元(SRAM胞元) PG-1, PG-2:導通-閘極電晶體 PU-1,PU-2:拉高電晶體 PD-1,PD-2:拉低電晶體 410,420:反相器 430:閘極結構 CD1:第一共汲極 CD2:第二共汲極 500:SRAM陣列 510:基板 512A,512B:N型井 514A,514B,514C:P型井 520:鰭片 530:閘極結構 560A,560B,560C,560D:SRAM胞元

當結合圖式閱讀時，本揭露係從以下詳細描述中最好被理解。更要強調的是，根據業界標準慣例，各種特徵未按比例繪製，且僅用於說明目的。事實上，為了討論得清楚，可以任意增加或減小各種特徵的尺寸。第1圖為根據本揭露實施例的一記憶體的局部示意平面圖。第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖及第2G圖為根據本揭露實施例可以在第1圖的該記憶體中實現的一井帶胞元的部分或全部的局部示意平面圖。第3圖為根據本揭露實施例可以在第1圖的該記憶體中實現的該井帶胞元的部分或全部的另一實施例的簡化示意俯視圖。第4圖為根據本揭露實施例可以在第1圖的該記憶體中實現的一井帶行(column)的一部分的局部俯視圖。第5圖為根據本揭露實施例可在第1圖的記憶體中實現的一單埠SRAM胞元的電路圖。第6圖為根據本揭露實施例可在第1圖的記憶體中部分地或全部地實現的一SRAM陣列的局部俯視圖。

10:記憶體

20:記憶體胞元

30:邊緣虛置胞元

40:井帶行

50:井帶胞元

60:控制器

12A,12B:記憶體陣列

C1:第1行

CN:第N行

R1:第1列

RM:第M列

BL:位元線

BLB:互補位元線

35A,35B:虛置胞元行

Claims

一種積體電路包括：一記憶體胞元，具有一第一摻雜配置，該第一摻雜配置包括設置在一基板中的一第一井區、一第二井區，及一第三井區，其中該第二井區係設置在該第一井區與該第三井區之間，並且該第一井區及該第三井區係以一第一型摻雜物做摻雜，以及該第二井區係以一第二型摻雜物做摻雜；以及一井帶胞元，設置鄰近於該記憶體胞元，其中：該井帶胞元具有一第一井帶區，一第二井帶區，以及一第三井帶區，該第二井帶區係配置於該第一井帶區及該第三井帶區之間；該第一井帶區與該第三井帶區具有該第一井摻雜配置；該第二井帶區具有一第二摻雜配置，該第二摻雜配置包括摻雜該第一型摻雜物的一第四井區；以及該井帶胞元包括複數第一井拾取區，連接至該第四井區，以及複數第二井拾取區，連接至該第二井區。
如請求項1之積體電路，其中該第三井區及該第四井區結合以形成摻雜該第一型摻雜物的該井帶胞元內之一I字型井區。
如請求項1之積體電路，其中該第一型摻雜物是一P型摻雜物，並且該第二型摻雜物是一N型摻雜物。
如請求項1之積體電路，其中該第一井區、該第二井區、該第三井區，及該第四井區沿著垂直於一閘極長度方向的一方向延伸。
如請求項1之積體電路，其中，該第四井區具有一寬度，該寬度實質上等於該井帶胞元的寬度。
如請求項1之積體電路，其中，該第二井拾取區係設置在僅在該第一井帶區或該第三井帶區之內的該第二井區。
如請求項1之積體電路，其中，該等第一井拾取區係連接至一第一電壓，並且該等第二井拾取區係連接至一第二電壓，該第二電壓係不同於該第一電壓。
如請求項1之積體電路，其中，該井帶胞元包括配置為虛置鰭式場效電晶體(FinFET)的鰭片、閘極結構，以及磊晶源極/汲極特徵。
一種記憶體，包括：一井帶胞元，設置在一第一記憶體胞元及一第二記憶體胞元之間，其中該井帶胞元包括：在一基板內的一P型井、一第一N型井，以及一第二N型井，其中該P型井、該第一N型井，及該第二N型井係配置於該井帶胞元之內，使得該井帶胞元的一中間部分在一閘極長度方向上沒有該第一N型井及該第二N型井；複數P型井拾取區，連接至該P型井；以及複數N型井拾取區，連接至該第一N型井、或連接至該第二N型井、或同時連接至該第一N型井及該第二N型井。
如請求項7之記憶體，其中，該P型井在俯視下沿著該閘極長度方向呈現I字型。
如請求項7之記憶體，其中，該井帶胞元的一中間部分係設置在該井帶胞元的一第一邊緣部分與該井帶胞元的一第二邊緣部分之間，其中該中間部分包括該P型井的一第一次區；該第一邊緣部分包括沿著該閘極長度方向設置在該P型井的一第二次區及該P型井的一第三次區之間的該第一N型井，其中該P型井的該第二次區及該P型井的該第三次區從該P型井的該第一次區延伸；以及該第二邊緣部分包括沿著該閘極長度方向設置在該P型井的一第四次區及該P型井的一第五次區之間的該第二N型井，其中該P型井的該第四次區及該P型井的該第五次區從該P型井的該第一次區延伸。
如請求項9之記憶體，其中，該中間部分對應於一P型井帶，該第一邊緣部分對應於一第一N型井帶，以及該第二邊緣部分對應於一第二N型井帶；其中，該P型井帶係設置在該第一N型井帶與該第二N型井帶之間。
如請求項9之記憶體，更包括：複數第一閘極結構，設置在該井帶胞元的該中間部分，使得該等第一閘極結構係設置在該P型井之上；複數第二閘極結構，設置在該井帶胞元的該第一邊緣部分，使得該等第二閘極結構係設置在該第一N型井、該P型井的該第二次區，及該P型井的該第三次區之上；以及複數第三閘極結構，設置在該井帶胞元的該第二邊緣部分，使得該等第三閘極結構係設置在該第二N型井、該P型井的該第四次區，及該P型井的該第五次區之上。
如請求項7之記憶體，其中該第一N型井的寬度、該第二N型井的寬度，及沿著該閘極長度方向沒有該第一N型井及該第二N型井的該井帶胞元的一中間部分的總和係實質相等於該井帶胞元的寬度。
如請求項7之記憶體，其中，該等P型井拾取區係設置在沿著該閘極長度方向沒有該第一N型井及該第二N型井的該井帶胞元的該中間部分。
如請求項9之記憶體，其中，該等P型井拾取區的至少一者係沿著垂直於該閘極長度方向的一方向設置在該第一N型井及該第二N型井之間。
如請求項7之記憶體，其中，該井帶胞元係一鰭式井帶胞元，該鰭式井帶胞元包括沿著垂直於該閘極長度方向的一方向延伸的鰭片。
一種記憶體陣列，包括：一第一記憶體胞元行，其中該第一記憶體胞元行的每一記憶體胞元具有一第一井摻雜配置；一第二記憶體胞元行，其中該第二記憶體胞元行的每一記憶體胞元具有該第一井摻雜配置；以及一井帶胞元行，設置在該第一記憶體胞元行與該第二記憶體胞元行之間，其中在該井帶胞元行之內的每一井帶胞元包括設置在一第一N型井帶及一第二N型井帶之間的一P型井帶，該第一N型井帶及該第二N型井帶具有該第一井摻雜配置，並且該P型井帶具有不同於該第一井摻雜配置的一第二井摻雜配置。
如請求項15之記憶體陣列，其中，該第一井摻雜配置包括一N型井，以及該第二井摻雜配置係沒有一N型井。
如請求項15之記憶體陣列，其中，該P型井帶包括設置在該第一N型井帶的一N型井及該第二N型井帶的一N型井之間的複數P型井拾取區。