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TW202011406A - 雙倍資料率記憶體 - Google Patents

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TW202011406A
TW202011406A TW107131156A TW107131156A TW202011406A TW 202011406 A TW202011406 A TW 202011406A TW 107131156 A TW107131156 A TW 107131156A TW 107131156 A TW107131156 A TW 107131156A TW 202011406 A TW202011406 A TW 202011406A
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TW107131156A
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吳勇志
林睿澂
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宇瞻科技股份有限公司
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Priority to US16/161,699 priority patent/US10395696B1/en
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Abstract

本案係關於一種雙倍資料率記憶體，包括電路板、金手指連接介面、至少十六個第一積體電路晶片、至少十六個第二積體電路晶片、第一唯讀記憶體及第二唯讀記憶體。電路板具有第一表面、第二表面、第一區域及第二區域。金手指連接介面設置於第一區域且具有複數個接腳。第一積體電路晶片設置於第一表面。第二積體電路晶片設置於第二表面。複數個接腳中的十個接腳與第二唯讀記憶體及設置於第二區域之第一及第二積體電路晶片電性連接，以使設置於第二區域之第一及第二積體電路晶片運作。藉此可使至少32個積體電路晶片在單一記憶體有效運作。

Description

雙倍資料率記憶體
本案係關於一種記憶體，尤指一種雙倍資料率記憶體。
有鑑於目前市場上各家主機板廠商，所推出的主機板產品逐漸朝向高規格、高效能、低成本的方向設計，因此縮小主機板的尺寸已成為目前主機板市場上的潮流與趨勢。其中，許多較新推出的主機板更是由配置四個記憶體模組插槽，轉而縮減為配置二個記憶體模組插槽的設計，並已成為主流產品。
請參閱第1圖，其係顯示習知記憶體之結構前視圖。如第1圖所示，現今常見的習知記憶體1係於電路板10上設置有8個積體電路晶片(IC Chip)11，甚至於兩面皆設置有各8個積體電路晶片11而使得積體電路晶片11的總數量來到十六個，亦即所謂的雙面記憶體。
因應上述主流主機板皆改為配置二個記憶體模組插槽，受限於現在的技術瓶頸，單一記憶體模組插槽所能運用的積體電路晶片11之最大數量仍受限於十六個，在舊有的記憶體規格定義下幾乎不可能再進一步擴充，與習知配置四個記憶體模組插槽的主機板所能運用的積體電路晶片數量仍有至少一倍的差距。
故此，如何發展一種能在單一記憶體上設置更多積體電路晶片，同時又符合原插槽規格及規範的雙倍資料率記憶體，實為目前尚待解決的問題。
本案之主要目的為提供一種雙倍資料率記憶體，俾解決並改善前述先前技術之問題與缺點。
本案之另一目的為提供一種雙倍資料率記憶體，透過配置至少三十二個積體電路晶片以及至少二個唯讀記憶體，並將舊有JEDEC定義之DDR標準接腳變更為本案所採用至少雙倍容量的接腳定義，作為彌補舊有雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)規格上先天不足的解決方案，可達到使至少三十二個積體電路晶片在單一雙倍資料率同步動態隨機存取記憶體上有效運作的功效。
為達上述目的，本案之一較佳實施態樣為提供一種雙倍資料率記憶體，包括：一電路板，具有一第一表面及一第二表面，且該電路板係具有一第一區域及一第二區域；一金手指連接介面，設置於該第一區域之一第一側邊並同時設置於該第一表面及該第二表面，且該金手指連接介面具有複數個接腳；至少十六個第一積體電路晶片，設置於該第一表面，其中部分之該第一積體電路晶片係設置於該第一區域，且剩餘之該第一積體電路晶片係設置於該第二區域；至少十六個第二積體電路晶片，設置於該第二表面，其中部分之該第二積體電路晶片係設置於該第一區域，且剩餘之該第二積體電路晶片係設置於該第二區域；一第一唯讀記憶體，與設置於該第一區域之該等第一積體電路晶片及設置於該第一區域之該等第二積體電路晶片相連接；一第二唯讀記憶體，與設置於該第二區域之該等第一積體電路晶片及設置於該第二區域之該等第二積體電路晶片相連接；其中，該第一區域更具有一第二側邊，該第二側邊與該第一側邊係相對設置於該第一區域之二相對側，該第二區域係相鄰設置於該第二側邊，且該複數個接腳中的十個該接腳係與該第二唯讀記憶體以及設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片電性連接，以使設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片運作。
在一些實施例中，該第一唯讀記憶體係設置於該第一表面，且該第二唯讀記憶體係設置於該第一表面。
在一些實施例中，該第一唯讀記憶體係設置於該第一區域，且該第二唯讀記憶體係設置於該第二區域。
在一些實施例中，該第一唯讀記憶體及該第二唯讀記憶體為電子可抹除式可編程唯讀記憶體。
在一些實施例中，該至少十六個第一積體電路晶片中，一半之該第一積體電路晶片係設置於該第一區域，另一半之該第一積體電路晶片係設置於該第二區域，且該至少十六個第二積體電路晶片中，一半之該第二積體電路晶片係設置於該第一區域，另一半之該第二積體電路晶片係設置於該第二區域。
進一步地，每一個該第一積體電路晶片係與該至少十六個第二積體電路晶片中的一個該第二積體電路晶片對稱設置於該電路板。
在一些實施例中，該複數個接腳之數量為288個。
其中，與該第二唯讀記憶體以及設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片電性連接的該複數個接腳中的十個該接腳之定義包括二個時鐘致能訊號腳位、二個正邊差分時鐘輸入訊號腳位、二個負邊差分時鐘輸入訊號腳位、二個晶片選擇訊號腳位以及二個內存顆粒終端訊號腳位。
具體而言，該二個時鐘致能訊號腳位於該288個接腳中之編號為第49號及第194號，該二個正邊差分時鐘輸入訊號腳位於該288個接腳中之編號為第56號及第54號，該二個負邊差分時鐘輸入訊號腳位於該288個接腳中之編號為第201號及第199號，該二個晶片選擇訊號腳位於該288個接腳中之編號為第227號及第235號，且該二個內存顆粒終端訊號腳位於該288個接腳中之編號為第230號及第237號。
在一些實施例中，該雙倍資料率記憶體為一第四代雙倍資料率同步動態隨機存取記憶體，且該第四代雙倍資料率同步動態隨機存取記憶體不包括暫存緩衝積體電路。
為達上述目的，本案之另一較佳實施態樣為提供一種雙倍資料率記憶體，包括：一電路板；一金手指連接介面，設置於該電路板，且該金手指連接介面具有複數個接腳；複數個積體電路晶片，設置於該電路板之一第一表面，其中該複數個積體電路晶片之數量為2n 個，且n大於或等於4；以及複數個唯讀記憶體，設置於該電路板，且每一個該唯讀記憶體係與十六個該積體電路晶片相連接，其中該複數個唯讀記憶體之數量為2n-4 個；其中，該複數個接腳中的x個接腳係與該複數個唯讀記憶體及該複數個積體電路晶片相連接，以使該複數個唯讀記憶體及該複數個積體電路晶片運作，其中x=10(2n-4 )。
在一些實施例中，該x個接腳中的每一個接腳之定義為時鐘致能訊號腳位、正邊差分時鐘輸入訊號腳位、負邊差分時鐘輸入訊號腳位、晶片選擇訊號腳位或內存顆粒終端訊號腳位。
在一些實施例中，該雙倍資料率記憶體為一第四代雙倍資料率同步動態隨機存取記憶體，且該第四代雙倍資料率同步動態隨機存取記憶體不包括暫存緩衝積體電路。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖示在本質上係當作說明之用，而非架構於限制本案。
請參閱第2圖及第3圖，其中第2圖係顯示本案較佳實施例之雙倍資料率記憶體之前視示意圖，以及第3圖係顯示第2圖所示之雙倍資料率記憶體之後視示意圖。如第2圖及第3圖所示，本案較佳實施例之雙倍資料率記憶體2包括電路板20、金手指連接介面21、至少十六個第一積體電路晶片(IC Chip)22、至少十六個第二積體電路晶片23、第一唯讀記憶體(Read-only Memory)24及第二唯讀記憶體25。其中，雙倍資料率記憶體2為一第四代雙倍資料率同步動態隨機存取記憶體（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，簡稱為DDR4 SDRAM），且此第四代雙倍資料率同步動態隨機存取記憶體不包括暫存緩衝積體電路(Registered IC)，即為所謂的Unbuffered-DIMM DDR4 SDRAM。換言之，電路板20、金手指連接介面21、第一積體電路晶片22、第二積體電路晶片23、第一唯讀記憶體24及第二唯讀記憶體25係架構為不包括暫存緩衝積體電路的第四代雙倍資料率同步動態隨機存取記憶體，但不以此為限。電路板20具有第一表面S1及第二表面S2，第一表面S1及第二表面S2係分別為電路板20之正面與反面，但不以此為限。此外，電路板具有第一區域201及第二區域202。第一區域201具有第一側邊2011及第二側邊2012，其中第二側邊2012與第一側邊2011係相對設置於第一區域201之二相對側，第二區域202係相鄰設置於第二側邊2012。金手指連接介面21係設置於電路板20，且具體係設置於第一區域201之第一側邊2011並同時設置於第一表面S1及第二表面S2，且金手指連接介面21具有複數個接腳。換言之，若以金手指連接介面21所在的位置作為下方，則第一區域201係位於電路板之下方，第二區域202係位於電路板之上方。
至少十六個第一積體電路晶片22係設置於第一表面S1，其中部分之第一積體電路晶片22係設置於第一區域201，且剩餘之第一積體電路晶片22係設置於第二區域202。舉例而言，至少十六個第一積體電路晶片22中，可以一半之第一積體電路晶片22，亦即八個第一積體電路晶片22，設置於第一區域201，且另一半之第一積體電路晶片22，亦即剩餘之八個第一積體電路晶片22設置於第二區域202。根據本案之構想，該至少十六個第一積體電路晶片22之分布並不以此為限。另一方面，至少十六個第二積體電路晶片23係設置於第一表面S2，其中部分之第二積體電路晶片23係設置於第一區域201，且剩餘之第二積體電路晶片23係設置於第二區域202。舉例而言，至少十六個第二積體電路晶片23中，可以一半之第二積體電路晶片23，亦即八個第二積體電路晶片23，設置於第一區域201，且另一半之第二積體電路晶片23，亦即剩餘之八個第二積體電路晶片23設置於第二區域202。根據本案之構想，該至少十六個第二積體電路晶片23之分布並不以此為限。第一唯讀記憶體24係與設置於第一區域201之第一積體電路晶片22及設置於第一區域201之第二積體電路晶片23相連接。第二唯讀記憶體25係與設置於第二區域202之第一積體電路晶片22及設置於第二區域202之第二積體電路晶片23相連接。在一些實施例中，第一唯讀記憶體24及第二唯讀記憶體25較佳為電子可抹除式可編程唯讀記憶體（Electrically-Erasable Programmable Read-Only Memory，簡稱為EEPROM），但不以此為限。此外，金手指連接介面21之複數個接腳中的至少十個接腳係與第二唯讀記憶體25以及設置於第二區域202之第一積體電路晶片22及第二積體電路晶片23電性連接，以使設置於第二區域202之第一積體電路晶片22及第二積體電路晶片23運作。
同時，複數個接腳中的其餘接腳亦有與第一唯讀記憶體24以及設置於第一區域201之第一積體電路晶片22及第二積體電路晶片23電性連接，其接腳的定義符合聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）之標準規範，故於此不多行贅述。惟於本案中，係將上述的至少十個接腳變更為本案所採用至少雙倍容量的接腳定義，此部分將於後續段落中說明。由上述實施例可知，本案透過配置至少三十二個積體電路晶片（包括第一積體電路晶片22及第二積體電路晶片23）以及至少二個唯讀記憶體，並將舊有聯合電子裝置工程委員會定義之DDR標準接腳變更為本案所採用至少雙倍容量的接腳定義，作為彌補舊有雙倍資料率同步動態隨機存取記憶體規格上先天不足的解決方案，可達到使至少三十二個積體電路晶片在單一雙倍資料率同步動態隨機存取記憶體上有效運作的功效。
在一些實施例中，第一唯讀記憶體24係設置於第一表面S1，且第二唯讀記憶體25係設置於第一表面S1。此外，第一唯讀記憶體24係設置於第一區域201，且第二唯讀記憶體25係設置於第二區域202。當然，第一唯讀記憶體24及第二唯讀記憶體25亦可依照實際需求或者電路佈局個別設置於第一表面S1或第二表面S2，以及第一區域201或第二區域202。在一些實施例中，每一個第一積體電路晶片22係與至少十六個第二積體電路晶片23中的一個第二積體電路晶片23對稱設置於電路板20，但不以此為限。
根據本案之構想，由於本案雙倍資料率記憶體2可為符合聯合電子裝置工程委員會之DDR4規範之第四代雙倍資料率同步動態隨機存取記憶體，金手指連接介面21之複數個接腳之數量為288個。由於聯合電子裝置工程委員會定義之DDR4標準接腳中存在許多未使用（或可以不使用）之腳位，即定義包括“NC”之腳位，本案係將其中至少十個接腳定義包括“NC”的腳位應用來供予第二唯讀記憶體25以及設置於第二區域202之第一積體電路晶片22及第二積體電路晶片23運作之用。其中，該十個接腳之定義包括二個時鐘致能(Clock Enable, CKE)訊號腳位、二個正邊差分時鐘輸入(Differential Clock Inputs of Positive Edge, CLK)訊號腳位、二個負邊差分時鐘輸入(Differential Clock Inputs of Negative Edge, CLK#)訊號腳位、二個晶片選擇(Chip Select, CS)訊號腳位以及二個內存顆粒終端(On Die Termination, ODT)訊號腳位。由於依照標準合電子裝置工程委員會規範之腳位，供予第一唯讀記憶體24以及設置於第一區域201之第一積體電路晶片22及第二積體電路晶片23運作之至少十個腳位為CKE_0、CKE_1、CLK_0、CLK_1、CLK#0、CLK#1、CS#0、CS#1、ODT_0以及ODT_1。本案係將十個接腳定義包括“NC”的腳位變更為專屬於本案之雙倍資料率記憶體2之PIN腳定義，以供予第二唯讀記憶體25以及設置於第二區域202之第一積體電路晶片22及第二積體電路晶片23運作，該十個腳位分別為CKE_2、CKE_3、CLK_2、CLK_3、CLK#2、CLK#3、CS#2、CS#3、ODT_2以及ODT_3。
舉例而言，二個時鐘致能訊號腳位(CKE_2、CKE_3)於288個接腳中之編號為第49號及第194號，二個正邊差分時鐘輸入訊號腳位(CLK_2、CLK_3)於288個接腳中之編號為第56號及第54號，二個負邊差分時鐘輸入訊號腳位(CLK#2、CLK#3)於288個接腳中之編號為第201號及第199號，二個晶片選擇訊號腳位(CS#2、CS#3)於288個接腳中之編號為第227號及第235號，且二個內存顆粒終端訊號腳位(ODT_2、ODT_3)於288個接腳中之編號為第230號及第237號。應特別注意的是，能應用來作為此十個腳位的接腳編號並不受此例之限。
值得注意的是，上述供予第一唯讀記憶體24以及設置於第一區域201之第一積體電路晶片22及第二積體電路晶片23運作的十個接腳較佳係供予一個第一唯讀記憶體24以及總數量十六個積體電路晶片運作，供予第二唯讀記憶體25以及設置於第二區域202之第一積體電路晶片22及第二積體電路晶片23運作的十個接腳較佳係供予一個第二唯讀記憶體25以及總數量十六個積體電路晶片運作。換言之，每一個唯讀記憶體搭配十六個積體電路晶片，係以十個接腳腳位供予運作為較佳。在此實施例中，由於相較於習知技術多出一組唯讀記憶體搭配十六個積體電路晶片的組合，係以額外十個接腳定義包括“NC”的腳位變更應用來符合需求；若需要再增加額外的唯讀記憶體搭配十六個積體電路晶片的組合，每一個組合都需要使用額外十個接腳定義包括“NC”的腳位變更應用來符合需求。
請參閱第4圖及第5圖，其中第4圖係顯示本案較佳實施例之雙倍資料率記憶體之結構示意圖，以及第5圖係顯示第4圖所示之雙倍資料率記憶體之架構方塊圖。如第4圖及第5圖所示，本案之雙倍資料率記憶體2之電路板20可為一體成型，即第一區域201及第二區域202實際上並無接縫或分野，僅係用以描述金手指連接介面21、第一積體電路晶片22、第二積體電路晶片23、第一唯讀記憶體24及第二唯讀記憶體25之分布，以使該等元件之設置位置更加明確。在第5圖中，每八個第一積體電路晶片22係相互串聯為同一級(Rank)的記憶體晶片，每八個第二積體電路晶片23係相互串聯為同一級的記憶體晶片，再相互並聯並透過電路板20之線路跨接於第一表面S1及第二表面S2。其中，同一級的記憶體晶片是指連結到同一個晶片選擇(Chip Select)的多個積體電路晶片。由第5圖可知，本案之雙倍資料率記憶體2係為包括至少三十二個積體電路晶片以及至少4個級(Rank)的記憶體。
請參閱第6圖及第7圖，其中第6圖係顯示本案另一較佳實施例之雙倍資料率記憶體之結構示意圖，以及第7圖係顯示第6圖所示之雙倍資料率記憶體之架構方塊圖。如第6圖及第7圖所示，本案另一較佳實施例之雙倍資料率記憶體3包括電路板30、金手指連接介面31、三十二個第一積體電路晶片32、三十二個第二積體電路晶片33、第一唯讀記憶體34及第二唯讀記憶體35。此實施例與前述實施例之主要差異在於第一積體電路晶片32及第二積體電路晶片33之數量皆為三十二個，亦即此雙倍資料率記憶體3可為包括64個積體電路晶片的第四代雙倍資料率同步動態隨機存取記憶體。換言之，電路板30、金手指連接介面31、第一積體電路晶片32、第二積體電路晶片33、第一唯讀記憶體34及第二唯讀記憶體35係可架構為不包括暫存緩衝積體電路的第四代雙倍資料率同步動態隨機存取記憶體，但不以此為限。在一些實施例中，基於現今的記憶體架構，一個唯讀記憶體，例如電子可抹除式可編程唯讀記憶體，在與十六個積體電路晶片連接運作時具有最佳效率。因此，在此實施例中，係以雙倍資料率記憶體3包括二個第一唯讀記憶體34以及二個第二唯讀記憶體35為較佳，但不以此為限。
至於其他部分，由於運作之原理與特性與前述實施例相仿，故於此不再贅述。此外，在第7圖中，每八個第一積體電路晶片32係相互串聯為同一級(Rank)的記憶體晶片，每八個第二積體電路晶片33係相互串聯為同一級的記憶體晶片，再相互並聯並透過電路板30之線路跨接於第一表面S1’及第二表面S2’。由第7圖可知，此實施例之雙倍資料率記憶體3係為包括64個積體電路晶片以及8個級(Rank)的記憶體。
請再參閱第6圖。在一些實施例中，積體電路晶片亦可僅設置於第一表面S1’，例如第6圖亦可視為包括三十二個積體電路晶片並全數設置於電路板30之第一表面S1’的雙倍資料率記憶體，然不以此為限。
由前述之各個實施例可知，在本案雙倍資料率記憶體中，第一積體電路晶片及第二積體電路晶片數量加總的總數量，即設置於電路板的積體電路晶片總數量，為2的n次方，其中n大於或等於4，亦即設置於雙倍資料率記憶體之電路板之積體電路晶片的總數量為16、32、64、128、……等，並可任意地依需求設置於電路板的第一表面及/或第二表面。另外，第一唯讀記憶體及第二唯讀記憶體加總的總數量，及設置於電路板的唯讀記憶體總數量，為2的(n-4)次方，其中n大於或等於4，亦即設置於雙倍資料率記憶體之電路板之唯讀記憶體的總數量為1、2、4、8、……等。同時，需應用來供予所有唯讀記憶體以及所有積體電路晶片運作的時鐘致能(Clock Enable, CKE)訊號腳位、正邊差分時鐘輸入(Differential Clock Inputs of Positive Edge, CLK)訊號腳位、負邊差分時鐘輸入(Differential Clock Inputs of Negative Edge, CLK#)訊號腳位、晶片選擇(Chip Select, CS)訊號腳位以及內存顆粒終端(On Die Termination, ODT)訊號腳位之總接腳數量為唯讀記憶體的總數量的十倍，亦即10乘以2的(n-4)次方，即應用為時鐘致能訊號腳位、正邊差分時鐘輸入訊號腳位、負邊差分時鐘輸入訊號腳位、晶片選擇訊號腳位以及內存顆粒終端訊號腳位的總接腳數量為10、20、40、80、……等。相較於標準電子裝置工程委員會規範之腳位，係額外將0、10、30、70、……個原先定義之腳位變更為專屬於本案之雙倍資料率記憶體之PIN腳定義。
綜上所述，本案提供一種雙倍資料率記憶體，透過配置至少三十二個積體電路晶片以及至少二個唯讀記憶體，並將舊有JEDEC定義之DDR標準接腳變更為本案所採用至少雙倍容量的接腳定義，作為彌補舊有雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)規格上先天不足的解決方案，可達到使至少三十二個積體電路晶片在單一雙倍資料率同步動態隨機存取記憶體上有效運作的功效。
縱使本發明已由上述之實施例詳細敘述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
1:習知記憶體10:電路板11:積體電路晶片2:雙倍資料率記憶體20:電路板201:第一區域2011:第一側邊2012:第二側邊202:第二區域21:金手指連接介面22:第一積體電路晶片23:第二積體電路晶片24:第一唯讀記憶體25:第二唯讀記憶體3:雙倍資料率記憶體30:電路板31:金手指連接介面32:第一積體電路晶片33:第二積體電路晶片34:第一唯讀記憶體35:第二唯讀記憶體S1:第一表面S1’:第一表面S2:第二表面S2’:第二表面
第1圖係顯示習知記憶體之結構前視圖。 第2圖係顯示本案較佳實施例之雙倍資料率記憶體之前視示意圖。 第3圖係顯示第2圖所示之雙倍資料率記憶體之後視示意圖。 第4圖係顯示本案較佳實施例之雙倍資料率記憶體之結構示意圖。 第5圖係顯示第4圖所示之雙倍資料率記憶體之架構方塊圖。 第6圖係顯示本案另一較佳實施例之雙倍資料率記憶體之結構示意圖。 第7圖係顯示第6圖所示之雙倍資料率記憶體之架構方塊圖。
2:雙倍資料率記憶體
20:電路板
201:第一區域
2011:第一側邊
2012:第二側邊
202:第二區域
21:金手指連接介面
22:第一積體電路晶片
24:第一唯讀記憶體
25:第二唯讀記憶體
S1:第一表面

Claims (13)

  1. 一種雙倍資料率記憶體，包括： 一電路板，具有一第一表面及一第二表面，且該電路板係具有一第一區域及一第二區域； 一金手指連接介面，設置於該第一區域之一第一側邊並同時設置於該第一表面及該第二表面，且該金手指連接介面具有複數個接腳； 至少十六個第一積體電路晶片，設置於該第一表面，其中部分之該第一積體電路晶片係設置於該第一區域，且剩餘之該第一積體電路晶片係設置於該第二區域； 至少十六個第二積體電路晶片，設置於該第二表面，其中部分之該第二積體電路晶片係設置於該第一區域，且剩餘之該第二積體電路晶片係設置於該第二區域； 一第一唯讀記憶體，與設置於該第一區域之該等第一積體電路晶片及設置於該第一區域之該等第二積體電路晶片相連接； 一第二唯讀記憶體，與設置於該第二區域之該等第一積體電路晶片及設置於該第二區域之該等第二積體電路晶片相連接； 其中，該第一區域更具有一第二側邊，該第二側邊與該第一側邊係相對設置於該第一區域之二相對側，該第二區域係相鄰設置於該第二側邊，且該複數個接腳中的十個該接腳係與該第二唯讀記憶體以及設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片電性連接，以使設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片運作。
  2. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該第一唯讀記憶體係設置於該第一表面，且該第二唯讀記憶體係設置於該第一表面。
  3. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該第一唯讀記憶體係設置於該第一區域，且該第二唯讀記憶體係設置於該第二區域。
  4. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該第一唯讀記憶體及該第二唯讀記憶體為電子可抹除式可編程唯讀記憶體。
  5. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該至少十六個第一積體電路晶片中，一半之該第一積體電路晶片係設置於該第一區域，另一半之該第一積體電路晶片係設置於該第二區域，且該至少十六個第二積體電路晶片中，一半之該第二積體電路晶片係設置於該第一區域，另一半之該第二積體電路晶片係設置於該第二區域。
  6. 如申請專利範圍第5項所述之雙倍資料率記憶體，其中每一個該第一積體電路晶片係與該至少十六個第二積體電路晶片中的一個該第二積體電路晶片對稱設置於該電路板。
  7. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該複數個接腳之數量為288個。
  8. 如申請專利範圍第7項所述之雙倍資料率記憶體，其中與該第二唯讀記憶體以及設置於該第二區域之該等第一積體電路晶片及該等第二積體電路晶片電性連接的該複數個接腳中的十個該接腳之定義包括二個時鐘致能訊號腳位、二個正邊差分時鐘輸入訊號腳位、二個負邊差分時鐘輸入訊號腳位、二個晶片選擇訊號腳位以及二個內存顆粒終端訊號腳位。
  9. 如申請專利範圍第8項所述之雙倍資料率記憶體，其中該二個時鐘致能訊號腳位於該288個接腳中之編號為第49號及第194號，該二個正邊差分時鐘輸入訊號腳位於該288個接腳中之編號為第56號及第54號，該二個負邊差分時鐘輸入訊號腳位於該288個接腳中之編號為第201號及第199號，該二個晶片選擇訊號腳位於該288個接腳中之編號為第227號及第235號，且該二個內存顆粒終端訊號腳位於該288個接腳中之編號為第230號及第237號。
  10. 如申請專利範圍第1項所述之雙倍資料率記憶體，其中該雙倍資料率記憶體為一第四代雙倍資料率同步動態隨機存取記憶體，且該第四代雙倍資料率同步動態隨機存取記憶體不包括暫存緩衝積體電路。
  11. 一種雙倍資料率記憶體，包括： 一電路板； 一金手指連接介面，設置於該電路板，且該金手指連接介面具有複數個接腳； 複數個積體電路晶片，設置於該電路板之一第一表面，其中該複數個積體電路晶片之數量為2n 個，且n大於或等於4；以及 複數個唯讀記憶體，設置於該電路板，且每一個該唯讀記憶體係與十六個該積體電路晶片相連接，其中該複數個唯讀記憶體之數量為2n-4 個； 其中，該複數個接腳中的x個接腳係與該複數個唯讀記憶體及該複數個積體電路晶片相連接，以使該複數個唯讀記憶體及該複數個積體電路晶片運作，其中x=10(2n-4 )。
  12. 如申請專利範圍第11項所述之雙倍資料率記憶體，其中該x個接腳中的每一個接腳之定義為時鐘致能訊號腳位、正邊差分時鐘輸入訊號腳位、負邊差分時鐘輸入訊號腳位、晶片選擇訊號腳位或內存顆粒終端訊號腳位。
  13. 如申請專利範圍第11項所述之雙倍資料率記憶體，其中該雙倍資料率記憶體為一第四代雙倍資料率同步動態隨機存取記憶體，且該第四代雙倍資料率同步動態隨機存取記憶體不包括暫存緩衝積體電路。
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