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TW202002120A - 半導體錯誤分析裝置及其錯誤分析方法 - Google Patents

半導體錯誤分析裝置及其錯誤分析方法 Download PDF

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TW202002120A
TW202002120A TW108114883A TW108114883A TW202002120A TW 202002120 A TW202002120 A TW 202002120A TW 108114883 A TW108114883 A TW 108114883A TW 108114883 A TW108114883 A TW 108114883A TW 202002120 A TW202002120 A TW 202002120A
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Abstract

本發明提供一種半導體錯誤分析裝置的錯誤分析方法。所述錯誤分析方法包括：接收與半導體裝置對應地量測到的量測資料；基於所述量測資料及參考資料來產生雙重取樣資料；對所述雙重取樣資料實行錯誤分析操作；基於所述錯誤分析操作的結果來對所述半導體裝置的錯誤類型進行分類；以及輸出關於所述錯誤類型的資訊。

Description

半導體錯誤分析裝置與錯誤分析方法
根據示例性實施例的方法及設備是有關於一種半導體裝置，且更具體而言，是有關於一種半導體錯誤分析裝置與一種錯誤分析方法。 [相關申請案的交叉參考]
本申請案基於35 U.S.C. § 119主張於2018年6月18日於韓國智慧財產局提出申請的韓國專利申請案第10-2018-0069584號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體裝置是藉由各種製程製造的。隨著半導體設計技術發展，製造半導體裝置的製程的數目、每一製程的複雜度以及積體程度正在增加。由此，在半導體製造製程中可能會出現各種缺陷或錯誤。
應盡可能快地辨識出半導體錯誤以使得可辨識並糾正錯誤的原因。可基於半導體裝置的電性量測值（例如，電流-電壓特性）來對半導體錯誤進行分類。
示例性實施例提供一種可靠性提高的半導體錯誤分析方法與一種錯誤分析方法。
根據示例性實施例的態樣，提供一種半導體錯誤分析裝置的錯誤分析方法，所述錯誤分析方法包括：接收自半導體晶圓中所包括的半導體裝置量測到的量測資料；基於所述量測資料及參考資料來產生雙重取樣資料；對所述雙重取樣資料實行錯誤分析操作；基於所述錯誤分析操作的結果來對所述半導體裝置的錯誤類型進行分類；以及輸出關於所述錯誤類型的資訊。
根據示例性實施例的態樣，提供一種半導體錯誤分析裝置，所述半導體錯誤分析裝置包括：量測裝置，被配置成自半導體晶圓中所包括的半導體裝置量測電性資料並輸出所量測到的所述電性資料作為量測資料；第一雙重取樣器，被配置成基於所述量測資料及參考資料來產生雙重取樣資料；分類器，被配置成基於所述雙重取樣資料來實行錯誤分析操作並基於所述錯誤分析操作的結果來對所述半導體裝置的錯誤類型進行分類；以及分析器，被配置成基於所述錯誤類型來進行分析並輸出分類結果。
根據示例性實施例的態樣，提供一種半導體錯誤分析裝置，所述半導體錯誤分析裝置包括：量測裝置，被配置成自半導體晶圓中所包括的半導體裝置接收電性資料並輸出所述電性資料作為量測資料；模擬器，被配置成產生對所述半導體裝置的多種錯誤類型中的每一者的模擬並基於所述模擬來量測模擬資料；分類器，被配置成藉由基於所述模擬資料實行預訓練來產生訓練模型，使用所述訓練模型對所述量測資料實行錯誤分析操作，並基於所述錯誤分析操作來對所述半導體裝置的錯誤類型進行分類；以及分析器，被配置成基於所述錯誤類型來進行分析並輸出分類結果。
以下，將參照圖式詳細闡述示例性實施例。在以下說明中，可省略習知配置。另外，可將以下示例性實施例修改成各種其他形式，且本揭露的技術精神的範圍並非僅限於以下實例。而是，提供該些示例性實施例是為了使本揭露將更加透徹及完整，並將向熟習此項技術者充分傳達本揭露的技術精神的範圍。
圖1是示出根據的半導體錯誤分析系統的方塊圖。參照圖1，半導體錯誤分析系統10可包括半導體晶圓WF、製造裝置11、量測裝置12及半導體錯誤分析裝置100。
可使用半導體晶圓WF作為半導體裝置的基板。舉例而言，半導體晶圓WF可包含具有半導體特性的材料，例如矽（Si）或砷化鎵（GaAs）。製造裝置11可實行用於製造半導體晶圓WF的各種製程。舉例而言，製造裝置11可藉由對半導體晶圓WF實行各種製程（例如蝕刻製程、沈積製程及平坦化製程）來在半導體晶圓WF上形成各種半導體圖案。
在示例性實施例中，具有由製造裝置11形成的半導體圖案的半導體晶圓WF可包括實行各種邏輯運算的邏輯電路或記憶體裝置（例如，靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（dynamic RAM，DRAM）、快閃記憶體或磁性隨機存取記憶體（magnetic RAM，MRAM））。以下，為方便起見，闡述包括SRAM裝置的圖案的半導體晶圓WF。亦即，半導體晶圓WF可包括多個SRAM裝置。
量測裝置12可自形成於半導體晶圓WF上的SRAM裝置量測各種資訊。舉例而言，量測裝置12可自形成於半導體晶圓WF上的SRAM裝置量測電流-電壓資料I-V_m（在下文中稱為「量測資料」）。量測資料I-V_m可為指示SRAM裝置中所包括的多個記憶體單元中的每一者的電流-電壓特性或指示每一記憶體單元中所包括的每一半導體元件的電流-電壓特性的資訊。以下將更充分地闡述量測資料I-V_m。
半導體錯誤分析裝置100可包括模擬器110、錯誤類型資料庫120、分類器130及分析器140。在示例性實施例中，半導體錯誤分析裝置100可基於人工智能（artificial intelligence，AI）演算法（例如卷積神經網路（convolutional neural network，CNN）、深度神經網路或機器學習（machine learning））來對半導體晶圓WF實行錯誤分析。以下，為便於說明起見，假設半導體錯誤分析裝置100基於深度神經網路演算法來實行分析操作。
半導體錯誤分析裝置100的分類器130可基於深度神經網路演算法來實行錯誤分析操作。舉例而言，分類器130可自量測裝置12接收量測資料I-V_m。藉由對所接收到的量測資料I-V_m實行錯誤分析操作，分類器130可判斷半導體晶圓WF中所包括的SRAM裝置是正常的還是有錯誤的，且可確定錯誤類型。以下，為便於說明起見，將判斷半導體晶圓WF中所包括的SRAM裝置是正常的還是有錯誤的操作以及確定錯誤類型的操作稱為「錯誤分析操作」。
舉例而言，藉由提取量測資料I-V_m的特性以及對所提取的特性實行深度神經網路演算法，半導體錯誤分析裝置100的分類器130可對量測資料I-V_m是對應於正常狀態還是對應於有錯誤的狀態進行分類，且可確定錯誤類型。在示例性實施例中，由分類器130提取的特性可包括與量測資料I-V_m的多個區域中的每一者相關聯的訊號的量值、斜率、拐點（inflection point）及波形形狀，但示例性實施例並非僅限於此。
在示例性實施例中，分類器130可藉由預訓練來產生訓練模型以基於深度神經網路演算法來實行分析操作。預訓練是指基於與各種錯誤類型相關聯的資料（例如，電流-電壓特性）而對與半導體晶圓WF的SRAM裝置相關聯的錯誤類型進行建模的過程。分類器130可基於藉由預訓練產生的訓練模型來對量測資料I-V_m實行分析操作。
在其中用於預訓練的資料（例如，電流-電壓資料或與各種錯誤類型相關聯的資訊）不充分的情形中，可能無法產生準確的訓練模型，且因此，分類器130的操作的可靠性可變差。亦即，可需要充分的用於預訓練的資料來使分類器130的操作可靠。
一般而言，用於預訓練的資料可藉由實行各種半導體製造製程以及對各種半導體晶圓實行錯誤分析操作來獲得。然而，預訓練資料可能因例如以下各種因素而不充分：製造製程的改變、半導體晶圓的特性改變及半導體裝置的規格改變。
在示例性實施例中，甚至在其中用於預訓練的資料不充分的情形中，半導體錯誤分析裝置100仍可確保錯誤分析操作的可靠性。舉例而言，半導體錯誤分析裝置100的模擬器110可產生與在半導體晶圓WF中所包括的SRAM裝置中可能出現的各種錯誤類型中的每一者相關聯的模擬，且可基於所產生的模擬來產生或輸出電流-電壓資料I-V_s（在下文中被稱為「模擬資料」）。在示例性實施例中，模擬器110可以硬體或軟體來實施或者以硬體與軟體的組合來實施，所述硬體或軟體基於公共開源類比電路模擬（例如以積體電路為重點的模擬程式（Simulation Program with Integrated Circuit Emphasis，SPICE））來運作，但示例性實施例並非僅限於此。
模擬資料I-V_s可被儲存至錯誤類型資料庫120。錯誤類型資料庫120可為儲存由模擬器110產生的各種模擬資料I-V_s的儲存媒體。錯誤類型資料庫120可輸出所儲存的模擬資料I-V_s作為訓練資料I-V_t。
分類器130可藉由基於來自錯誤類型資料庫120的訓練資料I-V_t實行預訓練來產生訓練模型。舉例而言，如上所述，錯誤類型資料庫120可包括自模擬器110提供的各種錯誤類型的模擬資料I-V_s且可將模擬資料I-V_s作為訓練資料I-V_t提供至分類器130。分類器130可藉由基於訓練資料I-V_t實行預訓練來產生訓練模型。亦即，分類器130可基於由模擬器110產生的關於各種錯誤類型的多條資訊來實行預訓練，且因此，訓練模型的可靠性可提高。
分類器130可基於所產生的訓練模型來對來自量測裝置12的量測資料I-V_m實行錯誤分析操作且可確定量測資料I-V_m的類型（例如，正常狀態、有錯誤的狀態或者若為有錯誤的則確定錯誤類型）。分類器130可輸出所確定的類型作為分類結果CR。
分析器140可基於來自分類器130的分類結果CR來實行各種操作。舉例而言，分析器140可被配置成基於分類結果CR來辨識所分類的錯誤的原因。由分析器140辨識到的關於錯誤原因的資訊可被提供至製造裝置11，且製造裝置11可藉由基於關於錯誤原因的資訊控制各種製程步驟來移除錯誤原因。其中分析器140利用分類結果CR進行的上述操作僅為實例，且示例性實施例並非僅限於此。
如上所述，半導體錯誤分析裝置100可基於深度神經網路演算法來對在半導體晶圓WF中所包括的各種半導體裝置中出現的錯誤的類型進行自動分類。因此，分析半導體晶圓WF的錯誤所花費的時間可減少。另外，由於模擬器110可產生與各種錯誤類型相關聯的模擬資料I-V_s且分類器130可基於模擬資料I-V_s來實行預訓練，因此即使不存在用於深度神經網路演算法的訓練模型或者用於預訓練的資料不充分，仍可確保半導體錯誤分析裝置100的可靠性。
圖2是示出用於闡述示例性實施例的記憶體單元的電路圖。以下，為容易地闡述技術特徵，假設半導體晶圓WF包括多個SRAM裝置且半導體錯誤分析裝置100對SRAM裝置實行錯誤分析。然而，示例性實施例並非僅限於此。
為例示簡潔及便於說明起見，在圖2中示出SRAM裝置中所包括的一個記憶體單元MC。然而，示例性實施例並非僅限於此，且半導體晶圓WF中所包括的所述多個SRAM裝置中的每一者可包括與圖2所示記憶體單元MC相似的多個記憶體單元。
參照圖2，記憶體單元MC可包括第一電晶體TR1及第二電晶體TR2、第一上拉電晶體PU1及第二上拉電晶體PU2以及第一下拉電晶體PD1及第二下拉電晶體PD2。
第一電晶體TR1連接於位元線BL與第一節點n1之間，且第二電晶體TR2連接於互補位元線BLB與第二節點n2之間。第一電晶體TR1及第二電晶體TR2基於字元線WL上的訊號來運作。
第一上拉電晶體PU1具有連接至電源供應電壓VDD的源極端子、連接至第一節點n1的汲極端子以及連接至第二節點n2的閘極端子。第一下拉電晶體PD1具有連接至第一節點n1的源極端子、連接至接地電壓VSS的汲極端子以及連接至第二節點n2的閘極端子。
第二上拉電晶體PU2具有連接至電源供應電壓VDD的源極端子、連接至第二節點n2的汲極端子以及連接至第一節點n1的閘極端子。第二下拉電晶體PD2具有連接至第二節點n2的源極端子、連接至接地電壓VSS的汲極端子以及連接至第一節點n1的閘極端子。
如上所述，記憶體單元MC可具有6-電晶體結構。然而，示例性實施例並非僅限於此，且記憶體單元MC可以各種結構來實施。
記憶體單元MC可包括可測試性設計（design for test，DFT）端子。量測裝置12可被配置成藉由記憶體單元MC的DFT端子來量測量測資料I-V_m。
圖3是示出圖1所示模擬器的操作的流程圖。參照圖1至圖3，在操作S101中，模擬器110可將變量「i」及「k」設定成「1」。在操作S101中設定的變量「i」及「k」僅用於闡述模擬器110的疊代操作，且示例性實施例並非僅限於此。
在操作S110中，模擬器110可產生對第i錯誤類型的模擬。由於各種製程或元件特性的問題，在SRAM裝置中（例如，在圖2所示記憶體單元MC中），可能出現各種錯誤類型（例如第一節點n1與接地電壓VSS之間的短路、第一上拉電晶體PU1與電源供應電壓VDD之間的短路以及第一節點n1與第二節點n2之間的短路）。模擬器110可產生對多種錯誤類型中的第一錯誤類型（由於在操作S101中「i」是「1」）的模擬。
在操作S120中，模擬器110可產生第k參數。舉例而言，可將各種元件（例如，在圖2中，電晶體TR1、TR2、PU1、PU2、PD1及PD2或者訊號線的電阻、電容及電感）設定成具有特定物理值。由於各種元件的物理值被不同地設定，因此可不同地獲得模擬結果（即，模擬資料）。由此，模擬器110可將與模擬的元件相關聯的物理值設定成第一參數（由於在操作S101中「k」是「1」）。
在操作S130中，模擬器110可自所產生的模擬量測電性資料。舉例而言，模擬器110可自藉由操作S110及操作S120產生的模擬量測電性資料（例如，每一元件的電流-電壓曲線）。在示例性實施例中，可針對一個模擬量測多個電性資料。
在操作S140中，模擬器110可對所量測到的所述多條電性資料進行組合以產生模擬資料I-V_s。舉例而言，藉由操作S110及操作S120產生的模擬可為與一個記憶體單元MC相關聯的模擬。可需要多個電性資料（即，多個電流-電壓資料）來對與一個記憶體單元MC相關聯的錯誤類型進行分類。換言之，可基於多個電流-電壓資料來對一種錯誤類型進行分類。可將自一個模擬量測到的多個電流-電壓資料組合成一個模擬資料I-V_s。在此種情形中，一個模擬資料I-V_s可為用於對與一個模擬（或一個記憶體單元MC）相關聯的錯誤類型進行分類的單位資料。
在操作S150中，模擬器110可判斷變量「k」是否是最大值。在其中變量「k」不是最大值的情形中，在操作S160中，可將變量「k」增大「1」，且可重複實行操作S120至操作S140。
在其中操作S150的判斷結果指示變量「k」是最大值的情形中，在操作S170中，模擬器110可判斷變量「i」是否是最大值。在其中變量「i」不是最大值的情形中，在操作S180中，將變量「k」重設成「1」，且變量「i」增大「1」（即，i = i + 1）。然後，模擬器110可重複實行操作S110至操作S180。
如上所述，藉由重複實行操作S110至操作S180，模擬器110可針對多個模擬中的每一者設定多個參數，由此產生模擬資料I-V_s。
藉由模擬器110的疊代操作，可獲得與各種種類的錯誤類型中的每一者相關聯的模擬資料I-V_s，且可將所獲得的模擬資料I-V_s儲存至錯誤類型資料庫120。
為便於說明起見，根據所劃分的來闡述圖3所示操作，但示例性實施例並非僅限於此。舉例而言，具體操作可同時實行或者可與所示順序不同地實行。
圖4A至圖4D是用於闡述在SRAM裝置的記憶體單元中能夠出現的各種錯誤類型中的一些錯誤類型的圖。圖5A至圖5D是示出自圖4A至圖4D所示第一錯誤類型至第四錯誤類型中的每一者產生的模擬資料的圖。為例示簡潔起見，在圖4A至圖4D中，以電路圖的形式示出與各種錯誤類型相關聯的模擬。
如圖4A所示，第一記憶體單元MC1可包括第一錯誤FT1。第一錯誤FT1可為因第一節點n1與接地電壓VSS之間的短路而導致的錯誤，且被示出為連接於第一節點n1與接地電壓VSS之間的電阻器。模擬器110可基於第一記憶體單元MC1的電路圖來產生與第一錯誤FT1相關聯的模擬，如圖4A所示。
模擬器110可在所產生的與第一錯誤FT1相關聯的模擬中設定每一元件的參數。舉例而言，即使出現相同種類的錯誤（例如，第一錯誤FT1），模擬資料I-V_s仍可隨著被表達為第一錯誤FT1的電阻器的值的改變或量值而變化。模擬器110可在所產生的與第一錯誤FT1相關聯的模擬中在改變元件的參數的同時量測模擬資料I-V_s。由此，即使相對於相同種類的錯誤，仍可產生與各種參數相關聯的多個模擬資料I-V_s。舉例而言，可自與包括第一錯誤FT1的第一記憶體單元MC1相關聯的模擬產生圖5A所示第一模擬資料I-V_s1。
第一模擬資料I-V_s1可具有其中第一記憶體單元MC1的各種電流-電壓曲線進行組合的形式。舉例而言，在圖5A所示第一模擬資料I-V_s1中，第一區域A1指示電流①端視字元線WL的電壓改變而自第一電晶體TR1向位元線BL流動，第二區域A2指示電流②端視字元線WL的電壓改變而自位元線BL向第一電晶體TR1流動，第三區域A3指示電流③端視字元線WL的電壓改變而自互補位元線BLB向第二電晶體TR2流動，且第四區域A4指示電流④端視字元線WL的電壓改變而自第二電晶體TR2向互補位元線BLB流動。
亦即，一個模擬資料（例如，第一模擬資料I-V_s1）可具有其中對多個電流-電壓曲線進行組合的形式。原因在於需要各種電流-電壓曲線來對一個錯誤類型進行分類。在示例性實施例中，模擬資料I-V_s的形式及量測資料I-V_m（參照圖1）的形式可被配置成具有相同的形式。
圖4B示出包括第二錯誤FT2的第二記憶體單元MC2。第二錯誤FT2可為因第一節點n1與電源供應電壓VDD之間的短路而導致的錯誤。圖4C示出包括第三錯誤FT3的第三記憶體單元MC3。第三錯誤FT3可為因第一節點n1與第二節點n2之間的短路而導致的錯誤。圖4D示出包括第四錯誤FT4的第四記憶體單元MC4。第四錯誤FT4可為因第一下拉電晶體PD1的強度改變而導致的錯誤。
如參照圖4A所述，模擬器110可分別產生包括圖4B所示第二錯誤FT2、圖4C所示第三錯誤FT3及圖4D所示第四錯誤FT4的模擬，可改變各種參數，且可產生第二模擬資料I-V_s2至第四模擬資料I-V_s4。在示例性實施例中，第二模擬資料I-V_s2至第四模擬資料I-V_s4中的每一者可被劃分成第一區域A1至第四區域A4，且第一區域A1至第四區域A4指示與參照圖4A及圖5A所述的不同路徑或元件相關聯的電流-電壓曲線。
在示例性實施例中，給出當第二模擬資料I-V_s2至第四模擬資料I-V_s4中的每一者被劃分成第一區域A1至第四區域A4時的說明，但示例性實施例並非僅限於此。舉例而言，模擬資料I-V_s中所包括的電流-電壓曲線的數目可發生各種改變。
在示例性實施例中，參照圖4A至圖4D所述的第一錯誤FT1至第四錯誤FT4是示例性的，且可更存在除了第一錯誤FT1至第四錯誤FT4之外的與一個記憶體單元相關聯的錯誤類型。舉例而言，與一個記憶體單元相關聯的錯誤類型可更包括各種錯誤類型，例如因上拉電晶體PU1及PU2或者下拉電晶體PD1及PD2的強度改變而導致的錯誤、因第二節點n2與接地電壓VSS之間的短路而導致的錯誤、因第二節點n2與電源供應電壓VDD之間的短路而導致的錯誤以及因第一節點的漏電流而導致的錯誤，且模擬器110可產生與錯誤類型中的每一者相關聯的模擬資料，如圖5A至圖5D所示。
如上所述，模擬器110可產生與各種錯誤類型中的每一者相關聯的模擬，且可產生與由此產生的模擬相關聯的模擬資料I-V_s。所產生的模擬資料I-V_s可用於分類器130的預訓練。因此，即使不存在用於深度神經網路演算法的訓練模型或用於預訓練的資料不充分，仍可確保半導體錯誤分析裝置100的可靠性。
圖6是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。參照圖6，半導體錯誤分析系統20可包括半導體晶圓WF、製造裝置21、量測裝置22及半導體錯誤分析裝置200。參照圖1闡述半導體晶圓WF、製造裝置21及量測裝置22，且因此,將省略額外的說明以避免冗餘。
半導體錯誤分析裝置200可如參照圖1所述基於深度神經網路來實行錯誤分析操作。在此種情形中，半導體錯誤分析裝置200可基於來自量測裝置22的量測資料I-V_m以及單獨的參考資料I-V_ref來產生雙重取樣資料I-V_d，且可基於所產生的雙重取樣資料I-V_d來實行錯誤分析操作。在此種情形中，錯誤類型分類操作的準確性（即，可靠性）可提高。
詳言之，半導體錯誤分析裝置200可包括模擬器210、錯誤類型資料庫220、分類器230、第一雙重取樣器240及第二雙重取樣器250以及分析器260。
模擬器210可產生與正常記憶體單元MC相關聯的模擬，且可自所產生的模擬產生參考資料I-V_ref。亦即，參考資料I-V_ref可為自正常記憶體單元MC量測到的電性資料。自模擬器210產生的參考資料I-V_ref可被提供至第一雙重取樣器240及第二雙重取樣器250。
為進行分類器230的預訓練，錯誤類型資料庫220可包括與各種錯誤類型相關聯的錯誤資料I-V_f。
第一雙重取樣器240可自模擬器210接收參考資料I-V_ref且可自錯誤類型資料庫220接收錯誤資料I-V_f。第一雙重取樣器240可基於所接收到的參考資料I-V_ref及所接收到的錯誤資料I-V_f來輸出訓練資料I-V_t。分類器230可藉由基於來自第一雙重取樣器240的訓練資料I-V_t實行預訓練來產生訓練模型。亦即，訓練資料I-V_t可為用於分類器230的預訓練的資料且可為錯誤資料I-V_f與參考資料I-V_ref之間的差。
第二雙重取樣器250可基於來自模擬器210的參考資料I-V_ref及來自量測裝置22的量測資料I-V_m來輸出雙重取樣資料I-V_d。在示例性實施例中，雙重取樣資料I-V_d可為量測資料I-V_m與參考資料I-V_ref之間的差。在示例性實施例中，第一雙重取樣器240及第二雙重取樣器250被示出為單獨的區塊，但示例性實施例並非僅限於此。舉例而言，第一雙重取樣器240與第二雙重取樣器250可以一個功能區塊來實施。
分類器230可對來自第二雙重取樣器250的雙重取樣資料I-V_d執行深度神經網路演算法。亦即，分類器230可對被量測量測資料I-V_m（即，作為雙重取樣資料I-V_d的基礎的資料）的半導體晶圓WF實行錯誤分析操作。
在示例性實施例中，可端視存在於半導體晶圓WF上的SRAM裝置的各種錯誤類型來獲得量測資料I-V_m的各種形式。在此種情形中，即使第一量測資料及第二量測資料與不同的錯誤類型相關聯，然而第一量測資料的形式或波形與第二量測資料的形式或波形可為相似的。在此種條件下，在其中分類器可對第一量測資料及第二量測資料直接實行錯誤分析操作的情形中，由於第一量測資料與第二量測資料相似，因此分類器可將第一量測資料與第二量測資料分類成相同的錯誤類型。
作為另一選擇，由於例如製造環境的改變以及量測裝置的機械故障等各種因素，在量測資料I-V_m中可能存在各種雜訊，進而使得分類器無法正常地實行錯誤分析操作。
相比之下，根據示例性實施例，分類器230基於量測資料I-V_m及參考資料I-V_ref而不僅基於量測資料來對雙重取樣資料I-V_d實行分析操作。在此種情形中，如上所述，即使第一量測資料與第二量測資料相似，基於第一量測資料及參考資料I-V_ref的第一雙重取樣資料與基於第二量測資料及參考資料I-V_ref的第二雙重取樣資料仍可彼此明顯地區別開。因此，即使針對不同的錯誤類型收集到相似形式的量測資料，分類器230仍可準確地對錯誤類型進行分類。亦即，分類一致性可針對分類器230的錯誤類型提高。根據示例性實施例，將參照圖8A至圖9D來更充分地闡述提高分類一致性的方式。
圖7是示出圖6所示半導體錯誤分析裝置的操作方法的流程圖。為便於說明起見，假設圖6所示半導體錯誤分析裝置200處於其中訓練模型是藉由基於來自第一雙重取樣器240的訓練資料I-V_t（即，參考資料I-V_ref與錯誤資料I-V_f之間的差）實行預訓練而產生的狀態。
參照圖6及圖7，在操作S210中，半導體錯誤分析裝置200可自量測裝置22接收量測資料I-V_m且可藉由模擬器210產生參考資料I-V_ref。如上所述，量測資料I-V_m可為自半導體晶圓WF量測到的電性資料，且參考資料I-V_ref可為自由模擬器210針對正常記憶體單元產生的模擬產生的電性資料。
在操作S220中，半導體錯誤分析裝置200可基於量測資料I-V_m及參考資料I-V_ref來產生雙重取樣資料I-V_d。舉例而言，半導體錯誤分析裝置200的第二雙重取樣器250可藉由對量測資料I-V_m及參考資料I-V_ref實行雙重取樣來產生雙重取樣資料I-V_d。亦即，雙重取樣資料I-V_d可為量測資料I-V_m與參考資料I-V_ref之間的差。
在操作S230中，半導體錯誤分析裝置200可基於所產生的雙重取樣資料I-V_d來實行錯誤分析操作。舉例而言，如上所述，分類器230可藉由基於來自第一雙重取樣器240的訓練資料I-V_t實行預訓練來產生訓練模型。分類器230可藉由基於所產生的訓練模型對雙重取樣資料I-V_d執行深度神經網路演算法來對與雙重取樣資料I-V_d相關聯的錯誤類型進行分類。
在操作S240中，半導體錯誤分析裝置200可將分類結果CR輸出至外部裝置。舉例而言，半導體錯誤分析裝置200的分析器260可基於來自分類器230的分類結果CR來實行各種操作。舉例而言，分析器260可向製造裝置21提供與分類結果CR對應的錯誤資訊或者可藉由單獨的輸出裝置（例如，顯示裝置）來將錯誤資訊通知給管理器。在示例性實施例中，製造裝置21可基於來自分析器260的資訊實行單獨的控制以移除錯誤或者感知錯誤資訊的管理器可採取單獨的量測來移除錯誤。
圖8A至圖8C是用於闡述圖6所示半導體錯誤分析裝置的操作的圖。將參照圖8A至圖8C來闡述如何根據示例性實施例來針對半導體錯誤分析裝置200提高一種錯誤類型的一致性。
參照圖6以及圖8A至圖8C，在半導體晶圓WF中可包括第五記憶體單元MC5。第五記憶體單元MC5可包括第五錯誤FT5。第五錯誤FT5可為因位元線BL與電源供應電壓VDD之間的短路而導致的錯誤。
如上所述，欲被量測裝置22量測到的量測資料可因被表達為第五錯誤FT5的電阻器的值而變化。舉例而言，如圖8B所示，在其中被表達為第五錯誤FT5的電阻器具有第一電阻值的情形中，可量測到第一量測資料I-V_m1；在其中被表達為第五錯誤FT5的電阻器具有第二電阻值的情形中，可量測到第二量測資料I-V_m2；且在其中被表達為第五錯誤FT5的電阻器具有第三電阻值的情形中，可量測到第三量測資料I-V_m3。在示例性實施例中，自正常記憶體單元量測到的量測資料可相同於第四量測資料I-V_m4。
如圖8B所示，第一量測資料I-V_m1至第四量測資料I-V_m4中的一些可具有相似的波形。舉例而言，第三量測資料I-V_m3的波形或資料值可相似於第四量測資料I-V_m4的波形或資料值。亦即，在其中分類器230可對量測資料直接實行錯誤分析操作的情形中，分類器230可將第三量測資料I-V_m3及第四量測資料I-V_m4二者分類為相同的錯誤類型或者分類為正常狀態。
然而，如上所述，第三量測資料I-V_m3是與其中被表達為第五錯誤FT5的電阻器具有第三電阻值的情形對應的資料（即，自有錯誤的記憶體單元量測到的量測資料），且第四量測資料I-V_m4是自正常記憶體單元量測到的量測資料。亦即，在其中分類器230可對量測資料直接實行錯誤分析操作的情形中，分類一致性可變差。
相比之下，根據示例性實施例，分類器230可藉由如圖8C所示對雙重取樣資料實行分析操作來提高分類一致性。舉例而言，圖8C所示第一雙重取樣資料I-V_d1可為圖8B所示第一量測資料I-V_m1與參考資料I-V_ref之間的差，圖8C所示第二雙重取樣資料I-V_d2可為圖8B所示第二量測資料I-V_m2與參考資料I-V_ref之間的差，圖8C所示第三雙重取樣資料I-V_d3可為圖8B所示第三量測資料I-V_m3與參考資料I-V_ref之間的差，且圖8C所示第四雙重取樣資料I-V_d4可為圖8B所示第四量測資料I-V_m4與參考資料I-V_ref之間的差。
如圖8C所示，第一雙重取樣資料I-V_d1至第四雙重取樣資料I-V_d4中的每一者可彼此明顯地區別開。舉例而言，第四雙重取樣資料I-V_d4在所有的所述多個區域A1至A6中為實質上恆定的，而第一雙重取樣資料I-V_d1至第三雙重取樣資料I-V_d3中的每一者可在第一區域A1及第五區域A5中改變。另外，第一雙重取樣資料I-V_d1至第四雙重取樣資料I-V_d3的量值可為不同的。
亦即，即使與特定錯誤類型相關聯的量測資料與和正常狀態相關聯的量測資料相似，然而由於根據示例性實施例的半導體錯誤分析裝置200藉由使用基於量測資料及參考資料的雙重取樣資料而不使用量測資料來實行錯誤分析操作，因此錯誤類型的分類一致性可提高。
圖9A至圖9D是用於闡述圖6所示半導體錯誤分析裝置的操作的圖。將參照圖9A至圖9D來闡述如何根據示例性實施例來針對半導體錯誤分析裝置200提高不同的錯誤類型的一致性。
參照圖6以及圖9A至圖9D，半導體晶圓WF可包括第六記憶體單元MC6及第七記憶體單元MC7，第六記憶體單元MC6包括第六錯誤FT6，第七記憶體單元MC7包括第七錯誤FT7。
第六錯誤FT6可指示因第一節點n1與字元線WL之間的短路而導致的錯誤，且第七錯誤FT7可指示因第一節點n1與位元線BL之間的短路而導致的錯誤。
量測裝置22可自第六記憶體單元MC6量測並輸出第六量測資料I-V_m6（參照圖9C），且可自第七記憶體單元MC7量測並輸出第七量測資料I-V_m7（參照圖9C）。
即使第六記憶體單元MC6與第七記憶體單元MC7包括不同的錯誤類型FT6與FT7，如圖9C所示，然而分別自第六記憶體單元MC6及第七記憶體單元MC7量測到的第六量測資料I-V_m6及第七量測資料I-V_m7的波形或資料值可相似。亦即，如在以上說明中，在其中分類器可對量測資料直接實行分析操作的情形中，第六量測資料I-V_m6與第七量測資料I-V_m7可被分類為相同的錯誤類型。
相比之下，根據示例性實施例，分類器230可對第六雙重取樣資料I-V_d6及第七雙重取樣資料I-V_d7實行錯誤分析操作，如圖9D所示。第六雙重取樣資料I-V_d6可為第六量測資料I-V_m6與參考資料I-V_ref之間的差，且第七雙重取樣資料I-V_d7可為第七量測資料I-V_m7與參考資料I-V_ref之間的差。
如圖9D所示，第六雙重取樣資料I-V_d6的第二區域A2及第六區域A6的波形與第七雙重取樣資料I-V_d7的第二區域A2及第六區域A6的波形可彼此明顯地區別開。亦即，即使第六量測資料I-V_m6與第七量測資料I-V_m7具有相似的形式，然而由於第六雙重取樣資料I-V_d6與第七雙重取樣資料I-V_d7彼此明顯地區別開，因此分類器230可藉由對第六雙重取樣資料I-V_d6及第七雙重取樣資料I-V_d7實行錯誤分析操作來將第六量測資料I-V_m6及第七量測資料I-V_m7分類成不同的錯誤類型。因此，針對分類器230的錯誤分析而言，一致性可提高。
圖10是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。參照圖10，半導體錯誤分析系統30可包括半導體晶圓WF、製造裝置31、量測裝置32及半導體錯誤分析裝置300。半導體錯誤分析裝置300可包括錯誤類型資料庫310、第一雙重取樣器320、第二雙重取樣器330、分類器340及分析器350。以上闡述了半導體晶圓WF、製造裝置31、錯誤類型資料庫310、分類器340及分析器350，且因此，將省略額外的說明以避免冗餘。
不同於圖6所示半導體錯誤分析裝置200，圖10所示半導體錯誤分析裝置300可被配置成自量測裝置32接收參考資料I-V_ref。舉例而言，半導體晶圓WF可包括多個SRAM裝置，且SRAM裝置中的每一者可處於正常狀態或處於有錯誤的狀態。
半導體錯誤分析裝置300可藉由單獨的初步估計自由量測裝置32量測到的量測資料中確定與正常狀態對應的資料。被確定為處於正常狀態的量測資料可用作參考資料I-V_ref。
第一雙重取樣器320及第二雙重取樣器330可使用來自量測裝置32的參考資料I-V_ref來分別產生訓練資料I-V_t及雙重取樣資料I-V_d。分類器340可藉由基於所產生的訓練資料I-V_t實行預訓練來產生訓練模型且可對所產生的雙重取樣資料I-V_d實行分析操作。
圖11是示出圖10所示半導體錯誤分析裝置的操作的流程圖。參照圖10及圖11，在操作S310中，半導體錯誤分析裝置300可自量測裝置32接收量測資料I-V_m及參考資料I-V_ref。
然後，半導體錯誤分析裝置300可實行操作S320及操作S340。操作S320及操作S340可相似於圖7所示操作S220及操作S240，且因此，將省略額外的說明以避免冗餘。
如上所述，由於半導體錯誤分析裝置300自量測裝置32接收參考資料I-V_ref並基於參考資料I-V_ref來產生雙重取樣資料I-V_d，因此在雙重取樣資料I-V_d中，因各種周圍環境的改變而在量測資料32中出現的錯誤或者在量測資料中出現的雜訊可被抵消。因此，半導體錯誤分析裝置300的可靠性可提高。
圖12是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。參照圖12，半導體錯誤分析系統40可包括半導體晶圓WF、製造裝置41、量測裝置42及半導體錯誤分析裝置400。半導體錯誤分析裝置400可包括模擬器410、錯誤類型資料庫420、第一雙重取樣器430及第二雙重取樣器440、分類器450及分析器460。以上闡述了半導體錯誤分析系統40的每一組件，且因此，將省略額外的說明以避免冗餘。
如在圖1所示半導體錯誤分析裝置100中，圖12所示半導體錯誤分析裝置400可使用模擬器410產生各種模擬資料I-V_s。亦即，即使在其中用於預訓練的資料不充分或者不存在訓練模型的情形中，仍可確保半導體錯誤分析裝置400的可靠性。
另外，如在圖6所示半導體錯誤分析裝置200中，圖12所示半導體錯誤分析裝置400可對基於量測資料I-V_m及參考資料I-V_ref而不僅基於量測資料I-V_m的雙重取樣資料I-V_d實行分析操作。因此，半導體錯誤分析裝置400的分類一致性可提高。
圖13是用於闡述根據另一示例性實施例的量測資料的圖。參照圖13，半導體晶圓WF可包括第一記憶體單元MC1以及與第一記憶體單元MC1相鄰的第二記憶體單元MC2。第一記憶體單元MC1及第二記憶體單元MC2中的每一者具有與圖2所示記憶體單元MC相似的結構，且因此，將省略額外的說明以避免冗餘。
在示例性實施例中，上述量測資料I-V_m、訓練資料I-V_t及模擬資料I-V_s指示與一個記憶體單元MC相關聯的電流-電壓曲線，但示例性實施例並非僅限於此。
舉例而言，在以上示例性實施例中，可藉由對字元線WL、第一位元線BL1以及第一互補位元線BL1B的電壓進行控制來獲得與第一記憶體單元MC1相關聯的量測資料。相比之下，連接至第二記憶體單元MC2的字元線WL、第二位元線BL2以及第二互補位元線BL2B的電壓可受控制以用於獲得與第一記憶體單元MC1相關聯的量測資料。亦即，可藉由驅動第二記憶體單元MC2（換言之，藉由驅動連接至第二記憶體單元MC2的訊號線）來獲得自第一記憶體單元MC1流動的漏電流作為量測資料。在示例性實施例中，如在以上說明中，模擬器可產生模擬，且量測資料可自所產生的模擬獲得。
參照以上示例性實施例所述的量測資料I-V_m、訓練資料I-V_t及模擬資料I-V_s是為便於說明的實例，且示例性實施例並非僅限於此。另外，在詳細說明及圖式中給出的SRAM裝置的錯誤類型是可實際存在於SRAM裝置中的各種錯誤類型中的一部分，且示例性實施例並非僅限於此。
根據示例性實施例的半導體錯誤分析裝置可基於深度神經網路演算法來實行分析操作（或半導體錯誤類型分析操作）。在此種情形中，半導體錯誤分析裝置可藉由利用與各種錯誤類型相關聯的模擬產生模擬資料以及基於所產生的模擬資料實行預訓練來產生訓練模型。因此，即使在其中用於預訓練的資料不充分或者不存在訓練模型的情形中，半導體錯誤分析裝置的分析結果仍可為更可靠的。
作為另一選擇，根據示例性實施例的半導體錯誤分析裝置可藉由對基於量測資料及參考資料而不僅基於量測資料的雙重取樣資料實行分析操作來提高分類一致性。
圖14是示出根據示例性實施例的在半導體晶圓上製造的各種半導體裝置中的任一者的圖。以上闡述了其中半導體晶圓WF包括SRAM裝置的示例性實施例，但示例性實施例並非僅限於此。舉例而言，如圖14所示，第一半導體晶圓WF1可包括DRAM裝置，DRAM裝置包括DRAM單元DRAM。DRAM單元DRAM中的每一者可包括存取電晶體TR及儲存電容器「C」，且可連接至對應的字元線WL及對應的位元線BL。
在示例性實施例中，半導體錯誤分析裝置可基於以上示例性實施例來對第一半導體晶圓WF1中所包括的DRAM裝置實行錯誤分析。
舉例而言，半導體錯誤分析裝置可藉由產生與DRAM裝置中可能出現的各種錯誤類型相關聯的模擬以及基於來自所產生的模擬的訓練資料實行預訓練來產生訓練模型。作為另一選擇，半導體錯誤分析裝置可基於自DRAM裝置量測到的電性資料以及單獨的參考資料來產生雙重取樣資料，且可對所產生的雙重取樣資料實行錯誤分析操作。由此，半導體錯誤分析裝置的可靠性可提高。
圖15是示出根據示例性實施例的在半導體晶圓上製造的各種半導體裝置中的任一者的圖。以上闡述了其中半導體晶圓WF包括SRAM裝置或DRAM裝置的示例性實施例，但示例性實施例並非僅限於此。舉例而言，如圖15所示，第二半導體晶圓WF2可包括反及快閃記憶體裝置，反及快閃記憶體裝置包括快閃記憶體。
舉例而言，如圖15所示，第二半導體晶圓WF2可包括反及快閃記憶體區塊。反及快閃記憶體區塊可包括多個單元串CS11、CS12、CS21及CS22。所述多個單元串CS11、CS12、CS21及CS22可沿列方向及行方向排列以形成列及行。
所述多個單元串CS11、CS12、CS21及CS22中的每一者包括多個單元電晶體。舉例而言，單元串CS11、CS12、CS21及CS22中的每一者可包括串選擇電晶體SSTa及SSTb、多個記憶體單元MC1至MC8、接地選擇電晶體GSTa及GSTb以及虛擬記憶體單元DMC1及DMC2。在示例性實施例中，單元串CS11、CS12、CS21及CS22中所包括的所述多個單元電晶體中的每一者可為電荷陷獲快閃（charge trap flash，CTF）記憶體單元。
在每一單元串中，所述多個記憶體單元MC1至MC8可串列連接且可在垂直於由列方向及行方向界定的平面的方向上（即，在高度方向上）堆疊。在每一單元串中，串選擇電晶體SSTa及SSTb可串列連接且可插入於記憶體單元MC1至MC8與位元線BL1及BL2中對應一者之間。接地選擇電晶體GSTa及GSTb可串列連接且可插入於記憶體單元MC1至MC8與公共源極線CSL之間。
在示例性實施例中，在每一單元串中，第一虛擬記憶體單元DMC1可插入於記憶體單元MC1至MC8與接地選擇電晶體GSTa及GSTb之間。在示例性實施例中，在每一單元串中，第二虛擬記憶體單元DMC2可插入於記憶體單元MC1至MC8與串選擇電晶體SSTa及SSTb之間。
單元串CS11、CS12、CS21及CS22的接地選擇電晶體GSTa及GSTb可共同連接至接地選擇線GSL。在示例性實施例中，相同列中的接地選擇電晶體可連接至相同的接地選擇線，且不同列中的接地選擇電晶體可連接至不同的接地選擇線。舉例而言，第一列中的單元串CS11及CS12的第一接地選擇電晶體GSTa可連接至第一接地選擇線，且第二列中的單元串CS21及CS22的第一接地選擇電晶體GSTa可連接至第二接地選擇線。
距離基板或接地選擇電晶體GSTa及GSTb相同高度的記憶體單元共同連接至相同的字元線，且距離基板或接地選擇電晶體GSTa及GSTb不同高度的記憶體單元連接至不同的字元線。舉例而言，單元串CS11、CS12、CS21及CS22的記憶體單元MC1至MC8可連接至第一字元線WL1至第八字元線WL8。
具有相同高度的第一串選擇電晶體SSTa中屬於相同列的串選擇電晶體連接至相同的串選擇線，且屬於不同列的串選擇電晶體連接至不同的串選擇線。舉例而言，第一列中的單元串CS11及CS12的第一串選擇電晶體SSTa可共同連接至串選擇線SSL1a，且第二列中的單元串CS21及CS22的第一串選擇電晶體SSTa可共同連接至串選擇線SSL2a。
同樣地，具有相同高度的第二串選擇電晶體SSTb中屬於相同列的串選擇電晶體可連接至相同的串選擇線，且不同列中的串選擇電晶體可連接至不同的串選擇線。舉例而言，第一列中的單元串CS11及CS12的第二串選擇電晶體SSTb可共同連接至串選擇線SSL1b，且第二列中的單元串CS21及CS22的第二串選擇電晶體SSTb可共同連接至串選擇線SSL2b。
在示例性實施例中，具有相同高度的虛擬記憶體單元與相同的虛擬字元線連接，且具有不同高度的虛擬記憶體單元與不同的虛擬字元線連接。舉例而言，第一虛擬記憶體單元DMC1連接至第一虛擬字元線DWL1，且第二虛擬記憶體單元DMC2連接至第二虛擬字元線DWL2。
如上所述，可在半導體晶圓WF上形成用於各種半導體裝置（例如DRAM裝置、SRAM裝置及快閃記憶體裝置）的圖案。然而，示例性實施例並非僅限於此。根據示例性實施例的半導體錯誤分析裝置可對各種半導體元件或各種半導體裝置實行錯誤分析操作。
根據示例性實施例，半導體錯誤分析裝置可執行深度神經網路演算法以對半導體晶圓上出現的各種錯誤類型進行自動分類。即使在其中不存在用於錯誤分析操作的訓練模型或者用於預訓練的資料不充分的情形中，根據示例性實施例的半導體錯誤分析裝置仍可藉由模擬來獲得用於預訓練的各種模擬資料。
作為另一選擇，根據示例性實施例的半導體錯誤分析裝置可藉由對基於量測資料及參考資料的雙重取樣資料實行錯誤分析操作來提高錯誤分析操作的一致性。因此，提供可靠性提高的半導體錯誤分析裝置與錯誤分析方法。
上述方法的各種操作可由能夠實行所述操作的任何合適的手段（例如各種硬體及/或軟體組件、電路及/或模組）來實行。
軟體可包括用於實施邏輯功能的可執行指令的有序列表，且可被收錄於任何「處理器可讀媒體」中以由指令執行系統、設備或裝置（例如，單核處理器或多核處理器或者含有處理器的系統）使用或與指令執行系統、設備或裝置結合使用。
結合本文中所揭露的示例性實施例闡述的方法或演算法的方塊或步驟以及功能可直接以硬體實施、以由處理器執行的軟體模組實施或者以所述兩者的組合來實施。若以軟體實施，則可將功能作為一或多個指令或代碼儲存於有形的非暫態電腦可讀取媒體上或藉由有形的非暫態電腦可讀取媒體傳送。軟體模組可駐留於隨機存取記憶體（RAM）、快閃記憶體、唯讀記憶體（Read Only Memory，ROM）、電可程式化唯讀記憶體（Electrically Programmable ROM，EPROM）、電可抹除可程式化唯讀記憶體（Electrically Erasable Programmable ROM，EEPROM）、暫存器、硬碟、可移式碟（removable disk）、光碟唯讀記憶體（compact disk ROM，CD ROM）或此項技術中所習知的任何其他形式的儲存媒體中。
按照傳統，在圖式中採用功能區塊、單元及/或模組來闡述及例示示例性實施例。熟習此項技術者將理解，該些區塊、單元及/或模組是由例如邏輯電路、分立組件、微處理器、硬接線電路（hard-wired circuit）、記憶體元件、配線連接件等可使用基於半導體的製作技術或其他製造技術形成的電子（或光學）電路以實體方式實施。在所述區塊、單元及/或模組由微處理器或類似元件實施的情形中，所述區塊、單元及/或模組可使用軟體（例如，微代碼）進行程式化以實行本文中所論述的各種功能且可視需要由韌體及/或軟體來驅動。作為另一選擇，每一區塊、單元及/或模組皆可由專用硬體來實施，或者作為用於實行一些功能的專用硬體與用於實行其他功能的處理器（例如，一或多個經過程式化的微處理器及相關聯的電路系統）的組合來實施。另外，示例性實施例的每一區塊、單元及/或模組皆可在不背離本揭露的範圍的條件下在實體上分成二或更多個交互作用且分立的區塊、單元及/或模組。另外，示例性實施例的區塊、單元及/或模組可在不背離本揭露的範圍的條件下在實體上組合成更複雜的區塊、單元及/或模組。
儘管已闡述了示例性實施例，然而此項技術中具有通常知識者將理解，可在不背離以下申請專利範圍中所述的本揭露的精神及範圍的條件下對示例性實施例進行各種改變及潤飾。
10、20、30、40‧‧‧半導體錯誤分析系統 11、21、31、41‧‧‧製造裝置 12、22、32、42‧‧‧量測裝置 100、200、300、400‧‧‧半導體錯誤分析裝置 110、210、410‧‧‧模擬器 120、220、310、420‧‧‧錯誤類型資料庫 130、230、340、450‧‧‧分類器 140、260、350、460‧‧‧分析器 240、320、430‧‧‧第一雙重取樣器 250、330、440‧‧‧第二雙重取樣器 A1‧‧‧第一區域/區域 A2‧‧‧第二區域/區域 A3‧‧‧第三區域/區域 A4‧‧‧第四區域/區域 A5‧‧‧第五區域/區域 A6‧‧‧第六區域/區域 BL‧‧‧位元線 BL1‧‧‧第一位元線/位元線 BL2‧‧‧第二位元線/位元線 BLB‧‧‧互補位元線 BLB1‧‧‧第一互補位元線 BLB2‧‧‧第二互補位元線 C‧‧‧儲存電容器 CR‧‧‧分類結果 CS11、CS12、CS21、CS22‧‧‧單元串 CSL‧‧‧公共源極線 DMC1‧‧‧虛擬記憶體單元/第一虛擬記憶體單元 DMC2‧‧‧虛擬記憶體單元/第二虛擬記憶體單元 DRAM‧‧‧DRAM單元 DWL1‧‧‧第一虛擬字元線 DWL2‧‧‧第二虛擬字元線 FT1‧‧‧第一錯誤 FT2‧‧‧第二錯誤 FT3‧‧‧第三錯誤 FT4‧‧‧第四錯誤 FT5‧‧‧第五錯誤 FT6‧‧‧第六錯誤/錯誤類型 FT7‧‧‧第七錯誤/錯誤類型 GSL‧‧‧接地選擇線 GSTa‧‧‧接地選擇電晶體/第一接地選擇電晶體 GSTb‧‧‧接地選擇電晶體 I-V_d‧‧‧雙重取樣資料 I-V_d1‧‧‧第一雙重取樣資料 I-V_d2‧‧‧第二雙重取樣資料 I-V_d3‧‧‧第三雙重取樣資料 I-V_d4‧‧‧第四雙重取樣資料 I-V_d6‧‧‧第六雙重取樣資料 I-V_d7‧‧‧第七雙重取樣資料 I-V_f‧‧‧錯誤資料 I-V_m‧‧‧電流-電壓資料/量測資料 I-V_m1‧‧‧第一量測資料 I-V_m2‧‧‧第二量測資料 I-V_m3‧‧‧第三量測資料 I-V_m4‧‧‧第四量測資料 I-V_m6‧‧‧第六量測資料 I-V_m7‧‧‧第七量測資料 I-V_ref‧‧‧參考資料 I-V_s‧‧‧電流-電壓資料/模擬資料 I-V_s1‧‧‧第一模擬資料 I-V_s2‧‧‧第二模擬資料 I-V_s3‧‧‧第三模擬資料 I-V_s4‧‧‧第四模擬資料 I-V_t‧‧‧訓練資料 MC‧‧‧記憶體單元/正常記憶體單元 MC1‧‧‧第一記憶體單元/記憶體單元 MC2‧‧‧第二記憶體單元/記憶體單元 MC3‧‧‧第三記憶體單元/記憶體單元 MC4‧‧‧第四記憶體單元/記憶體單元 MC5‧‧‧第五記憶體單元/記憶體單元 MC6‧‧‧第六記憶體單元/記憶體單元 MC7‧‧‧第七記憶體單元/記憶體單元 MC8‧‧‧記憶體單元 n1、N1‧‧‧第一節點 n2、N2‧‧‧第二節點 PD1‧‧‧第一下拉電晶體/下拉電晶體/電晶體 PD2‧‧‧第二下拉電晶體/下拉電晶體/電晶體 PU1‧‧‧第一上拉電晶體/上拉電晶體/電晶體 PU2‧‧‧第二上拉電晶體/上拉電晶體/電晶體 S101、S110、S120、S130、S140、S150、S160、S170、S180、S210、S220、S230、S240、S310、S320、S330、S340‧‧‧操作 SSL1a、SSL1b、SSL2a、SSL2b‧‧‧串選擇線 SSTa‧‧‧第一串選擇電晶體/串選擇電晶體 SSTb‧‧‧第二串選擇電晶體/串選擇電晶體 TR‧‧‧存取電晶體 TR1‧‧‧第一電晶體/電晶體 TR2‧‧‧第二電晶體/電晶體 VDD‧‧‧電源供應電壓 VSS‧‧‧接地電壓 WF‧‧‧半導體晶圓 WF1‧‧‧第一半導體晶圓 WF2‧‧‧第二半導體晶圓 WL‧‧‧字元線 WL1‧‧‧第一字元線 WL2‧‧‧第二字元線 WL3‧‧‧第三字元線 WL4‧‧‧第四字元線 WL5‧‧‧第六字元線 WL6‧‧‧第六字元線 WL7‧‧‧第七字元線 WL8‧‧‧第八字元線 ①、②、③、④‧‧‧電流
藉由結合附圖閱讀以下說明，以上及其他目的及特徵將變得更顯而易見。 圖1是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。 圖2是示出用於闡述示例性實施例的記憶體單元的電路圖。 圖3是示出圖1所示模擬器的操作的流程圖。 圖4A至圖4D是用於闡述在靜態隨機存取記憶體（static random access memory，SRAM）裝置的記憶體單元中能夠出現的各種錯誤類型中的一些錯誤類型的圖。 圖5A至圖5D是示出自圖4A至圖4D所示第一錯誤類型至第四錯誤類型中的每一者產生的模擬資料的圖。 圖6是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。 圖7是示出圖6所示半導體錯誤分析裝置的操作方法的流程圖。 圖8A至圖8C是用於闡述圖6所示半導體錯誤分析裝置的操作的圖。 圖9A至圖9D是用於闡述圖6所示半導體錯誤分析裝置的操作的圖。 圖10是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。 圖11是示出圖10所示半導體錯誤分析裝置的操作的流程圖。 圖12是示出根據示例性實施例的半導體錯誤分析系統的方塊圖。 圖13是用於闡述根據另一示例性實施例的量測資料的圖。 圖14是示出根據示例性實施例的在半導體晶圓上製造的各種半導體裝置中的任一者的圖。 圖15是示出根據示例性實施例的在半導體晶圓上製造的各種半導體裝置中的任一者的圖。
10‧‧‧半導體錯誤分析系統
11‧‧‧製造裝置
12‧‧‧量測裝置
100‧‧‧半導體錯誤分析裝置
110‧‧‧模擬器
120‧‧‧錯誤類型資料庫
130‧‧‧分類器
140‧‧‧分析器
CR‧‧‧分類結果
I-V_m‧‧‧電流-電壓資料/量測資料
I-V_s‧‧‧電流-電壓資料/模擬資料
I-V_t‧‧‧訓練資料
WF‧‧‧半導體晶圓

Claims (20)

  1. 一種半導體錯誤分析裝置的錯誤分析方法，所述錯誤分析方法包括： 接收自半導體晶圓中所包括的半導體裝置量測到的量測資料； 基於所述量測資料及參考資料來產生雙重取樣資料； 對所述雙重取樣資料實行錯誤分析操作； 基於所述錯誤分析操作的結果來對所述半導體裝置的錯誤類型進行分類；以及 輸出關於所述錯誤類型的資訊。
  2. 如申請專利範圍第1項所述的錯誤分析方法，其中所述參考資料是與和所述半導體裝置的正常狀態對應的至少一個正常電流-電壓曲線相關聯的資料，且 其中所述量測資料是與自所述半導體裝置量測到的至少一個所量測到的電流-電壓曲線相關聯的資料。
  3. 如申請專利範圍第1項所述的錯誤分析方法，其中所述雙重取樣資料對應於所述量測資料與所述參考資料之間的差。
  4. 如申請專利範圍第1項所述的錯誤分析方法，其中所述錯誤分析操作是基於深度神經網路演算法，且 所述錯誤分析方法更包括： 基於所述參考資料以及與所述半導體裝置的多種錯誤類型中的每一者相關聯的錯誤資料來產生訓練資料；以及 基於所述訓練資料來實行預訓練以為所述深度神經網路演算法產生訓練模型。
  5. 如申請專利範圍第4項所述的錯誤分析方法，其中所述訓練資料對應於所述錯誤資料與所述參考資料之間的差。
  6. 如申請專利範圍第4項所述的錯誤分析方法，其中所述錯誤分析操作是基於所述訓練模型實行的。
  7. 如申請專利範圍第4項所述的錯誤分析方法，其中所述錯誤資料是自針對所述多種錯誤類型中的每一者而產生的模擬產生的。
  8. 如申請專利範圍第7項所述的錯誤分析方法，其中所述模擬是基於以積體電路為重點的模擬程式而產生的。
  9. 如申請專利範圍第1項所述的錯誤分析方法，其中所述量測資料是藉由所述半導體裝置的可測試性設計端子而量測到的。
  10. 如申請專利範圍第1項所述的錯誤分析方法，其中所述半導體裝置是靜態隨機存取記憶體。
  11. 一種半導體錯誤分析裝置，包括： 量測裝置，被配置成自半導體晶圓中所包括的半導體裝置量測電性資料並輸出所量測到的所述電性資料作為量測資料； 第一雙重取樣器，被配置成基於所述量測資料及參考資料來產生雙重取樣資料； 分類器，被配置成基於所述雙重取樣資料來實行錯誤分析操作並基於錯誤分析操作的結果來對所述半導體裝置的錯誤類型進行分類；以及 分析器，被配置成基於所述錯誤類型來進行分析並輸出分類結果。
  12. 如申請專利範圍第11項所述的半導體錯誤分析裝置，其中所述雙重取樣資料對應於所述量測資料與所述參考資料之間的差。
  13. 如申請專利範圍第11項所述的半導體錯誤分析裝置，其中所述錯誤分析操作基於深度神經網路演算法， 所述半導體錯誤分析裝置更包括： 儲存器，具有錯誤類型資料庫，所述錯誤類型資料庫指示與所述半導體裝置的多種錯誤類型相關聯的錯誤資料；以及 第二雙重取樣器，被配置成基於所述錯誤資料及所述參考資料來產生訓練資料， 其中所述分類器更被配置成基於所述訓練資料來產生用於執行所述錯誤分析操作的訓練模型。
  14. 如申請專利範圍第13項所述的半導體錯誤分析裝置，更包括模擬器，所述模擬器被配置成產生對所述半導體裝置的所述多種錯誤類型中的每一者的模擬並自所述模擬量測模擬資料， 其中所述模擬資料被作為所述錯誤資料儲存至所述錯誤類型資料庫。
  15. 如申請專利範圍第14項所述的半導體錯誤分析裝置，其中所述模擬器基於以積體電路為重點的模擬程式。
  16. 如申請專利範圍第14項所述的半導體錯誤分析裝置，其中所述模擬器更被配置成： 產生與所述半導體裝置的正常狀態相關聯的正常模擬；以及 基於所述正常模擬來產生所述參考資料。
  17. 如申請專利範圍第11項所述的半導體錯誤分析裝置，其中所述參考資料自所述量測裝置輸出。
  18. 一種半導體錯誤分析裝置，包括： 量測裝置，被配置成自半導體晶圓中所包括的半導體裝置接收電性資料並輸出所述電性資料作為量測資料； 模擬器，被配置成產生對所述半導體裝置的多種錯誤類型中的每一者的模擬並基於所述模擬來量測模擬資料； 分類器，被配置成藉由基於所述模擬資料實行預訓練來產生訓練模型，使用所述訓練模型對所述量測資料實行錯誤分析操作，並基於所述錯誤分析操作來對所述半導體裝置的錯誤類型進行分類；以及 分析器，被配置成基於所述錯誤類型來進行分析並輸出分類結果。
  19. 如申請專利範圍第18項所述的半導體錯誤分析裝置，其中所述模擬器基於以積體電路為重點的模擬程式。
  20. 如申請專利範圍第18項所述的半導體錯誤分析裝置，其中所述量測資料是與自所述半導體裝置量測到的至少一個所量測到的電流-電壓曲線相關聯的資料，且 其中所述模擬資料是與自所述模擬量測到的至少一個所模擬的電流-電壓曲線相關聯的資料。
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