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TW202008601A - 金屬-絕緣體-金屬電容器結構 - Google Patents

金屬-絕緣體-金屬電容器結構 Download PDF

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TW202008601A
TW202008601A TW108124069A TW108124069A TW202008601A TW 202008601 A TW202008601 A TW 202008601A TW 108124069 A TW108124069 A TW 108124069A TW 108124069 A TW108124069 A TW 108124069A TW 202008601 A TW202008601 A TW 202008601A
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沈香谷
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陳殿豪
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台灣積體電路製造股份有限公司
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Abstract

一種金屬-絕緣體-金屬電容器結構包含半導體基板和位於半導體基板上方的底部導電層，底部導電層相對於半導體基板的頂表面具有傾斜側壁。金屬-絕緣體-金屬電容器結構更包含位於底部導電層上方的頂部導電層，頂部導電層相對於半導體基板的頂表面具有垂直側壁。金屬-絕緣體-金屬電容器結構更包含介於底部導電層和頂部導電層之間的絕緣層，絕緣層覆蓋底部導電層的傾斜側壁。

Description

金屬-絕緣體-金屬電容器結構
本發明實施例係關於半導體裝置及其製造方法，且特別是有關於金屬-絕緣體-金屬電容器結構及其製造方法。
半導體積體電路（integrated circuit，IC）產業已歷經快速成長。積體電路之材料和設計上的技術進展已經產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的內連接裝置數量）通常也增加。這種尺寸微縮的製程通常藉由提高生產效率及降低相關成本而提供一些效益。
半導體許多技術上的進步發生在記憶體裝置領域，其中一些關於電容器結構。電容器結構是許多數據處理和數據儲存應用的元件。這種電容器結構包含位於介電質或其他絕緣層兩側上的兩個導電電極，可基於用於形成電極的材料來對它們進行分類。舉例來說，在金屬-絕緣體-金屬（metal-insulator-metal；MIM）電容器中，電極大致上為金屬。金屬-絕緣體-金屬電容器提供的優點是在施加於其上的電壓範圍相對寬時仍具有相對恆定的電容值。金屬-絕緣體-金屬電容器也表現出相對小的寄生電阻。金屬-絕緣體-金屬電容器相容於互補式金屬氧化物半導體場效電晶體（Complementary Metal-Oxide-Semiconductor；CMOS）製程。目前的製造方法和結構雖然在許多方面是合適的，但仍難以滿足所需的效能和可靠性標準，例如頻率響應（frequency response）和擊穿電壓曳尾（breakdown voltage tailing）。因此，在此領域需要進一步改良。
根據本發明的一實施例，提供一種金屬-絕緣體-金屬電容器結構，包含：半導體基板；底部導電層，位於半導體基板上方，其中底部導電層相對於半導體基板的頂表面具有傾斜側壁；頂部導電層，位於底部導電層上方，其中頂部導電層相對於半導體基板的頂表面具有垂直側壁；以及絕緣層，介於底部導電層和頂部導電層之間，其中絕緣層覆蓋底部導電層的傾斜側壁。
根據本發明的另一實施例，提供一種半導體裝置，包含：底電極，設置於半導體基板之上；介電層，設置於底電極之上；頂電極，設置於介電層之上；以及具有側壁的導孔部件，側壁的中間部分與底電極和介電層直接相接，側壁的中間部分相對於側壁的頂部漸縮。
又根據本發明的另一實施例，提供一種半導體裝置的製造方法，包含：提供半導體基板；形成金屬-絕緣體-金屬電容於半導體基板之上；沉積介電層於金屬-絕緣體-金屬電容之上；形成開口於介電層中，其中開口具有第一側壁與介電層直接相接，第一側壁相對於半導體基板的頂表面形成第一角度；以及向下延伸開口，其中開口具有第二側壁與金屬-絕緣體-金屬直接相接，第二側壁相對於半導體基板的頂表面形成第二角度，第二角度小於第一角度。
以下內容提供了許多不同的實施例或範例，用於實施本發明實施例之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或步驟中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更進一步，當以「約（about）」、「近似（approximate）」及其類似的用語描述一個數字或一個數字範圍時，除非特別說明，此用語係用以涵蓋所描述數字的+/− 10%以內的數值。舉例來說，用語「約5nm」包含從4.5nm至5.5nm的尺寸範圍。
本發明實施例總體上是關於半導體裝置及製造方法。更具體地，本發明實施例關於金屬-絕緣體-金屬（metal-insulator-metal；MIM）結構、所述結構的製造方法及包含所述結構的半導體裝置。
第1圖是半導體裝置100的示意性剖面側視圖。半導體裝置100可以是在加工積體電路期間所製造的中間裝置，半導體裝置100可包含靜態隨機存取記憶體（static random access memory；SRAM）及/或邏輯電路、被動元件，例如電阻器、電容器和電感器、和主動元件，例如p型場效電晶體（pFETs）、n型場效電晶體（nFETs）、鰭式場效電晶體（FinFETs）、金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistor；MOSFET）和互補式金屬氧化物半導體（complementary metal-oxide semiconductor CMOS）電晶體、雙極性電晶體（bipolar transistor）、高壓電晶體、高頻電晶體、其他記憶體單元、以及前述之組合。此外，包含電晶體、閘極堆疊、主動區域、隔離結構的各種部件以及本發明實施例中其他部件係提供以簡化與便於理解，而非將實施例限制於任何類型的裝置、任何數量的裝置、任何數量的區域或任何構造的結構或區域。
在繪示的實施例中，半導體裝置100被配置為系統單晶片（system-on-chip；SoC）裝置，其在單一晶片上整合不同功能。在一或多個實施例中，半導體裝置100包含區域102和104，每一個區域被配置用於不同的功能。在一實施例中，區域102是邏輯區域，而區域104是記憶體區域。區域102可包含形成邏輯電路、處理器電路或其他合適電路的部分電晶體，其用於控制區域104中記憶體單元的讀取和寫入功能。區域104可包含形成用於記憶體儲存之記憶體單元的複數個電晶體和金屬-絕緣體-金屬電容器110，所述記憶體單元例如動態隨機存取記憶體（dynamic random access memory；DRAM）單元、非揮發性記憶體（non-volatile memory；NVM）單元、電阻隨機存取記憶體（resistive random-access memory；RRAM）單元或其他合適的記憶體單元。在一或多個實施例中，金屬-絕緣體-金屬電容器110可用於各種其他功能，例如混合訊號（mixed-signal）應用中的去耦電容器（decoupling capacitor）或高頻噪音過濾電容器。金屬-絕緣體-金屬電容器110也可用於振盪器、相移網路（phase-shift networks）、旁通過濾器（bypass filters）中或做為射頻（radio frequency；RF）應用中的耦合電容器。應理解的是，半導體裝置100可包含其他部件和結構，例如電子熔絲（e-fuses）、電感器、鈍化層、接合墊和封裝，但為了簡單和清楚起見，在第2圖中簡化。
半導體裝置100包含半導體基板120。在一或多個實施例中，半導體基板120包含晶體結構的底部基板122，例如矽晶圓。或者，底部基板122可包含其他元素半導體，例如鍺；化合物半導體，包含碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦；合金半導體，包含矽鍺、砷磷化鎵（gallium arsenide phosphide）、磷化鋁銦（aluminum indium phosphide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化鎵銦（gallium indium phosphide）和砷磷化鎵銦（gallium indium arsenide phosphide）；或前述之組合。在另一實施例中，底部基板122包含銦錫氧化物（indium tin oxide；ITO）玻璃。
根據本技術領域習知的設計需求（例如p型基板或n型基板），底部基板122可包含各種摻雜型態。此外，底部基板122可包含各種摻雜區域，例如p型井（p井或PW）或n型井（n井或NW）。此外，底部基板122可選地（optionally）可包含磊晶層（epi-layer）、可應變（strained）以提高效能、且可包含絕緣體上覆矽（silicon-on-insulator；SOI）結構。
底部基板122更可包含隔離結構以隔離一或多個裝置，例如淺溝槽隔離（shallow trench isolation；STI）部件。淺溝槽隔離部件可包含氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽（fluoride-doped silicate；FSG）及/或本技術領域習知的低介電常數（low-k）介電材料。其他隔離方法及/或部件也可做為淺溝槽隔離的替代或補充。可以藉由反應離子蝕刻（reactive ion etching；RIE）底部基板122形成溝槽，然後藉由沉積製程以絕緣材料填充此溝槽並藉由化學機械研磨（chemical-mechanical-polishing；CMP）製程進行整平來形成淺溝槽隔離部件。
此外，層間介電（interlayer dielectric；ILD）層124覆蓋底部基板122中的前述部件。層間介電層124可以由氧化矽或低介電常數介電材料形成。層間介電層124可包含四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的氧化矽例如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）及/或其他合適的介電材料。可以藉由電漿增強化學氣相沉積（plasma enhanced CVD；PECVD）、流動式化學氣相沉積（flowable CVD；FCVD）或其他合適的方法來形成層間介電層124。在一些實施例中，層間介電層124的厚度在約100nm至約400nm的範圍，例如約200nm。
半導體基板120更包含堆疊在層間介電層124上方的一或多個介電層，例如保護介電層126、金屬間介電（inter-metal dielectric；IMD）層128和132以及介於其間的蝕刻停止層130。保護介電層126可包含用於保護層間介電層124的碳化矽。在一些實施例中，保護介電層126的厚度在約20nm至約200nm的範圍，例如約55nm。蝕刻停止層130可包含氮化矽、氮氧化矽及/或其他合適的材料。在一些實施例中，蝕刻停止層130的厚度在約25nm至約100nm的範圍，例如約50nm。金屬間介電層128和132可包含氧化矽、未經摻雜的矽酸鹽玻璃（undoped silicate glass；USG）及/或其他合適的材料。在一些實施例中，每一個金屬間介電層的厚度在約300nm至約1800nm的範圍。在一特定實施例中，金屬間介電層128具有約620nm的厚度，且金屬間介電層132具有約900nm的厚度。半導體基板120可包含複數個金屬間介電層，不限於本發明實施例所示的兩個金屬間介電層128和132。金屬間介電層為多層內連線結構提供電性絕緣以及結構支撐。
多層內連線結構可以包含複數個金屬化層，且可以更包含設置於半導體基板120中之內連線部件的導孔（vias）或接觸件，例如後段製程（back-end-of-the-line；BEOL）部件。舉例而言，上金屬化層（例如金屬4（M4）、金屬5（M5）等）包含埋設於金屬間介電層132中的複數個導電部件（例如導線、接觸件或導孔）134。在一特定實施例中，金屬間介電層132是頂部金屬間介電層且導電部件134（例如134a～134c）做為一部分頂部金屬化層的導線，例如後段製程金屬化的第五（M5）層；但也可能是其他位置。在一實施例中，導電部件134包含銅。其他範例包含W、Al、Ti、Ta及/或其他合適的導電組合物。可以藉由合適的微影、蝕刻和沉積製程來形成導電部件134，例如化學氣相沉積（chemical vapor deposition；CVD）或物理氣相沉積（physical vapor deposition；PVD）。在又一實施例中，導電部件134的形成可包含單鑲嵌製程或雙鑲嵌製程。
在一實施例中，頂部金屬化層更包含介於導電部件134和金屬間介電層132之間的阻障層（barrier layer）136。阻障層136可包含TaN、TiN、HfN、ZrN、WN、NbN、MoN、前述之組合及/或其他合適的導電材料。可以藉由化學氣相沉積、原子層沉積（atomic layer deposition；ALD）、物理氣相沉積、電鍍及/或其他合適的沉積製程來形成阻障層136。
多層內連線結構提供區域102和104中各個裝置和部件之間的內連線。應理解的是，本發明實施例不限制邏輯裝置彼此間或邏輯裝置與金屬-絕緣體-金屬電容器或記憶體單元間特定的內連線。本發明所屬技術領域中具有通常知識者可理解的是，根據本發明一些實施例的金屬-絕緣體-金屬電容器可實現在無數的應用、結構、裝置佈局和內連線方案（schemes）中。因此，為了簡化和清晰的目的，此處並未繪示出邏輯裝置、記憶體單元以及各種裝置之間之內連線的額外細節。
半導體基板120也包含覆蓋導電部件134和金屬間介電層132的蝕刻停止層138。蝕刻停止層138可包含氮化矽、氮氧化矽及/或其他合適的材料。在一些實施例中，蝕刻停止層138的厚度在約25nm至約150nm的範圍，例如約75nm。在一實施例中，蝕刻停止層138比蝕刻停止層130厚，例如厚約25nm。
半導體基板120更包含覆蓋蝕刻停止層138的介電層140。介電層140可包含電漿增強氧化物（plasma-enhanced oxide；PEOX）、電漿增強氮化矽（plasma-enhanced SiN；PE-SiN）、未經摻雜的矽酸鹽玻璃、電漿增強未經摻雜的矽酸鹽玻璃（plasma-enhanced USG；PE-USG）或類似的材料。介電層140的形成可以藉由電漿增強化學氣相沉積、流動式化學氣相沉積或其他合適的方法。在一些實施例中，介電層140的厚度在約200nm至約1000nm的範圍，例如約400nm。
繼續參照第1圖，區域104中的金屬-絕緣體-金屬電容器110包含底電極112、中間電極114、頂電極116和設置於相鄰電極之間的絕緣介電層118。底電極112沉積於半導體基板120的頂表面S120 上。在一或多個實施例中，電極112、114和116包含氮化鈦（TiN）。或者，電極112、114和116可選擇地（optionally）可包含氮化鉭（TaN）、氮化鎢（WN）、釕（Ru）、銥（Ir）、鉑（Pt）及前述之組合。另外，每一個電極可包含兩層或更多層堆疊，例如氮化鈦和鈦層的堆疊或是氮化鈦和鎢層的堆疊。不限於本發明實施例，每一個電極的厚度可以在約10nm至約80nm的範圍，例如約40nm。電容形成於底電極112和中間電極114之間以及中間電極114和頂電極116之間。金屬-絕緣體-金屬電容器110提供的總電容大約是每一對相鄰電極之間所形成電容之總和。為了增加總電容，在一些實施例中，金屬-絕緣體-金屬電容器110可具有多於一個的中間電極（例如兩個或三個中間電極）以堆疊更多電容。又在另一實施例中，金屬-絕緣體-金屬電容器110可以只包含底電極112和頂電極116。因此，頂電極和底電極之間所形成的電容大約是金屬-絕緣體-金屬電容器110所提供的總電容。
絕緣介電層118為高介電常數（high-k）介電材料，例如氧化鋯（ZrO2 ）。或者，絕緣介電層118可選擇地（optionally）可包含一或多層氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、氧化鋁（Al2 O3 ）、氮氧化矽鉿（HfSiON）、氧化鉭（Ta2 O5 ）、氧化鉿（HfO2 ）、氧化鈦（TiO2 ）、鈦酸鋇鍶（barium strontium titanate；BST）、鈦酸鍶氧化物（strontium titanate oxide；STO）或前述之組合。相鄰電極之間的絕緣介電層118的厚度可以在約2 nm至約18nm的範圍，例如約6nm。在繪示的實施例中，絕緣介電層118形成於區域102和104上做為毯覆層（blanket layer）。
在繪示的實施例中，底電極112在其角落區域具有側壁S112 ，其相對於半導體基板120的頂表面S120 傾斜。側壁S112 相對於頂表面S120 （或相對於底電極112的底表面）形成約60度至約80的角度，例如約77度。側壁S112 也稱為傾斜側壁或漸縮側壁（tapered sidewall）。漸縮側壁S112 有助於絕緣介電層118的介電材料更佳地落在角落區域中。相較於其他垂直側壁，絕緣介電層118在漸縮側壁之上更為緻密。結果，抑制了通常會在金屬-絕緣體-金屬電容器的角落區域中發現的漏電流。另一方面，具有較廣範圍之介電擊穿電壓（dielectric breakdown voltage；Vbd）（稱為「Vbd曳尾」）的一些金屬-絕緣體-金屬電容器，其介電擊穿電壓（Vbd）經常引起可靠性問題。舉例來說，具有強烈漏電流的金屬-絕緣體-金屬電容器經常遭遇這種Vbd曳尾，這會造成不穩定或不想要的裝置效能。例示性Vbd曳尾曲線繪示於第25圖。如第25圖所示，對於具有垂直側壁的電極來說，當跨越電極的電壓略大於臨界值V0 時，跨越電極的漏電流就會急劇增加，直到電容器完全被擊穿。
也如第25圖所示，相對於頂表面S120 具有大於77度的漸縮側壁（或等效地從垂直方向傾斜13度），即使跨越電極兩端的電壓已經大於臨界值V0 ，仍然觀察不到Vbd曳尾曲線。藉由漸縮側壁S112 的緩和，經抑制的漏電流有助於減輕金屬-絕緣體-金屬電容器的Vbd曳尾問題。此外，在一些實施例中，沉積在漸縮側壁上的絕緣介電層比垂直側壁更厚，這擴大了角落區域中兩個相鄰電極之間的間隔（separation）。由於間隔較大，所以較不可能發生擊穿（breakdown）。本發明實施例的發明人已觀察到，當漸縮側壁從垂直方向傾斜至少10度時，將顯著地減輕Vbd曳尾，如第25圖所示。
參照回第1圖，中間電極114也可以在其角落處具有漸縮側壁S114 以改善裝置效能。側壁S114 相對於頂表面S120 形成約60度至約80度的角度，例如約77度。
頂電極116可選擇地也可具有漸縮側壁或者替代地具有垂直側壁。在繪示的實施例中，頂電極116相對於半導體基板120的頂表面S120 具有大致上垂直的側壁S116 。由於絕緣介電層118沒有覆蓋頂電極116，所以在頂電極116的角落區域中產生一些漏電流。因此，相較於中間電極和底電極的側壁，垂直側壁S116 不會顯著惡化裝置可靠性。在一些實施例中，關於在蝕刻製程期間在中間電極和底電極中形成漸縮側壁以及在頂電極中形成垂直側壁，中間電極的導電材料組成可以與底電極相同，但是與頂電極的導電材料組成不同。
繼續參照第1圖，半導體裝置100具有覆蓋金屬-絕緣體-金屬電容器110的一或多個材料層，例如上介電層150、鈍化層152和保護層154。上介電層150可包含電漿增強氧化物、電漿增強氮化矽、未經摻雜的矽酸鹽玻璃、電漿增強未經摻雜的矽酸鹽玻璃或類似的材料。可以藉由電漿增強化學氣相沉積、流動式化學氣相沉積或其他合適的方法來形成上介電層150。在一些實施例中，上介電層150的厚度在約200nm至約1000nm的範圍，例如約450nm。鈍化層152可包含電漿增強氧化物、電漿增強未經摻雜的矽酸鹽玻璃或類似的材料。可以藉由電漿增強化學氣相沉積、流動式化學氣相沉積或其他合適的方法來形成鈍化層152。在一些實施例中，鈍化層152的厚度在約600nm至約3000nm的範圍，例如約1200nm。保護層154可包含氮化矽、氮氧化矽或類似的材料。可以藉由低壓化學氣相沉積（low-pressure chemical vapor deposition；LPCVD）、電漿增強化學氣相沉積或其他合適的方法來形成保護層154。在一些實施例中，保護層154的厚度在約300nm至約1000nm的範圍，例如約700 nm。
半導體裝置100更包含延伸穿過上介電層150和介電層140並接合（engage）相應導電部件134的複數個接觸件160（或導孔160）。具體而言，在區域104中，接觸件160a進一步延伸穿過頂電極116和底電極112以及它們之間的絕緣介電層118。接觸件160a將底電極112和頂電極116電耦合至導電部件134a。接觸件160b延伸穿過中間電極114和夾著中間電極114的絕緣介電層118。接觸件160b將中間電極118電耦合至導電部件134b。當對導電部件134a和134b施加不同的電壓等級時，在（從各接觸件耦合之）金屬-絕緣體-金屬電容器110的頂/底電極和中間電極之間也建立了電壓差，且電荷開始在金屬-絕緣體-金屬電容器110中累積。在區域102中，接觸件160c延伸穿過絕緣介電層118並與導電部件134c接合。接觸件160c將導電部件134c中的訊號路由（routes）至裝置的頂層或外部。接觸件160的頂部（例如導線或導電墊）高於上介電層150。來自裝置（又稱為半導體裝置）100外部的接合線可以藉由其上方的開口170落在接觸件160的頂部上。雖然在區域104和102中分別只繪示接觸件160a/160b和接觸件160c，但可理解的是，複數個類似的接觸件可以電耦合至兩個區域中的各種部件。
接觸件160可包含鎢、銅、鋁、其他合適的導電材料或前述之組合。接觸件160的形成可以藉由合適的微影、蝕刻和沉積製程，例如化學氣相沉積或物理氣相沉積。在又一實施例中，接觸件160的形成可包含單鑲嵌製程或雙鑲嵌製程。在一或多個實施例中，接觸件160具有圓形剖面；然而，它們可以替代地具有任何適當形狀的剖面，例如正方形或矩形剖面。在一實施例中，接觸件160更包含襯層164。襯層164可包含TaN、TiN、HfN、ZrN、WN、NbN、MoN、前述之組合及/或其他合適的導電材料。襯層164的形成可以藉由化學氣相沉積、原子層沉積、物理氣相沉積、電鍍及/或其他合適的沉積製程。
接觸件160（例如接觸件160a）具有可分成三個部分的側壁S160 ，亦即上側壁S160-1 、中間側壁S160-2 和下側壁S160-3 。上側壁S160-1 相對於半導體基板120的頂表面S120 （或相對於底電極112的底表面）形成約70度至約90度的角度，例如約80度。中間側壁S160-2 相對於半導體基板120的頂表面S120 （或相對於底電極112的底表面）形成約30度至約70度的角度，例如約50度。因此，中間側壁S160-2 相對於頂部側壁（又稱為上側壁）S160-1 被稱為漸縮側壁。下側壁S160-3 相對於半導體基板120的頂表面S120 （或相對於底電極112的底表面）形成約70度至約90度的角度，例如約80度。在一些實施例中，下側壁S160-3 大致上與頂部側壁S160-1 平行。在一些實施例中，中間側壁S160-2 以使得沿著側壁S160-2 延伸的假想線將在頂點V160-2 處相接（interfacing）的方式漸縮，頂點V160-2 位於接觸件160的底表面上方。
在接觸件160a中，中間側壁S160-2 與頂電極116、絕緣介電層118和底電極112物理接觸。藉由使中間側壁S160-2 漸縮，使得電極和接觸件160a之間的接觸區域擴大而降低接觸電阻。因此，金屬-絕緣體-金屬電容器110的電容頻率響應在較小電阻環境中得到改善。類似地，在接觸件160b中，中間側壁S160-2 與中間電極114和絕緣介電層118物理接觸。藉由使中間側壁S160-2 漸縮，使得中間電極114和接觸件160a之間的接觸面積擴大，這進一步降低接觸電阻並有助於改善金屬-絕緣體-金屬電容器110的電容頻率響應。
第2圖根據一實施例繪示形成金屬-絕緣體-金屬結構的方法200流程圖。方法200僅僅是範例，並非用於將本發明實施例限制為超出申請專利範圍中明確記載的內容。可在方法200之前、期間和之後進行額外的操作，且可在所述方法的其他實施例中取代、刪除或移動所述的一些操作。以下結合第3～12圖描述方法200，其根據方法200的製造步驟期間繪示半導體裝置300的各種剖面圖。
在操作202處，方法200（第2圖）提供或提供有具有基板320的裝置結構（又稱為半導體裝置）300，如第3圖所示。基板320的各種材料組成和膜層類似於上述參照第1圖的基板120所討論的。在各個實施例中，基板320是晶片（例如矽晶片），並且可在其上部包含一或多個金屬化層。
在操作204處，方法200（第2圖）沉積底部導電層312於基板320上，如第3圖所示。底部導電層312的各種材料組成類似於上述參照第1圖的底電極112所討論的。在一實施例中，底部導電層312為TiN層，其沉積為具有約10nm至約80nm的厚度，例如約40nm，但在其他實施例中可以較厚或較薄。可以藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的技術來形成底部導電層312。
在操作206處，方法200（第2圖）圖案化底部導電層312，藉此形成底電極312’。參照第4圖，操作206包含在底部導電層312上方形成圖案化的硬遮罩層402，並將硬遮罩層402的圖案轉移至底部導電層312。
適用於硬遮罩層402的材料包含但不限於：氧化矽、氮化矽、多晶矽、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、四乙氧基矽烷（TEOS）、含氮氧化物、氮氧化物、高介電常數材料（介電常數＞5）或前述之組合。藉由包含沉積的步驟形成硬遮罩層402。例如藉由熱氧化形成氧化矽的硬遮罩層402。或者，藉由化學氣相沉積形成氮化矽（SiN）的硬遮罩層402。舉例來說，藉由使用包含六氯矽乙烷（Hexachlorodisilane；HCD或Si2 Cl6 ）、二氯矽烷（Dichlorosilane；DCS或SiH2 Cl2 ）、雙（叔丁基氨基）矽烷（Bis (TertiaryButylAmino) Silane；BTBAS或C8 H22 N2 Si）和乙矽烷（Disilane；DS或Si2 H6 ）的化學物質之化學氣相沉積來形成氮化矽（SiN）層。在一實施例中，硬遮罩層402的厚度為約20nm至約200nm。
硬遮罩層402的圖案化包含微影製程和蝕刻製程。在本實施例中，使用旋塗製程和軟烤製程在硬遮罩層402上形成光阻層。然後，將光阻層曝光於輻射下。使用曝光後烘烤（post-exposure baking；PEB）、顯影和硬烘烤顯影經曝光的光阻層，藉此在硬遮罩層402之上形成圖案化的光阻層。隨後，藉由圖案化的光阻層之開口蝕刻硬遮罩層402。之後，使用例如濕式剝離或電漿灰化之合適製程來移除圖案化的光阻層。在一範例中，蝕刻製程包含施加乾式（或電漿）蝕刻以移除圖案化光阻層的開口內之硬遮罩層402。在另一範例中，蝕刻製程包含使用氫氟酸（HF）溶液施加濕式蝕刻以移除開口內的硬遮罩層402。
隨後，操作206在乾式蝕刻製程中使用圖案化硬遮罩層402做為蝕刻遮罩來蝕刻底部電極層（又稱為底部導電層）312。在繪示的實施例中，乾式蝕刻為電漿蝕刻，電漿蝕刻包含的製程參數例如：反應器操作壓力在約10毫托至約300毫托的範圍、射頻功率小於2700W（例如從約900W到約1600W的範圍）、偏壓小於約4500W、溫度在約10°C至約80°C的範圍、以及電漿蝕刻時間在約200秒至約500秒的範圍。電漿源氣體（plasma source gas）406包含適用於物理轟擊（bombardment）的離子組成物408，例如氬（Ar）、含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 、C4 F8 、C2 F6 ）或前述之組合。在一特定實施例中，離子組成物408包含含氟氣體，用於對藉由圖案化硬遮罩層402露出的底部電極層312進行高度定向（high directional）物理轟擊。單獨的高度定向物理轟擊將形成具有銳利（sharp）垂直側壁的底電極312’。發明人已觀察到，藉由向電漿氣體添加具有足夠高氣體流速的特定化學蝕刻劑410，將減緩蝕刻速率並造成漸縮側壁。在一些實施例中，化學蝕刻劑410是用於化學蝕刻的含氯氣體（例如Cl2 、CHCl3 、CCl4 ）。在一些實施例中，化學蝕刻劑410包含硼（B）（例如B2 F4 、BCl3 、B4 Cl4 、BBr3 ）。化學蝕刻劑410中硼的存在減緩了蝕刻速率。在一特定實施例中，化學蝕刻劑410包含硼和氯的組合。藉由將化學蝕刻劑410添加到電漿源氣體中，電漿蝕刻表現出物理蝕刻和化學蝕刻兩種能力。側壁的漸縮可藉由調整化學蝕刻劑410在總蝕刻劑流中的百分比來進行調節。在一些實施例中，總蝕刻劑的流速小於1800 sccm，例如約1200 sccm。化學蝕刻劑410的流速可為總蝕刻劑流速的約30%至約50%，例如約40%。硬遮罩層402和底部導電層312的蝕刻可以是原位的（in-situ）。
參照第5圖，底電極312’具有漸縮側壁S312 。側壁（又稱為漸縮側壁）S312 相對於基板320的頂表面S320 （或相對於底電極312’的底表面）形成約60度至約80度的角度，例如約77度。在形成底電極312’之後，藉由選擇性蝕刻製程移除硬遮罩層402。
在操作208處，方法200（第2圖）沉積絕緣介電層318’於底電極312’之上，如第6圖所示。絕緣介電層318’的各種材料組成類似於上述參照第1圖的絕緣介電層118所討論的。絕緣介電層318’以共形的方式沉積並覆蓋半導體基板320和底電極312’做為毯覆層。絕緣介電層318’的形成可以使用各種合適的製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積和原子層沉積。由於漸縮側壁S312 ，絕緣介電層318’的材料組成較容易著陸（land）且在底電極312’的角落區域變得較緻密也較厚，這有助於減輕金屬-絕緣體-金屬結構的Vbd曳尾並增加裝置可靠性。絕緣介電層318’的厚度可以在約2nm至約18 nm的範圍，例如約6nm。
在操作210處，方法200（第2圖）沉積中間導電層314於絕緣介電層318’上，如第7圖所示。中間導電層314的各種材料組成類似於上述參照第1圖的中間電極114所討論的。在一實施例中，底部導電層312和中間導電層314具有相同的材料組成。在一實施例中，中間導電層314為TiN層，其沉積為具有約10nm至約80nm的厚度，例如約40nm，但在其他實施例中可以較厚或較薄。中間導電層314的形成可以藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的技術。
在操作212處，方法200（第2圖）圖案化中間導電層314而得到中間電極314’，如第8圖所示。操作212包含與操作206類似的步驟。操作212先在中間導電層314上形成圖案化的硬遮罩層（未繪示）。操作212接著施加包含適用於物理轟擊的離子組成物408和適用於化學蝕刻的化學蝕刻劑410的電漿源氣體406（如第4圖所示）。硬遮罩層的圖案因此被轉移到中間導電層314，得到具有漸縮側壁S314 的中間電極314’。
在操作214處，方法200（第2圖）沉積另一絕緣介電層318’’於中間電極314’之上，如第9圖所示。在一些實施例中，絕緣介電層318’’具有與絕緣介電層318’相同的材料組成。在一些替代實施例中，絕緣介電層318’’具有與絕緣介電層318’不同的材料組成，以便調整不同對電極之間的不同電容密度。在一特定實施例中，絕緣介電層318’和318’’都包含氧化鉿（HfO2 ）。在另一實施例中，絕緣介電層318’包含氧化鉿（HfO2 ）且絕緣介電層318’’包含氧化鋁（Al2 O3 ）。絕緣介電層318’’以共形方式沉積並覆蓋絕緣介電層318’和中間電極314’做為毯覆層。絕緣介電層318’’的形成可以使用各種合適的製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積和原子層沉積。由於漸縮側壁S314 ，絕緣介電層318’’的材料組成較容易著陸且在中間電極314’的角落區域變得較緻密，這有助於改善金屬-絕緣體-金屬結構的Vbd曳尾並增加裝置可靠性。絕緣介電層318’’的厚度可以在約2nm至約18nm的範圍，例如約6nm。絕緣介電層318’和318’’統稱為絕緣介電層318。
為了在金屬-絕緣體-金屬結構中實現更高的總電容，方法200（第2圖）可選擇地可重複操作210～214一或多次，以在進行操作216之前堆疊複數個中間電極。
在操作216處，方法200（第2圖）沉積頂部導電層316於絕緣介電層318’’上，如第10圖所示。頂部導電層316的各種材料組成類似於上述參照第1圖的頂電極316所討論的。導電層312、314和316可以具有相同的材料組成。在一實施例中，頂部導電層316為TiN層，其沉積為具有約10nm至約80nm的厚度，例如約40nm，但在其他實施例中可以較厚或較薄。頂部導電層316的形成可以藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的技術。在一替代實施例中，底部導電層312和中間導電層314具有相同的材料組成，而頂部導電層316具有不同的材料組成。
在操作218處，方法200（第2圖）將頂部導電層316圖案化而得到頂電極316’，如第11圖所示。操作218先在頂部導電層316上形成圖案化的硬遮罩層（未繪示）。操作218接著施加包含適用於物理轟擊的離子組成物408但不包含化學蝕刻劑410的電漿源氣體406（如第4圖所示）。或者，操作218可以施加包含適用於物理轟擊的離子組成物408和小於總氣體流速的約20%（例如約10%）的化學蝕刻劑410的電漿源氣體406。高度定向的物理轟擊顯著地（dominantly）蝕刻出具有大致垂直的側壁（又稱為垂直側壁）S316 的頂電極316’。在不同實施例中，垂直側壁S316 的橫向位置有所不同。在一實施例中，垂直側壁S316 位於底電極312’的漸縮側壁S312 正上方（例如沿著虛線350）。在另一實施例中，垂直側壁S316 從底電極312’橫向偏移（例如沿著虛線352）。在又一實施例中，垂直側壁S316 位於底電極312’的水平頂表面正上方（例如沿著虛線354）。
在一些替代實施例中，方法200（第2圖）可選擇地可略過操作210～214以從操作208直接進行到操作216，藉此在底電極312’上方形成頂電極316’且沒有任何中間電極位於它們之間，如第12圖所示。頂電極316’和底電極312’將分別電耦合到兩個單獨的接觸件，如第1圖中的接觸件160b和160a。
第13圖根據一實施例繪示形成第1圖的半導體裝置100的方法1300流程圖。方法1300僅僅是範例，並非用於將本發明實施例限制為超出申請專利範圍中明確記載的內容。可在方法1300之前、期間和之後進行額外的操作，且可在所述方法的其他實施例中取代、刪除或移動所述的一些操作。以下結合第14～24圖描述方法1300，其根據方法1300的製造步驟期間繪示半導體裝置100的各種剖面圖。
在操作1302處，方法1300（第13圖）提供或提供有半導體基板120，如第14圖所示。以上已參照第1圖討論了半導體基板120的各種材料組成和膜層。為了便於理解，故重複參照符號。在一實施例中，半導體基板120為矽基板或是其他合適的半導體基板。半導體基板120可包含複數個部件，例如：包含閘極、源極和汲極部件的場效電晶體（field effect transistors；FET）；包含那些定義各種主動區域的隔離部件；具有金屬線、接觸件及導孔/或者由層間介電層及/或金屬間介電層介入的內連線或金屬化層（也稱為多層內連線結構）；電容器結構；及/或其他合適的裝置和部件。在一實施例中，操作1302中提供的基板已經被處理到在後段製程中已形成至少一個金屬化層（例如M1、M2、M3、M4、M5等）的程度，例如繪示的導電部件134a～134c。
在操作1304處，方法1300（第13圖）形成金屬-絕緣體-金屬電容器110於半導體基板120之上，如第15圖所示。操作1304可包含已在上述參照第1圖所討論的操作200。電極112、114和116以及絕緣介電層118的子層在半導體基板120上方交錯（interleaved）。在一些實施例中，金屬-絕緣體-金屬電容器110具有一或多個中間電極114。在一些實施例中，金屬-絕緣體-金屬電容器110不具有中間電極114，但有底電極112和頂電極116。對於絕緣介電層118所覆蓋的電極，例如底電極112和中間電極114，側壁（例如S112 和S114 ）在蝕刻期間漸縮以促進絕緣材料的著陸。頂電極116可以藉由使用不同蝕刻劑配方的蝕刻製程保留垂直側壁S116 。
在操作1306處，方法1300（第13圖）沉積上介電層150於金屬-絕緣體-金屬電容器110之上，如第16圖所示。上介電層150可包含電漿增強氧化物、電漿增強氮化矽、未經摻雜的矽酸鹽玻璃、電漿增強未經摻雜的矽酸鹽玻璃或類似的材料。上介電層150的形成可以藉由電漿增強化學氣相沉積、流動式化學氣相沉積或其他合適的方法。
在操作1308處，方法1300（第13圖）蝕刻上介電層150以在區域102和104中形成開口162（例如開口162a～162c），如第17圖所示。在一些實施例中，開口162的上部的直徑在約2µm至約30µm的範圍，例如約2.7µm。操作1308可先在上介電層150上方形成圖案化硬遮罩層151，然後蝕刻穿過圖案化硬遮罩層151中的開口。在一些實施例中，蝕刻為乾式蝕刻製程，例如包含電漿反應器操作壓力在約10毫托至約300毫托的範圍、射頻功率小於2700W（例如從約900W到約1600W的範圍）、偏壓小於大約4500W、溫度在約10°C至約80°C的範圍、以及電漿蝕刻時間在約200秒至約500秒的範圍的電漿蝕刻。電漿源氣體406包含適用於物理轟擊的離子組成物408，例如氬（Ar）、含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 、C4 F8 、C2 F6 ）或前述之組合。在一特定實施例中，離子組成物408包含含氟氣體，用於對藉由圖案化硬遮罩層151露出的上介電層150進行高度定向物理轟擊。或者，電漿源氣體406也可包含特定化學蝕刻劑410，但是氣體流速低於總蝕刻劑流速的20%，例如約10%。在一些實施例中，化學蝕刻劑410為用於化學蝕刻的含氯氣體（例如Cl2 、CHCl3 、CCl4 ）。在一些實施例中，化學蝕刻劑410包含硼（B）（例如B2 F4 、BCl3 、B4 Cl4 、BBr3 ）。在一特定實施例中，化學蝕刻劑410包含硼和氯的組合。在化學蝕刻劑410小於總蝕刻劑流速之20%的情況下，蝕刻期間主要為高度定向物理轟擊，因此開口162形成有相對銳利的上側壁S160-1 ，例如相對於半導體基板120的頂表面S120 為約70度至約90度。
在一些實施例中，可以藉由終點控制（end-point）方法來監控蝕刻製程以精確地控制蝕刻時間。終點控制在蝕刻期間即時分析發射的殘餘物，例如藉由用光學發射光譜法（optical emission spectroscopy；OES）檢查電漿蝕刻期間由電漿發射的光譜。當開始檢測到來自頂電極116的金屬材料組成時，蝕刻製程在頂電極116的上表面處停止。因此，上側壁S160-1 與上介電層150物理接觸。
在操作1310處，方法1300（第13圖）藉由蝕刻穿過金屬-絕緣體-金屬電容器110向下延伸開口162，以形成從上側壁S160-1 漸縮的中間側壁S160-2 ，如第18圖所示。操作1310與操作1308是原位進行的。操作1310將化學蝕刻劑410在總蝕刻劑流速中的流速增加到30%以上，例如約30%至約40%。藉由適用於物理轟擊的離子組成物408和適用於化學蝕刻的化學蝕刻劑410的組合，電漿源氣體406表現出物理蝕刻和化學蝕刻兩種能力，這也減緩了對金屬-絕緣體-金屬結構的蝕刻速率。結果，中間側壁S160-2 相較於上側壁S160-1 具有適度的斜率，相對於頂表面S120 形成較小的角度。中間側壁S160-2 也稱為漸縮側壁S160-2 。在各個實施例中，中間側壁S160-2 相對於半導體基板120的頂表面S120 （或相對於底電極112的底表面）形成約30度至約70度的角度，例如約50度。
在操作1312處，方法1300（第13圖）進一步藉由蝕刻向下延伸開口162以露出導電部件134，形成比中間側壁S160-2 更銳利的下側壁S160-3 ，如第19圖所示。操作1312與操作1308和1310是在原位進行。操作1312將化學蝕刻劑410在總氣體流速中的流速降低至約20%以下，例如約10%。或者，操作1312可以關閉（shut off）化學蝕刻劑410的氣態供應。蝕刻期間再次以高度定向物理轟擊為主，且下側壁S160-3 比起中間側壁S160-2 變得相對更銳利，例如相對於半導體基板120的頂表面S120 為約70度至約90度。在一些實施例中，下側壁S160-3 大致上與上側壁S160-1 平行。下側壁S160-3 與介電層140和蝕刻停止層138物理接觸。
操作1312可包含兩步驟蝕刻製程。在第一步驟中，膜層（又稱為蝕刻停止層）138做為蝕刻停止層。開口162向下延伸至膜層138的頂表面並使其停止。在第二步驟中，施加對膜層138具有特定蝕刻速率的不同蝕刻劑以打開膜層138，且所述蝕刻劑允許開口162向下延伸至導電部件134的頂表面。在一些實施例中，開口162的底部的直徑在約0.5µm至約5µm的範圍，例如2 µm。隨後藉由選擇性蝕刻製程將硬遮罩層151移除。
在操作1314處，方法1300（第13圖）形成接觸件160於開口162中，以提供與區域104中金屬-絕緣體-金屬電容器110的堆疊層和區域102中其他導電部件的連接，如第20圖所示。接觸件160可包含鎢、銅、鋁、其他合適的導電材料或前述之組合。接觸件160的形成可以藉由合適的微影、蝕刻及/或沉積製程，例如化學氣相沉積或物理氣相沉積。在又一實施例中，接觸件160的形成可包含單鑲嵌製程或雙鑲嵌製程。在一實施例中，接觸件160更包含襯層164。襯層164可包含TaN、TiN、HfN、ZrN、WN、NbN、MoN、前述之組合及/或其他合適的導電材料。襯層164的形成可以藉由化學氣相沉積、原子層沉積、物理氣相沉積、電鍍及/或其他合適的沉積製程。
第21圖中放大了接觸件160a藉由中間側壁S160-2 與金屬-絕緣體-金屬電容器110接合的區域500。參照第21圖，中間側壁S160-2 可以具有與金屬-絕緣體-金屬電容器110的不同材料層相接的多個區段，而不是平坦表面。在一些實施例中，區段包含與頂電極116相接的側壁S’160-2 、與絕緣介電層118相接的側壁S’’160-2 、以及與底電極112相接的側壁S’’160-2 。每一個區段相對於半導體基板120的頂表面S120 形成小於上側壁S160-1 或下側壁S160-3 的角度。然而，當蝕刻金屬-絕緣體-金屬電容器110的每一個相應材料層時，由於不同的蝕刻速率，每一個區段可以具有不同的角度。在繪示的實施例中，由於絕緣介電層118處的蝕刻速率最慢，側壁S’’160-2 比側壁S’160-2 或側壁S’’’160-2 更為漸縮。側壁S’160-2 和S’’160-2 可大致上平行。在中間側壁S160-2 和頂表面S120 之間形成的角度可以被計算為三個區段之間的平均角度θ，其中θ被認為是頂表面S120 與所示連接中間側壁S160-2 兩端（例如點A和點B）的直虛線之間的角度。在一些實施例中，平均角度θ為約30度至約70度。與上側壁S160-1 和頂表面S120 之間形成的角度γ相比，本發明實施例的發明人已觀察到，當θ比γ小至少20度時，金屬-絕緣體-金屬電容器110的電容頻率響應將顯著改善。如第26圖所示，在非漸縮側壁（θ=γ=70度）的情況下，金屬-絕緣體-金屬電容器110的電容在較高頻率的曲線快速下降。做為比較，在具有漸縮側壁（γ=70度且θ=45度）的情況下，金屬-絕緣體-金屬電容器110的電容即使在較高頻率下也大致上維持不變。這是因為藉由使中間側壁S160-2 漸縮，電極和接觸件160a之間的接觸面積增大，降低了接觸電阻。因此，金屬-絕緣體-金屬電容器110的電容頻率響應在較小電阻環境中得到改善。
可以藉由計時器模式（timer mode）來控制蝕刻穿過金屬-絕緣體-金屬電容器110的材料層的操作1310。在一些實施例中，操作1310可底蝕刻（under etch）底電極112，使得中間側壁S160-2 的一端（點B）位於半導體基板120的頂表面S120 上方（第22圖）。因此，下側壁S160-3 向上延伸至底電極112中並且與底電極112的下部物理接觸。在一些實施例中，操作1310可以過蝕刻至半導體基板120中，使得中間側壁S160-2 的一端（點B）位於頂表面S120 下方（第23圖）。因此，中間側壁S160-2 向下延伸至半導體基板120中並且與半導體基板120的上部（例如介電層140）物理接觸。
參照回第20圖，操作1312也可包含形成覆蓋接觸件160的鈍化層152。鈍化層152可包含電漿增強氧化物、電漿增強未經摻雜的矽酸鹽玻璃或類似的材料。鈍化層152的形成可以藉由電漿增強化學氣相沉積、流動式化學氣相沉積或其他合適的方法。
繼續參照第20圖，在操作1316處，方法1300（第13圖）沉積覆蓋半導體裝置100的保護層154。保護層154為下方層提供對各種環境污染物的保護。保護層154可包含氮化矽、氮氧化矽或類似的材料。保護層154的形成可以藉由低壓化學氣相沉積、電漿增強化學氣相沉積或其他合適的方法。
在操作1318處，方法1300（第13圖）進行進一步的步驟以完成半導體裝置100的製造。舉例來說，方法1300可以在微影製程和蝕刻製程中形成開口170於接觸件160上方（第24圖），以形成著陸到接觸件160的接合線或倒裝晶片，藉此在外部佈線（routing）內連線以形成完整的積體電路。
雖然並非用於限制，但本發明的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本發明實施例提供電極上具有漸縮側壁（或稱為傾斜側壁）的金屬-絕緣體-金屬結構，以改善擊穿電壓的曳尾效能。本發明實施例還為具有漸縮側壁的金屬-絕緣體-金屬結構提供內連線，其降低接觸電阻並擴展電容頻率響應。此外，金屬-絕緣體-金屬結構的形成可以輕易地整合至現有的半導體生產製程。
在一範例面向，本發明實施例關於一種金屬-絕緣體-金屬電容器結構。此金屬-絕緣體-金屬電容器結構包含：半導體基板；底部導電層，位於半導體基板上方，其中底部導電層相對於半導體基板的頂表面具有傾斜側壁；頂部導電層，位於底部導電層上方，其中頂部導電層相對於半導體基板的頂表面具有垂直側壁；以及絕緣層，介於底部導電層和頂部導電層之間，其中絕緣層覆蓋底部導電層的傾斜側壁。在一些實施例中，底部導電層的傾斜側壁相對於半導體基板的頂表面形成約60度至約80度的角度。在一些實施例中，絕緣層為高介電常數介電層。在一些實施例中，此金屬-絕緣體-金屬電容器結構更包含中間導電層，介於底部導電層和頂部導電層之間，其中中間導電層埋設於絕緣層中。在一些實施例中，中間導電層相對於半導體基板的頂表面也具有傾斜側壁。在一些實施例中，中間導電層的傾斜側壁相對於半導體基板的頂表面形成約60度至約80度的角度。在一些實施例中，絕緣層具有第一子層和位於第一子層上方的第二子層，且其中第一和第二子層包含不同的材料組成。在一些實施例中，此金屬-絕緣體-金屬結構更包含具有側壁的導電部件，此側壁具有頂部、中間部分和底部，側壁的中間部分與絕緣層和底部導電層物理接觸，其中側壁的中間層相對於側壁的頂部漸縮。在一些實施例中，側壁的頂部和底部大致上平行。在一些實施例中，側壁的中間部分相對於半導體基板的頂表面形成約30度至約70度的角度。在一些實施例中，沿著側壁的中間部分的延長線相接於頂點，此頂點位於導電部件的底表面上方。
在另一範例面向，本發明實施例關於一種半導體裝置。此半導體裝置包含：底電極，設置於半導體基板之上；介電層，設置於底電極之上；頂電極，設置於介電層之上；以及具有側壁的導孔部件，側壁的中間部分與底電極和介電層直接相接，側壁的中間部分相對於側壁的頂部漸縮。在一些實施例中，側壁的中間部分相對於半導體基板的頂表面形成約30度至約70度的角度。在一些實施例中，此半導體裝置更包含中間電極，介於底電極和頂電極之間，其中側壁的中間部分也與頂電極直接相接，且其中中間電極與導孔部件電性隔離。在一些實施例中，底電極具有從半導體基板的頂表面的垂直方向傾斜的漸縮側壁，且其中介電層覆蓋漸縮側壁。在一些實施例中，頂電極相對於半導體基板的頂表面具有垂直側壁。
又在另一範例面向，本發明實施例關於一種方法。此方法包含：提供半導體基板；形成金屬-絕緣體-金屬電容於半導體基板之上；沉積介電層於金屬-絕緣體-金屬電容之上；形成開口於介電層中，其中開口具有第一側壁與介電層直接相接，第一側壁相對於半導體基板的頂表面形成第一角度；以及向下延伸開口，其中開口具有第二側壁與金屬-絕緣體-金屬直接相接，第二側壁相對於半導體基板的頂表面形成第二角度，第二角度小於第一角度。在一些實施例中，開口的形成和向下延伸包含：施加包含離子和化學蝕刻劑的電漿，其中化學蝕刻劑在下向延伸開口期間比起在形成開口期間具有較高的流速。在一些實施例中，化學蝕刻劑包含硼。在一些實施例中，金屬-絕緣體-金屬電容的形成包含：沉積底部導電層；將底部導電層圖案化，藉此形成底電極，其中底部導電層的圖案化包含進行電漿蝕刻以漸縮底電極的側壁；沉積絕緣層於底電極之上；沉積頂部導電層於絕緣層之上；以及將頂部導電層圖案化，藉此形成頂電極。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
100、300‧‧‧半導體裝置 102、104、500‧‧‧區域 110‧‧‧金屬-絕緣體-金屬電容器 112、114、116‧‧‧電極 118‧‧‧絕緣介電層 120、320‧‧‧基板 122‧‧‧底部基板 124‧‧‧層間介電層 126‧‧‧保護介電層 128、132‧‧‧金屬間介電層 130、138‧‧‧蝕刻停止層 134、134a、134b、134c‧‧‧導電部件 136‧‧‧阻障層 140‧‧‧介電層 150‧‧‧上介電層 151、402‧‧‧硬遮罩層 152‧‧‧鈍化層 154‧‧‧保護層 160、160a、160b、160c‧‧‧接觸件（導孔） 162、162a、162b、162c、170‧‧‧開口 164‧‧‧襯層 200、1300‧‧‧方法 202、204、206、208、210、212、214、216、218、1302、1304、1306、1308、1310、1312、1314、1316、1318‧‧‧操作 312、314、316‧‧‧導電層 312’‧‧‧底電極 314’‧‧‧中間電極 316’‧‧‧頂電極 318、318’、318’’‧‧‧絕緣介電層 350、352、354‧‧‧虛線 406‧‧‧電漿源氣體 408‧‧‧離子組成物 410‧‧‧化學蝕刻劑 A、B‧‧‧點 S112、S114、S312、S314‧‧‧漸縮側壁 S116、S316‧‧‧垂直側壁 S120、S320‧‧‧頂表面 S160-1‧‧‧上側壁 S160-2‧‧‧中間側壁 S’160-2、S’’160-2、S’’’160-2‧‧‧側壁 S160-3‧‧‧下側壁 V160-2‧‧‧頂點 θ、γ‧‧‧角度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖根據一些實施例繪示包含金屬-絕緣層-金屬結構的半導體裝置之剖面側視圖。 第2圖根據本發明實施例的一些面向繪示形成金屬-絕緣層-金屬結構的方法流程圖。 第3、4、5、6、7、8、9、10、11、12圖根據一些實施例繪示根據第2圖方法的製程期間金屬-絕緣層-金屬結構之剖面側視圖。 第13圖根據本發明實施例的一些面向繪示形成如第1圖所示之半導體裝置的方法流程圖。 第14、15、16、17、18、19、20、21、22、23、24圖根據一些實施例繪示根據第13圖的方法製程期間半導體結構之剖面側視圖。 第25圖繪示比較各個金屬-絕緣層-金屬結構之間的擊穿電壓曲線。 第26圖繪示比較各個半導體結構之間的電容頻率響應。
100‧‧‧半導體裝置
102、104‧‧‧區域
110‧‧‧金屬-絕緣體-金屬電容器
112、114、116‧‧‧電極
118‧‧‧絕緣介電層
120‧‧‧基板
122‧‧‧底部基板
124‧‧‧層間介電層
126‧‧‧保護介電層
128、132‧‧‧金屬間介電層
130、138‧‧‧蝕刻停止層
134a、134b、134c‧‧‧導電部件
136‧‧‧阻障層
140‧‧‧介電層
150‧‧‧上介電層
152‧‧‧鈍化層
154‧‧‧保護層
160a、160b、160c‧‧‧接觸件(導孔)
164‧‧‧襯層
170‧‧‧開口
S112、S114‧‧‧漸縮側壁
S116‧‧‧垂直側壁
S120‧‧‧頂表面
S160-1‧‧‧上側壁
S160-2‧‧‧中間側壁
S160-3‧‧‧下側壁
V160-2‧‧‧頂點

Claims (1)

  1. 一種金屬-絕緣體-金屬電容器結構，包括： 一半導體基板； 一底部導電層，位於該半導體基板上方，其中該底部導電層相對於該半導體基板的一頂表面具有一傾斜側壁； 一頂部導電層，位於該底部導電層上方，其中該頂部導電層相對於該半導體基板的該頂表面具有一垂直側壁；以及 一絕緣層，介於該底部導電層和該頂部導電層之間，其中該絕緣層覆蓋該底部導電層的該傾斜側壁。
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