TW202006917A

TW202006917A - 內連線結構及其形成方法

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Publication number: TW202006917A
Application number: TW108122241A
Authority: TW
Inventors: 蔡宗霖; 李勝男; 莫如娜阿比里杰斯柯德博; 徐崇威; 吳振豪; 蔡騰群
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-06-27
Filing date: 2019-06-26
Publication date: 2020-02-01
Also published as: US20230361042A1; US12362281B2; DE102019116730A1; US11776910B2; TWI725459B; DE102019116730B4; US20250309119A1; CN110648994B; US11004794B2; US20200006230A1; CN110648994A; KR20200001544A; US20210257302A1; KR102400765B1

Abstract

本文揭露部分無阻障導孔及其形成方法。示範的多層內連線部件的內連線結構包含介電層。含鈷內連線部件和部分無阻障導孔設置於介電層中。部分無阻障導孔包含第一導孔插塞部分、第二導孔插塞部分、以及設置於兩者之間的導孔阻障層，第一導孔插塞部分設置於含鈷內連線部件和介電層上且與其物理接觸，第二導孔插塞部分設置於第一導孔插塞部分之上。導孔阻障層更設置於第二導孔插塞部分與介電層之間。含鈷內連線部件可以是多層內連線部件的裝置級接觸件或導線。第一導孔插塞部分和第二導孔插塞部分可包含鎢、鈷及/或釕。

Description

內連線結構及其形成方法

本發明實施例是關於內連線結構及其形成方法，特別是有關於具有部分無阻障導孔的內連線結構。

積體電路(integrated circuit，IC)產業已經經歷了指數型成長。積體電路材料和設計上的技術進展已經產生了數個世代的積體電路，每一世代的積體電路皆比前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，功能密度(亦即單位晶片面積的互連裝置數量)普遍地增加，同時縮小幾何尺寸(亦即使用生產製程可產生的最小組件(或線))。尺寸縮減的製程通常藉由提高生產效率和降低相關的成本而提供了一些益處。

這樣的尺寸縮減也增加了積體電路製程和生產的複雜性，並且為了實現這些益處，需要在積體電路的製程和製造上有類似的發展。舉例而言，隨著多層內連線(MLI)部件變得更緊湊、伴隨著積體電路部件尺寸不斷縮小，多層內連線(MLI)部件的內連線表現出增加的接觸電阻，這帶來了性能、良率和成本上的挑戰。已觀察到在先進積體電路技術節點中，內連線表現出的高接觸電阻會顯著地延遲(在某些情況下會防止)信號無法被有效地在積體電路裝置(例如，電晶體)之間發送，從而抵消了這樣的積體電路裝置在先進技術節點中的任何性能改善。因此，儘管目前的內連線基本上可滿足預期目的，但無法在所有方面皆能令人滿意。

本發明實施例提供內連線結構。此內連線結構包含設置於介電層中的導孔。導孔連接第一內連線部件和第二內連線部件。導孔包含導孔阻障層和導孔插塞。導孔阻障層物理接觸介電層。導孔插塞設置於導孔阻障層與第一內連線部件之間，使得導孔插塞物理接觸第一內連線部件和介電層。

本發明實施例提供多層內連線部件的內連線結構。此內連線結構包含介電層、設置於介電層中的含鈷裝置級接觸件、以及設置於含鈷裝置級接觸件之上的介電層中的部分無阻障導孔。部分無阻障導孔包含第一導孔插塞部分，第一導孔插塞部分設置於含鈷裝置級接觸件上，且物理接觸含鈷裝置級接觸件和介電層。部分無阻障導孔還包含設置於第一導孔插塞部分之上的第二導孔插塞部分、以及設置於第二導孔插塞部分與第一導孔插塞部分之間的導孔阻障層。導孔阻障層更設置於第二導孔插塞部分與介電層之間。

本發明實施例提供多層內連線部件的內連線結構的形成方法。此方法包含形成導孔開口於介電層中。導孔開口具有由介電層所界定的側壁、以及由接觸件所界定的底端。此方法還包含填充導孔開口，其透過形成第一導孔主體層、形成導孔阻障層於第一導孔主體層之上、形成第二導孔主體層於導孔阻障層之上、以及執行平坦化製程，使得第二導孔主體層、導孔阻障層、和第一導孔主體層的剩餘部分形成導孔。

本發明實施例大致上是有關於積體電路裝置，特別是有關於用於積體電路裝置的多層內連線部件的導孔(via)。

以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。

另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。再者，敘述中若提及形成一個部件於另一個部件上、連接至及/或耦接至另一部件，可能包含這些部件形成為直接接觸的實施例，也可能包含形成額外部件插入兩個部件之間，使其形成為不直接接觸的實施例。此外，為了便於說明本發明實施例的一個部件與另一個部件之間的關係，使用空間上相對用語，例如「較低的」、「較高的」、「水平的」、「垂直的」、「在上面」、「在……之上」、「在下面」、「在……之下」、「上」、「下」、「頂」、「底」等用語及其衍生字(例如，水平地、向下地、向上地等)，這些空間上相對用語意欲涵蓋包含這些部件的裝置在空間上的不同方位。

通常，積體電路生產製造流程分為三個類別：前段(front-end-of-line，FEOL)、中段(middle-end-of-line，MEOL)、和後段(back-end-of-line，BEOL)。前段(FEOL)通常包含與製造積體電路裝置(例如，電晶體)相關的製程。舉例而言，前段製程可包含形成隔離部件、閘極結構、以及源極和汲極部件(一般稱為源極/汲極部件)。中段(MEOL)通常包含製造積體電路裝置的導電部件(或導電區)的接觸件(contact)(例如，閘極結構的接觸件、及/或源極/汲極部件的接觸件)的相關的製程。後段(BEOL)通常包含製造多層內連線(multilayer interconnect，MLI)部件相關的製程，多層內連線(MLI)內連至藉由前段與後段製造的積體電路部件(在此分別指的是前段和後段部件或結構)，從而得以操作積體電路裝置。

隨著積體電路技術朝向更小的技術節點(node)發展，後段製程正在經歷重大的挑戰。舉例而言，先進積體電路技術節點需要更緊湊的多層內連線(MLI)部件，這需要顯著地降低多層內連線(MLI)部件之內連線的關鍵尺寸(critical dimension)(例如，導孔及/或導線的寬度及/或高度)。降低的關鍵尺寸導致內連線電阻的大幅增加，這會降低積體電路裝置的性能(例如，增加電阻-電容延遲(RC-delay))。針對先進積體電路技術節點，已提出無阻障導孔(barrier-free via)來取代傳統導孔來降低內連線電阻。傳統的導孔包含導孔阻障層和導孔插塞(plug)，導孔阻障層設置於(1)導孔插塞與下方的內連線部件(例如，裝置級接觸件(device-level contact)或導線)之間，以及(2)導孔插塞與介電層(例如，層間介電層(interlayer dielectric，ILD)及/或接觸蝕刻停止層(contact etching stop layer，CESL))之間，其中導孔設置於此介電層中。無阻障導孔移除了導孔阻障層及/或任何其他襯層(liner layer)，使得導孔插塞直接接觸下方的內連線部件和介電層。移除導孔阻障層(與其他襯層)增加導孔插塞的體積，進而降低電阻。

儘管無阻障導孔表現出期望的低電阻，但有時候導孔插塞(例如，鎢、鈷、及/或釕)無法良好地黏附介電層，使得間隙(或空孔)存於導孔插塞與介電層之間。導孔插塞與介電層之間之不佳的黏附(特別是導孔開口(導孔插塞形成之處)的側壁及/或底面)會導致下方的內連線部件發生顯著損壞，特別是當下方內連線部件包含鈷的時候。舉例而言，當研磨導孔插塞材料(例如，透過化學機械研磨(chemical mechanical polishing，CMP)製程)時，觀察到研磨期間所使用的研磨漿(slurry)滲透導孔插塞與介電層之間的界面，滲入導孔插塞與介電層之間的間隙，並且侵蝕下方內連線部件的材料(特別是鈷)，進而降低其性能。對於含有鈷的裝置級接觸件，這樣的性能降低可能是災難性的。舉例而言，已觀察到在後段製程期間因暴露於化學品(例如，化學機械研磨(CMP)的研磨漿，通常是酸性溶液，在一些實施方式中PH值約2)所引起的鈷損失，造成下方內連線部件顯著的良率(yield)損失，這對於滿足微縮的積體電路技術節點要求而言是不可接受的。觀察到由於導孔插塞材料與介電層之間不良的黏附，造成了導孔插塞材料的平坦化誘發脫層或剝離(planarization-induced delamination or peeling)，特別是發生在晶圓邊緣處。

本發明實施例揭露一種導孔，其保護下方內連線部件(例如，裝置級接觸件及/或導線)，特別是含鈷的下方內連線部件，免於受到後續製程損傷，並且解決無阻障導孔可能引發的許多問題。本文揭露的部分無阻障導孔(partial barrier-free via)可防止平坦化製程期間所使用的研磨漿滲透導孔插塞與介電層之間的界面，並降低平坦化誘發剝離。在一些實施方式中，本文揭露的部分無阻障導孔包含浮置導孔阻障層(floating via barrier layer)，其增強部分無阻障導孔的上部與介電層(無阻障導孔設置於其中)之間的黏附。浮置導孔阻障層設置於部分無阻障導孔的無阻障導孔插塞之上，使得浮置導孔阻障層不會物理接觸下方內連線部件，例如含鈷的裝置級接觸件。導孔插塞因而維持部分無阻障導孔之充分的體積，以實現與無阻障導孔相似的低電阻特性。在製造部分無阻障導孔期間，對浮置的Ω形(omega-shpaed)導孔阻障層進行平坦化製程(形成為浮置導孔阻障層)，這防止下方導電部件的損傷及/或降低導孔插塞材料的剝離。各種不同的實施例可具有各種不同的優點，但並未限定任一實施例實現特定優點。

第1圖根據本發明實施例的各種面向，部分或全部地顯示積體電路裝置10的局部剖面示意圖。積體電路裝置10可包含於微處理器、記憶體、及/或其他積體電路裝置。在一些實施方式中，積體電路裝置10是積體電路晶片的一部分、系統晶片(system on chip，SoC)、或前述的一部分，其包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(PFET)、n型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、橫向擴散金屬氧化物半導體 (laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適合組件、或前述之組合。上述電晶體可以是平面式電晶體或多閘極電晶體，例如鰭式場效電晶體(fin-like FET，FinFET)。為了清楚起見，已將第1圖簡化以更佳地理解本揭露的發明構思。可在積體電路裝置10添加額外的部件，並且在積體電路裝置10的其他實施例中可置換、修改、或刪減以下所述的一些部件。

積體電路裝置10包含基底(晶圓)12。在圖示實施例中，基底12包含矽。基底12可替換為或額外地包含其他元素半導體(例如，鍺)；化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)；合金半導體(例如，矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述之組合。在一些實施方式中，基底12包含一或多三五族材料、一或多二六族材料、或前述之組合。在一些實施方式中，基底12是絕緣體上覆半導體基底，例如絕緣體上覆矽(silicon-on-insulator，SOI)基底、絕緣體上覆矽鍺(SGOI)基底、或絕緣體上覆鍺(GOI)基底。可使用氧植入隔離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)、及/或其他適合方法製造絕緣體上覆半導體基底。基底12可根據積體電路裝置10的設計需求，包含各種摻雜區(未顯示)，例如p型摻雜區、n型摻雜區、或前述之組合。p型摻雜區(例如，p型井)包含p型摻質，例如硼、銦、其他p型摻質、或前述之組合。n型摻雜區(例如，n型井)包含n型摻質，例如磷、砷、其他n型摻質、或前述之組合。在一些實施方式中，基底12包含以p型摻質和n型摻雜之組合形成的各種摻雜區。可直接在基底12上及/或基底12中形成各種摻雜區，例如提供p井結構、n井結構、雙井結構(dual-well structure)、抬高結構(raised structure)、或前述之組合。可進行離子植入製程、擴散製程、及/或其他適合摻雜製程來形成各種摻雜區。

在基底12之上及/或基底12中形成隔離部件(未顯示)，以隔離積體電路裝置10的各種區域，例如各種裝置區。舉例而言，隔離部件界定出主動裝置區及/或被動裝置區，並將他們彼此電性隔離。隔離部件包含氧化矽、氮化矽、氮氧化矽、其他適合隔離材料、或前述之組合。隔離部件可包含不同結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、及/或矽局部氧化(local oxidation of silicon，LOCOS)結構。在一些實施方式中，隔離部件包含淺溝槽隔離部件。舉例而言，可透過在基底12中蝕刻出溝槽(例如，使用乾蝕刻製程及/或濕蝕刻製程)，並且以絕緣材料填充溝槽(例如，使用化學氣相沉積(chemical vapor deposition)製程或旋塗式玻璃(spin-on glass)製程)，形成淺溝槽隔離部件。可進行化學機械研磨(CMP)來移除過量的絕緣材料，且/或平坦化隔離部件的頂面。在一些實施例中，淺溝槽隔離部件包含填充溝槽的多層結構，例如設置於氧化物襯層之上的氮化矽層。

在基底12之上設置各種閘極結構，例如閘極結構20A、閘極結構20B、和閘極結構20C。在一些實施方式中，閘極結構20A-20C中之一或多者插入源極區與汲極區，通道區被界定在源極區與汲極區之間。閘極結構20A-20C中之一或多者接合通道區，使得在操作期間電流可在源極/汲極區之間流動。在一些實施方式中，閘極結構20A-20C形成於鰭結構之上，使得閘極結構20A-20C各自包繞部分的鰭結構。舉例而言，閘極結構20A-20C中之一或多者包繞鰭結構的通道區，從而插入源極區與汲極區間。閘極結構20A-20C包含金屬閘極(metal gate，MG)堆疊，例如金屬閘極堆疊22A、金屬閘極堆疊22B、及金屬閘極堆疊22C。金屬閘極堆疊22A-22C配置為根據積體電路裝置10的設計需求，實現期望的功能，使得金屬閘極堆疊22A-22C包含相同或不同層或材料。在一些實施方式中，金屬閘極堆疊22A-22C包含閘極介電層和閘極電極。閘極介電層設置於基底12上，而閘極電極設置於閘極介電層上。在一些實施方式中，閘極介電層順應性地(conformally)設置於積體電路裝置10所定義之金屬閘極堆疊22A-22C的側壁表面和底面上，使得閘極介電層大致呈U形並且具有大致均勻的厚度。閘極介電層包含介電材料，例如氧化矽、高介電常數(high-k)介電材料、其他適合介電材料、或前述之組合。高介電常數介電材料指的是具有高介電常數(例如，大於氧化矽的介電常數(3.9))的介電材料。示範的高介電常數介電材料包含鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他適合成分、或前述之組合。在一些實施方式中，閘極介電層包含多層結構，例如界面層(其包含例如氧化矽)以及高介電常數介電層(其包含例如HfO₂ 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂ 、Al₂ O₃ 、HfO₂ -Al₂ O₃ 、TiO₂ 、Ta₂ O₅ 、La₂ O₃ 、Y₂ O₃ 、其他適合的高介電常數介電材料、或前述之組合)。閘極電極包含導電材料。在一些實施方式中，閘極電極包含多層材料，例如一或多個蓋層、功函數層、膠黏/阻障層(glue/barrier layer)、及/或金屬填充層(metal fill)(或稱金屬主體(bulk)層)。蓋層所包含的材料，其可防止或消除閘極介電層與閘極電極的其他層之間之組成物的擴散及/或反應。在一些實施方式中，蓋層包含金屬和氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W₂ N)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、或前述之組合。功函數層包含導電材料，其被調整為具有期望功函數(例如，n型功函數及/或p型功函數)，例如n型功函數材料及/或p型功函數材料。p型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi₂ 、MoSi₂ 、TaSi₂ 、NiSi₂ 、WN、其他p型功函數材料、或前述之組合。n型功函數材料包含Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料、或前述之組合。膠黏/阻障層所包含的材料，其可促進鄰近層之間的黏附(例如，功函數層和金屬填充層)，且/或可阻擋及/或降低這些閘極層之間的擴散(例如，功函數層和金屬填充層)。舉例而言，膠黏/阻障層包含金屬(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他適合金屬、或前述之組合)、金屬氧化物、金屬氮化物(例如TiN)、或前述之組合。金屬填充層可包含適合的導電材料，例如Al、W及/或Co。

金屬閘極堆疊22A-22C是根據後閘極(gate last)製程、先閘極製程(gate first)、或後閘極/先閘極混合製程所製造。在後閘極製程的實施方式中，閘極結構20A-20C包含後續被金屬閘極堆疊22A-22C置換的虛設閘極堆疊。虛設閘極堆疊包含，例如，界面層(其包含例如氧化矽)和虛設閘極電極層(其包含例如多晶矽(polysilicon))。在這實施方式中，移除虛設閘極電極層，從而形成開口(溝槽)，金屬閘極堆疊22A-22C形成於其中。在一些實施方式中，在形成界面介電層之前，形成虛設閘極堆疊，並且在形成界面介電層之後，以金屬閘極堆疊22A-22C置換虛設閘極堆疊。後閘極製程及/或先閘極製程可實施沉積製程、微影製程、蝕刻製程、其他適合製程、或前述之組合。沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metal organic CVD，MOCVD)、遙控電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low pressure CVD，LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(atmospheric pressure CVD，APCVD)、鍍製(plating)、其他適合的方法、或前述之組合。微影圖案化製程包含光阻劑(resist)塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、清洗、乾燥(例如，硬烘烤)、其他適合製程、或前述之組合。可替代地，透過其他方法輔助、執行或替換微影曝光製程，例如透過無遮罩微影、電子束值寫(electron-beam writing)或離子束值寫(ion-beam writing)。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻製程、或前述之組合。

閘極結構20A-20C還包含間隔物26A-26C，其分別設置於鄰近金屬閘極堆疊22A-22C(例如，沿著金屬閘極堆疊的側壁)。透過任何適當製程形成間隔物26A-26C，並且間隔物26A-26C包含介電材料。此介電材料可包含矽、氧、碳、氮、其他適合材料、或前述之組合(例如，氧化矽、氮化矽、氮氧化矽、或碳化矽)。舉例而言，在圖示實施例中，可在基底12之上沉積包含矽和氮(例如，氮化矽層)的介電層，後續異向性(anisotropically)蝕刻介電層來形成間隔物26A-26C。在一些實施方式中，間隔物26A-26C包含多層結構，例如第一介電層(其包含氮化矽)和第二介電層(其包含氧化矽)。在一些實施方式中，可形成多於一組的間隔物(例如，密封間隔物、偏置間隔物、犧牲間隔物、虛設間隔物、及/或主要間隔物)相鄰金屬閘極堆疊22A-22C。在這實施方式中，這些多組間隔物可包含具有不同蝕刻速率的材料。舉例而言，可在基底12之上沉積包含矽和氧(例如，氧化矽層)的第一介電層，接著異向性蝕刻第一介電層，以形成鄰近金屬閘極堆疊22A-22C(或在一些實施方式中的虛設金屬閘極堆疊)的第一間隔物組，並且可在基底12上沉積包含矽和氮(例如，氮化矽)的第二介電層，接著異向性蝕刻第二介電層，以形成鄰近第一間隔物組的第二介電層組。在形成間隔物26A-26C之前及/或之後，可進行植入、擴散、及/或退火製程，以形成輕摻雜源極和汲極(LDD)部件及/或重摻雜源極和汲極(HDD)部件。

在基底12的源極/汲極區設置磊晶源極部件和磊晶汲極部件(或稱為磊晶源極/汲極部件)。舉例而言，在基底12上磊晶成長半導體材料，以形成磊晶源極/汲極部件30於基底12的源極區和汲極區之上。在圖示實施例中，閘極結構20B插入磊晶源極/汲極部件30，並且通道區被界定在磊晶源極/汲極部件30之間。因此，閘極結構20B與磊晶源極/汲極部件30形成積體電路裝置10之電晶體的一部分。因此，閘極結構20B及/或磊晶源極/汲極部件30可替代地稱為裝置部件。在一些實施方式中，磊晶源極/汲極部件30包繞鰭結構的源極/汲極區。磊晶製程可實施化學氣相沉積(CVD)的沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE))、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積(LPCVD)、及/或電漿增強化學氣相沉積(PECVD)、分子束磊晶(molecular beam epitaxy)、其他適合的選擇磊晶成長(SEG)製程、或前述之組合。磊晶製程可使用氣體及/或液體前驅物，其與基底12的成分交互作用。以n型摻質及/或p型摻質摻雜磊晶源極/汲極部件30。在一些實施方式中，電晶體配置為n型裝置(例如，具有n型通道)，磊晶源極/汲極部件30可以是摻雜磷、其他n型摻質、或前述之組合的含矽磊晶層、或含矽碳磊晶層 (例如，形成Si:P磊晶層或Si:C:P磊晶層)。在一些實施方式中，電晶體配置為p型裝置(例如，具有p型通道)，磊晶源極/汲極部件30可以是摻雜硼、其他p型摻質、或前述之組合的含矽和鍺磊晶層 (例如，形成Si:Ge:B磊晶層)。在一些實施方式中，磊晶源極/汲極部件30包含在通道區中實現期望的拉應力(tensile stress)及/或壓應力(compressive stress)的材料及/或摻質。在一些實施方式中，在沉積期間，透過添加雜質至磊晶製程的來源材料來摻雜磊晶源極/汲極部件30 。在一些實施方式中，透過在沉積製程後進行離子植入製程來摻雜磊晶源極/汲極部件30。在一些實施方式中，進行退火製程以活化磊晶源極/汲極部件30中的摻質、及/或積體電路裝置10之其他源極/汲極區(例如，重汲極摻雜(HDD)區及/或輕汲極摻雜(LDD))。

在一些實施方式中，在源極/汲極部件30上形成矽化物(silicide)層。在一些實施方式中，透過沉積金屬層於源極/汲極部件30之上形成矽化物層。金屬層包含適合促進矽化物形成的任何材料，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他適合金屬、或前述之組合。接著，將積體電路裝置10加熱(例如，受到退火製程)，使磊晶源極/汲極部件30(例如，矽及/或鍺)與金屬反應。因此，矽化物層包含金屬和磊晶源極/汲極部件30的成分(例如，矽及/或鍺)。在一些實施方式中，矽化物層包含矽化鎳、矽化鈦、或矽化鈷。透過任何適合製程(例如，蝕刻製程)選擇性地移除任何未反應的金屬，例如金屬層的剩餘部分。在一些實施方式中，矽化物層和磊晶源極/汲極部件30統稱為積體電路裝置10的磊晶源極/汲極部件。

在基底12之上設置多層內連線(MLI)部件40。多層內連線部件40電性耦接各種裝置(例如，電晶體、電阻、電容、及/或電感)及/或積體電路裝置10的組件(例如，閘極結構及/或源極/汲極部件)，使得這些裝置及/或組件能依積體電路裝置10的設計需求的規格操作。多層內連線部件40包含介電層和導電層(例如，金屬層)的組合，其配置以形成各種內連線結構。導電層配置以形成垂直內連線部件(例如，接觸件及/或導孔)、及/或水平內連線部件(例如，導線)，垂直內連線部件提供例如部件間的垂直連接及/或垂直電佈線，而水平內連線部件提供例如水平電佈線。垂直內連線部件通常連接多層內連線部件40之不同層(或不同平面)的水平內連線部件。操作期間，內連線部件配置以發送信號於裝置之間及/或積體電路裝置10的組件之間，並且分配信號(例如，時脈信號、電壓信號、及/或接地信號)至裝置及/或積體電路裝置10的組件。儘管以特定數量的介電層和導電層來繪示多層內連線部件40，本發明實施例構思的多層內連線部件40涵蓋具有較多或較少數量之介電層和導電層。

在第1圖中，多層內連線部件40包含一或多個介電層，例如設置於基底12之上的層間介電層(ILD-0)42、設置於層間介電層42之上的層間介電層(ILD-1)44、設置於層間介電層44之上的層間介電層(ILD-2)46、設置於層間介電層46之上的層間介電層(ILD-3)48。層間介電層42-48包含介電材料，其包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)所形成的氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數(low-k)介電材料、其他適合介電材料、或前述之組合。示範的低介電常數介電材料包含氟矽酸鹽玻璃(FSG)、摻碳氧化矽、黑鑽石(Black Diamond® (Applied Materials of Santa Clara，California)) 、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(parylene)、BCB、SiLK® (Dow Chemical of Midland，Michigan)、聚醯亞胺(polyimide)、其他低介電常數介電材料、或前述之組合。在圖示實施例中，層間介電層42-48是包含低介電常數介電材料的介電層(一般稱為低介電常數介電層)。層間介電層42-48可包含具有多個介電材料的多層結構。多層內連線部件40可進一步包含設置於基底12之上的一或多個接觸蝕刻停止層(contact etch stop layer，CESL)，例如設置於層間介電層42和層間介電層44之間的接觸蝕刻停止層52、設置於層間介電層44和層間介電層46之間的接觸蝕刻停止層54、以及設置於層間介電層46和層間介電層48之間的接觸蝕刻停止層56。在一些實施方式中，基底12與層間介電層42之間亦可設置接觸蝕刻停止層(未顯示)。接觸蝕刻停止層52-56包含不同於層間介電層42-48的材料，例如，不同於層間介電層42-48的介電材料。在層間介電層42-48包含低介電常數介電材料的實施例中，接觸蝕刻停止層52-56包含矽和氮，例如氮化矽或氮氧化矽。例如透過沉積製程，形成層間介電層42-48及/或接觸蝕刻停止層52-56於基底12之上，例如化學氣相沉積(CVD)、物理氣相沉積(PVD))、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、遙控電漿化學氣相沉積(RPCVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、鍍製、其他適合方法、或前述之組合。在一些實施方式中，層間介電層42-48及/或接觸蝕刻停止層52-56是透過可流動化學氣相沉積(flowable CVD，FCVD)製程形成，可流動化學氣相沉積包含例如沉積可流動材料(例如，液體化合物)於基底12之上，並透過適當技術(例如，高溫退火及/或紫外光輻射處理)將可流動材料轉換為固體材料。在沉積層間介電層42-48及/或接觸蝕刻停止層52-56之後，進行化學機械研磨(CMP)製程及/或其他平坦化製程，使得層間介電層42-48及/或接觸蝕刻停止層52-56具有大致平坦的表面，以增強上方層的形成。

在層間介電層42-48中設置裝置級接觸件60、裝置級接觸件62、裝置級接觸件64、導孔70、導孔72、導孔74、導線82、以及導線84，已形成內連線結構。裝置級接觸件60-64(也稱為局部內連線或局部接觸件)將積體電路裝置部件電性耦接及/或物理耦接至多層內連線部件40的其他導電部件。舉例而言，裝置級接觸件60是金屬至閘極(metal-to-poly，MP)接觸件，這通常是指「閘極結構的接觸件」，例如多晶矽閘極或金屬閘極結構。在圖示實施例中，裝置級接觸件60設置於閘極結構20B(特別是金屬閘極堆疊22B)上，使得裝置級接觸件60將閘極結構20B連接至導孔70。裝置級接觸件60延伸穿過層間介電層44與接觸蝕刻停止層52，但本揭露構思的實施例涵蓋，裝置級接觸件60延伸穿過多層內連線部件40之多於一層的層間介電層及/或接觸蝕刻停止層。繼續描述這個範例，裝置級接觸件62和裝置級接觸件64是金屬至裝置(metal-to-device，MD)接觸件，這通常是指「積體電路裝置10的導電區的接觸件」，例如源極/汲極區。在圖示實施例中，裝置級接觸件62和裝置級接觸件64設置於各自的磊晶源極/汲極部件30上，使得裝置級接觸件62和裝置級接觸件64將磊晶源極/汲極部件30分別連接至導孔72和導孔74。裝置級接觸件62和裝置級接觸件64延伸穿過層間介電層42、層間介電層44、和接觸蝕刻停止層52，但本揭露構思的實施例涵蓋，裝置級接觸件62及/或裝置級接觸件64延伸穿過多層內連線部件40之多於一層的層間介電層及/或接觸蝕刻停止層。在一些實施方式中，裝置級接觸件60-64是中段(MEOL)導電部件，其將前段(FEOL)導電部件(例如，閘極結構20A-20C及/或磊晶源極/汲極部件30)內連至後段(BEOL)導電部件(例如，導孔70-74)，從而將前段導電部件電性及/或物理耦接至後段導電部件。

導孔70-74將多層內連線部件40的導電部件彼此電性耦接及/或物理耦接。舉例而言，導孔70設置於裝置級接觸件60上，使得導孔70將裝置級接觸件60連接至導線80；導孔72設置於裝置級接觸件62上，使得導孔72將裝置級接觸件62連接至導線82；以及導孔74設置於裝置級接觸件64上，使得導孔74將裝置級接觸件64連接至導線84。在圖示實施例中，導孔70-74延伸穿過層間介電層46和接觸蝕刻停止層54，儘管本揭露構思的實施例涵蓋，導孔70-74延伸穿過多層內連線部件40之多於一層的層間介電層及/或接觸蝕刻停止層。在一些實施方式中，導孔70-74是後段(BEOL)導電部件，其將中段(MEOL)導電部件(例如，裝置級接觸件60-74)內連至後段(BEOL)導電部件(例如，導線80-84)，從而將中段導電部件電性及/或物理耦接至後段導電部件。在一些實施方式中，多層內連線部件40更包含後段導電部件的導孔，導孔將位於不同層間介電層中的多個內連線後段導電部件彼此內連，例如導線80-84內連至設置於層間介電層42-48上方的其他層間介電層(未顯示)中的導線(未顯示)，從而電性及/或物理耦接積體電路裝置10的後段導電部件。

裝置級接觸件60-64、導孔70-74、以及導線80-84包含任何適合的導電材料，例如Ta、Ti、Al、Cu、Co、TaN、TiN、及/或其他適合的導電材料。透過圖案化層間介電層42-48及/或接觸蝕刻停止層52-56，形成裝置級接觸件60-64、導孔70-74、以及導線80-84。層間介電層42-48及/或接觸蝕刻停止層52-56的圖案化可包含微影製程及/或蝕刻製程，以形成開口(溝槽)，例如，在個別的層間介電層42-48及/或接觸蝕刻停止層52-56中的接觸開口及/或線開口。在一些實施方式中，微影製程包含形成光阻層於個別的層間介電層42-48及/或接觸蝕刻停止層52-56之上，將光阻層曝光於圖案輻射，以及將曝光的光阻層顯影，從而形成圖案化光阻層，圖案化光阻層可作為遮罩元件，用於在個別的層間介電層42-48及/或接觸蝕刻停止層52-56中蝕刻出開口。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其他蝕刻製程、或前述之組合。之後，以一或多個導電材料填充這些開口。可透過物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍(electroplating)、無電極鍍(electroless plating)，其他適合沉積製程、或前述之組合，沉積導電材料。之後，透過平坦化製程(例如，化學機械研磨(CMP)製程)移除過量的導電材料，從而平坦化層間介電層42-48、接觸蝕刻停止層52-56、裝置級接觸件60-64、導孔70-74、及/或導線80-84的頂面。

第2圖根據本發明實施例的各種面向，顯示多層內連線部件的內連線結構的製造方法100的流程圖。第3A-3G圖根據本發明實施例的各種面向，部分或全部地顯示，當實施第2圖的方法100來製造多層內連線部件的內連線結構時，積體電路裝置10於第1圖的區域A的局部放大示意圖。第2圖和第3A-3G圖的內連線結構包含導孔(例如，導孔72)，如本文所述，導孔配置為在後續製程期間保護下方的多層內連線部件的導電部件(例如，下方的中段及/或下方的後段部件)免於受到損傷。為了清楚起見，已將第2圖和第3A-3G圖簡化以更佳地理解本揭露的發明構思。在方法100的前、中、後可提供額外的步驟，並且對於方法100的其他實施例可移動、置換或刪減所述的一些步驟。可在區域A中的內連線結構添加額外的部件，並且繪示於區域A中的內連線結構之其他實施例可置換、修改、或刪減以下所述的一些部件。

在步驟110，形成多層內連線部件的第一內連線部件於第一介電層中。在一些實施方式中，第一內連線部件是中段部件，例如多層內連線部件的裝置級接觸件(例如，裝置級接觸件60-64的其中一個)。在可替代的一些實施方式中，第一內連線部件是後段部件，例如多層內連線部件的導線(例如，導線80-84的其中一個)。第一內連線部件包含鈷。舉例而言，請參考第3A圖，裝置級接觸件62形成於層間介電層44中。裝置級接觸件62包含鈷。在一些實施方式中，裝置級接觸件62的體積包含至少20%的鈷。舉例而言，裝置級接觸件62包含鈷或鈷合金(例如，包含鈦、鉭、鎢、鎳、磷、硼、鋁、鉭、其他適合鈷合金成分、或前述之組合)。在一些實施方式中，裝置級接觸件62的形成包含進行微影和蝕刻製程以形成接觸開口於層間介電層44中(接觸開口更延伸至接觸蝕刻停止層52和層間介電層42中(未顯示))，以含鈷材料填充接觸開口，並且進行平坦化製程移除過量的含鈷材料，使得含鈷材料與層間介電層44具有大致平坦的表面。接觸開口具有由層間介電層44(與接觸蝕刻停止層52和層間介電層42)所界定的側壁、以及由積體電路部件(例如，磊晶源極/汲極部件30(未顯示))所界定的底面。透過沉積製程(例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積、或其他適合沉積製程)及/或退火製程，形成含鈷材料。在一些實施方式中，沉積製程期間所使用的鈷前驅物為環戊二烯基鈷二羰基(cyclopentadienyl cobalt dicarbonyl，(CpCo(CO)₂ )、二鈷六己羰基叔丁基乙烯(dicobalt hexcarbonyl tertbutylacctylene，CCTBA)、三羰基亞硝醯鈷(cobalt tricarbonyl nitrosyl，Co(CO)₃ NO)、雙(環戊二烯基)鈷(bis(cyclopentadienyl)cobalt ，Co(C₅ H₅ )₂ ,CpCo(CO)₂ )、雙(乙基環戊二烯基)鈷(bis(ethylcyclopentadienyl)cobalt，C₁₄ H₁₈ Co)、雙(五甲基環戊二烯基)鈷(bis(pentamethylcyclopentadienyl)cobalt，C₂₀ H₃₀ Co)、鈷三(2,2,6,6-四甲基-3,5-庚二酮)(cobalt tris(2,2,6,6-tetramethyl-3,5-heptanedionate，Co(OCC(CH₃ )₃ CHCOC(CH₃ )₃ )₃ )、雙（乙基環戊二烯基）鈷(bis(ethylcyclopentadienyl)cobalt，C₁₄ H₁₈ Co)、其他適合鈷前驅物、或前述之組合。在一些實施方式中，裝置級接觸件62包含主體(bulk)層(也稱為裝置級插塞)，其基本上由鈷或鈷合金組成。在一些實施方式中，裝置級接觸件62包含阻障層、黏著層、及/或介於主體層與層間介電層44(與接觸蝕刻停止層52和層間介電層42)之間的其他適合層。在一些實施方式中，阻障層及/或黏著層順形於接觸開口，使得阻障層及/或黏著層設置於層間介電層44(與接觸蝕刻停止層52、層間介電層42、以及磊晶源極/汲極部件30)上，並且主體層設置於阻障層及/或黏著層上。在一些實施方式中，阻障層、黏著層、及/或其他適合層包含鈦、鈦合金(例如，TiN)、鉭、鉭合金(例如TaN)、其他適合成分、或前述之組合。

在步驟120，形成導孔開口於第二介電層中，其中導孔開口暴露出第一內連線部件。舉例而言，請參考第3B圖，透過圖案化製程，在層間介電層46中(以及在一些實施方式中的接觸蝕刻停止層54)形成導孔開口122，以暴露出裝置級接觸件62。在圖示實施例中，導孔開口122垂直地延伸穿過層間介電層46和接觸蝕刻停止層54。導孔開口122包含側壁124(其由層間介電層46和接觸蝕刻停止層54所界定)、側壁126(其由層間介電層46和接觸蝕刻停止層54所界定)、以及底端128(其由裝置級接觸件62所界定)，底端128延伸於側壁124與側壁126之間。在一些實施方式中，導孔開口122的深度D’’為約10奈米(nm)至約50奈米。在一些實施方式中，導孔開口122的形成包含形成介電層(在此為層間介電層46)於裝置級接觸件62和層間介電層44之上，並且圖案化介電層以包含暴露出裝置級接觸件62(例如，裝置級接觸件62的頂面129)的開口。在一些實施方式中，進行化學氣相沉積(CVD)製程來沉積低介電常數介電材料於裝置級接觸件62和層間介電層44之上，從而形成層間介電層46。在形成層間介電層46之間，可形成接觸蝕刻停止層54於層間介電層44之上，儘管本揭露構思的實施例省略接觸蝕刻停止層54。接觸蝕刻停止層54包含具有與層間介電層46不同蝕刻特性的材料，例如氮化矽。透過微影製程及/或蝕刻製程可圖案化層間介電層46(以及接觸蝕刻停止層54)。舉例而言，導孔開口122的形成包含進行微影製程以形成圖案化光阻層(未顯示)於層間介電層46之上，並且進行蝕刻製程來轉移圖案化光阻層中的圖案至層間介電層46。微影製程可包含形成光阻層於層間介電層46上(例如，透過旋轉塗佈)、進行曝光前烘烤製程、使用遮罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。曝光製程期間，光阻層曝光於輻射能(例如，紫外光(UV)、深紫外光(DUV)、極紫外光(EUV))，遮罩阻擋、透射、及/或反射輻射至光阻層，這取決於遮罩的遮罩圖案及/或遮罩種類(例如，二元遮罩、相位移遮罩、或極紫外光遮罩)，使得影像投射至對應於遮罩圖案的光阻層上。由於光阻層對於輻射能敏感，光阻層曝光部分發生化學變化，並且在顯影期間溶解光阻層曝光(或未曝光)部分，這取決於光阻層的特性和顯影製程中所使用的顯影溶液的特性。在顯影之後，圖案化光阻層包含對應於遮罩的光阻圖案。蝕刻製程使用圖案化光阻層作為蝕刻遮罩來移除部分的層間介電層46和接觸蝕刻停止層54，從而暴露出裝置級接觸件62(例如，裝置級接觸件62的含鈷主體層)。在一些實施方式中，當移除部分的接觸蝕刻停止層54時，使用層間介電層46作為蝕刻遮罩。蝕刻製程可包含乾蝕刻製程(例如，反應性離子蝕刻(reactive ion etching，RIE)製程)、濕式蝕刻製程、其他適合蝕刻製程、或前述之組合。在一些實施方式中，進行各種選擇性蝕刻製程以形成導孔開口122。在蝕刻製程之後，例如透過去光阻製程從層間介電層46移除圖案化光阻層。曝光製程可替代地透過其他方法進行或取代，例如無遮罩微影、電子束值寫、離子束值寫、及/或奈米壓印(nanoimprint)技術。

在步驟130，形成第一導孔主體層(也稱為第一導孔插塞)於導孔開口中。舉例而言，請參考第3C圖，導孔主體層132形成於導孔開口122中。導孔主體層132部分填充導孔開口122，使得導孔主體層132具有小於深度D’’的厚度T1。在一些實施方式中，厚度T1少於約50奈米(例如，約5奈米至約49奈米)。在圖示實施例中，導孔主體層132直接設置於裝置級接觸件62的暴露頂面129上、以及部分的側壁124、126(其由介電層46與接觸蝕刻停止層54所界定)上。導孔開口122的剩餘(未填充)部分具有深度D’，其被界定於層間介電層46的頂面與導孔主體層132的頂面之間。在一些實施方式中，深度D’為約1奈米至約45奈米。在圖示實施例中，導孔主體層132包含鎢、鎢合金、釕、釕合金、鈷、或鈷合金。在一些實施方式中，導孔主體層132包含鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、其他低電阻金屬成分、前述之合金、或前述之組合。在一些實施方式中，導孔主體層132的材料(例如，銅)可能需要襯層，其配置以防止導孔主體層132的金屬成分擴散至層間介電層46中。透過由下至上(bottom-up)沉積製程形成導孔主體層132，由下至上沉積製程通常是指以由底端至頂端的方式填充開口的沉積製程，也可稱為由下至上填充開口。在一些實施方式中，由下至上沉積製程包含設定沉積製程的各種參數，以選擇性地從金屬表面(在此指的是，由裝置級接觸件62的暴露頂面129所界定的導孔開口122的底端128)成長導孔主體材料，並且限制(或防止)導孔主體材料從介電表面(在此指的是，由層間介電層46和接觸蝕刻停止層54的側壁124、126、以及層間介電層46的頂面)成長。這種方式可稱為選擇性沉積製程。舉例而言，導孔主體層132的形成包含調整沉積製程(例如化學氣相沉積(CVD)製程)的各種參數，以從裝置級接觸件的暴露頂面129選擇性成長鎢、釕、或鈷，並且限制(或防止)從層間介第層46及/或接觸蝕刻停止層54成長鎢、釕、或鈷。可調整的各種沉積參數包含沉積前驅物(例如，金屬前驅物及/或反應物)、沉積前驅物流速、沉積溫度、沉積時間、沉積壓力、源功率、射頻偏壓電壓(RF bias voltage)、射頻偏壓功率、其他適合沉積參數、或前述之組合。在其他範例中，導孔主體層132的形成包含進行循環式原子層沉積(ALD-cyclic)製程，調整原子層沉積的循環次數來控制導孔主體層132(例如，釕層)的厚度T1。沉積製程為物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍、無電極鍍、其他適合沉積製程、或前述之組合。可調整厚度T1和深度D’’，以達到能增強由下至上沉積製程之厚度T1對深度D’’的比值。舉例而言，在一些實施方式中，厚度T1對深度D’’的比值(T1/D’’)為約1至約20。在一些可替代的實施方式中，導孔主體層132的形成是透過沉積導孔主體材料完全填滿導孔開口122(未必以由下至上的方式)，並回蝕導孔主體材料直到導孔主體層132達到期望厚度(例如，厚度T1)以及導孔開口122的剩餘(未填充)部分達到期望深度(例如，深度D’)。在一些實施方式中，回蝕可移除沉積於層間介電層46的頂面之上的任何導孔主體材料。可透過任何適合製程實施沉積和回蝕，例如本文所述的這些製程。

在步驟140，形成導孔阻障層(也稱為導孔襯層)於導孔開口中的第一導孔主體層之上。舉例而言，請參考第3D圖，導孔阻障層142形成於導孔開口122中。導孔阻障層142部分填充導孔開口122。在圖示實施例中，導孔阻障層142直接設置於部分的導孔主體層132和層間介電46上，兩者界定出導孔開口122的剩餘(未填充)部分(在此指的是，導孔主體層132的頂面134、和由層間介電層46所界定之側壁124、126的剩餘部分)。剛沉積後，導孔阻障層142呈現Ω(omega)形，並且未物理接觸裝置級接觸件62(與傳統的導孔阻障層相反)，使得導孔阻障層142“浮置(float)”於導孔開口122內。因此，導孔阻障層142稱為浮置的Ω形導孔阻障層。導孔開口122之剩餘(未填充)部分的深度D’減少為深度D^1’ ，其被界定於導孔阻障層142的頂面144與層間介電層46的頂面之間。在一些實施方式中，深度D^1’ 為約1奈米至約10奈米。透過物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍、無電極鍍、其他適合沉積製程、或前述之組合，順應性地沉積導孔阻障層142，使得導孔阻障層142具有厚度T2，厚度T2在內連線結構的暴露表面上是大致上均勻的。在圖示實施例中，厚度T2小於深度D^1’ ，並且厚度T1和厚度T2的總和小於深度D’’。在一些實施方式中，厚度T2為約1奈米至約10奈米。導孔阻障層142包含的材料促進介電材料(在此為層間介電層46)與後續形成來填充導孔開口122的金屬材料之間的黏附。舉例而言，導孔阻障層142包含鈦、鈦合金、鉭、鉭合金、鈷、鈷合金、釕、釕合金、鉬、鉬合金、配置以促進及/或增強金屬材料與介電材料之間的黏附的其他適合成分、或前述之組合。在圖示實施例中，導孔阻障層142包含鉭和氮(例如，氮化鉭)或鈦和氮(例如，氮化鈦)。在一些實施方式中，導孔阻障層142包含多於導孔阻障的多層。舉例而言，導孔阻障層142包含含有鈦的第一子層以及還有氮化鈦的第二子層。在另一範例中，導孔阻障層142包含含有鉭第一子層以及含有氮化鉭的第二子層。

在步驟150，形成第二導孔主體層(也稱為第二導孔插塞)於導孔開口中的導孔阻障層之上。舉例而言，請參考第3E圖，在導孔開口122中形成導孔主體層152，使得導孔主體層152填充導孔開口122的任何剩餘(未填充)部分。在圖示實施例中，導孔主體層152直接設置於導孔阻障層142的頂面144上。在圖示實施例中，導孔主體層152包含鎢、鎢合金、釕、釕合金、鈷、或鈷合金。在一些實施方式中，導孔主體層152包含鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、其他低電阻金屬成分、前述之合金、或前述之組合。在一些實施方式中，導孔主體層152的金屬材料與導孔主體層132的金屬材料相同。在一些實施方式中，導孔主體層152的金屬材料與導孔主體層132的金屬材料不同。透過非選擇性沉積製程形成導孔主體層152。舉例而言，進行毯覆性(blanket)沉積製程(例如，化學氣相沉積(CVD))來沉積導孔主體材料於導孔阻障層142之上，從而形成導孔主體層152。在一些實施方式中，毯覆性沉積製程是物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、無電極鍍、其他適合沉積製程、或前述之組合。

在步驟160，進行平坦化製程，使得第一導孔主體層、導孔阻障層、和第二導孔主體層的剩餘部分形成多層內連線部件的導孔(內連線部件)。舉例而言，請參考第3F圖，進行化學機械研磨(CMP)及/或其他適合平坦化製程，以移除過量導孔主體層152及/或導孔阻障層142(例如，設置於層間介電層46的頂面之上的部分)，從而得到導孔72。導孔72包含導孔主體層132、導孔阻障層142、以及具有厚度T3的導孔主體層152(三者的組合填滿導孔開口122)。在一些實施方式中，厚度T3約等於深度D^1’ 並且小於厚度T1。舉例而言，在一些實施方式中，厚度T3為約1奈米至約10奈米。化學機械研磨(CMP)製程可平坦化導孔72的頂面，使得層間介電層46的頂面與導孔72的頂面為大致平坦表面。在導孔主體層132(第3E圖)之上形成浮置的Ω(omega)形的導孔阻障層142改善導孔72的上部與層間介電層46(及/或接觸蝕刻停止層)之間的黏附，顯著地降低、並且在一些實施方式中避免任何間隙存於導孔72與層間介電層46之間。因此，防止平坦化製程的研磨漿滲入下方的裝置級接觸件62，以防止或降低在平坦化製程期間或其他後續製程期間，下方的裝置級接觸件62受到腐蝕(損傷)。浮置的Ω(omega)形的導孔阻障層142提供了導孔72的上部與層間介電層46之增強的黏附，這可進一步防止平坦化誘發剝離。

導孔主體層132和導孔主體層152可統稱為導孔插塞，導孔主體層132是第一導孔插塞部分，而導孔主體層152是第二導孔插塞部分。在圖示實施例中，導孔72具有無阻障(barrier-free)導孔部分162A和阻障導孔部分162B，在無阻障導孔部分162A中沒有阻障層存在於導孔插塞(在此指的是導孔主體層132)與層間介電層及/或接觸蝕刻停止層之間(在此指的是層間介電層46和接觸蝕刻停止層54)，而在阻障導孔部分162B中阻障層(在此指的是導孔阻障層142)設置於導孔插塞(在此指的是導孔主體層152)與層間介電層及/或接觸蝕刻停止層之間(在此指的是層間介電層46)之間。因此，導孔阻障層142僅部分內襯於導孔72的側壁。在第3F圖中，導孔阻障層142內襯於導孔主體層152的底面、導孔主體層152的側壁、以及導孔主體層132的頂面，但是並未內襯於導孔主體層132的底面或側壁。由於導孔主體層132設置於導孔阻障層142與裝置級接觸件62之間，所以導孔阻障層142浮置於導孔72內並且沒有物理接觸裝置級接觸件62。因此，維持了足夠高的導孔插塞的體積(例如，導孔主體層132及/或導孔主體層152)，並且導孔阻障層142對於導孔72的電阻有最低程度的影響，使得導孔72表現出低電阻，並且在一些實施方式中，導孔72表現出與無阻障導孔類似的電阻。在一些實施方式中，導孔阻障層142佔導孔72的體積小於約2%，導孔主體層152佔導孔72的體積約1%至約10%，並且導孔阻障層132佔導孔72的體積小於約90至約99%。在一些實施方式中，為了最大化導孔插塞的體積，將導孔阻障層142設置於導孔72的最頂部，以具有為約1奈米至約10奈米的厚度。

進一步描述圖式實施例，導孔阻障層142具有部分A1、以及設置於部分A1之間的部分B，部分A1和部分B結合形成大致呈U形的導孔阻障層142。部分A1內襯於層間介電層46，而部分B內襯於導孔主體層132的頂面134。部分A1具有厚度T2且部分B亦具有厚度T2，使得導孔阻障層142在導孔72中具有大致均勻的厚度。部分B的頂面低於部分A1的頂面。在圖式實施例中，導孔阻障層142之部分A1和部分B的頂面大致平坦。導孔阻障層142的部分A1內襯於導孔主體層152的側壁，且導孔阻障層142的部分B內襯於導孔主體層152的底端，使得導孔主體層152於三個側邊被導孔阻障層142部分圍繞。導孔主體層152的寬度(W₁₅₂ )小於導孔主體層132的寬度(W₁₃₂ )。在一些實施方式中，導孔主體層152的寬度約等於導孔主體層132的寬度減掉導孔阻障層142的部分A1的寬度T2(易言之，W₁₅₂ =W₁₃₂ -T2)。導孔主體層132的厚度大於導孔主體層152的厚度(易言之，T1>T3)且大於導孔阻障層142的寬度(易言之，T1>T2)。在一些實施方式中，厚度T1對厚度T2比(T1:T2)為約5:1至約25:1。在一些實施方式中，導孔主體層132的厚度大於導孔主體層152的厚度與導孔阻障層142的厚度的總和(易言之，T1>T2+T3)。在一些實施方式中，厚度T1對厚度T2與厚度T3的總合的比為約2.5:1至約12.5:1。在圖式實施例中，導孔主體層132具有長方形形狀的剖面。舉例而言，導孔主體層132具有大致平坦的底面、大致平坦的頂面、以及大致平坦的側壁。在一些實施方中，導孔72的側壁是呈錐形的(tapered)，使得導孔主體層132、導孔阻障層142、及/或導孔主體層152的側壁是呈錐形的。因此，導孔主體層132可具有梯形形狀的剖面。在此實施方式中，導孔主體層132及/或導孔主體層152的厚度從他們的頂面至他們的底面減少。

在步驟170，形成多層內連線部件的第二內連線部件於第三介電層中。第二內連線部件是後段部件，例如多層內連線部件的導線(例如，導線80-84的其中一個)。舉例而言，請參考第3G圖，導線82形成於層間介電層48中。導線82包含鎢、釕、鈷、銅、鋁、銥、鈀、鉑、鎳、其他低電阻金屬成分、前述之合金、或前述之組合。在一些實施方式中，導線82的形成包含進行微影和蝕刻製程以形成接觸開口於層間介電層48中(更延伸至接觸蝕刻停止層56中)、以導電材料填充接觸開口，並進行平坦化製程移除過量導電材料，使得導電材料與層間介電層48具有大致平坦的表面。接觸開口具有由層間介電層48(與接觸蝕刻停止層56)所界定的側壁、以及由導孔72所界定的底部。透過沉積製程 (例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、或其他適合沉積製程)及/或退火製程，形成導電材料。在一些實施方式中，導線82包含主體層(也稱為導電插塞)。在一些實施方式中，導線82包含阻障層、黏著層、及/或設置於主體層與層間介電層48(與接觸蝕刻停止層)之間的其他適合層。在此實施方式中，阻障層及/或黏著層順形於導孔開口，使得阻障層及/或黏著層設置於層間介電層48(與接觸蝕刻停止層56)上，並且主體層設置於阻障層及/或黏著層上。在一些實施方式中，阻障層、黏著層、及/或其他適合層包含鈦、鈦合金(例如，TiN)、鉭、鉭合金(例如，TaN)、其他適合成分、或前述之組合。在圖式實施例中，導線82具有長方形形狀剖面。舉例而言，導線82具有大致平坦的底面、大致平坦的頂面、以及大致平坦的側壁。在一些實施方式中，導線82的側壁是呈錐形的，使得導線82的厚度從層間介電層48的頂面至層間介電層46的頂面減少。進一步描述圖式實施例，導線82物理接觸層間介電層46、導孔阻障層142、以及導孔主體層152。

裝置級接觸件62、導孔72、以及導線82組合形成多層內連線部件40的內連線結構172。導孔72垂直地穿過層間介電層46延伸，以物理及/或電性耦接多層內連線部件40之不同層級(level)(或不同層(layer))中的內連線部件，在此指的是，裝置級接觸件62(其設置於多層內連線部件40的接觸層)以及導線82(其設置於多層內連線部件40的金屬-1層(M1))。在步驟180，可繼續製造以完成多層內連線部件(例如，多層內連線部件40)的製造。舉例而言，可形成多層內連線部件40之額外的層級於M1層之上，例如M2層至Mn層，n表示多層內連線部件40的金屬層數量，且M2層至Mn層的每一層包含與導線80-84相似、設置於介電材料中的導線。可以製造與導孔70-74相似的導孔來連些相鄰的金屬層(例如，M2層至Mn層)。在一些實施方式中，一或多個導孔可連接未相鄰的金屬層。

在本揭露所構思的實施例中，透過平坦化製程，從導孔開口122，部分或全部移除導孔主體層152及/或導孔阻障層142。舉例而言，可以設定平坦化製程(例如，化學機械研磨(CMP)製程)的參數，以根據需求調整導孔阻障層142及/或導孔主體層152的輪廓。在一些實施方式中，調整平坦化製程的參數以實現導孔阻障層142及/或導孔主體層152有期望的頂面配置及/或厚度配置。請參考第4-6圖，第4-6圖根據本發明實施例的各種面向，部分或全部地顯示積體電路裝置10於區域A的局部放大示意圖。在第4圖中，第2圖的方法100所實施的平坦化製程完全移除導孔主體層152，並且部分移除導孔阻障層142，使得導孔72並未包含導孔主體層152。平坦化製程調整導孔阻障層142的頂面。舉例而言，導孔阻障層142的部分B具有凹形(concave)頂面，使得部分B的中心的厚度小於部分B的邊緣的厚度。在一些實施方式中，部分B的厚度從部分B邊緣處的厚度T2，減少至部分B中心處之小於厚度T2的厚度。在一些實施方式中，如圖所示，部分A1具有漸縮(tapered)厚度。舉例而言，部分A1的厚度從部分A1頂面處小於厚度T2的厚度，增加至部分A1底面處之厚度T2。在一些實施方式中，部分A1具有一大致平坦的側壁表面和一曲型側壁表面，而部分B具有曲型頂面與大致平坦的底面。進一步描述圖式實施例，導線82包含部分C，其延伸於層間介電層46的頂面之下，並且物理接觸導孔阻障層142。部分C的厚度T4小於厚度T3與厚度T2的總和(易言之，T4>T3+T2)。在一些實施方式中，厚度T4小於約10奈米。部分C的凹形底面物理接觸導孔阻障層142，使得部分C的中心的厚度大於部分C的邊緣的厚度。舉例而言，部分C於中心處的厚度T4大於部分C於邊緣處的厚度T4。因此，導線82的底面包含設置於大致平坦的底面部分之間的凹形底面部分。可在第4圖繪示於區域A的內連線結構添加額外的部件，並且可在第4圖繪示於區域A的內連線結構的其他實施例置換、修改、或刪減所述的一些部件。

在第5圖中，平坦化製程完全移除導孔主體層152並且完全移除一部分的導孔阻障層142，使得導孔72並未包含導孔主體層152，並且從導孔主體層132的頂面134之上完全移除一部分的導孔阻障層142。在此實施方式中，平坦化製程調整導孔阻障層142的頂面並且將導孔阻障層142的部分B隔開為部分B1，使得導孔阻障層142被分隔為分離的兩個部分，每個分離部分包含一個部分A1和一個部分B1。部分B1具有曲型頂面和大致平坦的底面。部分B1的厚度從(相鄰於部分A1處)厚度T2漸減至零。在一些實施方式中，如圖所示，部分A1的頂部具有漸縮的厚度，並且部分A1的底部具有厚度T2。舉例而言，部分A1的頂部的厚度從部分A1的頂面處之小於厚度T2的厚度，增加至沿著部分A1的長度的某個點處的厚度T2。在一些實施方式中，部分A1具有大致平坦的一側壁表面和一曲型側壁表面。進一步描述圖示實施例，導線82也包含部分C，其延伸低於層間介電層46的頂面，部分Ç不僅物理接觸導孔阻障層142，還物理接觸導孔主體層132的頂面134的一部分。在此實施方式中，厚度T4小於或等於厚度T3與厚度T2的總和(易言之，T4≤T3+T2)。在一些實施方式中，厚度T4為約1奈米至約10奈米。部分C的凹形底面物理接觸導孔阻障層142和導孔主體層132，使得部分C的中心的厚度大於部分C於邊緣處的厚度。舉例而言，部分C於中心處的厚度T4大於在部分C邊緣的厚度T4。因此，導線82的底面包含設置於大致平坦的底面部分之間的凹形底面部分。可在第5圖繪示於區域A的內連線結構添加額外的部件，並且可在第5圖繪示於區域A的內連線結構的其他實施例置換、修改、或刪減所述的一些部件。

在第6圖中，平坦化製程部分移除導孔主體層152，使得導孔72仍包含導孔主體層152。平坦化製程調整導孔主體層152的頂面。舉例而言，導孔主體層152具有部分D、以及部分D之間的部分E，部分E的頂面低於部分D的頂面和層間介電層46的頂面。部分D具有大致平坦的頂面，使得部分D的厚度大致等於厚度T3。在一些實施方式中，部分D的厚度可小於厚度T3。在一些實施方式中，部分D可具有漸減的厚度，其與第4圖和第5圖中的導孔阻障層142的部分A1相似。部分E具有凹形表面，使得部分E的中心的厚度小於部分E的邊緣的厚度。在一些實施方式中，部分E的厚度從部分E邊緣處的厚度T3，減少至部分E中心處小於厚度T3的厚度。在一些實施方式中，部分E的厚度從部分E邊緣處之小於厚度T3的厚度，減少至部分E中心處小於厚度T3的另一厚度。在一些實施方式中，平坦化製程將導孔主體部分152的部分E隔開為分離的兩個部分，其與第5圖中的導孔阻障層142相似。在一些實施方式中，導孔主體層152並未包含分離部分，而是具有延伸於導孔阻障層142之多個部分A1之間的凹形頂面。進一步描述圖示實施例，導線82也包含部分C，其延伸低於層間介電層46的頂面，除了部分Ç物理接觸導孔主體層152但未物理接觸導孔阻障層142。在此實施方式中，厚度T4小於或等於厚度T3(易言之，T4 ≤T3)。部分C的凹形底面物理接觸導孔主體層152，使得部分C的中心的厚度大於部分C的邊緣的厚度。舉例而言，部分C於中心處的厚度T4大於部分C於邊緣處的厚度T4。因此，導線82的底面包含設置於大致平坦的底面部分之間的凹形底面部分。可在第6圖繪示於區域A的內連線結構添加額外的部件，並且可在第6圖繪示於區域A的內連線結構的其他實施例置換、修改、或刪減所述的一些部件。

本揭露提供了許多不同實施例。本文揭露了內連線結構和用於形成此內連線結構的對應技術。示範的內連線結構包含設置於介電層中的導孔。導孔配置為電性耦接第一內連線部件和第二內連線部件。導孔包含物理接觸介電層的導孔阻障層。導孔還包含設置於導孔阻障層與第一內連線部件之間的導孔插塞，使得導孔插塞物理接觸第一內連線部件和介電層。在一些實施方式中，第一內連線部件是中段導電部件，而第二內連線部件是後段導電部件。在一些實施方式中，第一內連線部件和第二內連線部件後段導電部件。在一些實施方式中，導孔插塞包含鎢。在一些實施方式中，導孔插塞包含釕。在一些實施方式中，導孔插塞包含鈷。在一些實施方式中，導孔阻障層包含鈦。在一些實施方式中，導孔阻障層包含鉭。在一些實施方中，導孔插塞是第一導孔插塞部分，並且導孔還包含設置於導孔阻障層之上的第二導孔插塞部分。導孔阻障層設置於第一導孔插塞部分與第二導孔插塞部分之間。導孔阻障層更設置於介電層與第二導孔插塞部分之間。在一些實施方式中，第一導孔插塞部分的材料與第二導孔插塞部分的材料相同。在一些實施方式中，第一導孔插塞部分的材料與第二導孔插塞部分的材料不同。

在一些實施方式中，導孔插塞是第一導孔插塞部分，導孔更包含第二導孔插塞部分，第二導孔插塞部分設置於導孔阻障層之上。導孔阻障層設置於第一導孔插塞部分與第二導孔插塞部分之間，導孔阻障層設置於介電層與第二導孔插塞部分之間。在一些實施方式中，第一導孔插塞部分的材料與第二導孔插塞部分的材料相同。在一些實施方式中，第一導孔插塞部分的材料與第二導孔插塞部分的材料不同。在一些實施方式中，第一導孔插塞部分具有大致平坦頂面，且第二導孔插塞部分具有凹形頂面。在一些實施方式中，導孔阻障層大致呈U形，使得導孔阻障層包含第一部分和多個第二部分，第一部分設置於這些第二部分之間。第一部分內襯於導孔插塞的頂面，而這些第二部分內襯於介電層。在一些實施方式中，導孔阻障層的第一部分的厚度與導孔阻障層的這些第二部分的厚度大致相同。在一些實施方式中，第一部分具有凹形頂面，使得導孔阻障層的第一部分的中心的厚度小於導孔阻障層的第一部分的邊緣的厚度。這些第二部分具有漸縮的厚度，第二部分的厚度從介電層的頂面至導孔插塞的頂面增加。

示範的多層內連線部件的內連線結構包含介電層、設置於介電層中含鈷裝置級接觸件、以及設置於含鈷裝置級接觸件之上的介電層中的部分無阻障導孔。部分無阻障導孔包含第一導孔插塞部分，第一導孔插塞部分設置於含鈷裝置級接觸件和介電層上，且物理接觸含鈷裝置級接觸件和介電層。部分無阻障導孔還包含設置於第一導孔插塞部分之上的第二導孔插塞部分、以及設置於第二導孔插塞部分與第一導孔插塞部分之間的導孔阻障層。導孔阻障層更設置於第二導孔插塞部分與介電層之間。在一些實施方式中，第一導孔插塞部分和第二導孔插塞部分包含鎢、鈷、釕、或前述之組合。在一些實施方式中，導孔阻障層包含鈦。在一些實施方式中，導孔阻障層包含第一層和第二層，第一層包含鈦，而第二層包含鈦和氮。在一些實施方式中，導孔阻障層包含鉭。在一些實施方式中，導孔阻障層包含第一層和第二層，第一層包含鉭，而第二層包含鉭和氮。在一些實施方式中，介電層包含一第一層間介電層、設置於第一層間介電層之上的接觸蝕刻停止層、以及設置於接觸蝕刻停止層之上的第二層間介電層。在一些實施方式中，含鈷裝置級接觸件設置於第一層間介電層中。進一步描述此實施方式，部分無阻障導孔設置於接觸蝕刻停止層與第二層間介電層中，使得第一導孔插塞部分物理接觸第二層間介電層與接觸蝕刻停止層，且導孔阻障層物理接觸第二層間介電層。

在一些實施方式中，導孔阻障層包含鈦、氮、鉭、或前述之組合。在一些實施方式中，介電層為第一介電層，內連線結構更包含設置於第一介電層之上的第二介電層、以及設置於部分無阻障導孔之上的第二介電層中的導線。導線包含一部分，導線的此部分延伸低於第一介電層的頂面，且物理接觸第二導孔插塞部分和導孔阻障層，導線的此部分具有凹形底面，使得導線的此部分的中心的厚度大於導線的此部分的邊緣的厚度。在一些實施方式中，第二導孔插塞部分具有大致平坦頂面。在一些實施方式中，第二導孔插塞部分具有凹形頂面，使得第二導孔插塞部分的中心的厚度小於第二導孔插塞部分的邊緣的厚度。在一些實施方式中，介電層包含第一層間介電(ILD)層、設置於第一層間介電層之上的接觸蝕刻停止層(CESL)、以及設置於接觸蝕刻停止層之上的第二層間介電層。含鈷裝置級接觸件設置於第一層間介電層中。部分無阻障導孔設置於接觸蝕刻停止層和第二層間介電層中，使得第一導孔插塞部分物理接觸第二層間介電層和接觸蝕刻停止層，且導孔阻障層物理接觸第二層間介電層。

示範的方法包含形成導孔開口於介電層中。導孔開口具有由介電層所界定的側壁、以及由接觸件所界定的底端。此方法還包含填充導孔開口，此步驟透過形成第一導孔主體層、形成導孔阻障層於第一導孔主體層之上、形成第二導孔主體層於導孔阻障層之上、以及進行平坦化製程，使得第二導孔主體層、導孔阻障層、和第一導孔主體層的剩餘部分形成導孔。在一些實施方式中，透過選擇性沉積製程形成第一導孔主體層，且透過非選擇性沉積製程形成第二導孔主體層。在一些實施方式中，選擇性沉積製程和非選擇性沉積製程為化學氣相沉積製程。在一些實施方式中，平坦化製程完全移除第二導孔主體層。

在一些實施方式中，形成第一導孔主體層的步驟包含進行選擇性沉積製程，且形成第二導孔主體層的步驟包含進行非選擇性沉積製程。在一些實施方式中，選擇性沉積製程和非選擇性沉積製程為化學氣相沉積製程。在一些實施方式中，平坦化製程調整導孔阻障層、第二導孔主體層、或前述兩者的輪廓。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

10‧‧‧積體電路裝置 12‧‧‧基底 20A、20B、20C‧‧‧閘極結構 22A、22B、22C‧‧‧金屬閘極堆疊 26A、26B、26C‧‧‧間隔物 30‧‧‧磊晶源極/汲極部件 40‧‧‧多層內連線部件 42、44、46、48‧‧‧層間介電層 52、54、56‧‧‧接觸蝕刻停止層 60、62、64‧‧‧裝置級接觸件 70、72、74‧‧‧導孔 80、82、84‧‧‧導線 100‧‧‧方法 110、120、130、140、150、160、170、180‧‧‧步驟 122‧‧‧導孔開口 124、126‧‧‧側壁 128‧‧‧底端 129、134、144‧‧‧頂面 132、152‧‧‧導孔主體層 142‧‧‧導孔阻障層 162A‧‧‧無阻障導孔部分 162B‧‧‧阻障導孔部分 172‧‧‧內連線結構 A‧‧‧區域 D’’、D’、D^1’‧‧‧深度 T1、T2、T3、T4‧‧‧厚度 A1、B、B1、C、D、E‧‧‧部分

藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。第1圖根據本發明實施例的各種面向，部分或全部地顯示積體電路裝置的局部示意圖。第2圖根據本發明實施例的各種面向，顯示多層內連線部件(multi-layer interconnect feature)的內連線結構的製造方法的流程圖。第3A-3G圖根據本發明實施例的各種面向，部分或全部地顯示，在實施第2圖的方法來製造第1圖的積體電路裝置的內連線結構時，此積體電路裝置於第1圖的區域A的局部放大示意圖。第4圖、第5圖和第6圖根據本發明實施例的各種面向，部分或全部地顯示，在實施第2圖的方法時，可能出現的積體電路裝置的不同內連線結構於第1圖的區域A的局部放大示意圖。

12‧‧‧基底

44、46、48‧‧‧層間介電層

54、56‧‧‧接觸蝕刻停止層

62‧‧‧裝置級接觸件

72‧‧‧導孔

82‧‧‧導線

132、152‧‧‧導孔主體層

142‧‧‧導孔阻障層

162A‧‧‧無阻障導孔部分

162B‧‧‧阻障導孔部分

172‧‧‧內連線結構

A‧‧‧區域

Claims

一種內連線結構，包括：一導孔(via)，設置於一介電層中，其中該導孔連接一第一內連線部件和一第二內連線部件，且其中該導孔包含：一導孔阻障層，物理接觸該介電層；以及一導孔插塞，設置於該導孔阻障層與該第一內連線部件之間，使得該導孔插塞物理接觸該第一內連線部件和該介電層。
如申請專利範圍第1項所述之內連線結構，其中：該導孔插塞是一第一導孔插塞部分；並且該導孔更包含：一第二導孔插塞部分，設置於該導孔阻障層之上，其中該導孔阻障層設置於該第一導孔插塞部分與該第二導孔插塞部分之間，且其中該導孔阻障層設置於該介電層與該第二導孔插塞部分之間。
如申請專利範圍第2項所述之內連線結構，其中該第一導孔插塞部分的材料與該第二導孔插塞部分的材料相同。
如申請專利範圍第2項所述之內連線結構，其中該第一導孔插塞部分的材料與該第二導孔插塞部分的材料不同。
如申請專利範圍第2項所述之內連線結構，其中該第一導孔插塞部分具有一大致平坦頂面，且該第二導孔插塞部分具有凹形頂面。
如申請專利範圍第1項所述之內連線結構，其中該導孔阻障層大致呈U形，使得該導孔阻障層包含一第一部分和多個第二部分，該第一部分設置於該等第二部分之間，且其中該第一部分內襯於該導孔插塞的一頂面，而該等第二部分內襯於該介電層。
如申請專利範圍第6項所述之內連線結構，其中該導孔阻障層的該第一部分的厚度與該導孔阻障層的該等第二部分的厚度大致相同。
如申請專利範圍第6項所述之內連線結構，其中該第一部分具有一凹形頂面，使得該導孔阻障層的該第一部分的中心的厚度小於該導孔阻障層的該第一部分的邊緣的厚度。
如申請專利範圍第6項所述之內連線結構，其中該等第二部分具有漸縮的厚度，該第二部分的厚度從該介電層的一頂面至該導孔插塞的一頂面增加。
一種多層內連線(MLI)部件的內連線結構，包括：一介電層；一含鈷裝置級接觸件(cobalt-comprising device-level contact)，設置於該介電層中；以及一部分無阻障導孔(partial barrier-free via)，設置於該含鈷裝置級接觸件之上的該介電層中，其中該部分無阻障導孔包含：一第一導孔插塞部分，設置於該含鈷裝置級接觸件上，且物理接觸該含鈷裝置級接觸件和該介電層；一第二導孔插塞部分，設置於該第一導孔插塞部分之上；以及一導孔阻障層，設置於該第二導孔插塞部分與該第一導孔插塞部分之間，並更設置於該第二導孔插塞部分與該介電層之間。
如申請專利範圍第10項所述之內連線結構，其中該第一導孔插塞部分和該第二導孔插塞部分包含鎢、鈷、釕、或前述之組合。
如申請專利範圍第10項所述之內連線結構，其中該導孔阻障層包含鈦、氮、鉭、或前述之組合。
如申請專利範圍第10項所述之內連線結構，其中該介電層為一第一介電層，且該內連線結構更包括：一第二介電層，設置於該第一介電層之上；以及一導線，設置於該部分無阻障導孔之上的該第二介電層中，其中該導線包含一部分，該導線的該部分延伸低於該第一介電層的一頂面，且物理接觸該第二導孔插塞部分和該導孔阻障層，且其中該導線的該部分具有一凹形底面，使得該導線的該部分的中心的厚度大於該導線的該部分的邊緣的厚度。
如申請專利範圍第10項所述之內連線結構，其中該第二導孔插塞部分具有一大致平坦頂面。
如申請專利範圍第10項所述之內連線結構，其中該第二導孔插塞部分具有一凹形頂面，使得該第二導孔插塞部分的中心的厚度小於該第二導孔插塞部分的邊緣的厚度。
如申請專利範圍第10項所述之內連線結構，其中：該介電層包含一第一層間介電(ILD)層、設置於該第一層間介電層之上的一接觸蝕刻停止層(CESL)、以及設置於該接觸蝕刻停止層之上的一第二層間介電層；該含鈷裝置級接觸件設置於該第一層間介電層中；並且該部分無阻障導孔設置於該接觸蝕刻停止層和該第二層間介電層中，使得該第一導孔插塞部分物理接觸該第二層間介電層和接觸蝕刻停止層，且該導孔阻障層物理接觸該第二層間介電層。
一種內連線結構的形成方法，包括：形成一導孔開口於一介電層中，其中該導孔開口具有由該介電層所界定的多個側壁、以及由一接觸件所界定的一底端；以及填充該導孔開口，填充該導孔開口係透過：形成一第一導孔主體層；形成一導孔阻障層於該第一導孔主體層之上；形成一第二導孔主體層於該導孔阻障層之上；以及進行一平坦化製程，使得該第二導孔主體層、該導孔阻障層、和該第一導孔主體層的一剩餘部分形成該導孔。
如申請專利範圍第17項所述之內連線結構的形成方法，其中形成該第一導孔主體層的步驟包含進行一選擇性沉積製程，且形成該第二導孔主體層的步驟包含進行一非選擇性沉積製程。
如申請專利範圍第18項所述之內連線結構的形成方法，其中該選擇性沉積製程和該非選擇性沉積製程為化學氣相沉積製程。
如申請專利範圍第17項所述之內連線結構的形成方法，其中該平坦化製程調整該導孔阻障層、該第二導孔主體層、或前述兩者的輪廓。