TW201947729A

TW201947729A - 半導體結構

Info

Publication number: TW201947729A
Application number: TW107115255A
Authority: TW
Inventors: 李建興; 黃紹璋; 林志軒
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-05-04
Filing date: 2018-05-04
Publication date: 2019-12-16
Also published as: TWI686915B

Abstract

本發明提供一種半導體結構，包括：一基板，具有一第一摻雜型態；一金屬層，形成於該基板的表面；一閘極，形成於該基板上；一汲極，形成於該基板中，位於該閘極的一側，並與該金屬層相鄰；一源極，形成於該基板中，位於該閘極的另一側；以及一第一摻雜區，形成於該基板中，包圍該金屬層與該汲極，該第一摻雜區具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。

Description

半導體結構

本發明係有關於一種半導體結構，特別是有關於一種可有效提高靜電放電防護的半導體結構。

靜電放電(electrostatic discharge，ESD)是造成大多數電子元件故障與損壞的主因。靜電放電的產生是很難避免的，舉例來說，電子元件在作動過程中極易累積靜電，尤其是對於不易開啟(turn on)的高電壓元件，如此使得電子元件很容易遭到靜電放電的破壞，例如靜電放電電流(ESD current)造成電晶體元件的燒毀。因此，一般積體電路須進一步搭配適當的靜電放電防護設計，以避免積體電路遭受靜電放電的威脅與破壞。

因此，開發一種可有效提高靜電放電防護的半導體結構是眾所期待的。

根據本發明的一實施例，提供一種半導體結構。該半導體結構，包括：一基板，具有一第一摻雜型態；一金屬層，形成於該基板的表面；一閘極，形成於該基板上；一汲極，形成於該基板中，位於該閘極的一側，並與該金屬層相鄰；一源極，形成於該基板中，位於該閘極的另一側；以及一第一摻雜區，形成於該基板中，包圍該金屬層與該汲極，該第一摻雜區具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。

根據部分實施例，上述金屬層包括金屬矽化物(silicide)。

根據部分實施例，上述源極與上述汲極為N摻雜，上述基板的第一摻雜型態為P摻雜，上述第一摻雜區的第二摻雜型態為N摻雜。

根據部分實施例，上述源極與上述汲極為P摻雜，上述基板的第一摻雜型態為N摻雜，上述第一摻雜區的第二摻雜型態為P摻雜。

根據部分實施例，本發明半導體結構更包括一隔離結構(isolation)，形成於上述第一摻雜區內，位於上述汲極的一側。

根據部分實施例，上述第一摻雜區的摻雜濃度與上述汲極的摻雜濃度相同。

根據部分實施例，上述第一摻雜區的摻雜濃度與上述汲極的摻雜濃度不同。

根據本發明的一實施例，提供一種半導體結構。該半導體結構，包括：一基板，具有一第一摻雜型態；一金屬層，形成於該基板的表面；一第一摻雜區，形成於該基板中，並與該金屬層相鄰；一第二摻雜區，形成於該基板中，相對於該第一摻雜區；以及一第三摻雜區，形成於該基板中，包圍該金屬層與該第一摻雜區，該第三摻雜區具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。

根據部分實施例，上述第一摻雜區與上述第二摻雜區為N摻雜，上述基板的第一摻雜型態為P摻雜，上述第三摻雜區的第二摻雜型態為N摻雜。

根據部分實施例，上述第一摻雜區與上述第二摻雜區為P摻雜，上述基板的第一摻雜型態為N摻雜，上述第三摻雜區的第二摻雜型態為P摻雜。

根據部分實施例，本發明半導體結構更包括一隔離結構，形成於上述第三摻雜區內，位於上述第一摻雜區的一側。

根據部分實施例，上述第三摻雜區的摻雜濃度與上述第一摻雜區的摻雜濃度相同。

根據部分實施例，上述第三摻雜區的摻雜濃度與上述第一摻雜區的摻雜濃度不同。

根據部分實施例，上述第一摻雜區為P摻雜，上述第二摻雜區為N摻雜，上述基板的第一摻雜型態為P摻雜，上述第三摻雜區的第二摻雜型態為N摻雜。

根據部分實施例，上述第一摻雜區為N摻雜，上述第二摻雜區為P摻雜，上述基板的第一摻雜型態為N摻雜，上述第三摻雜區的第二摻雜型態為P摻雜。

本發明提出結合蕭特基二極體(Schottky diode)與高電壓MOS電晶體(NMOS或PMOS)的整合型半導體結構。利用蕭特基二極體的高電流特性來散逸元件於作動過程中所產生的靜電放電電流(ESD current)，且結構中利用摻雜濃度較低、摻雜範圍較大的摻雜區包圍蕭特基二極體，以降低蕭特基二極體漏電的可能。此整合型半導體結構藉由蕭特基二極體與MOS電晶體兩者在結構、功能上的互益特性，不但保有高電壓MOS電晶體的驅動能力，能有效散逸靜電放電電流之外，亦可避免蕭特基二極體的漏電。本發明亦提出結合蕭特基二極體與NPN型或PNP型雙載子接面電晶體(BJT)的應用模式以及結合蕭特基二極體與矽控整流器(SCR)的應用模式。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10、100‧‧‧半導體結構

12、120‧‧‧基板

14、140‧‧‧金屬層

16‧‧‧第一閘極

16’‧‧‧第二閘極

18‧‧‧第一汲極

18’‧‧‧第二汲極

20‧‧‧第一源極

20’‧‧‧第二源極

22‧‧‧第一摻雜區

24‧‧‧第一N型金氧半(NMOS)場效電晶體

24’‧‧‧第二N型金氧半(NMOS)場效電晶體

26、260‧‧‧蕭特基二極體

28、280‧‧‧隔離結構

30‧‧‧第一P型金氧半(PMOS)場效電晶體

30’‧‧‧第二P型金氧半(PMOS)場效電晶體

180‧‧‧第一摻雜區

200‧‧‧第二摻雜區

220‧‧‧第三摻雜區

240‧‧‧NPN型雙載子接面電晶體

250‧‧‧PNP型雙載子接面電晶體

270‧‧‧矽控整流器

第1圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第2圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第3圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第4圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第5圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第6圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第7圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第8圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第9圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第10圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第11圖係根據本發明的一實施例，一種半導體結構的剖面示意圖；第12圖係根據本發明的一實施例，一種半導體結構的剖面示意圖。

請參閱第1圖，根據本發明多個實施例中的其中之一，提供一種半導體結構10。第1圖為半導體結構10的剖面示意圖。

如第1圖所示，在本實施例中，半導體結構10包括基板12、金屬層14、第一閘極16、第一汲極18、第一源極20、第二閘極16’、第二汲極18’、第二源極20’、以及第一摻雜區22。基板12的摻雜型態為P摻雜。金屬層14形成於基板12的表面。第一閘極16與第二閘極16’形成於基板12上。第一汲極18與第二汲極18’形成於基板12中，分別位於第一閘極16與第二閘極16’的一側，並與金屬層14相鄰。第一源極20與第二源極20’形成於基板12中，分別位於第一閘極16與第二閘極16’的另一側，並與金屬層14相鄰。第一汲極18、第二汲極18’、第一源極20、以及第二源極20’的摻雜型態為N摻雜。第一摻雜區22形成於基板12中，包圍金屬層14、第一汲極18與第二汲極18’，且第一摻雜區22的摻雜型態為N摻雜。

在部分實施例中，基板12可包括矽基板或其他適合的基板材料。

在部分實施例中，金屬層14可包括金屬矽化物(silicide)。

在部分實施例中，金屬層14位於第一汲極18、第二汲極18’、第一源極20、以及第二源極20’的頂部，即第一汲極18、第二汲極18’、第一源極20、以及第二源極20’藉由金屬層14與外部電路(未圖示)連接。

在部分實施例中，第一摻雜區22的摻雜濃度與第一汲極18、第二汲極18’的摻雜濃度相同。

在部分實施例中，第一摻雜區22的摻雜濃度與第一汲極18、第二汲極18’的摻雜濃度不同，舉例來說，第一摻雜區22的摻雜濃度低於第一汲極18、第二汲極18’的摻雜濃度。

在本實施例中，第一閘極16與N摻雜的第一汲極18以及第一源極20構成第一N型金氧半(NMOS)場效電晶體24。第二閘極16’與N摻雜的第二汲極18’以及第二源極20’構成第二N型金氧半(NMOS)場效電晶體24’。金屬層14與N摻雜的第一摻雜區22構成蕭特基二極體(Schottky diode)26。因此，半導體結構10同時包含NMOS場效電晶體(24、24’)與蕭特基二極體26。

請參閱第2圖，根據本發明多個實施例中的其中之一，提供一種半導體結構10。第2圖為半導體結構10的剖面示意圖。

如第2圖所示，在本實施例中，半導體結構10包括基板12、金屬層14、第一閘極16、第一汲極18、第一源極20、第二閘極16’、第二汲極18’、第二源極20’、第一摻雜區22、以及隔離結構28。基板12的摻雜型態為P摻雜。金屬層14形成於基板12的表面。第一閘極16與第二閘極16’形成於基板12上。第一汲極18與第二汲極18’形成於基板12中，分別位於第一閘極16與第二閘極16’的一側，並與金屬層14相鄰。第一源極20與第二源極20’形成於基板12中，分別位於第一閘極16與第二閘極16’的另一側，並與金屬層14相鄰。第一汲極18、第二汲極18’、第一源極20、以及第二源極20’的摻雜型態為N摻雜。第一摻雜區22形成於基板12中，包圍金屬層14、第一汲極18與第二汲極18’，且第一摻雜區22的摻雜型態為N摻雜。隔離結構28形成於第一摻雜區22內，位於第一汲極18與第二汲極18’的一側。

在部分實施例中，金屬層14可包括金屬矽化物(silicide)。

在部分實施例中，隔離結構28可包括任何適當的絕緣材料。

在部分實施例中，隔離結構28向下延伸超過第一汲極18與第二汲極18’。

請參閱第3圖，根據本發明多個實施例中的其中之一，提供一種半導體結構10。第3圖為半導體結構10的剖面示意圖。

如第3圖所示，在本實施例中，半導體結構10包括基板12、金屬層14、第一閘極16、第一汲極18、第一源極20、第二閘極16’、第二汲極18’、第二源極20’、以及第一摻雜區22。基板12的摻雜型態為N摻雜。金屬層14形成於基板12的表面。第一閘極16與第二閘極16’形成於基板12上。第一汲極18與第二汲極18’形成於基板12中，分別位於第一閘極16與第二閘極16’的一側，並與金屬層14相鄰。第一源極20與第二源極20’形成於基板12中，分別位於第一閘極16與第二閘極16’的另一側，並與金屬層14相鄰。第一汲極18、第二汲極18’、第一源極20、以及第二源極20’的摻雜型態為P摻雜。第一摻雜區22形成於基板12中，包圍金屬層14、第一汲極18與第二汲極18’，且第一摻雜區22的摻雜型態為P摻雜。

在部分實施例中，金屬層14可包括金屬矽化物(silicide)。

在本實施例中，第一閘極16與P摻雜的第一汲極18 以及第一源極20構成第一P型金氧半(PMOS)場效電晶體30。第二閘極16’與P摻雜的第二汲極18’以及第二源極20’構成第二P型金氧半(PMOS)場效電晶體30’。金屬層14與P摻雜的第一摻雜區22構成蕭特基二極體(Schottky diode)26。因此，半導體結構10同時包含PMOS場效電晶體(30、30’)以及蕭特基二極體26。

請參閱第4圖，根據本發明多個實施例中的其中之一，提供一種半導體結構10。第4圖為半導體結構10的剖面示意圖。

如第4圖所示，在本實施例中，半導體結構10包括基板12、金屬層14、第一閘極16、第一汲極18、第一源極20、第二閘極16’、第二汲極18’、第二源極20’、第一摻雜區22、以及隔離結構28。基板12的摻雜型態為N摻雜。金屬層14形成於基板12的表面。第一閘極16與第二閘極16’形成於基板12上。第一汲極18與第二汲極18’形成於基板12中，分別位於第一閘極16與第二閘極16’的一側，並與金屬層14相鄰。第一源極20與第二源極20’形成於基板12中，分別位於第一閘極16與第二閘極16’的另一側，並與金屬層14相鄰。第一汲極18、第二汲極18’、第一源極20、以及第二源極20’的摻雜型態為P摻雜。第一摻雜區22形成於基板12中，包圍金屬層14、第一汲極18與第二汲極18’，且第一摻雜區22的摻雜型態為P摻雜。隔離結構28形成於第一摻雜區22內，位於第一汲極18與第二汲極18’的一側。

在部分實施例中，金屬層14可包括金屬矽化物(silicide)。

在部分實施例中，隔離結構28可包括任何適當的絕緣材料。

在本實施例中，第一閘極16與P摻雜的第一汲極18以及第一源極20構成第一P型金氧半(PMOS)場效電晶體30。第二閘極16’與P摻雜的第二汲極18’以及第二源極20’構成第二P型金氧半(PMOS)場效電晶體30’。金屬層14與P摻雜的第一摻雜區22構成蕭特基二極體(Schottky diode)26。因此，半導體結構10同時包含PMOS場效電晶體(30、30’)以及蕭特基二極體26。

請參閱第5圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第5圖為半導體結構100的剖面示意圖。

如第5圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、以及第三摻雜區220。基板120的摻雜型態為P摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180與第二摻雜區200的摻雜型態為N摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為N摻雜。

在部分實施例中，基板120可包括矽基板或其他適合的基板材料。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在部分實施例中，金屬層140位於第一摻雜區180與第二摻雜區200的頂部，即第一摻雜區180與第二摻雜區200藉由金屬層140與外部電路(未圖示)連接。

在部分實施例中，第三摻雜區220的摻雜濃度與第一摻雜區180的摻雜濃度相同。

在部分實施例中，第三摻雜區220的摻雜濃度與第一摻雜區180的摻雜濃度不同，舉例來說，第三摻雜區220的摻雜濃度低於第一摻雜區180的摻雜濃度。

在本實施例中，N摻雜的第一摻雜區180、N摻雜的第三摻雜區220、P摻雜的基板120、以及N摻雜的第二摻雜區200構成NPN型雙載子接面電晶體(bipolar junction transistor，BJT)240。金屬層140與N摻雜的第三摻雜區220構成蕭特基二極體(Schottky diode)260。因此，半導體結構100同時包含NPN型雙載子接面電晶體240與蕭特基二極體260。

請參閱第6圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第6圖為半導體結構100的剖面示意圖。

如第6圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、第三摻雜區220、以及隔離結構280。基板120的摻雜型態為P摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180與第二摻雜區200的摻雜型態為N摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為N摻雜。隔離結構280形成於第三摻雜區220內，位於第一摻雜區180的一側。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在部分實施例中，金屬層140位於第一摻雜區180 與第二摻雜區200的頂部，即第一摻雜區180與第二摻雜區200藉由金屬層140與外部電路(未圖示)連接。

在部分實施例中，隔離結構280可包括任何適當的絕緣材料。

在部分實施例中，隔離結構280向下延伸超過第一摻雜區180。

請參閱第7圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第7圖為半導體結構100的剖面示意圖。

如第7圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、以及第三摻雜區220。基板120的摻雜型態為N摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120 中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180與第二摻雜區200的摻雜型態為P摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為P摻雜。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在本實施例中，P摻雜的第一摻雜區180、P摻雜的第三摻雜區220、N摻雜的基板120、以及P摻雜的第二摻雜區200構成PNP型雙載子接面電晶體(bipolar junction transistor，BJT)250。金屬層140與P摻雜的第三摻雜區220構成蕭特基二極體(Schottky diode)260。因此，半導體結構100同時包含PNP型雙載子接面電晶體250與蕭特基二極體260。

請參閱第8圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第8圖為半導體結構100的剖面示意圖。

如第8圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、第三摻雜區220、以及隔離結構280。基板120的摻雜型態為N摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180與第二摻雜區200的摻雜型態為P摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為P摻雜。隔離結構280形成於第三摻雜區220內，位於第一摻雜區180的一側。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在部分實施例中，隔離結構280可包括任何適當的絕緣材料。

在部分實施例中，隔離結構280向下延伸超過第一摻雜區180。

請參閱第9圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第9圖為半導體結構100的剖面示意圖。

如第9圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、以及第三摻雜區220。基板120的摻雜型態為P摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180的摻雜型態為P摻雜，第二摻雜區200的摻雜型態為N摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為N摻雜。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在本實施例中，P摻雜的第一摻雜區180、N摻雜的第三摻雜區220、P摻雜的基板120、以及N摻雜的第二摻雜區200構成矽控整流器(silicon controlled rectifier，SCR)270。金屬層140與N摻雜的第三摻雜區220構成蕭特基二極體(Schottky diode)260。因此，半導體結構100同時包含矽控整流器270與蕭特基二極體260。

請參閱第10圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第10圖為半導體結構100的剖面示意圖。

如第10圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、第三摻雜區220、以及隔離結構280。基板120的摻雜型態為P摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180的摻雜型態為P摻雜，第二摻雜區200的摻雜型態為N摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為N摻雜。隔離結構280形成於第三摻雜區220內，位於第一摻雜區180的一側。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在部分實施例中，隔離結構280可包括任何適當的絕緣材料。

在部分實施例中，隔離結構280向下延伸超過第一摻雜區180。

在本實施例中，P摻雜的第一摻雜區180、N摻雜的第三摻雜區220、P摻雜的基板120、以及N摻雜的第二摻雜區200 構成矽控整流器(silicon controlled rectifier，SCR)270。金屬層140與N摻雜的第三摻雜區220構成蕭特基二極體(Schottky diode)260。因此，半導體結構100同時包含矽控整流器270與蕭特基二極體260。

請參閱第11圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第11圖為半導體結構100的剖面示意圖。

如第11圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、以及第三摻雜區220。基板120的摻雜型態為N摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180的摻雜型態為N摻雜，第二摻雜區200的摻雜型態為P摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為P摻雜。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在本實施例中，N摻雜的第一摻雜區180、P摻雜的第三摻雜區220、N摻雜的基板120、以及P摻雜的第二摻雜區200構成矽控整流器(silicon controlled rectifier，SCR)270。金屬層140與N摻雜的第三摻雜區220構成蕭特基二極體(Schottky diode)260。因此，半導體結構100同時包含矽控整流器270與蕭特基二極體260。

請參閱第12圖，根據本發明多個實施例中的其中之一，提供一種半導體結構100。第12圖為半導體結構100的剖面示意圖。

如第12圖所示，在本實施例中，半導體結構100包括基板120、金屬層140、多個第一摻雜區180、多個第二摻雜區200、第三摻雜區220、以及隔離結構280。基板120的摻雜型態為N摻雜。金屬層140形成於基板120的表面。第一摻雜區180形成於基板120中，並與金屬層140相鄰。第二摻雜區200形成於基板120中，相對於第一摻雜區180，並與金屬層140相鄰。第一摻雜區180的摻雜型態為N摻雜，第二摻雜區200的摻雜型態為P摻雜。第三摻雜區220形成於基板120中，並包圍金屬層140與第一摻雜區180，且第三摻雜區220的摻雜型態為P摻雜。隔離結構280形成於第三摻雜區220內，位於第一摻雜區180的一側。

在部分實施例中，金屬層140可包括金屬矽化物(silicide)。

在部分實施例中，隔離結構280可包括任何適當的絕緣材料。

在部分實施例中，隔離結構280向下延伸超過第一摻雜區180。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基板，具有一第一摻雜型態；一金屬層，形成於該基板的表面；一閘極，形成於該基板上；一汲極，形成於該基板中，位於該閘極的一側，並與該金屬層相鄰；一源極，形成於該基板中，位於該閘極的另一側；以及一第一摻雜區，形成於該基板中，包圍該金屬層與該汲極，該第一摻雜區具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。
如申請專利範圍第1項所述的半導體結構，其中該金屬層包括金屬矽化物。
如申請專利範圍第1項所述的半導體結構，其中該源極與該汲極為N摻雜。
如申請專利範圍第3項所述的半導體結構，其中該第一摻雜型態為P摻雜。
如申請專利範圍第4項所述的半導體結構，其中該第二摻雜型態為N摻雜。
如申請專利範圍第5項所述的半導體結構，更包括一隔離結構，形成於該第一摻雜區內，位於該汲極的一側。
如申請專利範圍第1項所述的半導體結構，其中該源極與該汲極為P摻雜。
如申請專利範圍第7項所述的半導體結構，其中該第一摻雜型態為N摻雜。
如申請專利範圍第8項所述的半導體結構，其中該第二摻雜型態為P摻雜。
如申請專利範圍第9項所述的半導體結構，更包括一隔離結構，形成於該第一摻雜區內，位於該汲極的一側。
如申請專利範圍第1項所述的半導體結構，其中該第一摻雜區的摻雜濃度與該汲極的摻雜濃度相同。
如申請專利範圍第1項所述的半導體結構，其中該第一摻雜區的摻雜濃度與該汲極的摻雜濃度不同。
一種半導體結構，包括：一基板，具有一第一摻雜型態；一金屬層，形成於該基板的表面；一第一摻雜區，形成於該基板中，並與該金屬層相鄰；一第二摻雜區，形成於該基板中，相對於該第一摻雜區；以及一第三摻雜區，形成於該基板中，包圍該金屬層與該第一摻雜區，該第三摻雜區具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。
如申請專利範圍第13項所述的半導體結構，其中、該金屬層包括金屬矽化物。
如申請專利範圍第13項所述的半導體結構，其中該第一摻雜區與該第二摻雜區為N摻雜。
如申請專利範圍第15項所述的半導體結構，其中該第一摻雜型態為P摻雜。
如申請專利範圍第16項所述的半導體結構，其中該第二摻雜型態為N摻雜。
如申請專利範圍第17項所述的半導體結構，更包括一隔離結構，形成於該第三摻雜區內，位於該第一摻雜區的一側。
如申請專利範圍第13項所述的半導體結構，其中該第一摻雜區與該第二摻雜區為P摻雜。
如申請專利範圍第19項所述的半導體結構，其中該第一摻雜型態為N摻雜。
如申請專利範圍第20項所述的半導體結構，其中該第二摻雜型態為P摻雜。
如申請專利範圍第21項所述的半導體結構，更包括一隔離結構，形成於該第三摻雜區內，位於該第一摻雜區的一側。
如申請專利範圍第13項所述的半導體結構，其中該第三摻雜區的摻雜濃度與該第一摻雜區的摻雜濃度相同。
如申請專利範圍第13項所述的半導體結構，其中該第三摻雜區的摻雜濃度與該第一摻雜區的摻雜濃度不同。
如申請專利範圍第13項所述的半導體結構，其中該第一摻雜區為P摻雜，該第二摻雜區為N摻雜。
如申請專利範圍第25項所述的半導體結構，其中該第一摻雜型態為P摻雜。
如申請專利範圍第26項所述的半導體結構，其中該第二摻雜型態為N摻雜。
如申請專利範圍第27項所述的半導體結構，更包括一隔離結構，形成於該第三摻雜區內，位於該第一摻雜區的一側。
如申請專利範圍第13項所述的半導體結構，其中該第一摻雜區為N摻雜，該第二摻雜區為P摻雜。
如申請專利範圍第29項所述的半導體結構，其中該第一摻雜型態為N摻雜。
如申請專利範圍第30項所述的半導體結構，其中該第二摻雜型態為P摻雜。
如申請專利範圍第31項所述的半導體結構，更包括一隔離結構，形成於該第三摻雜區內，位於該第一摻雜區的一側。