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TW201939780A - 磁性裝置 - Google Patents

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TW201939780A
TW201939780A TW107125306A TW107125306A TW201939780A TW 201939780 A TW201939780 A TW 201939780A TW 107125306 A TW107125306 A TW 107125306A TW 107125306 A TW107125306 A TW 107125306A TW 201939780 A TW201939780 A TW 201939780A
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mtj element
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Inventor
金谷宏行
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日商東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種可提高元件之特性之磁性裝置。 實施形態之磁性裝置包含：第1電極40，其包含第1部分41、及在相對於基板200之表面平行之方向上與第1部分41相鄰之第2部分42；第2電極49；第1電極40與第2電極49之間之第1磁性層11；第1磁性層11與第2電極49之間之第2磁性層13；及第1磁性層11與第2磁性層13之間之非磁性層12；且第1部分41之上表面位於較第2部分42之上表面更靠基板200側。

Description

磁性裝置
本發明之實施形態係關於一種磁性裝置。
業界為了提高磁阻效應元件之特性，而推進與元件之構造及元件之構成構件相關之研究及開發。
實施形態提供一種可提高元件之特性之磁性裝置。
實施形態之磁性裝置包含：第1電極，其設置於基板之上方，且包含第1部分、及在相對於前述基板之表面平行之方向上與前述第1部分相鄰之第2部分；前述第1電極之上方之第2電極；前述第1電極與前述第2電極之間之第1磁性層；前述第1磁性層與前述第2電極之間之第2磁性層；及前述第1磁性層與前述第2磁性層之間之非磁性層；且前述第1部分之上表面位於較前述第2部分之上表面更靠前述基板側。
[實施形態] 以下，一面參照圖式(圖1至圖16)一面針對本實施形態詳細地說明。在以下之說明中，針對具有同一功能及構成之要素賦予同一符號。
又，在以下之各實施形態中，於末尾附加用於予以區別化之伴有數字/英文字母之參考符號(例如字元線WL、位元線BL、各種電壓及信號等)的構成要素在無須進行相互區別之情形下使用省略末尾之數字/英文字母之記載(參考符號)。
(1)　第1實施形態 參照圖1至圖14針對第1實施形態之磁性裝置及其製造方法進行說明。
(a)　構成例 參照圖1至圖5針對第1實施形態之磁性裝置之構成例進行說明。
圖1係用於說明包含本實施形態之磁性裝置之記憶體裝置之構成例的方塊圖。
在圖1中，包含本實施形態之磁性裝置之記憶體裝置1例如電性連接於控制器、處理器或主機裝置等之外部裝置。
記憶體裝置1接收來自外部裝置之命令CMD、位址ADR、輸入資料DIN及各種控制信號CNT。記憶體裝置1將輸出資料DOUT傳送至外部裝置。
如圖1所示，記憶體裝置1至少包含：記憶體單元陣列100、列解碼器120、字元線驅動器(列線控制電路)121、行解碼器122、位元線驅動器(行線控制電路)123、開關電路124、寫入電路(寫入控制電路)125、讀出電路(讀出控制電路)126、及定序器127。
記憶體單元陣列100包含複數個記憶體單元MC。
列解碼器120將位址ADR所包含之列位址解碼。
字元線驅動器121基於列位址之解碼結果選擇記憶體單元陣列100之列(例如字元線)。字元線驅動器121可對字元線供給特定之電壓。
行解碼器122將位址ADR所包含之行位址解碼。
位元線驅動器123基於行位址之解碼結果選擇記憶體單元陣列100之行(例如位元線)。位元線驅動器123經由開關電路124連接於記憶體單元陣列100。位元線驅動器123可對位元線供給特定之電壓。
開關電路124將寫入電路125及讀出電路126之任一者連接於記憶體單元陣列100及位元線驅動器123。藉此，MRAM 1執行與命令對應之動作。
寫入電路125在寫入動作時對基於位址ADR之選擇單元供給用於資料之寫入之各種電壓及/或電流。例如，資料DIN係作為應該被寫入記憶體單元陣列100之資料被供給至寫入電路124。藉此，寫入電路125將資料DIN寫入記憶體單元MC內。寫入電路125例如包含寫入驅動器/接受器等。
讀出電路126在讀出動作時對基於位址ADR所選擇之記憶體單元(選擇單元)供給用於資料之讀出之各種電壓及/或電流。藉此，讀出儲存於記憶體單元MC內之資料。
讀出電路126將自記憶體單元陣列100讀出之資料作為輸出資料DOUT輸出至記憶體裝置1之外部。
讀出電路126例如包含讀出驅動器及感測放大器電路等。
定序器127接收命令CMD及各種控制信號CNT。定序器127基於命令CMD及控制信號CNT控制記憶體裝置1內之各電路120～126之動作。定序器127可相應於記憶體裝置1內之動作狀況將控制信號CNT發送至外部裝置。
例如，定序器127將與寫入動作及讀出動作相關之各種資訊保持為設定資訊。
此外，各種信號CMD、CNT、ADR、DIN、DOUT可經由與記憶體裝置1之晶片(封裝體)另行設置之介面電路被供給至記憶體裝置1內之特定之電路，亦可自記憶體裝置1內之輸入/輸出電路(未圖示)被供給至各電路120～127。
例如，在本實施形態中，記憶體裝置1係磁性記憶體。在磁性記憶體(例如MRAM)中，本實施形態之磁性裝置係磁阻效應元件。本實施形態之磁阻效應元件被用於記憶體單元MC內之記憶體元件。
＜記憶體單元陣列之內部構成＞ 圖2係顯示本實施形態之MRAM之記憶體單元陣列之內部構成之一例的等效電路圖。
如圖2所示，複數條(n條)字元線WL(WL＜0＞、WL＜1＞、・・・、WL＜n-1＞)設置於記憶體單元陣列100內。複數條(m條)位元線BL(BL＜0＞、BL＜1＞、・・・、BL＜m-1＞)及複數條(m條)位元線bBL(bBL＜0＞、bBL＜1＞、・・・、bBL＜m-1＞)設置於記憶體單元陣列100內。1條位元線BL與1條位元線bBL形成1組位元線對。以下，為了使說明明確化，而亦有將位元線bBL稱為源極線之情形。
複數個記憶體單元MC在記憶體單元陣列100內呈矩陣狀配置。
在x方向(列方向)排列之複數個記憶體單元MC連接於共通之字元線WL。字元線WL連接於字元線驅動器121。字元線驅動器121基於列位址控制字元線WL之電位。藉此，選擇由列位址表示之字元線WL(列)並使其活性化。
在y方向(行方向)排列之複數個記憶體單元MC共通地連接於屬1個位元線對之2條位元線BL、bBL。位元線BL、bBL經由開關電路124連接於位元線驅動器123。
開關電路124將與行位址對應之位元線BL、bBL連接於位元線驅動器123。位元線驅動器123控制位元線BL、bBL之電位。藉此，選擇由行位址表示之位元線BL、bBL(行)並使其活性化。
又，開關電路124相應於記憶體單元MC所要求之動作將所選擇之位元線BL、bBL連接於寫入電路125或讀出電路126。
例如，記憶體單元MC包含1個磁阻效應元件400、及1個單元電晶體600。
磁阻效應元件400之一端連接於位元線BL。磁阻效應元件400之另一端連接於單元電晶體600之一端(源極/汲極之一者)。單元電晶體600之另一端(源極/汲極之另一者)連接於位元線bBL。在單元電晶體600之閘極連接有字元線WL。
記憶體單元MC可包含2個以上磁阻效應元件400，亦可包含2個以上單元電晶體600。
記憶體單元陣列100可具有階層位元線式構造。此時，複數條全域位元線設置於記憶體單元陣列100內。各位元線BL經由對應之開關元件連接於一條全域位元線。各源極線bBL經由對應之開關元件連接於其他之全域位元線。全域位元線經由開關電路124連接於寫入電路125及讀出電路126。
磁阻效應元件400作為記憶體元件而發揮功能。單元電晶體600作為記憶體單元MC之選擇元件而發揮功能。
磁阻效應元件400之電阻狀態(磁化排列)藉由某一大小之電壓或電流被供給至磁阻效應元件400而變化。藉此，磁阻效應元件400獲得複數個電阻狀態(電阻值)。對於磁阻效應元件400獲得之複數個電阻狀態關聯有1位元以上之資料。如此，磁阻效應元件400被用作記憶體元件。
＜記憶體單元之構造例＞ 圖3係顯示本實施形態之MRAM之記憶體單元之構造例的剖視圖。
如圖3所示，記憶體單元MC設置於半導體基板200上。
單元電晶體600係任意類型之電晶體。例如，單元電晶體600係平面構造之場效電晶體、如FinFET之三維構造之場效電晶體、或具有埋入閘極構造之場效電晶體。以下，例示具有平面構造之單元電晶體。
單元電晶體600設置於半導體基板200之有效區域(半導體區域)AA內。
在單元電晶體600中，閘極電極61介隔以閘極絕緣膜62設置於有效區域AA上方。閘極電極61在圖3中之深度方向(或近前方向)延伸。閘極電極61作為字元線WL而發揮功能。
單元電晶體600之源極/汲極區域63A、63B設置於有效區域AA內。
接觸插塞55設置於源極/汲極區域63B上。作為位元線bBL之配線(金屬膜)56設置於接觸插塞55上。
接觸插塞50設置於源極/汲極區域63A上。
磁阻效應元件400設置於接觸插塞50上及層間絕緣膜80上。磁阻效應元件400設置於層間絕緣膜82內。
磁阻效應元件400包含2個電極40、49、及2個電極40、49間之積層體10。積層體10係具有磁性穿隧接面之多層膜。
在本實施形態中，將具有磁性穿隧接面之磁阻效應元件400稱為MTJ元件。
電極40設置於接觸插塞50上。電極49介隔以積層體10設置於電極40上方。在電極49上設置有導通體插塞51。作為位元線BL之配線(金屬膜)52設置於導通體插塞51上及層間絕緣膜82上。導電層(例如金屬膜)可設置於電極40與接觸插塞50之間。
在本實施形態之磁阻效應元件400中，將半導體基板200側之電極40稱為下部電極40，將半導體基板200側之相反側之電極49稱為上部電極49。
例如，絕緣膜(以下亦被稱為保護膜、側壁絕緣膜)20覆蓋MTJ元件400之側面。保護膜20設置於層間絕緣膜82與穿隧接面10之間。保護膜20可設置於電極40、49與層間絕緣膜82之間。
保護膜20之材料例如可選自氮化矽、氮化鋁及氧化鋁等。保護膜20可為單層膜，亦可為多層膜。
可不設置保護膜20。又，圖3中所示之保護膜20之形狀可適宜地調整。
此外，圖3係簡易地顯示磁阻效應元件之構造之圖。在圖3中，積層體(磁性穿隧接面)10及電極40、49亦簡易地顯示。
亦即，在本實施形態中，記憶體單元陣列及記憶體單元之構成並不限定於圖2及圖3所示之例。
以下，針對本實施形態之磁阻效應元件之積層體10及電極40、49更詳細地說明。
＜磁阻效應元件之構造例＞ 利用圖4及圖5針對本實施形態之磁阻效應元件(MTJ元件)之構造進行說明。
圖4係顯示本實施形態之MTJ元件之構造例之示意性平面圖。圖5係顯示本實施形態之MTJ元件之構造例之示意性剖視圖。在圖4及圖5中，為了使圖示明確化，而省略保護膜20及層間絕緣膜之圖示。
圖4及圖5所示之實施形態之MTJ元件400具有圓錐台狀之構造。
如圖4所示，本實施形態之MTJ元件400具有圓形狀(或橢圓形狀)之平面形狀。如圖5所示，本實施形態之磁阻效應元件400具有台形狀之剖面形狀。
此外，MTJ元件400之構造並不限定於圓錐台狀。例如，MTJ元件400之平面形狀可為四角形狀(例如正方形狀、或長方形狀)。又，在四角形狀之平面形狀之MTJ元件中，亦有四角形之角變圓(圓弧化)之情形。
例如，平行於基板200之表面之方向之MTJ元件400之下部(基板200側、電極40側)的尺寸X2大於平行於基板200之表面之方向之MTJ元件400之上部(基板200之相反側、電極49側)的尺寸X1。
在MTJ元件400中，積層體(磁性穿隧接面)10至少包含2個磁性層11、13、及非磁性層12。
非磁性層12設置於2個磁性層11、13之間。
一磁性層11設置於上部電極49與非磁性層12之間。另一磁性層13設置於非磁性層12與下部電極40之間。
磁性穿隧接面形成於磁性層11、13與非磁性層12之間。
在MTJ元件400中，將非磁性層12稱為穿隧障壁層12。穿隧障壁層12例如係包含氧化鎂(MgO)之絕緣膜。
2個磁性層11、13具有磁化。一磁性層11係磁化方向為可變之磁性層。另一磁性層13係磁化方向為不變之磁性層。以下，將磁化方向為可變之磁性層11稱為記憶層11，將磁化方向為不變之磁性層13稱為參考層13。亦有將記憶層11被稱為自由層或磁化自由層之情形。亦有將參考層13稱為釘層、釘紮層、磁化固定層、或磁化不變層之情形。
此外，所謂參考層13之磁化朝向為「不變」或「固定狀態」係意味著當用於使記憶層11之磁化方向反轉之電流或電壓被供給至MTJ元件400時，在該電流/電壓之供給之前後，參考層13之磁化方向不變化。以參考層13之磁化方向為不變之方式，分別控制記憶層11之磁化反轉臨限值及參考層13之磁化反轉臨限值。例如，若為了控制磁化反轉臨限值而將記憶層與參考層設為相同材料系，則參考層13之膜厚厚於記憶層11之膜厚。
例如，記憶層11及參考層13係具有垂直磁性各向異性之磁性層。記憶層11之磁化及參考層13具有相對於磁性層11、13之層面大致垂直之磁化。磁性層11、13之磁化方向(易磁化軸向)係相對於2個磁性層11、13之積層方向大致平行之方向。記憶層11之磁化根據應記憶之資料而朝向上部電極側或下部電極側之任一者。參考層13之固定狀態之磁化被設定(固定)為上部電極側或下部電極側之任一者之朝向。
記憶層11包含鈷鐵硼(CoFeB)或硼化鐵(FeB)。
穿隧障壁層12例如為氧化鎂或包含氧化鎂之絕緣性化合物。
參考層13例如包含鈷鐵硼(CoFeB)或硼化鐵(FeB)。又，參考層13可包含鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)。例如，參考層13係使用該等材料之合金膜或人工晶格膜。
移位消除單元層19設置於參考層13與上部電極49之間。移位消除單元層19係用於減少參考層13之漏磁場之磁性層。移位消除單元層19之磁化方向與參考層13之磁化方向相反。藉此，抑制起因於參考層13之漏磁場之對記憶層11之磁化之不良影響(例如磁場移位)。例如，移位消除單元層19之材料與參考層13之材料相同。
例如，參考層13之磁化方向與移位消除單元層19之磁化方向因SAF(synthetic Antiferromagnetic，合成反鐵磁)構造而設定為彼此相反之朝向。
在SAF構造中，中間層190設置於參考層13及移位消除單元層19之間。藉由中間層190而參考層13及移位消除單元層19反鐵磁性耦合。中間層190例如係釕(Ru)等之非磁性金屬膜。此外，亦有將包含磁性層11、19及中間層190之積層體(SAF構造)稱為參考層之情形。
圖5之MTJ元件400例如係底部游離構造之MTJ元件。
在本實施形態之MTJ元件400中，記憶層11位於較參考層13更靠基板側。記憶層11設置於參考層13與基板之間。例如，平行於基板之表面之方向之記憶層11的尺寸大於平行於基板之表面之方向之參考層13的尺寸。
MTJ元件400之電阻狀態(電阻值)相應於記憶層11之磁化方向與參考層13之磁化方向之相對的關係(磁化排列)變化。
當記憶層11之磁化方向與參考層13之磁化方向相同時(當MTJ元件400之磁化排列為平行排列狀態時)，MTJ元件400具有第1電阻值R1。當記憶層11之磁化方向與參考層13之磁化方向不同時(當MTJ元件400之磁化排列為反平行排列狀態時)，MTJ元件400具有高於第1電阻值R1之第2電阻值R2。
在本實施形態中，將MTJ元件400之平行排列狀態記述為P狀態，將MTJ元件400之反平行排列狀態記述為AP狀態。
例如，當記憶體單元MC記憶1位元之資料(「0」資料或「1」資料)時，對於具有第1電阻值R1之狀態(第1電阻狀態)之MTJ元件400關聯有第1資料(例如「0」資料)。對於具有第2電阻值R2之狀態(第2電阻狀態)之MTJ元件400關聯有第2資料(例如「1」資料)。
MTJ元件400可為面內磁化型之MTJ元件。在面內磁化型之MTJ元件中，記憶層11及參考層13之磁化朝向垂直於磁性層11、13之積層方向之方向。在面內磁化型MTJ元件中，記憶層及參考層之易磁化軸向係平行於磁性層11、13之層面之方向。
例如，層(以下為基底層)30設置於下部電極40與磁性層13之間。基底層30係可提高磁性層13之特性(例如磁性層之磁性特性及/或結晶性)及/或磁性穿隧接面之特性之層。
例如，基底層30包含材料不同之複數個(例如3個)層31、32、33。
基底層30包含金屬、硼化物、氧化物及氮化物等中至少一者。
例如，用於基底層30之金屬可選自鋁(Al)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鈧(Sc)、釔(Y)、鑭(La)、矽(Si)、鋯(Zr)、鉿(Hf)、鎢(W)、鉻(Cr)、鉬(Mo)、鈮(Nb)、鈦(Ti)、鉭(Ta)、及釩(V)等。例如，將該等金屬之硼化物、氧化物及氮化物用於基底層30。用於基底層30之各種化合物可為二元化合物，亦可為三元化合物。
例如，基底層30中之層31係硼化物層。例如，層32係金屬層。例如，層33係氮化物層。
基底層30可為包含1種材料之單層膜，亦可為包含2種不同材料之2層膜，或可為包含4種以上不同材料之多層膜。
此外，可將用於基底層30之材料之絕緣性化合物用於保護膜20之材料。
上部電極49設置於磁性穿隧接面10之上方。上部電極49設置於移位消除單元層19上。上部電極49之材料例如包含鎢(W)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、及氮化鈦(TiN)等中至少一者。
下部電極40設置於磁性穿隧接面10之下方。下部電極40設置於接觸插塞50與基底層30之間。下部電極40之材料例如包含例如鎢、鉭、氮化鉭、鈦、及氮化鈦等中至少一者。
此外，各電極40、49可為單層構造，亦可為多層構造。
如圖5(及圖3)所示，在本實施形態之MTJ元件400中，積層體(磁性穿隧接面)10與基板200之間之下部電極40具有凹型之剖面形狀。
下部電極40具有朝下方(基板側)凸出之面。以下，將下部電極40之磁性穿隧接面10側之面(具有朝下方凸出之形狀之面)稱為下部電極40之上表面。將垂直於基板200之表面之方向之與下部電極40之上表面對向的面稱為下表面(或底面)。
下部電極40之上表面彎曲。其結果為，在下部電極40之上部內設置有凹窪。在下部電極40之因彎曲而變圓之上表面之上方形成有磁性層11、13及穿隧障壁層12。
下部電極40之下表面實質上平行於基板200(或層間絕緣膜80、或接觸插塞50之表面。
如此，下部電極40之上表面係曲面，下部電極40之下表面係平面。
下部電極40包含：電極40之中央側之部分(以下稱為中央部)41、及電極40之外周側之部分(以下稱為外周部)42。在平行於基板之表面之方向，中央部41由外周部42包圍。例如，外周部42設置於中央部41與圖3之保護膜20之間。
中央部41之上表面位於較外周部42之上表面更靠基板200側。
垂直於基板200之表面之方向之在外周部42之上表面最高之位置(端部)ZA係以接觸插塞50(或基板200或層間絕緣膜80)之表面(上表面)為基準配置於高度H1。垂直於基板200之表面之方向之在中央部41之上表面最低之位置(端部)ZB係以接觸插塞50之表面為基準配置於高度H2。例如，位置ZB設置於MTJ元件400之中心軸上。
外周部42之高度H1與中央部41之高度H2之差(下部電極40之上表面之凹窪之深度)D1例如係5 Å(0.5 nm)至30 Å(3 nm)之範圍內之值。
例如，尺寸D1與尺寸X1之比(D1/X1)較佳為0.01至0.10之範圍。
此外，「H1」可視為自外周部42之底面至端部(下部電極40之上表面之最高之部分)ZA之膜厚。「H2」可視為自中央部41之底面至端部(下部電極40之上表面之最低之部分)ZB之膜厚。
自電極40之下表面至端部ZA之膜厚H1厚於自電極40之下表面至端部ZB之膜厚H2。例如，中央部41不具有膜厚厚於膜厚H1之部分。
在下部電極40之彎曲之上表面(曲面)上形成有形成磁性穿隧接面10之各層11、12、13、19、30。例如，下部電極40之上表面與基底層30接觸。
下部電極40之上方之各層11、12、13、19、30相應於凹型之剖面形狀之下部電極40彎曲。
例如，各層11、12、13、19、30具有朝下方凸出之剖面形狀。各層11、12、13、19、30之中央部位於較各層11、12、13、19、30之端部更靠基板側。
平行於基板200表面之方向之各層11、12、13、19、30之端部(緣部)之上部位於較各層11、12、13、19、30之中央部之上部更靠上方(基板200側之相反側)。平行於基板200表面之方向之各層11、12、13、19、30之端部(緣部)之底部(下部)位於較各層11、12、13、19、30之中央部之底部更靠上方(基板200側之相反側)。
例如，當下部電極40之上表面之部分ZA與部分ZB之高度之差(階差)為5 Å至30 Å之範圍時，朝基板200凸出地彎曲之磁性層11、13之端部(與「ZA」對應之部分)與中央部(與「ZB」對應之部分)之階差、及朝基板200側凸出地彎曲之穿隧障壁層12之端部與中央部之階差大致具有5 Å至30 Å之範圍內之值。
在本實施形態中，因上述之下部電極40之構造，而MTJ元件400之特性提高。
此外，包含本實施形態之MTJ元件400之MRAM之動作可適宜地應用周知之資料之寫入動作及周知之資料之讀出動作。因而，在本實施形態中，省略包含本實施形態之MTJ元件400之MRAM之動作的說明。
(b)　製造方法 參照圖6至圖13針對本實施形態之磁性裝置之製造方法進行說明。此外，此處亦適宜地參照圖3至圖5。
圖6至圖13係顯示本實施形態之磁阻效應元件(MTJ元件)之製造方法之各步驟的剖面步驟圖。
如圖6所示，當在基板200上形成有元件(例如圖3之單元電晶體)後，絕緣層(層間絕緣膜)80Z利用CVD(Chemical Vapor Deposition，化學汽相沈積)法等膜形成技術形成於基板200上。絕緣層80Z例如係氧化矽(SiO2 )層。
絕緣層(層間絕緣膜)81Z例如利用CVD法形成於絕緣層80Z上。絕緣層81Z例如係氮化矽(SiN)層。
具有特定之圖案800之遮罩層(例如抗蝕劑遮罩)90形成於絕緣層81Z上。遮罩層90之圖案800係利用周知之微影術及蝕刻技術形成。例如，遮罩層90具備具有圓形之平面形狀之開口圖案800。開口圖案800形成於接觸插塞之形成區域內。
如圖7所示，基於遮罩層90之圖案執行蝕刻。
藉此，接觸孔801形成於絕緣層80及絕緣層81內。
如圖8所示，當去除遮罩層後，以埋入接觸孔內之方式，導電體50Z形成於層間絕緣膜80上及絕緣層81上。導電體50Z例如係氮化鈦(TiN)或鎢(W)。
如CMP(Chemical Mechanical Polishing，化學機械拋光)法之平坦化處理係將絕緣層81之上表面用於擋止件而對於導電體執行。此外，在此步驟中，亦有絕緣層81之上表面根據CMP之條件稍許削蝕之情形。
藉此，如圖9所示，導電體50X之上部之位置與絕緣層81之上部之位置一致。
如圖10所示，凹部形成處理(回蝕處理)係對於導電體執行。選擇性地蝕刻導電體50之上表面。藉此，導電體50之上表面之位置較絕緣層81之上表面之位置朝絕緣層80側(基板側)後退。
其結果為，接觸插塞50形成於絕緣層80內。
如圖11所示，導電層40Z形成於接觸插塞50上及絕緣層81上。例如，導電層40Z之上表面相應於接觸插塞50之上表面與絕緣層81之上表面之階差凹入。藉此，接觸插塞50之上方之導電層40Z之上表面的位置配置於較絕緣層80之上方之導電層40Z之上表面的位置更靠基板側200。
導電層40Z之材料例如為選自鎢、鉭、氮化鉭、鈦、及氮化鈦中之一者以上。
如圖12所示，CMP處理係將絕緣層81之上表面用於擋止件而對於導電層40執行。
此處，在本實施形態中，以在導電層40之上表面產生特定之大小(深度)D1之碟狀部之方式設定對於導電層40之CMP處理之條件。
導電層40Z之上表面與絕緣層81之上表面相比朝基板200側後退。
其結果為，凹窪499形成於導電層40之上表面。因碟狀部之產生而導電層40Z之上表面在接觸插塞50之上方彎曲。
凹窪499之深度(外周部42之端部ZA之高度H1與中央部41之端部ZB之高度H2之差)D1例如具有5 Å至30 Å之範圍內之值。
如此，形成有凹型狀之下部電極40。下部電極40在其上表面具有曲面。
如圖13所示，基底層30Z例如利用濺射法形成於凹型狀之下部電極40之上表面上。
在基底層30上例如利用濺射法形成有積層體10Z。
積層體10Z例如包含磁性層13Z、非磁性層12Z、磁性層11Z及磁性層19Z。磁性層13Z形成於基底層30Z上。非磁性層12Z形成於磁性層13Z上。磁性層11Z形成於非磁性層12Z上。磁性層19Z形成於磁性層11Z上。
在接觸插塞50之上方，各層11Z、12Z、13Z、19Z、30Z相應於下部電極40之上表面之形狀(下部電極40之上表面之凹窪)彎曲。例如，各層11Z、12Z、13Z、19Z、30Z之接觸插塞50之上方之部分具有朝下方凸出之剖面形狀。
硬遮罩49在接觸插塞50之上方之位置，形成於磁性層19Z上。硬遮罩49藉由微影技術及蝕刻技術而具有特定之圖案。硬遮罩49基於應形成之MTJ元件之形狀被圖案化。硬遮罩49之材料例如係選自鎢、鉭、氮化鉭、鈦、及氮化鈦中之至少一者以上。
將硬遮罩49用於遮罩而對於積層體10Z及基底層30Z執行蝕刻。
例如，將積層體10Z及基底層30Z藉由離子束蝕刻而加工為與硬遮罩49對應之形狀。例如，離子束自相對於基板之表面傾斜之角度朝積層體10Z照射。
藉此，如圖4及圖5所示，形成本實施形態之MTJ元件400。
此外，對於積層體10Z及基底層30Z之蝕刻之種類並不限定於離子束蝕刻。
例如，如圖3所示，絕緣膜(保護膜)20形成於MTJ元件400之側面上。在絕緣膜20之形成前，為了MTJ元件400之側面上之附著物之絕緣化，亦可執行氧化處理及氮化處理之至少一者。此外，可藉由MTJ元件400之側面上之附著物之絕緣化而形成絕緣膜20。
絕緣層82以覆蓋MTJ元件400之方式形成於絕緣層80及MTJ元件400上。位元線BL(及位元線接點)以連接於MTJ元件400之方式形成於絕緣層82上。
根據以上之步驟，形成本實施形態之MTJ元件。
之後，藉由執行特定之製造步驟，結束本實施形態之MTJ元件及包含本實施形態之MTJ元件之MRAM之製造步驟。
(c)　總結 本實施形態之磁阻效應元件(例如MTJ元件)包含凹型之剖面形狀之下部電極。下部電極之上表面具有朝下方(基板側)凸出之形狀。
在本實施形態之磁阻效應元件中，在下部電極上方配置有複數個磁性層及穿隧障壁層。
圖14係用於說明第1實施形態之磁阻效應元件之特性之一例的圖。
圖14(a)係本實施形態之磁阻效應元件之下部電極之形狀與不良率之關係之一例的曲線圖。
在圖14(a)中，曲線圖之橫軸與下部電極之上表面(形成有磁性層之側之面)之階差之大小(單位：Å)對應，曲線圖之縱軸與MTJ元件之寫入錯誤率及分路不良率(單位：任意單位)對應。
寫入錯誤率(WER)係在資料之寫入時不產生磁化反轉之錯誤之產生率。寫入錯誤率(WER)在曲線圖中以線PR2表示。
分路不良率(SFR)係起因於MTJ元件之記憶層與參考層之短路之不良之產生率。分路不良率(SFR)在曲線圖中以線PR1表示。
圖14(b)係用於說明圖14(a)之曲線圖之橫軸之值與下部電極之上表面之形狀之對應關係的圖。
如圖14(b)般，當下部電極之上表面平坦時，與圖14(a)之曲線圖之橫軸之0對應。當下部電極之上表面具有朝上方凸出之形狀時(當下部電極具有凸型之剖面形狀時)，在圖14(a)之曲線圖之橫軸中與負之值對應。當下部電極之上表面具有朝下方凸出之形狀時，在圖14(a)之曲線圖之橫軸中與正之值對應。
如圖14(a)之曲線圖所示般，寫入錯誤率PR2隨著下部電極之上表面之形狀自朝上方凸出之形狀變化為朝下方凸出之形狀而降低。
例如，當本實施形態之MTJ元件之下部電極之凹窪之深度在5 Å至30 Å之範圍內時，本實施形態之MTJ元件之寫入錯誤率變為最低。
當下部電極具有朝下方凸出之上表面時，MTJ元件之分路不良率PR1與下部電極具有朝上方凸出之上表面之情形相比亦降低。
如本實施形態般，當下部電極具有朝下方凸出之上表面時，因起因於下部電極之磁性層及穿隧障壁層之彎曲，而緩和在磁性層及穿隧障壁層產生之磁場之應力及漏磁場之影響。
又，在本實施形態中，起因於下部電極之上表面上之各層之彎曲，而在垂直於磁性層及穿隧障壁層之層面之方向作用的應力變得較大。因如上述之對磁性層及穿隧障壁層施加之應力之作用，而抑制磁性層及穿隧障壁層之晶體缺陷之產生。
其結果為，本實施形態之MTJ元件可降低寫入錯誤率及短路不良率。
此外，垂直磁化膜之磁性各向異性依存於垂直於磁性層(及穿隧障壁層)之層面之方向之結晶性。因而，使用垂直磁化膜之MTJ元件之特性與使用面內磁化膜之MTJ元件之特性相比，藉由因在垂直方向作用之應力所致之各層之結晶性之改善而進一步提高。
又，與較厚之層相比，下部電極之彎曲之影響更容易在較薄之層中產生。
因而，如底部游離構造之MTJ元件般，當將具有比較薄之膜厚之記憶層設置於下部電極側時，MTJ元件之元件特性藉由本實施形態之MTJ元件之具有彎曲之上表面之下部電極而可進一步改善。
此外，在本實施形態之MTJ元件400中，可不設置記憶層11與下部電極40之間之基底層。又，在本實施形態中，移位消除單元層19可不設置於上部電極49與參考層13之間。
如上述般，根據第1實施形態之磁性裝置可提高磁性裝置(磁阻效應元件)之特性。
(2)　第2實施形態 參照圖15針對第2實施形態之磁性裝置進行說明。
圖15係用於說明第2實施形態之磁性裝置(例如MTJ元件)之示意性剖視圖。
如圖15所示，MTJ元件400A在磁性層13與下部電極40之間可不包含基底層。
在本實施形態之MTJ元件400A中，磁性層(例如記憶層)11設置於凹型狀之下部電極40上。
磁性層11與下部電極40之上表面(凹窪)直接接觸。
此外，磁性層(移位消除單元層)19可不設置於上部電極49與磁性層13之間。
在本實施形態中，與第1實施形態相同地，下部電極40之上表面具有朝下方凸出之形狀。
在凹型之剖面形狀之下部電極40中，外周部42之上表面之上端(上表面之緣)ZA之位置H1高於中央部41之上表面之下端(上表面之底)ZB之位置H2。
在本實施形態之MTJ元件400A中，相應於下部電極40之形狀，下部電極40上方之各層11、12、13朝下方凸出地彎曲。
藉此，本實施形態之磁性裝置(例如磁阻效應元件)即便未在記憶層與下部電極之間設置基底層仍獲得與第1實施形態之磁性裝置實質上相同之效果。在本實施形態之MTJ元件400A中，移位消除單元層19可不設置於上部電極49與參考層13之間。
(3)第3實施形態 參照圖16針對第3實施形態之磁性裝置進行說明。
圖16係用於說明第3實施形態之磁性裝置(例如MTJ元件)之示意性剖視圖。
如圖16所示，在MTJ元件400B中，在上部電極49側設置有記憶層11A，在下部電極40側設置有參考層13A(及移位消除單元層19A)。
在第3實施形態之MTJ元件400B中，參考層13A位於較記憶層11A更靠基板200側。參考層13A設置於記憶層11A與基板200之間(穿隧障壁層12A與下部電極40之間)。記憶層11A設置於穿隧障壁層12A與上部電極49之間。
例如，平行於基板200之表面之方向之參考層13A的尺寸大於平行於基板200之表面之方向之記憶層11A的尺寸。
在本實施形態之MTJ元件400B中，可在移位消除單元層19A與下部電極40之間設置圖5中所說明之基底層。又，在本實施形態中，移位消除單元層19A可不設置於下部電極40與參考層13A之間。
在本實施形態中，與第1及第2實施形態相同地，下部電極40之上表面具有朝下方凸出之形狀。相應於下部電極40之形狀，下部電極40上方之各層11A、12A、13A、19A朝下方(基板側)凸出地彎曲。
藉此，在本實施形態之MTJ元件中，磁性層11A、13A、19A及穿隧障壁層12A具有朝基板側凸出之剖面形狀。
因而，本實施形態之磁性裝置獲得與第1及第2實施形態之磁性裝置實質上相同之效果。
(4)　其他 在實施形態中，顯示有將MRAM用於使用本實施形態之磁性裝置(磁阻效應元件)之記憶體裝置之例。惟，本實施形態之磁性裝置可應用於MRAM以外之磁性記憶體。又，本實施形態之磁性裝置可應用於記憶體裝置以外之裝置。
雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-49302號(申請日：2018年3月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體裝置/MRAM
10‧‧‧積層體/穿隧接面/磁性穿隧接面
10Z‧‧‧積層體
11‧‧‧第1磁性層/磁性層/記憶層/層
11A‧‧‧記憶層/磁性層/層
11Z‧‧‧磁性層/層
12‧‧‧非磁性層/穿隧障壁層/層
12A‧‧‧穿隧障壁層/層
12Z‧‧‧非磁性層/層
13‧‧‧第2磁性層/磁性層/參考層/層
13A‧‧‧參考層/層
13Z‧‧‧磁性層/層
19‧‧‧移位消除單元層/磁性層/層
19A‧‧‧移位消除單元層/磁性層/層
19Z‧‧‧磁性層/層
20‧‧‧絕緣膜/保護膜
30‧‧‧基底層/層
30Z‧‧‧基底層/層
31‧‧‧層
32‧‧‧層
33‧‧‧層
40‧‧‧第1電極/電極/下部電極/導電層
40Z‧‧‧導電層
41‧‧‧第1部分/中央部
42‧‧‧第2部分/外周部
49‧‧‧第2電極/電極/上部電極/硬遮罩
50‧‧‧接觸插塞
50X‧‧‧導電體
50Z‧‧‧導電體
51‧‧‧導通體插塞
52‧‧‧配線/金屬膜
55‧‧‧接觸插塞
56‧‧‧配線/金屬膜
61‧‧‧閘極電極
62‧‧‧閘極絕緣膜
63A‧‧‧源極/汲極區域
63B‧‧‧源極/汲極區域
80‧‧‧層間絕緣膜/絕緣層
80Z‧‧‧絕緣層/層間絕緣膜
81‧‧‧絕緣層
81Z‧‧‧絕緣層/層間絕緣膜
82‧‧‧層間絕緣膜/絕緣層
90‧‧‧遮罩層/抗蝕劑遮罩
100‧‧‧記憶體單元陣列
120‧‧‧列解碼器/電路
121‧‧‧字元線驅動器/列線控制電路/電路
122‧‧‧行解碼器/電路
123‧‧‧位元線驅動器/行線控制電路/電路
124‧‧‧開關電路/寫入電路/電路
125‧‧‧寫入電路/寫入控制電路/電路
126‧‧‧讀出電路/讀出控制電路/電路
127‧‧‧定序器/電路
190‧‧‧中間層
200‧‧‧基板/半導體基板
400‧‧‧磁阻效應元件/MTJ元件
400A‧‧‧MTJ元件
400B‧‧‧MTJ元件
499‧‧‧凹窪
600‧‧‧單元電晶體
800‧‧‧圖案/開口圖案
801‧‧‧接觸孔
AA‧‧‧有效區域/半導體區域
ADR‧‧‧位址/信號
BL‧‧‧位元线
BL＜0＞‧‧‧位元线
BL＜1＞‧‧‧位元线
BL＜m-1＞‧‧‧位元线
bBL‧‧‧位元线/源極線
bBL＜0＞‧‧‧位元线
bBL＜1＞‧‧‧位元线
bBL＜m-1＞‧‧‧位元线
CMD‧‧‧命令/信號
CNT‧‧‧控制信號/信號
D1‧‧‧深度/尺寸
DIN‧‧‧輸入資料/資料/信號
DOUT‧‧‧輸出資料/信號
H1‧‧‧高度/膜厚/位置
H2‧‧‧高度/膜厚/位置
MC‧‧‧記憶體單元
PR1‧‧‧線/分路不良率
PR2‧‧‧線/寫入錯誤率
WL‧‧‧字元线
WL＜0＞‧‧‧字元线
WL＜1＞‧‧‧字元线
WL＜n-1＞‧‧‧字元线
X1‧‧‧尺寸
X2‧‧‧尺寸
ZA‧‧‧位置/端部/部分/上表面之緣
ZB‧‧‧位置/端部/部分/上表面之底
圖1係顯示包含第1實施形態之磁性裝置之記憶體裝置之構成例的圖。 圖2係顯示記憶體裝置之記憶體單元陣列之構成例的圖。 圖3係顯示第1實施形態之磁性裝置之構造例之示意性剖視圖。 圖4係示意性地顯示第1實施形態之磁性裝置之構造例之俯視圖。 圖5係示意性地顯示第1實施形態之磁性裝置之構造例之剖視圖。 圖6係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖7係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖8係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖9係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖10係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖11係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖12係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖13係顯示第1實施形態之磁性裝置之製造方法之一步驟的剖面步驟圖。 圖14(a)、圖14(b)係用於說明第1實施形態之磁性裝置之特性之圖。 圖15係示意性地顯示第2實施形態之磁性裝置之構造例之剖視圖。 圖16係示意性地顯示第3實施形態之磁性裝置之構造例之剖視圖。

Claims (5)

  1. 一種磁性裝置，其具備： 第1電極，其設置於基板之上方，且包含第1部分、及在相對於前述基板之表面平行之方向上與前述第1部分相鄰之第2部分； 前述第1電極之上方之第2電極； 前述第1電極與前述第2電極之間之第1磁性層； 前述第1磁性層與前述第2電極之間之第2磁性層；及 前述第1磁性層與前述第2磁性層之間之非磁性層；且 前述第1部分之上表面位於較前述第2部分之上表面更靠前述基板側。
  2. 如請求項1之磁性裝置，其中前述非磁性層之端部之相對於前述基板之表面垂直之方向上的位置，高於前述非磁性層之中央部之相對於前述基板之表面垂直之方向上的位置。
  3. 如請求項1或2之磁性裝置，其中相對於前述基板之表面垂直之方向上的前述第1部分之上表面之下端與前述第2部分之上表面之上端的間隔係0.5 nm至3 nm之範圍內之值。
  4. 如請求項1或2之磁性裝置，其中前述第1電極之上表面具有朝下凸出之形狀。
  5. 如請求項1或2之磁性裝置，其中前述第1磁性層與前述第1電極之上表面相接。
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