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TW201939703A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TW201939703A
TW201939703A TW107127306A TW107127306A TW201939703A TW 201939703 A TW201939703 A TW 201939703A TW 107127306 A TW107127306 A TW 107127306A TW 107127306 A TW107127306 A TW 107127306A TW 201939703 A TW201939703 A TW 201939703A
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飯島純
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種能夠於配線上適切且容易地形成插塞之半導體裝置及其製造方法。根據一實施形態，半導體裝置具備第1配線，該第1配線包含沿第1方向延伸之第1直線部、及相對於上述第1直線部彎曲之第1彎曲部。上述裝置進而具備第2配線，該第2配線包含：第2直線部，其沿上述第1方向延伸，且於與上述第1方向垂直之第2方向上與上述第1直線部相鄰；及第2彎曲部，其相對於上述第2直線部彎曲。上述裝置進而具備第1插塞，該第1插塞設置於上述第1彎曲部上，或設置於上述第1直線部中之不與上述第2直線部於上述第2方向對向之第1非對向部分上。上述裝置進而具備第2插塞，該第2插塞設置於上述第2彎曲部上，或設置於上述第2直線部中之不與上述第1直線部於上述第2方向對向之第2非對向部分上。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
於半導體裝置之配線上形成插塞之情形時，為了將插塞容易地形成於準確之位置，通常於構成該配線之墊上形成插塞。然而，此種墊會妨礙半導體裝置之小型化，故較理想為不使用墊便可適切且容易地形成插塞。
本實施形態提供一種能夠於配線上適切且容易地形成插塞之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備第1配線，該第1配線包含沿第1方向延伸之第1直線部、及相對於上述第1直線部彎曲之第1彎曲部。上述裝置進而具備第2配線，該第2配線包含：第2直線部，其沿上述第1方向延伸，且於與上述第1方向垂直之第2方向上與上述第1直線部相鄰；及第2彎曲部，其相對於上述第2直線部彎曲。上述裝置進而具備第1插塞，該第1插塞設置於上述第1彎曲部上，或設置於上述第1直線部中之不與上述第2直線部於上述第2方向對向之第1非對向部分上。上述裝置進而具備第2插塞，該第2插塞設置於上述第2彎曲部上，或設置於上述第2直線部中之不與上述第1直線部於上述第2方向對向之第2非對向部分上。
以下，參照圖式對本發明之實施形態進行說明。
(第1實施形態) 圖1係表示第1實施形態之半導體裝置之構造之剖視圖。圖1之半導體裝置係將陣列晶片1與電路晶片2貼合而成之三維記憶體。陣列晶片1為第1晶片之例，電路晶片2為第2晶片之例。
陣列晶片1具備：包含複數個記憶胞之記憶胞陣列11、記憶胞陣列11上之絕緣層12(例如氮化矽膜)、絕緣層12上之絕緣層13(例如氧化矽膜)、及記憶胞陣列11下之層間絕緣膜14。
電路晶片2介隔絕緣層15而設置於陣列晶片1下。電路晶片2具備層間絕緣膜16、及層間絕緣膜16下之基板17。基板17例如係矽基板等半導體基板。圖1表示與基板17之表面平行且相互垂直之X方向及Y方向、以及與基板17之表面垂直之Z方向。於本說明書中，將+Z方向設為上方向而處理，且將-Z方向設為下方向而處理，但-Z方向可與重力方向一致，亦可與重力方向不一致。再者，±Y方向為第1方向之例，±X方向為第2方向之例。
陣列晶片1作為記憶胞陣列11內之電極層，具備複數個字元線WL、背閘極BG、及選擇閘極SG。圖1表示記憶胞陣列11之階梯構造部21。如圖1所示，各字元線WL經由接觸插塞22與字元配線層23電性連接，背閘極BG經由接觸插塞24與背閘極配線層25電性連接，選擇閘極SG經由接觸插塞26與選擇閘極配線層27電性連接。貫通字元線WL、背閘極BG、及選擇閘極SG之柱狀部CL經由插塞28與位元線BL電性連接。
電路晶片2具備複數個電晶體31。各電晶體31具備介隔閘極絕緣膜設置於基板17上之閘極電極32、以及設置於基板17內之未圖示之源極擴散層及汲極擴散層。電路晶片2進而具備：複數個插塞33，其等設置於該等電晶體31之源極擴散層或汲極擴散層上；配線層34，其設置於該等插塞33上，且包含複數個配線；及配線層35，其設置於配線層34上，且包含複數個配線。設置於絕緣層15內之複數個金屬墊36係設置於配線層35上。陣列晶片1具備配線層37，其設置於該等金屬墊36上，且包含複數個配線。本實施形態之各字元線WL係與配線層37電性連接。
陣列晶片1進而具備經由未圖示之通孔插塞與配線層37電性連接之墊38、設置於墊38上之外部連接電極39、及設置於外部連接電極39上之外部連接墊40。外部連接墊40能夠經由焊錫球、金屬凸塊、接合線等而連接於安裝基板或其他裝置。
圖2係表示第1實施形態之柱狀部CL之構造之剖視圖。
如圖2所示，記憶胞陣列11具備交替積層於層間絕緣膜14上之複數個字元線WL與複數個絕緣層41。各字元線WL例如係W(鎢)層。各絕緣層41例如係氧化矽膜。
柱狀部CL具備阻擋絕緣膜42、電荷儲存層43、隧道絕緣膜44、通道半導體層45、及核心絕緣膜46。電荷儲存層43例如係氮化矽膜，且介隔阻擋絕緣膜42而形成於字元線WL及絕緣層41之側面。通道半導體層45例如係矽層，且介隔隧道絕緣膜44而形成於電荷儲存層43之側面。阻擋絕緣膜42、隧道絕緣膜44、及核心絕緣膜46之例係氧化矽膜或金屬絕緣膜。
圖3係表示第1實施形態之半導體裝置之製造方法之剖視圖。
圖3表示包含複數個陣列晶片1之陣列晶圓W1、及包含複數個電路晶片2之電路晶圓W2。圖3進而表示設置於陣列晶圓W1之下表面之第1絕緣層47及複數個第1金屬墊49、與設置於電路晶圓W2之上表面之第2絕緣層48及複數個第2金屬墊50。各第1金屬墊49設置於配線層37之下表面，各第2金屬墊50設置於配線層35之上表面。第1及第2金屬墊49、50分別係第1及第2墊之例。又，陣列晶圓W1於絕緣層13上具備基板18。
再者，圖3中，於層間絕緣膜14之下表面形成有第1絕緣層47，但第1絕緣層47亦可包含於層間絕緣膜14且一體化。同樣地，圖3中，於層間絕緣膜16之上表面形成有第2絕緣層48，但第2絕緣層48亦可包含於層間絕緣膜16且一體化。於該情形時，層間絕緣膜14及16之表面藉由電漿等而改質。
首先，將陣列晶圓W1與電路晶圓W2藉由機械壓力而貼合。藉此，將第1絕緣層47與第2絕緣層48接著，形成絕緣層15。其次，將陣列晶圓W1及電路晶圓W2以400℃進行退火。藉此，將第1金屬墊49與第2金屬墊50接合，形成複數個金屬墊36。
其後，將基板18藉由CMP(Chemical Mechanical Polishing，化學機械拋光)或濕式蝕刻而去除，將陣列晶圓W1及電路晶圓W2切斷成複數個晶片。以此方式製造圖1之半導體裝置。再者，外部連接電極39與外部連接墊40係於基板18去除後形成於墊38上。
再者，關於金屬墊36或配線層37附近之構造之詳情，將於以下參照圖4等進行敍述。
圖4係用以說明第1實施形態之位元線BL之附近構造之剖視圖。
圖4與圖1同樣地，表示柱狀部CL、插塞28、位元線BL、配線層37、及金屬墊36。但是，需注意之點在於，圖4之上方向及下方向變為與圖1之上方向及下方向相反。圖4表示使圖1之半導體裝置進行上下反轉後之狀態。此情形對於下述之圖5～圖7亦相同。
插塞28包含設置於柱狀部CL上之接觸插塞52、及設置於接觸插塞52上之下部通孔插塞51，位元線BL設置於下部通孔插塞51上。本實施形態之半導體裝置進而具備設置於位元線BL上之上部通孔插塞61，配線層37內之某配線設置於上部通孔插塞61上。本實施形態之半導體裝置進而具備設置於該配線上之通孔插塞62，金屬墊36設置於通孔插塞62上。金屬墊36包含設置於通孔插塞62上之第1金屬墊49、及設置於第1金屬墊49上之第2金屬墊50。
本實施形態之半導體裝置具備複數組圖4所示之構造物，各構造物具備柱狀部CL、接觸插塞52、下部通孔插塞51、位元線BL、上部通孔插塞61、配線層37內之配線、通孔插塞62、及金屬墊36。此種下部通孔插塞51、位元線BL、及上部通孔插塞61之例將於以下參照圖5～圖7進行敍述。
圖5係用以說明第1實施形態之半導體裝置之構造及製造方法之俯視圖。
圖5表示12根位元線BL、設置於位元線BL下之12個下部通孔插塞51、及設置於位元線BL上之12個上部通孔插塞61。例如，位元線BLa～BLd分別電性連接於下部通孔插塞51a～51d、及上部通孔插塞61a～61d。
該等位元線BL例如能夠藉由將6根環狀配線(迴路配線)71於切斷位置72切斷而形成。又，該等環狀配線71例如能夠藉由於沿Y方向延伸之複數個芯材之側面形成環狀配線71、且於其後去除芯材而形成。圖5中，將環狀配線71a於切斷位置71a及切斷位置71b切斷，且將環狀配線71b於切斷位置71b及切斷位置71c切斷。
其結果，各環狀配線71被分割成包含沿Y方向以直線狀延伸之直線部73、及相對於直線部73彎曲之彎曲部74之2根位元線BL。本實施形態之彎曲部74自直線部73以曲線狀(例如U字形或J字形)延伸，但只要相對於直線部73彎曲則亦可自直線部73以直線狀延伸。例如，彎曲部74亦可自直線部73沿X方向以直線狀延伸。直線部73及彎曲部74為線狀部之例，各位元線BL係包含線狀部之配線之例。
例如，位元線BLa包含：直線部73a，其沿Y方向延伸；及彎曲部74a，其相對於直線部73a彎曲。位元線BLb包含：直線部73b，其沿Y方向延伸，且於X方向上與直線部73a相鄰；及彎曲部74b，其相對於直線部73b彎曲。位元線BLc包含：直線部73c，其沿Y方向延伸，且於X方向上與直線部73b相鄰；及彎曲部74c，其相對於直線部73c彎曲。位元線BLd包含：直線部73d，其沿Y方向延伸，且於X方向上與直線部73c相鄰；及彎曲部74d，其相對於直線部73d彎曲。此情形對於其他位元線BL亦相同。位元線BLa～BLd分別為第1～第4配線之例。又，±Y方向為第1方向之例，±X方向為第2方向之例。
位元線BLa與位元線BLb係自相同之環狀配線71a形成，故彎曲部74a相對於直線部73a朝直線部73b側彎曲，彎曲部74b相對於直線部73b朝直線部73a側彎曲。同樣地，位元線BLc與位元線BLd係自相同之環狀配線71b形成，故彎曲部74c相對於直線部73c朝直線部73d側彎曲，彎曲部74d相對於直線部73d朝直線部73c側彎曲。
圖5表示各直線部73之寬度W1、直線部73間之寬度W2、及各切斷位置72之寬度W3。例如，寬度W2具有與寬度W1相同程度之長度，寬度W3具有寬度W1或寬度W2之4倍左右之長度。
於本實施形態中，於環狀配線71上形成有蝕刻用膜(未圖示)，於該膜上形成有複數個開口部，藉由使用有該等開口部之蝕刻而將各環狀配線71切斷成2根位元線BL。上述之膜之例係抗蝕劑膜或硬質遮罩膜。圖5之切斷位置72相當於該等開口部。由此，各開口部如圖5所示形成於2根環狀配線71上(更詳細而言，2根直線部73上)。
若假設將各開口部形成於1根直線部73上，則各開口部之寬度W3成為1/2倍，但此種較窄之開口部難以進行開口部之加工或位置對準。然而，本實施形態之各開口部形成於2根直線部73上，故能夠使該問題得以緩和。於本實施形態中，切斷位置(開口部)71a設置於直線部72a上及與其相鄰之直線部上，切斷位置71b設置於直線部72b上及直線部72c上，切斷位置71c設置於直線部72d上及與其相鄰之直線部上。
上部通孔插塞61a～61d分別設置於彎曲部74a～74d上而並非直線部73a～73d上。彎曲部74之寬度為直線部73之寬度W1之約3倍。由此，根據本實施形態，與將上部通孔插塞61形成於直線部73上之情形相比，藉由將上部通孔插塞61形成於彎曲部74上而能夠將上部通孔插塞61容易地形成於準確之位置。另一方面，下部通孔插塞51a～51d分別設置於直線部73a～73d下。此情形對於其他位元線BL亦相同。
圖5表示位元線BLa之一端部與位元線之BLb之一端部之間之間隙Ga、及位元線BLa之另一端部與位元線之BLb之另一端部之間之間隙Gb。進而，圖5表示位元線BLc之一端部與位元線之BLd之一端部之間之間隙Gc、及位元線BLc之另一端部與位元線之BLd之另一端部之間之間隙Gd。
該等間隙Ga～Gb係藉由將各環狀配線71於2個切斷位置72切斷而產生。由此，間隙Gb位於切斷位置72a內，間隙Ga、Gd位於切斷位置72b內，且間隙Gc位於切斷位置72c內。由於間隙Ga、Gd均位於切斷位置72b內，故間隙Gd位於間隙Ga之X方向。切斷位置72a為第1開口部之例，間隙Gb為切斷之第1部位之例，與間隙Gb相鄰之間隙為切斷之第3部位之例。又，切斷位置72b為第2開口部之例，間隙Ga為切斷之第2部位之例，間隙Gd為切斷之第4部位之例。
以上之構造對於其他位元線BL亦相同。本實施形態之位元線BL之構造之構成為，使與位元線BLa～BLd相同之構造於X方向上週期性地反覆。
再者，上部通孔插塞61a～61d亦可分別於直線部73a～73d上，設置於間隙Ga～Gd之+X方向或-X方向(即，於直線部73a～73d上，不與相鄰之一個配線之直線部對向之非對向部分)。於該情形時，亦能夠將上部通孔插塞61容易地形成於準確之位置。此種上部通孔插塞61之詳情將於以下參照圖6進行敍述。
如以上般，本實施形態之上部通孔插塞61形成於位元線BL之彎曲部74上。由此，根據本實施形態，能夠將上部通孔插塞61適切且容易地形成於位元線BL上。
又，於本實施形態中，儘管將上部通孔插塞61形成於位元線BL上，但容易使上部通孔插塞61與位元線BL以較大之面積接觸。由此，根據本實施形態，能夠降低上部通孔插塞61與位元線BL之接觸電阻。
又，於本實施形態中，無需於包含位元線BL之配線層內形成墊，將上部通孔插塞61直接形成於位元線BL上而並非墊上。由此，根據本實施形態，藉由省略此種墊而能夠使半導體裝置小型化。
再者，本實施形態之上部通孔插塞61可設置於直線部73上，亦可設置於彎曲部74上。藉此，可無需於包含位元線BL之配線層內形成墊。然而，於位元線BL較細之情形時，難以於直線部73上之準確之位置形成上部通孔插塞61。例如，若產生直線部73之位置與上部通孔插塞61之位置之對準之偏移，則有產生直線部73彼此之短路、或直線部73與上部通孔插塞61之連接不良之虞。記憶體由二維構造變為三維構造、或藉由貼合製程形成，因此位元線BL有變得更細之傾向，更易產生短路或連接不良。由此，相較於將本實施形態之上部通孔插塞61設置於直線部73上，更理想為設置於彎曲部74上。另一方面，於能夠抑制短路或連接不良之情形等時，考慮將本實施形態之上部通孔插塞61設置於直線部73上。
(第2實施形態) 圖6係用以說明第2實施形態之半導體裝置之構造及製造方法之俯視圖。
本實施形態之半導體裝置具有與第1實施形態之半導體裝置相同之構造。但是，本實施形態之各上部通孔插塞61之上表面之面積及下表面之面積設定為分別大於各下部通孔插塞51之上表面之面積及下表面之面積。於圖6中，各上部通孔插塞61之上表面及下表面分別為各上部通孔插塞61之+Z方向及-Z方向之面。同樣地，各下部通孔插塞51之上表面及下表面分別為各下部通孔插塞51之+Z方向及-Z方向之面。
進而，本實施形態之上部通孔插塞61a於直線部73a上，設置於間隙Ga之+X方向，本實施形態之上部通孔插塞61b於直線部73b上，設置於間隙Gb之-X方向。關於間隙Ga、Gb之位置之詳情，需參照圖5。另一方面，與第1實施形態同樣地，本實施形態之上部通孔插塞61c、61d分別設置於彎曲部74c、74d上。於本實施形態中，此種構造於X方向週期性地反覆。
本實施形態之上部通孔插塞61之下表面之面積較大，故具有於位元線BL上容易形成上部通孔插塞61之優點。另一方面，本實施形態之上部通孔插塞61之下表面或上表面之面積較大，故若對本實施形態之上部通孔插塞61採用與第1實施形態之上部通孔插塞61相同之配置，則有可能使上部通孔插塞61a與上部通孔插塞61d接觸，或有可能使上部通孔插塞61b與上部通孔插塞61c接觸。
因此，本實施形態之上部通孔插塞61a、61b分別於直線部73a、73b上，設置於間隙Ga、Gb之+X方向或-方向。由此，根據本實施形態，能夠避免上部通孔插塞61彼此之接觸，並且能夠將上部通孔插塞61適切且容易地形成於位元線BL上。 (第3實施形態)
圖7係用以說明第3實施形態之半導體裝置之構造及製造方法之俯視圖。關於本實施形態，以與第1及第2實施形態之不同點為中心進行說明，省略與第1及第2實施形態之共通點之說明。
本實施形態之位元線BL能夠藉由將6根環狀配線(迴路配線)81於切斷位置82切斷而形成。又，該等環狀配線81能夠由以下方法形成，即，於沿Y方向延伸之複數個第1芯材之側面形成複數個第2芯材，其後將第1芯材去除，於第2芯材之側面形成環狀配線81，其後將第2芯材去除。圖7中，將環狀配線81a於切斷位置82a與切斷位置82b切斷，且將環狀配線81b亦於切斷位置82a與切斷位置82b切斷。環狀配線81b包圍環狀配線81a，此情形對於其他環狀配線81亦相同。
其結果，各環狀配線81被分割成包含沿Y方向以直線狀延伸之直線部83、及相對於直線部83彎曲之彎曲部84之2根位元線BL。本實施形態之彎曲部84自直線部83以曲線狀(例如U字形或J字形)延伸，但只要相對於直線部83彎曲則亦可自直線部83以直線狀延伸。例如，彎曲部84亦可自直線部83沿X方向以直線狀延伸。直線部83及彎曲部84為線狀部之例，各位元線BL為包含線狀部之配線之例。
例如，位元線BLb包含沿Y方向延伸之直線部83b、及相對於直線部83b彎曲之彎曲部84b。位元線BLc包含沿Y方向延伸且於X方向上與直線部83b相鄰之直線部83c、及相對於直線部83c彎曲之彎曲部84c。位元線BLb、BLc係自環狀配線81a形成者。又，位元線BLa包含沿Y方向延伸且於-X方向上與直線部83b相鄰之直線部83a、及相對於直線部83a彎曲之彎曲部84a。位元線BLd包含沿Y方向延伸且於X方向上與直線部83c相鄰之直線部83d、及相對於直線部83d彎曲之彎曲部84d。位元線BLa、BLd係自環狀配線81b形成者。此情形對於其他位元線BL亦相同。本實施形態之位元線BLb、BLc，BLa、BLd分別為第1～第4配線之例。
由於位元線BLb與位元線BLc自相同之環狀配線81a形成，故彎曲部84b相對於直線部83b朝直線部83c側彎曲，且彎曲部84c相對於直線部83c朝直線部83b側彎曲。同樣地，由於位元線BLa與位元線BLd自相同之環狀配線81b形成，故彎曲部84a相對於直線部83a朝直線部83d側彎曲，且彎曲部84d相對於直線部83d朝直線部83a側彎曲。又，由於環狀配線81b包圍環狀配線81a，故彎曲部84a、84d之曲率半徑大於彎曲部84b、84c之曲率半徑。
於本實施形態中，於環狀配線81上形成蝕刻用膜(未圖示)，且於該膜上形成複數個開口部，藉由使用有該等開口部之蝕刻將各環狀配線81切斷成2根位元線BL。上述之膜之例為抗蝕劑膜或硬質遮罩膜。圖7之切斷位置82相當於該等開口部。由此，各開口部如圖7所示形成於2根環狀配線81上(更詳細而言，2根直線部83上)。
本實施形態之半導體裝置中，於切斷位置82b內具備位元線BLb之一端部與位元線之BLc之一端部之間之間隙Gb，且於切斷位置82a內具備位元線BLb之另一端部與位元線之BLc之另一端部之間之間隙Gc。本實施形態之半導體裝置中，進而於切斷位置82b內具備位元線BLa之一端部與位元線之BLd之一端部之間之間隙Ga，且於切斷位置82a內具備位元線BLa之另一端部與位元線之BLd之另一端部之間之間隙Gd。
該等間隙Ga～Gb係藉由將各環狀配線81於2個切斷位置82切斷而產生。由此，間隙Ga、Gb位於切斷位置82b內，間隙Gc、Gd位於切斷位置82a內。由於間隙Ga、Gb均位於切斷位置82b內，故間隙Ga位於間隙Gb之X方向。由於間隙Gc、Gd均位於切斷位置82a內，故間隙Gc位於間隙Gd之X方向。本實施形態之切斷位置82b為第1開口部之例，間隙Gb為切斷之第1部位之例，間隙Ga為切斷之第3部位之例。進而，本實施形態之切斷位置82a為第2開口部之例，間隙Gc為切斷之第2部位之例，間隙Gd為切斷之第4部位之例。
於本實施形態中，上部通孔插塞61b於直線部83b上，設置於間隙Ga、Gb之-X方向，上部通孔插塞61c於直線部83c上，設置於間隙Gc、Gd之+X方向。又，上部通孔插塞61a設置於彎曲部84a上，上部通孔插塞61d設置於彎曲部84d上。由此，根據本實施形態，與第1及第2實施形態同樣地，能夠將該等上部通孔插塞61容易地形成於準確之位置。此情形對於其他位元線BL亦相同。
上部通孔插塞61a上之朝右之箭頭表示上部通孔插塞61a之形成位置朝箭頭之方向(+X方向)偏移之情形。本實施形態之上部通孔插塞61a位於較彎曲部84a之頂部更靠右側，故即便產生此種偏移亦不易引起短路。同樣地，本實施形態之上部通孔插塞61d位於較彎曲部84d之頂部更靠右側，故即使產生此種偏移亦不易引起短路。因此，此種上部通孔插塞61a、61d之配置具有例如使上部通孔插塞61a、61d之形成位置朝+X方向偏移之傾向之情形時有效。另一方面，於具有使上部通孔插塞61a、61d之形成位置朝-X方向偏移之傾向之情形時，亦可將上部通孔插塞61a、61d配置於較彎曲部84a、84d之頂部更靠左側。
以上之構造對於其他位元線BL亦相同。本實施形態之位元線BL之構造之構成為，使與位元線BLa～BLd相同之構造於X方向上週期性地反覆。
如以上般，本實施形態之上部通孔插塞61形成於位元線BL之彎曲部84上，或於位元線BL之直線部83上與位元線BL間之間隙相鄰而形成。由此，根據本實施形態，與第1及第2實施形態同樣地，能夠將上部通孔插塞61適切且容易地形成於位元線BL上。
以上，已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而呈現，並非意欲限定發明之範圍。本說明書中所說明之新穎之裝置及方法能以其他各種形態而實施。又，對於本說明書中所說明之裝置及方法之形態，可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。隨附之申請專利範圍及與其均等之範圍意欲包含發明之範圍或主旨中所包含之此種形態或變化例。
[相關申請] 本案享有以日本專利申請2018-51475號(申請日：2018年3月19日)作為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧陣列晶片
2‧‧‧電路晶片
11‧‧‧記憶胞陣列
12‧‧‧絕緣層
13‧‧‧絕緣層
14‧‧‧層間絕緣膜
15‧‧‧絕緣層
16‧‧‧層間絕緣膜
17‧‧‧基板
18‧‧‧基板
21‧‧‧階梯構造部
22‧‧‧接觸插塞
23‧‧‧字元配線層
24‧‧‧接觸插塞
25‧‧‧背閘極配線層
26‧‧‧接觸插塞
27‧‧‧選擇閘極配線層
28‧‧‧插塞
31‧‧‧電晶體
32‧‧‧閘極電極
33‧‧‧插塞
34‧‧‧配線層
35‧‧‧配線層
36‧‧‧金屬墊
37‧‧‧配線層
38‧‧‧墊
39‧‧‧外部連接電極
40‧‧‧外部連接墊
41‧‧‧絕緣層
42‧‧‧阻擋絕緣膜
43‧‧‧電荷儲存層
44‧‧‧隧道絕緣膜
45‧‧‧通道半導體層
46‧‧‧核心絕緣膜
47‧‧‧第1絕緣層
48‧‧‧第2絕緣層
49‧‧‧第1金屬墊
50‧‧‧第2金屬墊
51‧‧‧下部通孔插塞
51a‧‧‧下部通孔插塞
51b‧‧‧下部通孔插塞
51c‧‧‧下部通孔插塞
51d‧‧‧下部通孔插塞
52‧‧‧接觸插塞
61‧‧‧上部通孔插塞
61a‧‧‧上部通孔插塞
61b‧‧‧上部通孔插塞
61c‧‧‧上部通孔插塞
61d‧‧‧上部通孔插塞
62‧‧‧通孔插塞
71‧‧‧環狀配線
71a‧‧‧環狀配線
71b‧‧‧環狀配線
71c‧‧‧環狀配線
71d‧‧‧環狀配線
72‧‧‧切斷位置
72a‧‧‧切斷位置
72b‧‧‧切斷位置
72c‧‧‧切斷位置
72d‧‧‧直線部
73‧‧‧直線部
73a‧‧‧直線部
73b‧‧‧直線部
73c‧‧‧直線部
73d‧‧‧直線部
74‧‧‧彎曲部
74a‧‧‧彎曲部
74b‧‧‧彎曲部
74c‧‧‧彎曲部
74d‧‧‧彎曲部
81‧‧‧環狀配線
81a‧‧‧環狀配線
81b‧‧‧環狀配線
82‧‧‧切斷位置
82a‧‧‧切斷位置
82b‧‧‧切斷位置
83‧‧‧直線部
83a‧‧‧直線部
83b‧‧‧直線部
83c‧‧‧直線部
83d‧‧‧直線部
84‧‧‧彎曲部
84a‧‧‧彎曲部
84b‧‧‧彎曲部
84c‧‧‧彎曲部
84d‧‧‧彎曲部
BG‧‧‧背閘極
BL‧‧‧位元線
BLa‧‧‧位元線
BLb‧‧‧位元線
BLc‧‧‧位元線
BLd‧‧‧位元線
CL‧‧‧柱狀部
Ga‧‧‧間隙
Gb‧‧‧間隙
Gc‧‧‧間隙
Gd‧‧‧間隙
SG‧‧‧選擇閘極
WL‧‧‧字元線
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W1‧‧‧陣列晶圓
W2‧‧‧電路晶圓
圖1係表示第1實施形態之半導體裝置之構造之剖視圖。 圖2係表示第1實施形態之柱狀部之構造之剖視圖。 圖3係表示第1實施形態之半導體裝置之製造方法之剖視圖。 圖4係用以說明第1實施形態之位元線附近之構造之剖視圖。 圖5係用以說明第1實施形態之半導體裝置之構造及製造方法之俯視圖。 圖6係用以說明第2實施形態之半導體裝置之構造膠製造方法之俯視圖。 圖7係用以說明第3實施形態之半導體裝置之構造及製造方法之俯視圖。

Claims (12)

  1. 一種半導體裝置，其具備： 第1配線，其包含沿第1方向延伸之第1直線部、及相對於上述第1直線部彎曲之第1彎曲部； 第2配線，其包含沿上述第1方向延伸且於與上述第1方向垂直之第2方向上與上述第1直線部相鄰之第2直線部、及相對於上述第2直線部彎曲之第2彎曲部； 第1插塞，其設置於上述第1彎曲部上，或設置於上述第1直線部中之不與上述第2直線部於上述第2方向對向之第1非對向部分上；以及 第2插塞，其設置於上述第2彎曲部上，或設置於上述第2直線部中之不與上述第1直線部於上述第2方向對向之第2非對向部分上。
  2. 如請求項1之半導體裝置，其中上述第1彎曲部相對於上述第1直線部朝上述第2直線部側彎曲， 上述第2彎曲部相對於上述第2直線部朝上述第1直線部側彎曲。
  3. 如請求項1或2之半導體裝置，其進而具備： 第1下部插塞，其設置於上述第1直線部下；及 第2下部插塞，其設置於上述第2直線部下；且 上述第1插塞之上表面之面積大於上述第1下部插塞之上表面之面積， 上述第1插塞之下表面之面積大於上述第1下部插塞之下表面之面積， 上述第2插塞之上表面之面積大於上述第2下部插塞之上表面之面積， 上述第2插塞之下表面之面積大於上述第2下部插塞之下表面之面積。
  4. 如請求項1或2之半導體裝置，其進而具備： 第3配線，其包含沿上述第1方向延伸且於上述第2方向與上述第2直線部相鄰之第3直線部、及相對於上述第3直線部彎曲之第3彎曲部； 第4配線，其包含沿上述第1方向延伸且於上述第2方向上與上述第3直線部相鄰之第4直線部、及相對於上述第4直線部彎曲之第4彎曲部； 第3插塞，其設置於上述第3彎曲部上，或設置於上述第3直線部中之不與上述第4直線部於上述第2方向對向之第3非對向部分上；以及 第4插塞，其設置於上述第4彎曲部上，或設置於上述第4直線部中之不與上述第3直線部於上述第2方向對向之第4非對向部分上；且 上述第4非對向部分位於上述第1非對向部分之上述第2方向上。
  5. 如請求項1或2之半導體裝置，其進而具備： 第3配線，其包含沿上述第1方向延伸且於上述第2方向上與上述第1直線部相鄰之第3直線部、及相對於上述第3直線部彎曲之第3彎曲部； 第4配線，其包含沿上述第1方向延伸且於上述第2方向上與上述第2直線部相鄰之第4直線部；及相對於上述第4直線部彎曲之第4彎曲部； 第3插塞，其設置於上述第3彎曲部上；以及 第4插塞，其設置於上述第4彎曲部上。
  6. 如請求項5之半導體裝置，其中上述第3彎曲部相對於上述第3直線部朝上述第4直線部側彎曲， 上述第4彎曲部相對於上述第4直線部朝上述第3直線部側彎曲。
  7. 如請求項5之半導體裝置，其中上述第3彎曲部之曲率半徑大於上述第1彎曲部之曲率半徑， 上述第4彎曲部之曲率半徑大於上述第2彎曲部之曲率半徑。
  8. 如請求項5之半導體裝置，其中上述第1插塞設置於上述第1非對向部分、且設置於上述第3配線之端部與上述第4配線之端部之間的第1間隙之上述第2方向上， 上述第2插塞設置於上述第2非對向部分、且設置於上述第3配線之端部與上述第4配線之端部之間的第2間隙之上述第2方向上。
  9. 一種半導體裝置之製造方法，其包含以下步驟： 形成第1環狀配線，該第1環狀配線包含沿第1方向延伸之第1直線部、沿上述第1方向延伸且於與上述第1方向不同之第2方向上與上述第1直線部相鄰之第2直線部、相對於上述第1及第2直線部彎曲之第1彎曲部、及相對於上述第1及第2直線部彎曲之第2彎曲部； 將上述第1環狀配線至少於第1部位與第2部位切斷，藉此形成包含上述第1直線部與上述第1彎曲部之第1配線、及包含上述第2直線部與上述第2彎曲部之第2配線； 將第1插塞形成於上述第1彎曲部上，或形成於上述第1直線部中之不與上述第2直線部於上述第2方向對向之第1非對向部分上；以及 將第2插塞形成於上述第2彎曲部上，或形成於上述第2直線部中之不與上述第1直線部於上述第2方向對向之第2非對向部分上。
  10. 如請求項9之半導體裝置之製造方法，其中於上述第1環狀配線上形成蝕刻用膜， 於上述膜形成第1及第2開口部， 使用上述第1開口部，將上述第1環狀配線於上述第1部位切斷，並且將與上述第1環狀配線相鄰之第2環狀配線於第3部位切斷， 使用上述第2開口部，將上述第1環狀配線於上述第2部位切斷，並且將與上述第1環狀配線相鄰之上述第2環狀配線或第3環狀配線於第4部位切斷。
  11. 一種半導體裝置，其具備： 第1晶片，其具有第1墊；及 第2晶片，其具有設置於上述第1墊上之第2墊；且 上述第1晶片具有：柱狀部，其至少包含構成記憶胞陣列之通道半導體層；配線，其設置於上述第1墊與上述柱狀部之間，且與上述柱狀部電性連接；及插塞，其設置於上述配線與上述第1墊之間，且將上述配線與上述第1墊電性連接。
  12. 如請求項11之半導體裝置，其中上述配線至少包含以直線狀延伸之直線部、及相對於上述直線部彎曲之彎曲部， 上述插塞係設置於上述直線部或上述彎曲部上。
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