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TW201926696A - 具有非對稱閾值電壓的電晶體 - Google Patents

具有非對稱閾值電壓的電晶體 Download PDF

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TW201926696A
TW201926696A TW107116031A TW107116031A TW201926696A TW 201926696 A TW201926696 A TW 201926696A TW 107116031 A TW107116031 A TW 107116031A TW 107116031 A TW107116031 A TW 107116031A TW 201926696 A TW201926696 A TW 201926696A
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transistor
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lightly doped
substrate
drain region
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TW107116031A
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陳居富
黃崎峰
陳家忠
陳錦隆
其翔 梁
包佳正
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種電晶體包括基底上的閘極結構，其中基底包括閘極結構下方的通道區。電晶體還包括基底中的源極，其鄰近閘極結構的第一側。電晶體還包括基底中的汲極，其鄰近閘極結構的第二側，其中閘極結構的第二側相對於閘極結構的第一側。電晶體還包括鄰近源極的第一淡摻雜汲極。電晶體還包括鄰近汲極的第二淡摻雜汲極區。電晶體還包括鄰近第一淡摻雜汲極區的摻雜延伸區。

Description

具有非對稱閾值電壓的電晶體
本發明實施例是有關於一種具有非對稱閾值電壓的電晶體。
降壓轉換器（Buck converters）用以當作直流（direct current，DC）對直流功率（DC power）轉換器。降壓轉換器使用電晶體來控制通過電感器的電流，以提供低於輸入功率的輸出功率。在一些情況下，降壓轉換器包括連接在電壓（如功率電壓和參考電壓）與電感器之間的電晶體。在死區時間（dead period），例如是當電流不從電晶體流向電感器時，電感器在電晶體的端點處引起電壓降，以響應試圖保持通過電感器的電流。
連接在電感器與參考電壓（例如接地）之間的電晶體中，連接至電感器的端點處的電壓降使得電流流過電晶體的體二極體（body diode）。流過體二極體的電流會影響積體電路（integrated circuit，IC）中的周圍元件。
本發明實施例提供一種電晶體包括基底、閘極結構、源極、汲極、第一淡摻雜汲極區、第二淡摻雜汲極區以及摻雜延伸區。閘極結構位於基底上，其中基底包括閘極結構下方的通道區。源極位於鄰近閘極結構的第一側的基底中。汲極位於鄰近閘極結構的第二側的基底中，其中閘極結構的第二側相對於閘極結構的第一側。第一淡摻雜汲極區鄰近源極。第二淡摻雜汲極區鄰近汲極。摻雜延伸區鄰近第一淡摻雜汲極區。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述構件、值、操作、材料、配置等的具體實例來簡化本揭露。當然，這些僅僅是示例，而非用以限制。其他構件、值、操作、材料、排列配置等，都是可以預期的。舉例來說，在以下的描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，並且還可以包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，如「在...下方」、「下面」、「下部」、「在...上方」、「上部」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置或設備在使用或操作中之不同定向。裝置或設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞可同樣相應地進行解釋。
一般而言，降壓轉換器用以將功率從初始功率降低至較低的功率準位，以供積體電路（IC）內的功能電路使用。舉例來說，在一些情況下，降壓轉換器用以降低由電池所提供的功率至較低的電壓，所述較低的電壓可用於元件中的記憶體電路，例如行動電話，筆記型電腦或其它與物聯網（internet of things，IoT）相關的元件。
在死區時間期間，連接在降壓轉換器的電感器與參考電壓（例如接地電壓）之間的電晶體經歷了連接至電感器的電晶體的端點處的電壓下降。死區時間是當電流從電晶體的端點到電感器的電流減小或關閉時的一段時間。端點的電壓下降是電感器試圖保持通過電感器兩端的電流的結果。與降壓轉換器的正常操作期間的正向電流流動方向相比，電晶體的端點處的電壓降低導致電流在電晶體兩端反向（向後）流動。
在電晶體兩端反向流動的一部分電流通過電晶體的通道。另一部分電流則是藉由形成在電晶體中的主體內的NPN或PNP接面，以相反方向流過形成在電晶體的體二級體。在一些實施例中，一部分電流流過雙極電晶體（bipolar transistor，BJT），例如是橫向BJT（lateral bipolar transistor，LBJT）。所述BJT是由電晶體的源極/汲極區和電晶體的主體所形成。在一些實施例中，BJT是寄生BJT。當用於控制反向電流的電晶體的閾值電壓增加時，通過體二極體的電流量則增加。通過體二極體的電流增加會增加與體積電路（IC）的相鄰元件干擾的風險。因此，所述IC的元件之間的間距增加，以幫助確保元件的正常功能。然而，降低電晶體在電晶體的正向和反向方向上對電流的整體閾值電壓增加了正向方向上的導通電流，這與降壓轉換器的設計目的相反。電晶體不期望啟動（activation）的風險增加降低了降壓轉換器精確地控制向降壓轉換器下游連接的元件供電的能力。
藉由使用具有非對稱閾值電壓（即，在正向方向與反向方向之間不同的閾值電壓）的電晶體，在正向方向上的高閾值電壓有助於避免電晶體的無意啟動。另外，在反向方向上的低閾值電壓使得在死區時間期間流過電晶體的體二極體的電流量最小化。因此，所述降壓轉換器能夠按照預期發揮功能，還使得IC的元件在可接受相鄰元件因電流通過電晶體的體二極體的干擾風險的情況下相距地更緊密。
非對稱閾值電壓是藉由將摻雜延伸區加到相鄰電晶體的源極/汲極區之一的基底所形成。所述摻雜延伸區延伸到比淡摻雜汲極（lightly doped drain，LDD）區更深的深度；且比LDD區延伸到電晶體的閘極結構的下方更遠。所述摻雜延伸區有助於為相反方向的電流提供導通路徑，且最小化正向方向上的電流流動的閾值電壓的降低。
圖1是根據一些實施例包括具有非對稱閾值電壓的電晶體120的降壓轉換器100的示意圖。降壓轉換器100包括連接到功率電壓VDD的第一電晶體110。降壓轉換器100包括連接到參考電壓GND的第二電晶體120。第二電晶體120具有非對稱閾值電壓。第一電晶體110的端點是連接到第二電晶體120的端點和電感器130的第一側。電感器130的第二側連接到輸出節點OUT。電容器140是連接在輸出節點OUT和參考電壓GND之間。從參考電壓GND流向電感器130的電流的閾值電壓低於從電感器130流向參考電壓GND的電流的閾值電壓。
第一電晶體110配置為可選擇地將電感器130連接至功率電壓VDD。在一些實施例中，第一電晶體110是單一個電晶體。在一些實施例中，第一電晶體110包括串聯連接的多個電晶體。在一些實施例中，第一電晶體110是金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體。在一些實施例中，第一電晶體110為p型MOS（p-type MOS，PMOS）電晶體。在一些實施例中，第一電晶體110為n型MOS（n-type MOS，NMOS）電晶體。在一些實施例中，連接到功率電壓VDD的第一電晶體110的端點是源極端點。在一些實施例中，連接到功率電壓VDD的第一電晶體110的端點是汲極端點。在一些實施例中，第一電晶體110具有對稱的閾值電壓。在一些實施例中，第一電晶體110具有非對稱閾值電壓。
第二電晶體120被配置為可選擇地將電感器130連接到參考電壓GND。第二電晶體120具有非對稱閾值電壓，使得在第一方向上流動的電流的閾值電壓不同於在第二方向（相反方向）上流動的電流的閾值電壓。
在一些實施例中，第二電晶體120是單一個電晶體。在一些實施例中，第二電晶體120包括串聯連接的多個電晶體。在一些實施例中，第二電晶體120包括多個電晶體，且所有電晶體均具有非對稱閾值電壓。
在一些實施例中，第二電晶體120是MOS電晶體。在一些實施例中，第二電晶體120是PMOS電晶體。在一些實施例中，第二電晶體120是NMOS電晶體。在一些實施例中，第二電晶體120與第一電晶體110是同一類型的電晶體。在一些實施例中，第二電晶體120與第一電晶體110是不同類型的電晶體。在一些實施例中，連接到參考電壓GND的第二電晶體120的端點是源極端點。在一些實施例中，連接到參考電壓GND的第二電晶體120的端點是汲極端點。在一些實施例中，BJT由第二電晶體120的源極/汲極區和第二電晶體120的主體所形成。在一些實施例中，BJT是LBJT。在一些實施例中，第二電晶體120的汲極是BJT的射極。在一些實施例中，第二電晶體120的源極是BJT的集極。在一些實施例中，第二電晶體120的主體是BJT的基極。在一些實施例中，在靜電放電（electrostatic discharge，ESD）發生期間，所述BJT提供第二電流路徑，其不同於第二電晶體120的通道。
電感器130連接到第一電晶體110和第二電晶體120。電感器130被配置為根據第一電晶體110和第二電晶體120的導通狀態而將電壓和電流輸出到輸出節點OUT。電感器130被配置為在藉由第一電晶體110連接到功率電壓VDD時儲存能量；並在從功率電壓VDD斷開時釋放所儲存的能量至輸出節點OUT。電感器130還有助於減少輸出節點OUT處的峰值電流（peak current）。
當第一電晶體110和第二電晶體120都處於非導通狀態時，降壓轉換器100是處在死區時間（dead period）。在死區時間期間，電感器130抵抗電感器130兩端的電流變化。因此，在一些情況下，連接到電感器130的第二電晶體120的端點處的電壓下降到低於參考電壓GND。在一些情況下，所述電壓差導致電流通過第二電晶體120。
通過第二電晶體120的電流流經兩個路徑之一。第一路徑是沿著第二電晶體120的通道。第二路徑是從連接到參考電壓GND的第二電晶體120的端點通過第二電晶體120的主體到連接至電感器130的第二電晶體120的端點。在一些實施例中，第二路徑是通過第二電晶體120的源極/汲極區與第二電晶體120的主體所形成的BJT。隨著沿第二路徑的電流量增加，相鄰的元件的功能性的干擾增加。為了減輕缺少非對稱閾值電壓的電晶體的降壓轉換器中的相鄰元件的影響，IC中的元件之間的間距將增加。然而，第二電晶體120的非對稱閾值電壓有助於允許更高部分的電流沿著第一路徑流通。因此，在一些情況下，與包括其他降壓轉換器的IC相比，包括降壓轉換器100的IC的相鄰元件之間的間距減小。
另外，在死區時間期間，藉由提高連接到電感器130的第二電晶體120的端點處的電壓，降壓轉換器100的效率也增加。增加的效率是由於在第一電晶體110的啟動之後（即，將電感器130連接到功率電壓VDD）縮短時間量，以提高連接到電感器130的第一側的電壓所引起。因為第一電晶體110在較短的時間段導通，因此與其他降壓轉換器相比，縮短了升高電壓的時間使得降壓轉換器100降低功耗。
電容器140連接到輸出節點OUT並有助於減小電感器130的漣波電流（ripple current）。在電感器130的電流輸出中，漣波電流是不被期望的周期性變化。電容器140還有助於避免輸出節點OUT處的電壓過衝（overshoot）。電壓過衝發生在當輸出電壓高於所需輸出電壓時。在一些實施例中，電容器140是金屬-絕緣體-金屬（metal-insulator-metal，MIM）電容器。在一些實施例中，電容器140是極性電容器（polarized capacitor）。
在一些實施例中，功率電壓VDD為5伏特（V）。在一些實施例中，功率電壓VDD大於或小於5V。在一些實施例中，參考電壓GND為0V。在一些實施例中，參考電壓GND大於或小於0V。
圖2是根據一些實施例，具有非對稱閾值電壓的電晶體200的剖視圖。電晶體200包括在基底202上的閘極結構210。閘極結構210包括閘介電質212、在閘介電質212上的閘極214以及沿著閘介電質212及閘極214的側壁的間隙壁216。通道區220位於閘極結構210下方的基底202中。第一源極/汲極（S/D）區232位於閘極結構210附近的基底202中。第二S/D區234位於閘極結構210的與第一S/D區232相反側的基底202中。第一淡摻雜汲極（LDD）區242位於基底202中，並與第一S/D區232連接，且延伸至通道區220附近。第二淡摻雜汲極區244位於基底202中，並與第二S/D區234連接，且延伸至通道區220附近。摻雜延伸區250位於基底202中，並連接第二S/D區234和第二淡摻雜汲極區244。摻雜延伸區250位於第二淡摻雜汲極區244下方，且比第二淡摻雜汲極區244延伸到閘極結構210的下方更遠。
在一些實施例中，基底202包括元素半導體、化合物半導體、合金半導體、任何其他合適的材料或其組合。元素半導體包括晶體中的矽或鍺、多晶形或非晶形結構。化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦。合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP。在一些實施例中，合金半導體基底具有梯度SiGe特徵，其中Si和Ge組成物從梯度SiGe特徵的一處的比值改變至另一處的另一比值。在一些實施例中，合金SiGe形成在矽基底上。在一些實施例中，基底202是應變SiGe基底。在一些實施例中，半導體基底包括絕緣層上半導體結構，如絕緣層上矽（silicon on insulator，SOI）結構。在一些實施例中，半導體基底包括摻雜磊晶層或埋入層。在一些實施例中，化合物半導體基底具有多層結構，或基底包括多層化合物半導體結構。在一些實施例中，基底202是摻雜有第一型摻質，即，p型摻質或n型摻質。
閘介電質212位在基底202上。閘介電質212經配置以電性絕緣閘極214與基底202。在一些實施例中，閘介電質212由熱氧化法、氮化法、濺鍍沉積法、化學氣相沉積法（chemical vapor deposition，CVD）、其組合或其他合適的形成製程來形成。在一些實施例中，閘介電質212包括氧化矽、氮化矽、氮化氧化矽、氮氧化矽以及高介電常數（例如，K＞8）介電質。高介電常數介電質包括金屬氧化物、金屬矽酸鹽、金屬氮化物、過渡金屬氧化物、過渡金屬矽酸鹽、金屬鋁酸鹽和過渡金屬氮化物或其組合。舉例來說，在一些實施例中，高介電常數介電質包括但不限於氧化鋁（Al2 O3 ），氧化鉿（HfO2 ）、氮氧化鉿（HfON）、矽酸鉿（HfSiO4 ）、氧化鋯（ZrO2 ）、氮氧化鋯（ZrON）、矽酸鋯（ZrSiO2 ）、氧化釔（Y2 O3 ）、氧化鑭（La2 O3 ）、氧化鈰（CeO2 ）、氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）或其組合。在一些實施例中，使用蝕刻製程來定義閘介電質212的形狀。
閘極214被配置為接收用於控制通道區220的導電性的電信號。閘極214包括導電材料，例如多晶矽、金屬或其它合適的材料。在一些實施例中，閘極214由沉積製程形成，例如CVD、物理氣相沉積法（physical vapor deposition，PVD）、鍍覆或其他合適的沉積製程。在一些實施例中，使用蝕刻製程來定義閘極214的形狀。
間隙壁216有助於電性隔離閘極214。間隙壁216包括介電材料。在一些實施例中，間隙壁216包括單一介電材料。在一些實施例中，間隙壁216包括多種介電材料。在一些實施例中，間隙壁216包括多層氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）結構，其中各間隙壁216具有氮化矽層配置在氧化矽層之間。在一些實施例中，間隙壁216由沉積製程形成，例如CVD、PVD或其他合適的沉積製程。在一些實施例中，使用蝕刻製程來定義間隙壁216的形狀。在一些實施例中，間隙壁216由一系列的沉積製程和蝕刻製程來形成。
第一S/D區232和第二S/D區234是基底202內具有較高的電荷遷移率（charge mobility）的區域。各第一S/D區232和第二S/D區234的頂面與基底202的頂面共平面。第一S/D區232和第二S/D區234具有第二摻雜型，其與第一摻雜型的基底202相反。在一些實施例中，第一S/D區232是源極區，而第二S/D區234是汲極區。在一些實施例中，第一S/D區232是汲極區，而第二S/D區234是源極區。
在一些實施例中，第一S/D區232和第二S/D區234的電洞遷移率高於基底202。在一些實施例中，第一S/D區232和第二S/D區234的電子遷移率高於基底202。在一些實施例中，根據設計需求，第一S/D區232和第二S/D區234包括各種摻雜配置。在一些實施例中，第一S/D區232和第二S/D區234摻雜有p型摻質或n型摻質。舉例來說，第一S/D區232和第二S/D區234摻雜有p型摻質（例如是硼或BF2 ）；n型摻質（例如是磷或砷）；以及/或其組合。在一些實施例中，第一S/D區232和第二S/D區234配置為NMOS電晶體或PMOS電晶體。
第一S/D區232和第二S/D區234均由植入製程形成。離子植入基底202中。植入製程以約10千電子伏特（KeV）至約150KeV的能量範圍實施，劑量範圍為約1×1014 離子/cm2 至約1×1016 離子/cm2 。在一些實施例中，植入製程是垂直植入製程。在一些實施例中，植入製程是傾斜植入製程。
在一些實施例中，第一S/D區232和第二S/D區234是同時形成的。在一些實施例中，第一S/D區232和第二S/D區234是依次形成的。在一些實施例中，用於形成第一S/D區232的摻質種類與用於形成第二S/D區234的摻質種類相同。在一些實施例中，用於形成第一S/D區232的摻質種類與用於形成第二S/D區234的摻質種類不同。
在一些實施例中，在離子植入製程後進行回火製程。在一些實施例中，為了盡量減少摻質（如硼、砷、磷等）的顯著擴散，快速熱回火（rapid thermal anneal，RTA）的回火溫度峰值應等於或小於約1010℃。在一些實施例中，所述回火溫度峰值等於或小於約900℃。此RTA或快速熱處理（rapid thermal processing，RTP）回火的持續時間受到回火溫度的影響。對於較高的回火溫度，回火時間較低。在一些實施例中，RTA的持續時間等於或小於約60秒。舉例來說，根據一些實施例，回火製程在約750℃至約850℃的溫度範圍內持續進行的時間為約5秒至約60秒。如果使用毫秒回火（millisecond anneal）或快閃回火（flash anneal），其回火溫度峰值高於RTA溫度，而其持續時間則縮短。在一些實施例中，回火溫度峰值等於或小於約1250℃。根據一些實施例，毫秒回火的持續時間等於或小於約40毫秒。
在一些實施例中，回火製程是在植入製程之後立即執行的。在一些實施例中，在植入製程與回火製程之間會有至少一個用以形成電晶體200的額外製程。
第一淡摻雜汲極區242和第二淡摻雜汲極區244的摻雜濃度高於基底202的摻雜濃度，但是低於第一S/D區232和第二S/D區234的摻雜濃度。第一淡摻雜汲極區242和第二淡摻雜摻汲極區244位於部分基底202中，且比第一S/D區232和第二S/D區234更靠近通道區220。第一淡摻雜汲極區242和第二淡摻雜汲極區244的摻質類型與第一S/D區232和第二S/D區234相同。
第一淡摻雜汲極區242和第二淡摻雜汲極區244均由植入製程形成。所述植入製程以約10KeV至150KeV的能量範圍實施，劑量範圍為約1×1013 離子/cm2 至約8×1014 /cm2 。植入製程為傾斜植入製程。在一些實施例中，傾斜植入製程的角度範圍為約15度到約30度。在一些實施例中，用以形成第一淡摻雜汲極區242的傾斜植入製程的角度與用以形成第二淡摻雜汲極區244的傾斜植入製程的角度相同。在一些實施例中，用以形成第一淡摻雜汲極區242的傾斜植入製程的角度與用以形成第二淡摻雜汲極區244的傾斜植入製程的角度不同。
在一些實施例中，第一淡摻雜汲極區242和第二淡摻雜汲極區244是同時形成的。在一些實施例中，第一淡摻雜汲極區242和第二淡摻雜汲極區244是依次形成的。在一些實施例中，用於形成第一淡摻雜汲極區242的摻質種類與用於形成第二淡摻雜汲極區244的摻質種類相同。在一些實施例中，用於形成第一淡摻雜汲極區242的摻質種類與用於形成第二淡摻雜汲極區244的摻質種類不同。
在一些實施例中，在離子植入製程之後進行回火製程。在一些實施例中，用於活化第一淡摻雜汲極區242和第二淡摻雜汲極區244的離子的回火製程與用於活化第一S/D區232和第二S/D區234的離子的回火製程相同。在一些實施例中，用於活化第一淡摻雜汲極區242和第二淡摻雜汲極區244的離子的回火製程不同於用於活化第一S/D區232和第二S/D區234的離子的回火製程。
在一些實施例中，回火製程是在植入製程之後立即執行的。在一些實施例中，植入製程和回火製程之間會有至少一個用以形成電晶體200的額外製程。
摻雜延伸區250的摻雜濃度高於基底202的摻雜濃度，但是低於第一淡摻雜汲極區242和第二淡摻雜汲極區244的摻雜濃度。摻雜延伸區250位於部分基底202中，且比第一淡摻雜汲極區242和第二淡摻雜汲極區244更靠近通道區220。摻雜延伸區250延伸到比第二淡摻雜汲極區244更深的深度。摻雜延伸區250直接接觸第二淡摻雜汲極區244和第二S/D區234。在一些實施例中，摻雜延伸區250與第二淡摻雜汲極區244或第二S/D區234中的至少一者物理分離。摻雜延伸區250的摻質類型與第一S/D區232和第二S/D區234相同。
摻雜延伸區250由植入製程形成。植入製程以約100KeV至200KeV的能量範圍實施，劑量範圍為約1×1012 離子/cm2 至約5×1013 離子/cm2 。在一些實施例中，摻雜延伸區250的摻雜濃度與第二淡摻雜汲極區244的摻雜濃度的比值為約1/200至約1/50。在一些實施例中，摻雜延伸區250的最大深度為第二淡摻雜汲極區244的最大深度的10倍至30倍。
植入製程為傾斜植入製程。在一些實施例中，傾斜植入製程的角度範圍為約15度到約30度。在一些實施例中，用以形成第二淡摻雜汲極區244的傾斜植入製程的角度與用以形成摻雜延伸區250的傾斜植入製程的角度相同。在一些實施例中，用以形成第二淡摻雜汲極區244的傾斜植入製程的角度與用以形成摻雜延伸區250的傾斜植入製程的角度不同。
第二淡摻雜汲極區244和摻雜延伸區250是依次形成的。在一些實施例中，第二淡摻雜汲極區244和摻雜延伸區250使用相同的植入罩幕來形成。在一些實施例中，第二淡摻雜汲極區244和摻雜延伸區250使用不同的植入罩幕來形成。在一些實施例中，用於形成第二淡摻雜汲極區244的摻質種類與用於形成摻雜延伸區250的摻質種類相同。在一些實施例中，用於形成第二淡摻雜汲極區244的摻質種類與用於形成摻雜延伸區250的摻質種類不同。
在一些實施例中，在離子植入製程之後進行回火製程。在一些實施例中，用於活化摻雜延伸區250的離子的回火製程與用於活化第一淡摻雜汲極區242和第二淡摻雜汲極區244的離子的回火製程相同。在一些實施例中，用於活化摻雜延伸區250的離子的回火製程與用於活化第一淡摻雜汲極區242和第二淡摻雜汲極區244的離子的回火製程不同。
在一些實施例中，回火製程是在植入製程之後立即執行的。在一些實施例中，植入製程和回火製程之間會有至少一個用以形成電晶體200的額外製程。
相較於不包括摻雜延伸區250的電晶體，包括摻雜延伸區250的電晶體200，電流沿著通道區220從第二S/D區234流到第一S/D區232的導電路徑具有較低的閾值電壓。相較於流過電晶體200的本體的電流，沿著通道區220流動的電流量增加了，其減少了與周圍元件的干擾，並且減少了形成通過電晶體200的本體的導電路徑而對電晶體200的效能造成負面影響的風險。在一些情況下，功率循環（power cycle）被用於移除通過電晶體的主體的導電路徑。功率循環包括關閉IC然後再打開。這種功率循環降低了IC的操作效率。
圖3是根據一些實施例，在具有非對稱閾值電壓的電晶體300的操作期間所述電晶體的電場剖視圖。電晶體300與電晶體200類似，相似的構件具有相似的元件符號（其增加了100，例如閘極結構310）。相較於電晶體200，電晶體300包括電性連接到第一S/D區332的第一S/D接觸窗360。電晶體300還包括電性連接到第二S/D區334的第二S/D接觸窗370。電感器380電性連接到第一S/D接觸窗360。在一些實施例中，電感器380是降壓轉換器（例如是圖1的降壓轉換器100）的一部分。
在電晶體300的操作中，第一S/D接觸窗360處的電壓值高於第二S/D接觸窗370處的電壓值。在操作中，電晶體300包括低導電區域325，其位於電晶體300的通道區內。為了清楚起見，電晶體300的通道區未標示在圖3中。當第一S/D接觸窗360處的電壓大於第二S/D接觸窗370處的電壓時，低導電區域325表示為電晶體300的高閾值電壓。在一些實施例中，在操作中，第一S/D接觸窗360處的電壓約為5V，而第二S/D接觸窗370處的電壓大約為0V。在一些實施例中，第一S/D接觸窗360和第二S/D接觸窗370的電壓可以是其他值。
圖4是根據一些實施例，在具有非對稱閾值電壓的電晶體400在死區時間的期間所述電晶體的電場剖視圖。電晶體400與電晶體300類似，相似的構件具有相同的元件符號。相較於電晶體300，電晶體400在第二S/D接觸窗370處的電壓高於在第一S/D接觸窗360處的電壓。
在操作中，電晶體400包括高導電區域325’，其位於電晶體400的通道區內。為了清楚起見，電晶體400的通道區未標示在圖4中。當第一S/D接觸窗360處的電壓小於第二S/D接觸窗370處的電壓時，高導電區域325’表示為電晶體400的低閾值電壓。在一些實施例中，在操作中，第一S/D接觸窗360處的電壓約為-0.7V，而第二S/D接觸窗370處的電壓大約為0V。在一些實施例中，第一S/D接觸窗360和第二S/D接觸窗370的電壓可以是其他值。
電晶體300與電晶體400的比較表示出通道區的導電性是非對稱的。也就是說，相較於第一S/D接觸窗360處的電壓小於第二S/D接觸窗370處的電壓的情況，當第一S/D接觸窗360處的電壓高於第二S/D接觸窗370處的電壓時，電晶體展現出較高的閾值電壓，即，在通道區具有低導電性。當第二S/D接觸窗部370處的電壓高於第一S/D接觸窗部360處的電壓時，增加了通道區中的導電性，其有助於最大化通過通道區的電流量，且最小化通過電晶體的主體的電流量。
圖5是根據一些實施例，製造具有非對稱閾值電壓的電晶體的方法500的流程圖。方法500包括操作510，其在基底上形成閘極結構。閘極結構包括閘介電質、閘極以及間隙壁。閘極結構是由一系列的沉積與圖案化製程而成。在一些實施例中，沉積製程包括CVD、PVD、鍍覆或其他合適的沉積製程。在一些實施例中，圖案化製程包括微影製程和蝕刻製程。
方法500進一步包括植入源極/汲極特徵的操作520。源極/汲極特徵是通過離子植入製程而植入於基底中。源極/汲極特徵的摻質類型與基底不同。在一些實施例中，源極和汲極特徵是同時植入的。在一些實施例中，源極和汲極特徵是依次植入的。在一些實施例中，源極/汲極特徵藉由傾斜植入製程而植入。在一些實施例中，源極/汲極特徵藉由垂直植入製程而植入。在一些實施例中，閘極結構的間隙壁被用以當作植入罩幕來植入源極/汲極特徵。在一些實施例中，額外的植入罩幕（例如光阻罩幕）是用以當作形成植入源極/汲極特徵的植入罩幕。
方法500進一步包括操作530，其將淡摻雜汲極區植入到各源極/汲極特徵附近。藉由離子植入製程將淡摻雜汲極區植入基底中。淡摻雜汲極區的摻質類型與源極/汲極特徵相同。在一些實施例中，淡摻雜汲極區的摻質種類與源極/汲極特徵相同。在一些實施例中，至少一個淡摻雜汲極區的摻質種類與至少一個源極/汲極特徵不同。在一些實施例中，淡摻雜汲極區是同時植入的。在一些實施例中，淡摻雜汲極區是依次植入的。淡摻雜汲極區藉由傾斜植入製程來植入。在一些實施例中，傾斜植入製程的角度範圍為約15度到約30度。在一些實施例中，閘極結構的間隙壁被用以當作植入淡摻雜汲極區的植入罩幕。在一些實施例中，使用額外的植入罩幕（例如光阻罩幕）來形成用以植入淡摻雜汲極區的植入罩幕。
方法500進一步包括操作540，其中將摻雜延伸區植入到淡摻雜汲極區中的一者附近。藉由離子植入製程將摻雜延伸區植入基底中。摻雜延伸區的摻質類型與源極/汲極特徵相同。在一些實施例中，淡摻雜汲極區的摻質種類與摻雜延伸區相同。在一些實施例中，至少一個淡摻雜汲極區的摻質種類與摻雜延伸區不同。摻雜延伸區藉由傾斜植入製程來植入。在一些實施例中，傾斜植入製程的角度範圍為約15度到約30度。在一些實施例中，植入摻雜延伸區的角度與用於植入至少一個淡摻雜汲極區的角度相同。在一些實施例中，植入摻雜延伸區的角度與用於植入至少一個淡摻雜汲極區的角度不同。用於植入摻雜延伸區的能量大於用於植入淡摻雜汲極區的能量。因此，相較於淡摻雜汲極區，摻雜延伸區更深地植入到基底中。在一些實施例中，閘極結構的間隙壁被用以當作植入摻雜延伸區的植入罩幕。在一些實施例中，使用額外的植入罩幕（例如光阻罩幕）來形成用以植入摻雜延伸區的植入罩幕。在一些實施例中，摻雜延伸區與淡摻雜汲極區中的一者可使用相同植入罩幕。在一些實施例中，摻雜延伸區與淡摻雜汲極區中的一者可使用不同植入罩幕。
在一些實施例中，可改變方法500的操作順序。舉例來說，在一些實施例中，在形成閘極結構之前植入源極/汲極特徵。在一些實施例中，方法500中包括至少一個額加操作。舉例來說，在一些實施例中，方法500中加入至少一個回火製程，以便活化任何或所有的源極/汲極特徵、淡摻雜汲極區或摻雜延伸區中的摻質。
本揭露的一態樣有關於一種電晶體。電晶體包括閘極結構配置在基底上，其中所述基底包括閘極結構下方的通道區。電晶體還包括基底中的源極，其鄰近閘極結構的第一側。電晶體還包括基底中的汲極，其鄰近閘極結構的第二側，其中閘極結構的第二側相對於閘極結構的第一側。電晶體還包括鄰近源極的第一淡摻雜汲極。電晶體還包括鄰近汲極的第二淡摻雜汲極區。電晶體還包括鄰近第一淡摻雜汲極區的摻雜延伸區。在一些實施例中，摻雜延伸區位於第一淡摻雜汲極區的下方。在一些實施例中，摻雜延伸區物理接觸第一淡摻雜汲極區和源極。在一些實施例中，摻雜延伸區的摻質種類與第一淡摻雜汲極區和源極的摻質種類相同。在一些實施例中，摻雜延伸區從源極延伸到閘極結構的下方，且比第一淡摻雜汲極區延伸地更遠。在一些實施例中，鄰近第二淡摻雜汲極區的基底的區域中不具有任何摻雜延伸區。在一些實施例中，電晶體被配置為以第一方向上流動的電流來呈現第一閾值電壓，以第二方向上流動的電流來呈現第二閾值電壓，第二方向相對於第一方向，且第一閾值電壓不同於第二閾值電壓。在一些實施例中，所述摻雜延伸區的摻雜濃度與所述第二淡摻雜汲極區的摻雜濃度的比值為約1/200至約1/50。
本揭露的另一態樣有關於一種降壓轉換器。降壓轉換器包括連接到功率電壓的第一電晶體。降壓轉換器進一步包括連接至參考電壓的第二電晶體，其中第一電晶體連接至第二電晶體，並且第二電晶體具有非對稱閾值電壓。降壓轉換器還包括連接到第一電晶體和第二電晶體的電感器。在一些實施例中，第二電晶體包括在基底上的閘極結構，其中基底包括所述閘極結構下方的通道區。在一些實施例中，第二電晶體還包括第一源極/汲極（S/D）特徵，其鄰近所述閘極結構的第一側的所述基底中。在一些實施例中，第二電晶體還包括第二S/D特徵，其鄰近閘極結構的第二側的基底中，其中閘極結構的第二側相對於閘極結構的第一側。在一些實施例中，第二電晶體還包括鄰近第一S/D特徵的第一淡摻雜汲極區。在一些實施例中，第二電晶體還包括鄰近第二S/D特徵的第二淡摻雜汲極區。在一些實施例中，第二電晶體還包括鄰近第一淡摻雜汲極區的摻雜延伸區。在一些實施例中，電感器連接到第二S/D特徵。在一些實施例中，第一電晶體不具有摻雜延伸區。在一些實施例中，摻雜延伸區比第一淡摻雜汲極區更遠離基底的頂面。在一些實施例中，摻雜延伸區從第一S/D特徵延伸到閘極結構的下方，且比第一淡摻雜汲極區延伸地更遠。在一些實施例中，所述降壓轉換器還包括連接到參考電壓的第三電晶體，所述第三電晶體位於所述第二電晶體與所述參考電壓之間。在一些實施例中，第三電晶體包括基底上的第二閘極結構，其中基底包括第二閘極結構下方的第二通道區。在一些實施例中，第三電晶體還包括第三S/D特徵，其鄰近第二閘極結構的第一側的基底中。在一些實施例中，第三電晶體還包括第四S/D特徵，其鄰近第二閘極結構的第二側的基底中，其中第二閘極結構的第二側相對於第二閘極結構的第一側。在一些實施例中，第三電晶體還包括鄰近第三S/D特徵的第三淡摻雜汲極區。在一些實施例中，第三電晶體還包括鄰近第四S/D特徵的第四淡摻雜汲極區。在一些實施例中，第三電晶體還包括第二摻雜延伸區鄰近第三淡摻雜汲極區。在一些實施例中，降壓轉換器還包括連接到電感器的電容器。
本揭露的又一態樣有關於一種半導體元件的製造方法。所述方法包括在鄰近閘極結構的第一側的基底中植入源極特徵。所述方法進一步包括在鄰近閘極結構的第二側的基底中植入汲極特徵。所述方法進一步包括在鄰近源極特徵的基底中植入第一淡摻雜汲極區（LDD）。所述方法還包括在鄰近汲極特徵的基底中植入第二淡摻雜汲極區。所述方法還包括在鄰近第一淡摻雜汲極區的基底中植入摻雜延伸區。在一些實施例中，所述植入摻雜延伸區包括：使用比植入第一淡摻雜汲極區的植入能量高的植入能量來植入摻雜延伸區。在一些實施例中，所述植入摻雜延伸區包括：以不同於植入第一淡摻雜汲極區之角度的角度來植入摻雜延伸區。在一些實施例中，所述植入摻雜延伸區包括：使用與用於植入第一淡摻雜汲極區的相同植入罩幕來植入摻雜延伸區。
以上概述若干實施例的特徵，以使得本領域的技術人員可較好地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的且/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧降壓轉換器
110‧‧‧第一電晶體
120‧‧‧第二電晶體
130、380‧‧‧電感器
140‧‧‧電容器
200、300、400‧‧‧電晶體
202‧‧‧基底
210‧‧‧閘極結構
212‧‧‧閘介電質
214‧‧‧閘極
216‧‧‧間隙壁
220‧‧‧通道區
232、332‧‧‧第一S/D區
234、334‧‧‧第二S/D區
242‧‧‧第一淡摻雜汲極區
244‧‧‧第二淡摻雜汲極區
250‧‧‧摻雜延伸區
325‧‧‧低導電區域
325’‧‧‧高導電區域
360‧‧‧第一S/D接觸窗
370‧‧‧第二S/D接觸窗
500‧‧‧方法
510、520、530、540‧‧‧操作
GND‧‧‧參考電壓
OUT‧‧‧輸出節點
VDD‧‧‧功率電壓
當結合附圖閱讀時，自以下實施方式最佳地理解本發明之態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵之尺寸。 圖1是根據一些實施例的包括具有非對稱閾值電壓的電晶體的降壓轉換器的示意圖。 圖2是根據一些實施例的具有非對稱閾值電壓的電晶體的剖視圖。 圖3是根據一些實施例，在具有非對稱閾值電壓的電晶體的操作期間所述電晶體的電場剖視圖。 圖4是根據一些實施例，在具有非對稱閾值電壓的電晶體在死區時間的期間所述電晶體的電場剖視圖。 圖5是根據一些實施例，製作具有非對稱閾值電壓的電晶體的方法的流程圖。

Claims (1)

  1. 一種電晶體，包括： 閘極結構，位於基底上，其中所述基底包括所述閘極結構下方的通道區； 源極，位於鄰近所述閘極結構的第一側的所述基底中； 汲極，位於鄰近所述閘極結構的第二側的所述基底中，其中所述閘極結構的所述第二側相對於所述閘極結構的所述第一側； 第一淡摻雜汲極區，鄰近所述源極； 第二淡摻雜汲極區，鄰近所述汲極；以及 摻雜延伸區，鄰近所述第一淡摻雜汲極區。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107555888A (zh) * 2017-07-20 2018-01-09 无为县严桥双龙建材厂（普通合伙） 一种高强度高拉伸性能的免烧砖及其制备方法
CN115566015A (zh) * 2021-08-20 2023-01-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
US5595919A (en) * 1996-02-20 1997-01-21 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned halo process for reducing junction capacitance
KR100260044B1 (ko) * 1997-11-25 2000-07-01 윤종용 고속/고성능 모스 트랜지스터 및 그 제조방법
US6518136B2 (en) * 2000-12-14 2003-02-11 International Business Machines Corporation Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
US6743684B2 (en) * 2002-10-11 2004-06-01 Texas Instruments Incorporated Method to produce localized halo for MOS transistor
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
JP4408679B2 (ja) * 2003-10-09 2010-02-03 三洋電機株式会社 半導体装置の製造方法
US20060197129A1 (en) 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
JP4954508B2 (ja) * 2005-08-05 2012-06-20 パナソニック株式会社 半導体装置
US20070029608A1 (en) * 2005-08-08 2007-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Offset spacers for CMOS transistors
US7348225B2 (en) 2005-10-27 2008-03-25 International Business Machines Corporation Structure and method of fabricating FINFET with buried channel
US7557022B2 (en) * 2006-06-13 2009-07-07 Texas Instruments Incorporated Implantation of carbon and/or fluorine in NMOS fabrication
JP2008098205A (ja) * 2006-10-05 2008-04-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8039375B2 (en) * 2007-05-21 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow junction formation and high dopant activation rate of MOS devices
US20090090980A1 (en) * 2007-10-08 2009-04-09 Mingchu King Asymmetric-ldd mos device
US20090140351A1 (en) * 2007-11-30 2009-06-04 Hong-Nien Lin MOS Devices Having Elevated Source/Drain Regions
US8101492B2 (en) * 2009-09-23 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US7994016B2 (en) * 2009-11-11 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for obtaining quality ultra-shallow doped regions and device having same
US20120217467A1 (en) 2011-02-24 2012-08-30 Globalfoundries Singapore Pte. Ltd. Buried channel finfet sonos with improved p/e cycling endurance
US9793278B1 (en) * 2016-04-27 2017-10-17 United Microelectronics Corp. Structure of memory cell with asymmetric cell structure and method for fabricating the same
US11462616B2 (en) * 2017-01-30 2022-10-04 Texas Instruments Incorporated Driver for transistor

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