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TW201924066A - 以絕緣結構施加電晶體通道應力的裝置、方法及系統 - Google Patents

以絕緣結構施加電晶體通道應力的裝置、方法及系統 Download PDF

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Abstract

使用絕緣體對電晶體施加應力的技術和機制。在一實施例中，積體電路裝置包括在半導體基板上的鰭結構，其中，兩個電晶體的各自結構不同地位於鰭結構中或上。位於兩個電晶體之間的區域中的IC裝置的凹槽至少部分地延伸穿過鰭結構。凹槽中的絕緣體在兩個電晶體的各自通道區域上施加應力。在另一實施例中，壓縮應力或拉應力施加在電晶體上，絕緣體和鰭結構下方的緩衝層皆被施加在電晶體上。

Description

以絕緣結構施加電晶體通道應力的裝置、方法及系統
本發明的實施例一般有關半導體技術，尤其但非排他地有關應變電晶體。
在半導體處理中，電晶體通常形成在半導體晶圓上。在CMOS(互補金屬氧化物半導體)技術中，電晶體通常屬於兩種類型中的一種：NMOS(負通道金屬氧化物半導體)或PMOS(正通道金屬氧化物半導體)電晶體。電晶體和其他裝置可互連以形成執行許多有用功能的積體電路(IC)。
此種IC的操作至少部分地取決於電晶體的性能，而電晶體的性能又可藉由在通道區域中施加應變來改善。具體而言，透過在其通道區域中提供拉伸應變(tensile strain)來改善NMOS電晶體的性能，並且透過在其通道區域中提供壓縮應變(compressive strain)來改善PMOS電晶體的性能。
鰭式場效電晶體(FinFET)是圍繞薄帶半導體材料(通常稱為鰭)構建的電晶體。電晶體包括標準場效電晶體(FET)節點，包括閘極、閘極介電質、源極區域和汲極區域。此種裝置的導電通道位於閘極介電質下方的鰭的外側。具體而言，電流沿著/在鰭的兩個側壁(垂直於基板表面的側面)以及沿著鰭的頂部(沿著平行於基板表面的一側)延伸。因為此種配置的導電通道基本上位於鰭的三個不同的外部平面區域，所以此種FinFET設計有時被稱為三閘極FinFET。也可使用其他類型的FinFET配置，例如所謂的雙閘極FinFET，其中，導電通道主要僅沿著鰭的兩個側壁(而不是沿著鰭的頂部)存在。有許多與製造此種基於鰭的電晶體相關的重要問題。
及
在各種實施例中，描述了與受應力電晶體相關的設備和方法。簡言之，一些實施例不同地促進通道應力以增強一或多個NMOS電晶體及/或一或多個PMOS電晶體的性能。然而，可在沒有一或多個具體細節的情況下或者利用其他方法、材料或組件來實踐各種實施例。在其他情況下，未詳細顯示或描述周知的結構、材料或操作以避免模糊各種實施例的各態樣。類似地，為解釋的目的，闡述了具體的數量、材料和配置，以便提供對一些實施例的透徹理解。然而，可在沒有具體細節的情況下實施一些實施例。此外，應理解，圖式中所顯示的各種實施例為說明性表示且不一定按比例繪製。
本文描述的技術可在一或多個電子裝置中實現。可利用本文描述的技術的電子裝置的非限制性示例包括任何類型的行動裝置及/或固定裝置，諸如相機、手機、電腦終端、桌上型電腦、電子閱讀器、傳真機、資訊亭、膝上型電腦、小筆電電腦、筆記型電腦、網際網路裝置、支付終端、個人數位助理、媒體播放器及/或錄影機、伺服器(例如，刀片伺服器、機架式伺服器、其組合等)、機上盒、智慧型手機、平板型個人電腦、超級行動個人電腦、有線電話、其等之組合等。更一般而言，實施例可用於各種電子裝置中的任何一種，包括一或多個電晶體，包括根據本文描述的技術形成的結構。
圖1以透視圖顯示根據一實施例的積體電路(IC)裝置100，其包括對一或多個電晶體施加應力的結構圖。圖1亦顯示IC裝置100的剖面側視圖102和剖面端視圖104。
IC裝置100是其中鰭結構在其中設置有絕緣體的實施例的一個示例，該絕緣體設置在兩個電晶體之間，其中，絕緣體對該兩個電晶體中的一個或兩個施加應力。鰭結構還可包括電晶體的各自摻雜源極區域或汲極區域，其中，電晶體的各自閘極結構在鰭結構上不同地延伸。鰭結構可由第一半導體本體形成，第一半導體本體設置在第二半導體本體(這裡稱為「緩衝層」)上，以便於在電晶體上施加應力。絕緣體可進一步促進此種壓力的施加。
在所示的示例實施例中，IC裝置100包括具有側面112的緩衝層110。緩衝層110可包括一或多個外延單晶半導體層(例如，矽、鍺、矽鍺、砷化鎵、磷化銦、銦鎵砷、砷化鋁鎵等)例如，可在不同的塊狀半導體基板(例如，所示的示例性矽基板140)的頂上生長。
儘管一些實施例在此方面不受限制，但緩衝層110可包含具有不同晶格常數的各種外延生長的半導體子層。此種半導體子層可作為沿著所示之xyz座標系的z軸對晶格常數進行分級。例如，SiGe緩衝層110的鍺濃度可從最底部緩衝層處的30％鍺增加到最頂部緩衝層處的70％鍺，從而逐漸增加晶格常數。
IC裝置100還可在緩衝層110上包括形成鰭結構的第一半導體本體(諸如，所示的示例性鰭結構120)。例如，第一半導體本體可部分地由外延生長的單晶半導體形成，例如但不侷限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb，InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。在一些實施例中，鰭結構120可延伸到側面112。在其他實施例中，第一半導體本體還可包括在下層子層部分，鰭結構120從該子層部分延伸(例如，其中在下層子層部分設置在側面112與鰭結構120之間，並鄰接每個側面112和鰭結構120)。
如本文所使用的，「源極或汲極區域」(或替代地，「源極/汲極區域」)是指被配置為用作電晶體的源極或電晶體的汲極之一的結構。鰭結構120的摻雜部分可提供電晶體的各自源極和電晶體的各自汲極。該電晶體還可包括在鰭結構120上不同地延伸的閘極結構。在所示的說明性實施例中，IC裝置100包括電晶體130、150，其中，電晶體130、150之間的區域162包括至少部分地延伸於鰭結構120中的絕緣體160。絕緣體160可僅部分地延伸穿過鰭結構120，或者可進一步延伸到緩衝層110(並且在一些實施例中，至少部分地延伸到緩衝層110中)。
電晶體130可包括鰭結構120的摻雜源極/汲極區域134、136，以及閘極介電質138和閘極電極132，其每個均在鰭結構120上延伸。類似地，電晶體150可包括鰭結構120的摻雜源極/汲極區域154、156，以及閘極介電質158和閘極電極152，其每個均在鰭結構120上延伸。這裡描述關於電晶體130的特徵(例如，源極/汲極區域134、136、閘極介電質138和閘極電極132的特徵)可另外有關於電晶體150(例如，分別有關於源極/汲極區域154、156、閘極介電質158和閘極電極152)。
電晶體130的通道區域可設置在源極/汲極區域134、136之間，其中，閘極介電質138和閘極電極132在包括通道區域的鰭結構120的一部分上不同地延伸。例如，源極/汲極區域134、136區域可在閘極電極132的橫向相對側下方延伸。
源極/汲極區域134、136和通道區域可被配置為在IC裝置100的操作期間傳導電流，例如，使用閘極電極132控制電流。例如，可配置源極/汲極區域134、136於以鰭結構120形成的源極/汲極井內。源極/汲極區域134、136可包括各種合適的n型摻雜劑中的任何一種，例如磷或砷中的一種。或者，源極/汲極區域134、136可包括各種合適的p型摻雜劑中的任何一種，例如硼。
緩衝層110的結構及/或鰭結構120的結構可透過絕緣結構114(舉例來說)與IC裝置100的其他電路結構至少部分地電隔離。絕緣結構114可包括二氧化矽或者，例如，從傳統的隔離技術中調適的各種其他介電材料中的任何一種。絕緣結構114的大小、形狀、數量和相對配置僅僅是說明性的，並且在其他實施例中，IC裝置100可包括各種附加或替代絕緣結構中的任何一種。
閘極介電質138可包括高k閘極介電質，例如氧化鉿。在各種其他實施例中，閘極介電質138可包括氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鈦鋇、氧化鋇鈦、氧化鍶鈦、氧化釔鋁、鉛鈧氧化鉭或鈮酸鉛鋅。在另一實施例中，閘極介電質138包括二氧化矽。
閘極電極132可由任何合適的閘極電極材料形成。在一實施例中，閘極電極132包括摻雜的多晶矽。替代地或另外地，閘極電極132可包括金屬材料，諸如但不含限於鎢、鉭、鈦及其氮化物。應當理解，閘極電極132不一定是單一材料，且可以是薄膜的複合疊層，諸如但不侷限於多晶矽/金屬電極或金屬/多晶矽電極。
介電質側壁間隔物131可形成於閘極電極132的相對側壁處，例如，其中，間隔物131包括氮化矽、氧化矽、氮氧化矽或其組合。側壁間隔物131的各自厚度可有助於在形成源極/汲極區域134、136的製程期間閘極電極132的隔離。類似地，介電質側壁間隔物151可形成於閘極電極152的相對側壁處，例如，以有助於在形成源極/汲極區域154、156的製程期間閘極電極152的隔離。
儘管一些實施例不侷限於此方面，但電晶體可包括多個不同的通道區域，每個通道區域位於源極/汲極區域134、136之間，例如，包括一或多個奈米線結構的多個通道區域。此種一或多個奈米線可例如由各種合適的材料中的任何一種形成，例如但不限於Si、Ge、SiGe、GaAs、InSb，GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP及碳奈米管。
在一實施例中，形成鰭結構120的第一半導體本體可具有不同於相鄰緩衝層110的晶體結構。鰭結構120與側面112之間的失配(例如，晶格常數失配)可導致施加壓縮應力或拉應力在源極/汲極區域134、136之間的通道區域中。例如，側面112的晶格常數可不同於鰭結構120的晶格常數。在一此種實施例中，側面112和鰭結構120中的其中一者包括具有第一矽鍺成分比的矽鍺，其中側面112和鰭結構120中的另一者包括具有有別於第一矽鍺成分比之第二矽鍺成分比的純矽或矽鍺。然而，在不同實施​​例中，各種其他晶格失配中的任何一種可以有緩衝層110和鰭結構120。
一些實施例不同地提供至少一個絕緣體(諸如，所示的說明性絕緣體160)，其位於兩個電晶體之間的區域中。例如，除了促進電晶體130、150彼此電隔離之外，絕緣體160可在電晶體130、150上施加至少一些機械應力。在一些實施例中，絕緣體160包括具有大的熱膨脹係數(例如，至少2.0·10-7 ℃-1 )的介電材料。沈積介電材料之後的溫度變化，及/或隨後的沈積的介電材料的摻雜，可導致絕緣體160充當鰭結構120中的應力源。具有相對更多氮(N)的介電材料傾向於能夠較佳地實現壓縮應力，而具有較低氮成分比的介電材料往往能夠較佳地實現拉應力。
圖2顯示根據實施例之提供電晶體的應力通道區域的方法200的特徵。舉例來說，方法200可包括製造IC裝置100的一些或全部結構的過程。為了說明各種實施例的某些特徵，本文中參照圖3A、3B中所示的結構來描述方法200。然而，在不同的實施例中，可根據方法200製造任何各種附加或替代結構。
如圖2所示，方法200可包括操作205以形成二或更多個電晶體，其各自的部分不同地形成在鰭結構中或鰭結構上。例如，操作205可包括在緩衝層上形成第一鰭結構(在210)並在第一鰭結構中形成第一電晶體的第一通道區域(在220)。操作205還可包括在230在第一鰭結構中形成第二電晶體的第二通道區域。
第一通道區域和第二通道區域的形成可包括在鰭結構中形成源極區域或汲極區域，該源極區域或汲極區域不同地各自設置在第一通道區域和第二通道區域其中一者的各自末端處。例如，現在參照圖3A、3B，顯示根據一實施例之用於在電晶體之間的絕緣體製程的各個階段300-305的剖面側視圖。如階段300所示，鰭結構320可直接或間接地設置在緩衝層315上，例如，其中，鰭結構320和緩衝層315分別在功能上對應於鰭結構120和緩衝層110。
兩個電晶體330、350的個別閘極介電質338、358和閘極電極332、352，每個可選擇性地形成以至少部分地圍繞鰭結構320不同地延伸。鰭結構320、閘極介電質338、358、閘極電極332、352及/或其他電晶體結構，例如，可使用適合於傳統半導體製造技術的操作，例如，包括掩模、光刻、沈積(例如，化學氣相沈積)、蝕刻及/或其他程序於階段300-305期間形成。這些傳統技術中的一些並未於本文中詳細描述以避免模糊各種實施例的某些特徵。
可形成間隔物部分(例如，所示的說明性間隔物部分331、351)，例如，每個在閘極電極332、352其中一者的各自側壁處。間隔物331、351可透過毯式沈積保形介電質膜而加以形成，例如但不侷限於氮化矽、氧化矽、氮氧化矽或其組合。間隔物331、351的介電質材料可以保形方式沈積，使得介電質膜在垂直表面上形成實質相等的高度，諸如閘極電極332、352的側壁。在一示例性實施例中，介電質膜是透過熱壁低壓化學氣相沈積(LPCVD)製程形成的氮化矽膜。介電質膜的沈積厚度可判定所形成的間隔物331、351的寬度或厚度。在一實施例中，間隔物部分331、351其中一者的厚度可有助於在隨後之用以形成一或多個摻雜源極/汲極區域的製程期間隔離閘極電極332、352的其中相鄰的一者。例如，此種介電膜可形成為4至15 nm之範圍內的厚度(x軸尺寸)，例如，其中，厚度在4 nm至8 nm的範圍內。
在階段301之後，可在鰭結構320中蝕刻或以其他方式形成一或多個凹槽結構。如階段302所示，可透過圖案化掩模(未顯示)執行溼蝕刻及/或其他減成(substractive)處理以移除鰭結構320的部分，例如，導致形成所示的說明性凹槽322。可不同地形成凹槽322，每個凹槽322在閘極電極332、352其中一者的各自側上，以允許之後源極/汲極區域之摻雜材料的沈積。例如，如階段303所示，半導體化合物可外延生長，例如，透過化學氣相沈積(CVD)或方法200在230的其他此類添加製程，以至少部分地形成一些或所有所顯示之示例性源極或汲極區域334、336、354、356。源極或汲極區域334、336、354、356的各自半導體化合物可在其沈積期間包括摻雜劑，或者可在沈積之後摻雜，例如，使用離子植入、電漿植入或其他此種摻雜製程。
方法200可進一步包括，在240，在第一電晶體與第二電晶體之間的區域中形成凹槽結構，其中凹槽在第一鰭結構下面或至少部分地延伸穿過第一鰭結構。例如，如階段303所示，可透過圖案化掩模370執行溼蝕刻及/或其他減成處理以移除鰭結構320的一部分，例如，導致形成說明性凹槽364。在所示示例實施例中，凹槽364僅在(z軸)方向上朝向緩衝層315部分地延伸穿過鰭結構320。在其他實施例中，凹槽364可完全延伸穿過鰭結構320，例如，其中，凹槽364至少部分地延伸穿過半導體本體包括鰭結構320和下層子層部分，鰭結構120從該子層部分延伸。凹槽364，其位於電晶體330、350之間的鰭結構320的區域362中，可容納隨後的絕緣介電質的沈積。
再次參照圖2，方法200可進一步包括，在250，在凹槽結構中形成絕緣體，其中，第一通道區域和第二通道區域上的分別的應力各自皆以緩衝層和絕緣體施加。例如，如階段304所示，將介電材料沈積366(例如，包括CVD處理)到凹槽366中可導致形成絕緣體360(在階段305顯示)。絕緣體360可僅部分地延伸穿過鰭結構320，或者可進一步延伸到(且在一些實施例中，至少部分地進入)緩衝層315。
在所示的示例性實施例中，絕緣體360透過鰭結構320不同地在源極/汲極區域334、336之間的通道區域和源極/汲極區域354、356之間的另一通道區域每個個別上施加拉應力。拉應力可與基於緩衝層315和鰭結構320之間的晶格失配施加的拉應力相結合。在一些實施例中，可在階段300-305期間或之後形成一或多個例如包括絕緣結構114的絕緣結構(未顯示)。
為了促進以絕緣體360施加拉應力，例如，與在後面階段期間相比，鰭結構320的溫度相對較高時，可發生沈積366。作為說明而非限制，在沈積366期間，鰭結構320可為至少攝氏300度(℃)(例如，其中鰭結構320在300℃至700℃的範圍內，並且在一些實施例中，400℃至650℃的範圍)。替代地或另外地，在沈積366期間，包括絕緣體360的介電材料可為相對高的溫度。例如，可在至少300℃(例如，介電材料在300℃至750℃的範圍，且在一些實施例中，在400℃至750℃的範圍內的情形)藉由介電材料來促進拉伸強度。在一些實施例中，在沈積366期間使用任何各種氧化物材料可能有助於拉應力(tensile stress)。此種氧化物材料的具體實例包括但不侷限於Six Oy (各種化學計量比中的任何一種)、SiO2 、Si3 O4 、SiO2 :C、SiO2 :B及Six Oy Nz (其中，y＞z)。
在其他實施例中，絕緣體360可替代地在電晶體330、350的通道區域上不同地施加壓縮應力。此種壓縮應力可和基於緩衝層315與鰭結構320之間的晶格失配施加的壓縮應力相結合。為了促進用絕緣體360施加壓縮應力，例如，與在後續階段期間相比，鰭結構320的溫度相對較低時可發生沈積366。作為說明而非限制，在沈積366期間，鰭結構320可處於或低於650℃(例如，其中，鰭結構320在200℃至650℃的範圍內，並且在一些實施例中，在300℃至600℃)。替代地或另外地，在沈積366期間，包括絕緣體360的介電質材料可是相對低的溫度。例如，可透過介電材料處於或低於650℃來促進壓縮強度(例如，其中介電質材料是在600℃或以下)。在一些實施例中，在沈積366期間使用任何各種氮化物材料可能有助於壓縮應力。此種氮化物材料的具體實例包括但不限於Six Ny 、Si3 N4 、Si3 N4 :N、Si3 N4 :B、Si3 N4 :C、Si3 N4 :O、Six Oy Nz (其中y＜z)。
雖然一些實施例在此方面不受限制，但是方法200可進一步包括一或多個其他操作(未顯示)以進一步配置兩個電晶體的操作。例如，如階段305所示，可形成附加結構，例如所示的示例性金屬化層380，可以連接電晶體330、350以進行電源、信號通訊等。
在一些實施例中，在方法200的250形成絕緣體包括在凹槽結構中沈積介電質材料，並且在此種沈積之後，摻雜介電質材料以引起壓縮應力。例如，現在參照圖4A、4B，其顯示根據一實施例的製造電晶體結構的處理的各個階段400-403的剖面側視圖。例如，階段400-403所示的操作可提供IC裝置100的一些或全部特徵。
如階段400所示，鰭結構420可直接或間接地設置在緩衝層415上，例如，其中鰭結構420和緩衝層415分別在功能上對應於鰭結構120和緩衝層110。電晶體430可包括鰭結構420中的源極區域或汲極區域434、436，以及不同地在鰭結構420上延伸的閘極電極432和閘極介電質438。類似地，電晶體450可包括鰭結構420中的源極區域或汲極區域454、456，以及不同地在鰭結構420上延伸的閘極電極452和閘極介電質458。可透過圖案化掩模470執行溼蝕刻及/或其他減成處理以移除鰭結構420的一部分，例如，導致在電晶體430、450之間的區域462中形成說明性凹槽464。在階段400顯示的結構可例如具有在階段303顯示的那些結構的一些或全部特徵。
凹槽464可至少部分地延伸穿過形成鰭結構420的半導體本體，例如，其中(在一些其他實施例中)凹槽464完全延伸穿過鰭結構420並且至少部分地穿過半導體本體的下層子層部分。凹槽464可容納後續的絕緣介電質的沈積。例如，如階段401所示，介電材料沈積466進入凹槽466可導致形成絕緣體460(顯示於階段402)。一些實施例可使用諸如本文中參照階段300-305描述的那些技術來促進以絕緣體460的壓縮應力施加。替代地或另外地，可透過先前沈積的絕緣體460的介電材料之隨後的摻雜468(在階段402)促進壓縮應力。摻雜468可引入氮、氬或任何各種其他元素。此種摻雜劑可能導致壓縮力以摻雜絕緣體460’施加在電晶體430、450上。在一實施例中，摻雜的絕緣體460’僅部分地延伸穿過鰭結構420，或者替代地，進一步延伸到(且在一些實施例中，至少部分地進入)緩衝層415。
雖然一些實施例在此方面不受限制，但是方法200可進一步包括一或多個其他操作(未顯示)以進一步配置兩個電晶體的操作。例如，如階段403所示，可形成附加結構，例如所示的示例性金屬化層480，以連接電晶體430、450以進行電源、信號通訊等。
圖5顯示根據一實施例的計算裝置500。計算裝置500容納板502。板502可包括多個組件，包括但不侷限於處理器504及至少一個通訊晶片506。處理器504實體上以及電氣地耦合到板502。在一些實施例中，至少一個通訊晶片506還實體上及電氣地耦合到板502。在進一步的實作中，通訊晶片506是處理器504的一部分。
根據其應用，計算裝置500可包括可或可不實體上及電氣地耦合到板502的其他組件。這些其他組件包括但不侷限於揮發性記憶體(例如，DRAM)，非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機和大容量儲存裝置(如硬碟驅動器，光碟(CD)、數位多功能磁碟(DVD)等等)。
通訊晶片506實現用於傳送資料至計算裝置500及從計算裝置500傳送資料的無線通訊。術語「無線」及其衍生物可用於描述電路、裝置、系統、方法、技術、通訊通道等，可透過非固態媒體使用調變電磁輻射來傳遞資料。該術語並不暗示相關裝置不包含任何電線，儘管在一些實施例中它們可能不包含任何電線。通訊晶片506可實現多種無線標準或協定中的任何一種，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生物、以及指定為3G、4G、5G及更高版本的任何其他無線協定。計算裝置500可包括多個通訊晶片506。例如，第一通訊晶片506可專用於諸如Wi-Fi和藍牙的較短距離無線通訊，以及第二通訊晶片506可專用於較長距離無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
計算裝置500的處理器504包括封裝在處理器504內的積體電路晶粒。術語「處理器」可指處理來自暫存器及/或記憶體的電子資料以將其轉換成可儲存於暫存器及/或記憶體的其它電子資料的任何裝置或裝置的一部分。通訊晶片506還包括封裝在通訊晶片506內的積體電路晶粒。
在各種實施例中，計算裝置500可是膝上型電腦、小筆電、筆記型電腦、超筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機，攜帶型音樂播放器或數位錄影機。在進一步的實現中，計算裝置500可是處理資料的任何其他電子裝置。
一些實施例可被提供為電腦程式產品或軟體，其可包括其上儲存有指令的機器可讀媒體，該指令可用於根據一實施例對電腦系統(或其他電子裝置)進行編程以執行過程。機器可讀媒體包括用於以機器(例如，電腦)可讀的形式儲存或傳輸資訊的任何機制。例如，機器可讀(例如，電腦可讀)媒體包括機器(例如，電腦)可讀儲存媒體(例如、唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等)、機器(例如，電腦)可讀傳輸媒體(電、光、聲或其他形式的傳播信號(例如，紅外信號、數位信號等))等。
圖6顯示電腦系統600的示例性形式的機器的圖形表示，其中，可執行用於使機器執行本文描述的方法中的任何一或多個的一組指令。在備選實施例中，機器可連接(例如，連網)到區域網路(LAN)、內部網路、企業間網路或網際網路中的其他機器。機器可在客戶端-伺服器網路環境中以伺服器或客戶端機器的能力操作，或者作為同級間(或分佈式)網路環境中的同級機器操作。該機器可是個人電腦(PC)、平板電腦、機上盒(STB)、個人數位助理(PDA)、蜂巢式電話、網路設備、伺服器、網路路由器、交換機或橋接器、或任何能夠執行一組指令(順序或其他)的機器，指定該機器要採取的動作。此外，雖然僅顯示單一機器，但術語「機器」亦應被視為包括單獨或聯合執行一組(或多組)指令以執行本文描述的一或更多方法的任何機器(例如，電腦)的集合。
示例性電腦系統600包括處理器602、主記憶體604(例如，唯讀記憶體(ROM)、快閃記憶體、諸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)的動態隨機存取記憶體(DRAM)等)、靜態記憶體606(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等)、以及透過匯流排630彼此通訊的輔助記憶體618(例如，資料儲存裝置)。
處理器602表示一或多個通用處理裝置，例如微處理器、中央處理單元等。更具體而言，處理器602可是複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令(VLIW)微處理器、實現其他指令集的處理器、或實現指令集組合的處理器。處理器602亦可為一或多個專用處理裝置，諸如專用積體電路(ASIC)、現場可編程閘極陣列(FPGA)、數位信號處理器(DSP)、網路處理器等。處理器602被配置為執行處理邏輯626以執行本文描述的操作。
電腦系統600還可包括網路介面裝置608。電腦系統600還可包括視頻顯示單元610(例如，液晶顯示器(LCD)、發光二極體顯示器(LED)或陰極射線管(CRT))、文數字輸入裝置612(例如，鍵盤)、游標控制裝置614(例如，滑鼠)和信號產生裝置616(例如，揚聲器)。
輔助記憶體618可包括機器可存取的儲存媒體(或者更具體而言，電腦可讀儲存媒體)632，其上儲存有一或多個指令集(例如，軟體622)，其體現任何一或多個本文描述的方法或功能。軟體622還可在由電腦系統600執行期間完全或至少部分地駐留在主記憶體604內及/或處理器602內，主記憶體604和處理器602也構成機器可讀儲存媒體。還可經由網路介面裝置608在網路620上發送或接收軟體622。
雖然機器可存取儲存媒體632在示例性實施例中被顯示為單一媒體，但是術語「機器可讀儲存媒體」應當被視為包括儲存一或多組指令的單一媒體或多個媒體(例如，集中式或分佈式的資料庫，及/或相關聯的快取和伺服器)。術語「機器可讀儲存媒體」還應被視為包括能夠儲存或編碼一組指令以供機器執行並且使機器執行一或多個實施例中的任何一個的任何媒體。因此，術語「機器可讀儲存媒體」應被視為包括但不侷限於固態記憶體、以及光學和磁性媒體。
在一個實施例中，積體電路(IC)裝置包括緩衝層、設置在緩衝層上的第一鰭結構，第一鰭結構包括第一電晶體的第一通道區域、第二電晶體的第二通道區域、形成在第一電晶體與第二電晶體之間的區域中的凹槽結構，其中凹槽結構在第一鰭結構下面或至少部分地延伸，並且絕緣體配置在凹槽結構中，其中第一通道區域和第二通道區域上的分別的應力各自皆以緩衝層和絕緣體施加。
在一實施例中，第一通道區域和第二通道區域上的分別的壓縮應力各自皆以緩衝層和絕緣體施加。在另一實施例中，第一通道區域和第二通道區域上的分別的拉應力各自皆以緩衝層和絕緣體施加。在另一實施例中，凹槽結構完全延伸穿過第一鰭結構。在另一實施例中，凹槽結構延伸到緩衝層。在另一實施例中，絕緣體鄰接第一電晶體和第二電晶體其中一者的源極/汲極區域。在另一實施例中，IC裝置還包含配置在緩衝層上的第二鰭結構，其中，凹槽結構和絕緣體各自在第二鰭結構下面或至少部分地延伸穿過第二鰭結構。
在另一實作中，一種方法包含在該緩衝層上形成第一鰭結構，在該第一鰭結構中形成第一電晶體的第一通道區域和第二電晶體的第二通道區域，從而在第一電晶體和第二電晶體之間的區域形成該凹槽結構，其中，凹槽在第一鰭結構下面或至少部分地延伸，並在凹槽結構中形成絕緣體，其中，第一通道區域和第二通道區域上的分別的應力各自皆以緩衝層和絕緣體施加。
在一實施例中，其中，第一通道區域和第二通道區域上的分別的壓縮應力各自皆以緩衝層和絕緣體施加。在另一個實施例中，絕緣體包括氮化物化合物。在另一實施例中，第一通道區域和第二通道區域上的分別的拉應力各自皆以緩衝層和絕緣體施加。在另一個實施例中，絕緣體包括氧化物化合物。在另一實施例中，凹槽結構完全延伸穿過第一鰭結構。在另一實施例中，凹槽結構延伸到緩衝層。在另一實施例中，絕緣體鄰接第一電晶體和第二電晶體之一的源極/汲極區域。在另一實施例中，該方法還包括配置在緩衝層上的第二鰭結構，其中，凹槽結構和絕緣體各自在第二鰭結構下面或至少部分地延伸穿過第二鰭結構。在另一實施例中，形成絕緣體包括在凹槽結構中沈積絕緣材料，並且在沈積之後，摻雜絕緣材料以引起壓縮應力。
在另一實施例中，一種系統包含積體電路(IC)裝置，其包括緩衝層、配置在緩衝層上的第一鰭結構、該第一鰭結構包括第一電晶體的第一通道區域和第二電晶體的第二通道區域、形成在第一電晶體與第二電晶體之間的區域中的凹槽結構，其中，該凹槽結構在該第一鰭結構下面或至少部分地延伸，並且該絕緣體配置在凹槽結構中，其中，分別的應力在該第一通道區域和該第二通道區域上各自以緩衝層和絕緣體施加。該系統還包含耦合到該IC裝置的顯示裝置，該顯示裝置基於與第一電晶體和第二電晶體通訊的信號顯示圖像。
在一實施例中，該第一通道區域和該第二通道區域上的分別的壓縮應力各自皆以該緩衝層和該絕緣體施加。在另一實施例中，該第一通道區域和該第二通道區域上的分別的拉應力各自皆以該緩衝層和該絕緣體施加。在另一實施例中，該凹槽結構完全延伸穿過該第一鰭結構。在另一實施例中，該凹槽結構延伸到該緩衝層。在另一實施例中，該絕緣體鄰接該第一電晶體和該第二電晶體其中一者的源極/汲極區域。在另一實施例中，該IC裝置還包括配置在該緩衝層上的第二鰭結構，其中，該凹槽結構和該絕緣體各自在該第二鰭結構下面或至少部分地延伸穿過該第二鰭結構。
本文描述用於促進電晶體中的應力的技術和架構。在以上描述中，為解釋之緣故，闡述了許多具體細節以便提供對某些實施例的透徹理解。然而，對於本領域技術人員顯而易見的是，可在沒有這些具體細節的情況下實施某些實施例。在其他情況下，結構和裝置以方塊圖形式顯示，以避免模糊描述。
說明書中對「一實施例」或「實施例」的引用意指結合該實施例描述的特定特徵、結構或特性包括在本發明的至少一實施例中。在說明書中各處出現的片語「在一實施例中」不一定都指的是同一個實施例。
本文的詳細描述的一些部分是根據對電腦記憶體內的資料位元的運算的算術和符號表示來呈現的。這些算術描述和表示是熟於計算領域人士用來最有效地將他們工作的實質傳達給本領域其他技術人士的手段。這裡的算術通常被認為是導致期望結果的自相一致的步驟序列。這些步驟是需要物理操縱物理量的步驟。通常，儘管不是必須的，這些量採用能夠被儲存、傳輸、組合、比較及以其他方式操縱的電信號或磁信號的形式。有時，主要出於通用的原因，已經證明將這些信號稱為位元、值、元素、符號、字符、術語、數字等是方便的。
然而，應該記住，所有此等和類似術語都與適當的物理量相關聯，並且僅僅是應用於這些量的方便標籤。除非從本文的討論中明白地另外明確說明，否則應理解，在整個說明書中，利用諸如「處理」或「運算」或「計算」或「確定」或「顯示」等術語的討論指的是電腦系統或類似電子運算裝置的動作和過程，其將在電腦系統的暫存器和記憶體內表示為物理(電子)量的資料操縱並轉換成類似地表示為電腦系統記憶體或暫存器或其他之內的物理量的其他資料、此種資訊儲存、傳輸或顯示裝置。
某些實施例亦有關用於執行本文操作的設備。該設備可為所需目的而專門構造，或者它可包括由儲存在電腦中的電腦程式選擇性地啟動或重組態的通用電腦。此種電腦程式可儲存在電腦可讀儲存媒體中，例如但不侷限於任何類型的碟，包括軟碟、光碟、CD-ROM和磁光碟、唯讀記憶體(ROM))、隨機存取記憶體(RAM)，例如動態RAM(DRAM)、EPROM、EEPROM、磁或光學卡、或適用於儲存電子指令並耦合到電腦系統匯流排的任何類型的媒體。
本文呈現的算法和顯示並非固有地與任何特定電腦或其他設備相關。根據本文的教示，各種通用系統可與程式一起使用，或者可證明建構更專用的設備以執行所需的方法步驟是方便的。從本文的描述中可看出各種此等系統所需的結構。另外，沒有參考任何特定程式語言描述某些實施例。應當理解，可使用各種程式語言來實現本文描述的此等實施例的教示。
除了本文描述的內容以外，在不脫離其範圍的情況下，可對所揭示的實施例及其實作進行各種修改。因此，本文的圖式和示例應被解釋為說明性而非限制性的意義。應該僅藉由參照以下的申請專利範圍來權衡本發明的範圍。
100‧‧‧IC裝置
102‧‧‧IC裝置100的剖面側視圖
104‧‧‧IC裝置100的剖面端視圖
110‧‧‧緩衝層
112‧‧‧側面
114‧‧‧絕緣結構
120‧‧‧鰭結構
130‧‧‧電晶體
150‧‧‧電晶體
131‧‧‧間隔物
132‧‧‧閘極電極
134、136‧‧‧源極/汲極區域
138‧‧‧閘極介電質
140‧‧‧矽基板
151‧‧‧間隔物
152‧‧‧閘極電極
154、156‧‧‧源極/汲極區域
158‧‧‧閘極電極
160‧‧‧絕緣體
162‧‧‧區域
300‧‧‧階段
301‧‧‧階段
302‧‧‧階段
303‧‧‧階段
304‧‧‧階段
305‧‧‧階段
315‧‧‧緩衝層
320‧‧‧鰭結構
322‧‧‧凹槽
330‧‧‧電晶體
350‧‧‧電晶體
331‧‧‧間隔物
351‧‧‧間隔物
332‧‧‧閘極電極
352‧‧‧閘極電極
334、336‧‧‧源極/汲極區域
338‧‧‧閘極介電質
358‧‧‧閘極介電質
354、356‧‧‧源極/汲極區域
360‧‧‧絕緣體
362‧‧‧區域
366‧‧‧沈積
370‧‧‧圖案化掩模
380‧‧‧金屬化層
400‧‧‧階段
401‧‧‧階段
402‧‧‧階段
403‧‧‧階段
415‧‧‧緩衝層
420‧‧‧鰭結構
430‧‧‧電晶體
450‧‧‧電晶體
432‧‧‧閘極電極
434、436‧‧‧源極區域或汲極區域
438‧‧‧閘極介電質
454、456‧‧‧源極區域或汲極區域
452‧‧‧閘極電極
458‧‧‧閘極介電質
460‧‧‧絕緣體
460’‧‧‧摻雜絕緣體
462‧‧‧區域
464‧‧‧凹槽
466‧‧‧沈積
468‧‧‧摻雜
470‧‧‧圖案化掩模
480‧‧‧金屬化層
500‧‧‧計算裝置
502‧‧‧板/主機板
504‧‧‧處理器
506‧‧‧通訊晶片
600‧‧‧電腦系統
602‧‧‧處理器
604‧‧‧主記憶體/DDR4隨機存取記憶體裝置
606‧‧‧靜態記憶體
608‧‧‧網路介面裝置/網路介面卡(NIC)
610‧‧‧視頻顯示單元
612‧‧‧文數字輸入裝置
614‧‧‧游標控制裝置
616‧‧‧信號產生裝置/整合掦聲器
618‧‧‧輔助記憶體
620‧‧‧網路
622‧‧‧軟體
623‧‧‧硬體邏輯
624‧‧‧記憶體階層
626‧‧‧處理邏輯
630‧‧‧匯流排
632‧‧‧機器可存取儲存媒體
634‧‧‧其他記憶體
636‧‧‧電源
本發明的各種實施例藉由示例而非限制的方式顯示於所附圖式中，且其中：
圖1說明根據實施例的顯示用於促進電晶體應力的積體電路的元件的各種視圖。
圖2是說明根據實施例的用於促進電晶體的通道中的應力的方法的元件的流程圖。
圖3A、3B顯示各自說明根據實施例的半導體製造處理的各個階段的結構的剖面圖。
圖4A、4B顯示各自說明根據實施例之半導體製造處理的各個階段之結構的剖面圖。
圖5是說明根據一實施例之計算裝置的功能方塊圖。
圖6是說明根據一實施例之示例性電腦系統的功能方塊圖。

Claims (20)

  1. 一種積體電路(IC)裝置，包含： 　　緩衝層； 　　第一鰭結構，配置於該緩衝層上，該第一鰭結構包括： 　　　　第一電晶體的第一通道區域；以及 　　　　第二電晶體的第二通道區域； 　　凹槽結構，形成在該第一電晶體與該第二電晶體之間的區域中，其中，該凹槽結構在該第一鰭結構下面或至少部分地延伸穿過該第一鰭結構；以及 　　絕緣體，配置在該凹槽結構中，其中，該第一通道區域和該第二通道區域上的分別的應力各自皆以該緩衝層和該絕緣體施加。
  2. 如申請專利範圍第1項之IC裝置，其中，在該第一通道區域和該第二通道區域上的分別的壓縮應力各自皆以該緩衝層和該絕緣體施加。
  3. 如申請專利範圍第1項之IC裝置，其中，該第一通道區域和該第二通道區域上的分別的拉應力各自皆以該緩衝層和該絕緣體施加。
  4. 如申請專利範圍第1項之IC裝置，其中，該凹槽結構完全延伸穿過該第一鰭結構。
  5. 如申請專利範圍第1項之IC裝置，其中，該凹槽結構延伸到該緩衝層。
  6. 如申請專利範圍第1項之IC裝置，其中，該絕緣體鄰接該第一電晶體和該第二電晶體其中一者的源極/汲極區域。
  7. 如申請專利範圍第1項之IC裝置，還包括配置在該緩衝層上的第二鰭結構，其中，該凹槽結構和該絕緣體各自在該第二鰭結構下面或至少部分地延伸穿過該第二鰭結構。
  8. 一種方法，包含： 　　在緩衝層上形成第一鰭結構； 　　在第一鰭結構中形成： 　　　　第一電晶體的第一通道區域；以及 　　　　第二電晶體的第二通道區域； 　　在該第一電晶體與該第二電晶體之間的區域中形成凹槽結構，其中，該凹槽在該第一鰭結構下面或至少部分地延伸穿過第一鰭結構；以及 　　在該凹槽結構中形成絕緣體，其中，該第一通道區域和該第二通道區域上的分別的應力各自皆以該緩衝層和該絕緣體施加。
  9. 如申請專利範圍第8項之方法，其中，在該第一通道區域和該第二通道區域上的分別的壓縮應力各自皆以該緩衝層和該絕緣體施加。
  10. 如申請專利範圍第9項之方法，其中，該絕緣體包括氮化物化合物。
  11. 如申請專利範圍第8項之方法，其中，在該第一通道區域和該第二通道區域上的分別的拉應力各自皆以該緩衝層和該絕緣體施加。
  12. 如申請專利範圍第11項之方法，其中，該絕緣體包括氧化物化合物。
  13. 如申請專利範圍第8項之方法，其中，該凹槽結構完全延伸穿過第一鰭結構。
  14. 如申請專利範圍第8項之方法，其中，該凹槽結構延伸到該緩衝層。
  15. 如申請專利範圍第8項之方法，其中，該絕緣體鄰接該第一電晶體和該第二電晶體其中一者的源極/汲極區域。
  16. 如申請專利範圍第8項之方法，還包括配置在該緩衝層上的第二鰭結構，其中，該凹槽結構和該絕緣體各自在該第二鰭結構下面或至少部分地延伸穿過該第二鰭結構。
  17. 如申請專利範圍第8項之方法，其中，形成該絕緣體包括： 　　在該凹槽結構中沈積絕緣材料；以及 　　在該沈積之後，摻雜該絕緣材料以引起壓縮應力。
  18. 一種系統，包含： 　　積體電路(IC)裝置，包含： 　　　　緩衝層； 　　　　第一鰭結構，配置於緩衝層上，該第一鰭結構包括： 　　　　　　第一電晶體的第一通道區域；以及 　　　　　　第二電晶體的第二通道區域； 　　凹槽結構，形成在第一電晶體和第二電晶體之間的區域中，其中，該凹槽結構在該第一鰭結構下面或至少部分地延伸穿過該第一鰭結構；以及 　　絕緣體，配置在凹槽結構中，其中，第一通道區域和第二通道區域上的分別的應力皆以緩衝層和絕緣體施加；以及 　　顯示裝置，耦合到該IC裝置，該顯示裝置基於與該第一電晶體和該第二電晶體通訊的信號顯示圖像。
  19. 如申請專利範圍第18項之系統，其中，在該第一通道區域和該第二通道區域上的分別的壓縮應力各自皆以該緩衝層和該絕緣體施加。
  20. 如申請專利範圍第18項之系統，其中，該第一通道區域和該第二通道區域上的各自拉應力各自皆以該緩衝層和該絕緣體施加。
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Publication number Priority date Publication date Assignee Title
US7947546B2 (en) * 2005-10-31 2011-05-24 Chartered Semiconductor Manufacturing, Ltd. Implant damage control by in-situ C doping during SiGe epitaxy for device applications
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
CN106463535B (zh) * 2014-06-24 2021-04-27 英特尔公司 用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术
KR102263045B1 (ko) * 2014-07-25 2021-06-10 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법
US9570442B1 (en) * 2016-04-20 2017-02-14 Qualcomm Incorporated Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure

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