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TW201913989A - 改善快門效率的影像感測器裝置及其製造方法 - Google Patents

改善快門效率的影像感測器裝置及其製造方法 Download PDF

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TW201913989A
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曹淳凱
周世培
盧玠甫
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台灣積體電路製造股份有限公司
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Abstract

本揭露係關於一種半導體裝置，其包含一半導體基板及該半導體基板上方之一閘極結構。該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷。該半導體裝置亦包含在該半導體基板上方之一導電結構。該導電結構外接該閘極結構之一側壁且與該閘極結構之該側壁隔開。

Description

改善快門效率的影像感測器裝置及其製造方法
本發明實施例係有關改善快門效率的影像感測器裝置及其製造方法。
隨著技術演進，互補金屬氧化物半導體(CMOS)影像感測器歸因於其等效能優勢而吸引愈來愈多的注意。舉例而言，CMOS影像感測器可提供較高影像擷取速率、較低操作電壓、較低功率消耗及較高雜訊抗擾性。CMOS影像感測器通常包括一光感測元件或像素陣列。各像素經組態以將經接收光子轉換為電子。另外，CMOS影像感測器包括用於將電子變換為電信號之電路。接著處理電信號以產生一主場景之一影像。
本發明的一實施例係關於一種半導體裝置，其包括：一半導體基板；一閘極結構，其在該半導體基板上方，其中該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷；及一導電結構，其在該半導體基板上方，該導電結構外接該閘極結構之一側壁且與該閘極結構之該側壁隔開。 本發明的一實施例係關於一種半導體裝置，其包括：一半導體基板；一閘極結構，其在該半導體基板上方，其中該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷；及一導電結構，其覆蓋該閘極結構，該導電結構包括具有實質上等於該閘極結構之一高度之一高度且與該閘極結構之一側壁隔開之一周邊部分。 本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：提供一半導體基板；在該半導體基板中形成一光敏區；在該半導體基板上方形成一閘極結構；在該閘極結構上方形成一介電層；形成鄰近該閘極結構之一側壁且與該閘極結構之該側壁隔開之一第一貫穿孔；使用一材料層填充該第一貫穿孔；在該介電層中形成一通路；移除該材料以在該介電層中形成一第二貫穿孔；及使用一相同導電材料填充該通路及該第二貫穿孔。
下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。 此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。 本揭露提供根據各項實施例之一影像感測器裝置之結構及製造操作。影像感測器之效能由若干因素判定，諸如信雜比、靈敏度及動態範圍。另外，快門效率被視為改善影像品質之一重要因素。快門效率(通常與一全域快門方案相關)係指對於電荷可良好地儲存於儲存閘極中而不被(諸如)雜散光或雜散電流污染之一量度。在全域快門方案中使用儲存閘極以暫時儲存光子變換之電子。更高快門效率容許像素提供更佳影像品質。在研究員最近採用的改善快門效率的數個方法中，改善之儲存閘極設計展示特定希望且在本揭露中加以論述。可利用一金屬屏蔽來保護儲存閘極免受雜光或雜散電子之擾。因此，由儲存於儲存閘極中之電子表示之像素資料可提供較高準確度。在本揭露中，重新設計儲存閘極及金屬屏蔽之製造方法及結構。所提出之金屬屏蔽結構可提供優越雜訊阻擋效能。因此，可有效地增加快門效率。 圖1至圖10及圖11至圖13係根據一些實施例之製造一半導體裝置100之一方法之中間階段之剖面圖。半導體裝置100可係一影像感測器，諸如一前側照明(FSI)影像感測器或一背側照明(BSI)影像感測器。半導體裝置100可包含配置成列及行之影像像素之一陣列，繪示其之一個例示性像素。參考圖1A，接納或提供一半導體基板102。半導體基板102包含一半導體材料，諸如矽、鍺、矽鍺、碳化矽、砷化鎵或類似者。替代地，半導體基板102包含化合物半導體，該化合物半導體具有砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其等之組合。在其他替代例中，半導體基板102可包含一摻雜磊晶層、一梯度半導體層或覆疊一不同類型之另一半導體層之一半導體層(諸如矽鍺層上之矽層)。半導體基板102可摻雜有N型摻雜物(諸如砷、磷或類似者)或可摻雜有P型摻雜物(諸如硼或類似者)。在所描繪實施例中，半導體基板102包含摻雜有P型摻雜物之塊狀矽。 接著，在半導體基板102中形成隔離結構104及106。隔離結構104及106用於使一像素區與鄰近像素區或構件隔離。隔離結構104及106可係溝槽型隔離或矽局部氧化(LOCOS)。隔離結構104可係指一淺溝槽隔離(STI)且隔離結構106可係一深溝槽隔離(DTI)，其中DTI 106具有大於STI 104之深度之一深度。作為用於製造隔離結構104或106之一例示性操作，最初藉由蝕刻操作(諸如乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)操作或類似者)形成若干凹槽。接著，將隔離材料填充至凹槽中以形成隔離結構104及106。隔離材料可由電絕緣材料(諸如介電材料)形成。在一些實施例中，隔離結構104及106係由氧化物、氮化物、氮氧化物、二氧化矽、含氮氧化物、氮摻雜氧化物、氮氧化矽、聚合物或類似者形成。可使用一適合程序(諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、UV-臭氧氧化或其等之組合)形成介電材料。在一些實施例中，可使用一平坦化操作(諸如研磨或化學機械平坦化(CMP)程序)來移除隔離結構104或106之過量材料且使隔離結構104或106之頂表面與半導體基板102之頂表面齊平。在一實施例中，隔離結構104及106係藉由一單一蝕刻及沉積操作形成，或其等可連續形成。 參考圖2，在半導體基板102中形成一光敏區112。光敏區112接收或偵測入射至光敏區112之表面之光子、光或輻射且將經接收光子變換為電流。在一實施例中，光敏區112包含具有N型或P型摻雜物之摻雜區。在一些實施例中，光敏區112可由光感測元件(諸如釘紮層光電二極體及非釘紮層光電二極體)形成。在一實施例中，光敏區112由一分層結構構成。舉例而言，光敏區112可包含交替矽層及矽鍺層(未單獨展示)之堆疊層。交替矽層及矽鍺層可由一超晶格多量子井結構形成。替代地，矽層及矽鍺層可由一多量子點矩陣形成。 如圖2中展示，在半導體基板102中亦形成井區114、116及118。井區114或116可包含P型或N型摻雜物。井區116 (其係指一浮動擴散節點)經形成為用於儲存由光敏區112產生之電荷之一電荷槽。在一讀出操作中讀出儲存於井區116中之電荷。在所描繪實施例中，浮動擴散節點116具有一N型摻雜物。在一些實施例中，浮動擴散區116具有大於半導體基板102之一摻雜濃度之一摻雜濃度。井區114在一全域快門方案中充當光敏區112與浮動擴散節點116之間之一中間電荷槽且可被視為一額外浮動擴散節點。在所描繪實施例中，浮動擴散區114具有一N型摻雜物。在一些實施例中，浮動擴散區114具有大於半導體基板102之一摻雜濃度之一摻雜濃度。井區118在一讀出電路中充當一閘極結構之一個源極/汲極區，在後續章節中提供其之細節。井區118可包含P型或N型摻雜物。在所描繪實施例中，井區118具有一N型摻雜物。在一些實施例中，井區118具有大於半導體基板102之一摻雜濃度之一摻雜濃度。在一實施例中，可藉由一離子植入方案形成井區114、116及118以植入摻雜物，接著進行退火操作以活化經植入摻雜物。 隨後，在半導體基板102上方形成閘極結構130、140、150及160，如圖3中展示。閘極結構130、140、150及160可分別包含一介電材料122、124、126及128及在各自介電材料上方之一閘極電極132、134、136及138。在一實施例中，介電材料122、124、126或128由氮化物、氧化物、氮氧化物或類似者形成。在一實施例中，介電材料122、124、126或128包含一高介電係數材料，諸如HfO2 、ZrO2 、La2 O3 、Y2 O3 、Al2 O3 、TiO2 、HfSix Oy 、ZrSix Oy 、LaSix Oy 、YSix Oy 、AlSix Oy 、TiSix Oy 或類似者。介電材料122、124、126及128可包含一相同材料。在一實施例中，閘極電極132、134、136或138包含一導電材料或摻雜多晶矽。導電材料可選自銅、鎢、鋁或其他適合金屬。閘極電極132、134、136及138可包含一相同材料。在一實施例中，閘極結構130、140、150及160由一系列相同操作形成。作為一例示性操作，可沉積毯覆式介電材料以覆蓋半導體基板102。接著，在毯覆式介電材料上方形成毯覆式閘極材料。可使用CVD、PVD、ALD或類似者執行沉積操作。圖案化介電材料及閘極材料以形成閘極結構130、140、150及160且暴露半導體基板102之一部分。 在光敏區112與井區114之間形成閘極結構130。在一實施例中，閘極結構130用作一第一傳送閘極。透過閘極電極132上之適當偏壓而傳導自光敏區112傳送至井區114之電荷。閘極結構140經放置鄰近閘極結構130。在井區114正上方形成閘極結構140。在一實施例中，閘極結構140用作一儲存閘極。在針對一像素之一資料感測操作中將傳送至井區114之電荷攜載至儲存閘極140中。在全域快門方案下，將針對一特定像素列之像素資料儲存於各自儲存閘極中。在一實施例中，閘極電極134係一浮動閘極，其中電荷透過量子穿隧效應移動至儲存閘極140之閘極電極134中或離開儲存閘極140之閘極電極134。在一實施例中，閘極結構140之閘極電極134具有小於井區114之寬度之一寬度且由井區114覆蓋。 閘極結構150經放置於儲存閘極140與閘極結構160之間。閘極結構150經放置於井區114與浮動擴散節點(區)116之間。在一實施中，閘極結構150充當一第二傳送閘極且經組態以實現透過閘極電極136上之適當偏壓將電荷自閘極電極134傳送至浮動擴散節點116。在完成資料感測之後，自各自浮動擴散節點116讀出各像素中之電荷。閘極結構160可係一讀出電路之部分，諸如一重設閘極。源極/汲極區118用於在資料讀出期間結合閘極電極138接收電荷。在資料讀出操作期間，儲存於浮動擴散節點116中之電荷可透過閘極電極138及源極/汲極區118下方之通道移動至一感測電路。 參考圖4，在半導體基板102上方沉積一介電膜152。介電膜152保形地覆蓋閘極結構130、140、150及160。在一實施例中，介電膜152充當一蝕刻停止層。介電膜152可由氧化矽、氮化矽、氮氧化矽或類似者形成。在一些實施例中，介電膜152可由HfO2 、ZrO2 、La2 O3 、Y2 O3 、Al2 O3 、TiO2 、HfSix Oy 、ZrSix Oy 、LaSix Oy 、YSix Oy 、AlSix Oy 、TiSix Oy 或類似者形成。介電膜152可藉由適合方法(諸如熱氧化、CVD、電漿輔助CVD (PECVD)、PVD或類似者)形成。 圖5展示在半導體基板102上方形成一介電層162。可將介電層162稱為一層間介電質(ILD)。在一實施例中，介電層162覆蓋閘極結構130、140、150及160以及介電膜152。介電層162可包含氧化矽、氮化矽、氮氧化矽或類似者。介電層162可藉由一適合沉積方法(諸如旋塗、CVD、PVD或類似者)形成。隨後，執行一圖案化/蝕刻操作以鄰近閘極結構140形成一溝槽或貫穿孔143。在一實施例中，圖案化貫穿孔143以橫向包圍閘極結構140 (例如，如圖10A中隨後將描繪)。貫穿孔143可延伸穿過介電層162及介電膜152。因此，貫穿孔143接觸半導體基板102之一上表面。在一實施例中，井區114之一部分透過貫穿孔143暴露。替代地，介電膜152及介電層162由不同材料形成(例如，膜152及層162分別由氮化物及氧化物形成)，且可藉由蝕刻穿過介電層162 (其中介電膜152充當一蝕刻停止層)而執行貫穿孔143之形成。因此，貫穿孔143之蝕刻可在介電膜152之一上表面處停止。此外，貫穿孔143由面向閘極結構140之一內側壁及實質上平行於內側壁之一外側壁界定。在一些實施例中，貫穿孔143之內側壁實質上平行於閘極結構140之側壁。在一實施例中，當自上方觀看時，貫穿孔143具有外接閘極結構140之一環形狀。貫穿孔143待使用導電材料填充且形成為一導電結構148之部分，即，圖10中之周邊部分144 (周邊部分144之俯視圖具有一環形狀，如圖10A中展示)。 另外，蝕刻介電層162以在源極/汲極區118上方形成一貫穿孔或通路159。相應地暴露源極/汲極區118之一部分。貫穿孔143及159可藉由一蝕刻操作(諸如乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)或其等之組合)同時形成。 在圖6中，使用有機材料填充貫穿孔143及159。在一實施例中，有機材料係選自光阻材料，諸如正光阻劑或負光阻劑。在一實施例中，有機材料係聚合物材料。可使用CVD、PVD、旋塗或類似者執行在貫穿孔143及159中填充有機材料。在一實施例中，可利用一平坦化操作(諸如研磨或CMP)來使經填充貫穿孔143與159齊平且移除半導體基板102上方之過量有機材料。 接著，蝕刻介電層162，如圖7中繪示。使閘極結構140上方及井區118上方之介電層162之部分內凹。一凹槽147經形成且停止在閘極電極134上方之介電膜152處。因而，暴露閘極電極134上方之介電膜152之一部分。在一實施例中，從俯視圖角度來看，凹槽147具有圓形形狀或多邊形形狀(諸如矩形)。凹槽147可擁有遵循閘極電極134之圖案之一形狀同時具有一更大面積以完全覆蓋閘極電極134。在一實施例中，凹槽147具有延伸超出貫穿孔143之外側壁之側壁且因此完全覆蓋貫穿孔143。再者，在凹槽147之蝕刻期間，介電層162之一部分保留在貫穿孔143與閘極電極134之間。凹槽147下方之剩餘介電層162具有與經填充貫穿孔143之上表面齊平之一頂表面。在一實施例中，一凹槽149經形成於貫穿孔159上方。在一實施例中，從俯視圖角度來看，凹槽149具有大於貫穿孔159之大小之一大小。凹槽147或149可藉由濕式蝕刻、乾式蝕刻或RIE操作形成。可在針對凹槽147之相同蝕刻操作期間形成凹槽149，或可連續形成凹槽147及149。 參考圖8，移除貫穿孔143及159中之有機材料。相應地暴露貫穿孔143之一底表面及溝槽159之一底表面。可使用濕式蝕刻、乾式蝕刻或RIE操作執行有機材料之移除。在所描繪實施例中，利用一溶劑來溶解且移除有機材料。可執行一後清潔操作以確保殘餘有機材料之完全移除。 在清空貫穿孔143及159之後，在凹槽147及貫穿孔143中形成一導電結構148，如圖9中證實。導電結構148可由一導電材料(諸如鈦、鉭、氮化鈦、氮化鉭、銅、銅合金、鎳、錫、金或其等之組合)形成。導電結構148包含分別佔據凹槽147及貫穿孔143之空間之一頂部分142及一周邊部分144。在一實施例中，頂部分142自頂部分142之一下表面與周邊部分144連接。在一實施例中，導電結構148之頂部分142覆蓋閘極結構140。在一實施例中，周邊部分144外接閘極結構140之側壁。在一實施例中，周邊部分144具有自半導體基板102之表面至頂部分142之一下表面量測之一高度H1，高度H1實質上等於閘極結構140之一高度。在一實施例中，周邊部分144經放置接近且實質上平行於閘極結構140之側壁。在一實施例中，頂部分142在閘極電極134之一頂表面周圍接觸介電膜152。在一實施例中，頂部分142覆蓋閘極電極134之一頂表面。在一實施例中，介電膜152鄰近半導體結構102橫向包圍導電結構148之周邊部分144。經提出導電結構148之組態可提供對儲存閘極140之更佳保護使之免受外部雜訊(諸如非所要光或電流)之擾。可更佳維持由儲存閘極140中含有之電荷表示之像素資料之準確度。再者，在凹槽159及貫穿孔149中形成包含一導電通路155及導電通路155上方之一導電墊176之一導體。在一實施例中，導電通路155及導電墊176具有類似於導電結構148之導電材料之一導電材料。在一實施例中，從俯視圖角度來看，導電墊176具有大於導電通路155之面積之一面積。在一實施例中，導電墊176至少部分與導電通路155重疊。可藉由任何適合方法(諸如CVD、PVD、ALD、濺鍍或類似者)形成導電結構148、導電通路155及導電墊176。 鄰近閘極電極134之貫穿孔143或周邊部分144與閘極電極134之側壁隔開。在一實施例中，介電材料162填充周邊部分144與閘極電極134之間之空間。將貫穿孔143之寬度之幾何形狀判定為一程序友善尺寸使得可成功地實現用於形成貫穿孔143之一所要蝕刻操作及用於形成周邊部分144之一後續填充操作。首先，現有方案完全移除閘極電極134之側壁上方及上之介電材料162以為導電結構148創建空間。然而，歸因於朝向閘極電極134之底部之空間之變窄寬度，此一移除操作通常不成功。變窄寬度可能並不程序友善，其中歸因於負載效應，在蝕刻操作之後，介電層162之殘餘物可保留在閘極電極134之底部附近。因此，剩餘殘餘介電材料162可使空間中之導電材料之填充效能(例如，在閘極電極周圍產生空隙/開口)劣化。根據本揭露之實施例可在周邊部分144處提供一良好管理形成操作以在閘極電極134周圍形成一可靠導電結構(例如，結構148)而無空隙或開口。 參考圖10及圖10A，在頂部分142中形成一導電插塞154。可形成一絕緣材料168使得導電插塞154藉由絕緣材料168與頂部分142之剩餘部分電絕緣。在操作中，導電插塞154接收一偏壓電壓且經組態以在一影像感測操作期間吸引井區114中之電荷朝向儲存閘極140之閘極電極134。在一實施例中，絕緣材料包含介電材料，諸如氮化矽、氧化矽、氮氧化矽或類似者。在一實施例中，介電材料包含高介電係數材料，諸如HfO2 、ZrO2 、La2 O3 、Y2 O3 、Al2 O3 、TiO2 、HfSix Oy 、ZrSix Oy 、LaSix Oy 、YSix Oy 、AlSix Oy 、TiSix Oy 或類似者。可藉由最初蝕刻頂部分142而形成絕緣材料168。蝕刻操作形成伸展穿過頂部分142之厚度且到達介電材料152之一圍封溝槽圖案。圖10A展示閘極結構140之一俯視圖，其中自圖10A之剖面線A-A'繪製圖10之剖面圖。在所描繪實例中，從俯視圖角度來看，導電結構148之頂部分142覆蓋閘極結構140之閘極電極134之頂表面。在一實施例中，從俯視圖角度來看，絕緣材料168具有一環形狀且由與閘極電極134重疊之同心圓組成。接著，將絕緣材料168沉積至頂部分142之經蝕刻溝槽中以形成使頂部分142與導電插塞154電絕緣之一環。 圖11展示在介電層162上方形成另一介電層164。可將介電層164稱為一額外層間介電質(ILD)。介電層164可包含氧化矽、氮化矽、氮氧化矽或類似者。介電層164可藉由一適合沉積方法(諸如旋塗、CVD、PVD或類似者)形成。隨後，在介電層164中形成導電通路156及158。作為一例示性操作，使介電層164內凹且在閘極結構140及井區116上方形成溝槽。面向井區116之溝槽可進一步伸展穿過介電層162且到達井區116。隨後，在溝槽中沉積一導電材料以將導電通路156及158建構在適當位置中。在一實施例中，導電通路156及158可由一導電材料(諸如鈦、鉭、氮化鈦、氮化鉭、銅、銅合金、鎳、錫、金或其等之組合)透過一沉積方法(諸如CVD、PVD、ALD或類似者)形成。 接著，在介電層164上方形成一互連層165，如圖12中展示。互連層165經組態以將半導體基板102以及介電層162及164中之組件與外部裝置電耦合。在一些情況中，互連層165可為半導體基板102以及介電層162及164中之構件建立重佈連接以用於促進信號傳輸。因此，互連層165亦可稱為一重佈層(RDL)。互連層165可包含分層導電線161。各層中之導電線161沿著一水平方向延伸且透過鄰近垂直導電通路或接觸件163互連。導電線161及導電通路/接觸件163可由導電材料(諸如銅、鎢、鋁、銀、其等之組合或類似者)形成。用於導電線161或導電通路/接觸件163之層數可視需要組態成調適不同應用。此外，雖然未單獨展示，但互連層165或介電層162及164中之一或多個金屬線及金屬通路(例如，導電通路156)經建立且電耦合至導電插塞154，藉此將一偏壓電壓供應至導電插塞154。 參考圖13，在互連層165以及介電層162及164中形成一光導管172。光導管172經組態以接收光且引導經接收光穿過互連層165以及介電層162及164朝向光敏區112。光導管172可包含樹脂、旋塗玻璃或其他適合透明或半透明材料。可藉由使互連層165內凹穿過介電層162及164，接著沉積光導管材料172而形成光導管172。可利用一平坦化操作(諸如研磨或CMP)來使光管172之上表面與互連層165齊平。 根據本揭露之一實施例，一種半導體裝置包含一半導體基板及該半導體基板上方之一閘極結構。該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷。該半導體裝置亦包含在該半導體基板上方之一導電結構。該導電結構外接該閘極結構之一側壁且與該閘極結構之該側壁隔開。 根據本揭露之一實施例，一種半導體裝置包含一半導體基板及在該半導體基板上方之一閘極結構，其中該半導體基板包含鄰近該閘極結構之一光敏區。該閘極結構經組態以儲存自該光敏區產生之電荷。該半導體裝置進一步包含覆蓋該閘極結構之一導電結構，其中該導電結構具有擁有實質上等於該閘極結構之一高度之一高度且與該閘極結構之一側壁隔開之一周邊部分。 根據本揭露之一實施例，一種製造一半導體裝置之方法包含：提供一半導體基板；在該半導體基板中形成一光敏區；在該半導體基板上方形成一閘極結構；在該閘極結構上方形成一介電層；形成鄰近該閘極結構之一側壁且與該閘極結構之該側壁隔開之一第一貫穿孔；使用一材料填充該第一貫穿孔；在該介電層中形成一通路；移除該材料以在該介電層中形成一第二貫穿孔；及使用一相同導電材料填充該通路及該第二貫穿孔。 上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
100‧‧‧半導體裝置
102‧‧‧半導體基板
104‧‧‧隔離結構/淺溝槽隔離(STI)
106‧‧‧隔離結構/深溝槽隔離(DTI)
112‧‧‧光敏區
114‧‧‧井區/浮動擴散區
116‧‧‧井區/浮動擴散區/浮動擴散節點
118‧‧‧井區
122‧‧‧介電材料
124‧‧‧介電材料
126‧‧‧介電材料
128‧‧‧介電材料
130‧‧‧閘極結構
132‧‧‧閘極電極
134‧‧‧閘極電極
136‧‧‧閘極電極
138‧‧‧閘極電極
140‧‧‧閘極結構/儲存閘極
142‧‧‧頂部分
143‧‧‧溝槽/貫穿孔
144‧‧‧周邊部分
147‧‧‧凹槽
148‧‧‧導電結構
149‧‧‧凹槽
150‧‧‧閘極結構
152‧‧‧介電膜
154‧‧‧導電插塞
155‧‧‧導電通路
156‧‧‧導電通路
158‧‧‧導電通路
159‧‧‧貫穿孔/通路/溝槽
160‧‧‧閘極結構
161‧‧‧分層導電線
162‧‧‧介電層
163‧‧‧垂直導電通路/接觸件
164‧‧‧介電層
165‧‧‧互連層
168‧‧‧絕緣材料
172‧‧‧光導管
176‧‧‧導電墊
H1‧‧‧高度
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。 圖1至圖10係根據一些實施例之製造一半導體裝置之一方法之中間階段之剖面圖。 圖10A係根據一些實施例之圖10中展示之半導體裝置之一閘極結構之一示意性俯視圖。 圖11至圖13係根據一些實施例之製造一半導體裝置之一方法之額外中間階段之剖面圖。

Claims (20)

  1. 一種半導體裝置，其包括： 一半導體基板； 一閘極結構，其在該半導體基板上方，其中該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷；及 一導電結構，其在該半導體基板上方，該導電結構外接該閘極結構之一側壁且與該閘極結構之該側壁隔開。
  2. 如請求項1之半導體裝置，其中從俯視圖角度來看該導電結構具有覆蓋該閘極結構之一頂表面之一頂部分。
  3. 如請求項2之半導體裝置，其中該導電結構具有包圍該閘極結構之該側壁且與該閘極結構之該側壁隔開之一周邊部分。
  4. 如請求項3之半導體裝置，其進一步包括插置於該導電材料之該周邊部分與該閘極結構之該側壁之間之一介電材料。
  5. 如請求項1之半導體裝置，其進一步包括保形地覆蓋該閘極結構之一介電膜。
  6. 如請求項5之半導體裝置，其進一步包括透過該導電結構耦合至該介電膜之一導電插塞。
  7. 如請求項5之半導體裝置，其中該介電膜覆蓋該半導體基板之一上表面。
  8. 如請求項5之半導體裝置，其中該介電膜在該半導體基板周圍橫向包圍該導電結構。
  9. 如請求項5之半導體裝置，其中該介電膜接觸該導電結構。
  10. 一種半導體裝置，其包括： 一半導體基板； 一閘極結構，其在該半導體基板上方，其中該半導體基板包含鄰近該閘極結構之一光敏區，且該閘極結構經組態以儲存自該光敏區產生之電荷；及 一導電結構，其覆蓋該閘極結構，該導電結構包括具有實質上等於該閘極結構之一高度之一高度且與該閘極結構之一側壁隔開之一周邊部分。
  11. 如請求項10之半導體裝置，其中該周邊部分經放置接近且實質上平行於該閘極結構之該側壁。
  12. 如請求項10之半導體裝置，其進一步包括在該半導體基板中鄰近該光敏區之一井區，其中該半導體裝置經組態以透過該井區將該電荷自該光敏區傳送至該閘極結構。
  13. 如請求項10之半導體裝置，其進一步包括放置於該導電結構內且與該導電結構電絕緣之一導電插塞。
  14. 如請求項10之半導體裝置，其進一步包括覆蓋該閘極結構及該半導體基板之一介電膜。
  15. 如請求項10之半導體裝置，其進一步包括放置於該閘極結構上方且電耦合至該導電插塞之一互連層。
  16. 如請求項15之半導體裝置，其進一步包括放置於該半導體基板上方且經組態以將光子引導至該光敏區之一光導管。
  17. 一種製造一半導體裝置之方法，其包括： 提供一半導體基板； 在該半導體基板中形成一光敏區； 在該半導體基板上方形成一閘極結構； 在該閘極結構上方形成一介電層； 形成鄰近該閘極結構之一側壁且與該閘極結構之該側壁隔開之一第一貫穿孔； 使用一材料層填充該第一貫穿孔； 在該介電層中形成一通路； 移除該材料以在該介電層中形成一第二貫穿孔；及 使用一相同導電材料填充該通路及該第二貫穿孔。
  18. 如請求項17之方法，其進一步包括在該經填充第二貫穿孔上方形成一導電部分。
  19. 如請求項17之方法，其中該材料包括一有機材料。
  20. 如請求項17之方法，其中形成鄰近該閘極結構之一側壁之一第一貫穿孔包括將該第一貫穿孔組態為外接該閘極結構之一環形狀。
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