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TW201913816A - 用於具有修改源極之ｅｓｄ保護的高保持高電壓（ｈｈｈｖ）ｆｅｔ及其製造方法 - Google Patents

用於具有修改源極之ｅｓｄ保護的高保持高電壓（ｈｈｈｖ）ｆｅｔ及其製造方法 Download PDF

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TW201913816A
TW201913816A TW106135071A TW106135071A TW201913816A TW 201913816 A TW201913816 A TW 201913816A TW 106135071 A TW106135071 A TW 106135071A TW 106135071 A TW106135071 A TW 106135071A TW 201913816 A TW201913816 A TW 201913816A
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夫斯 沙亞瑞斯 查帕利
凱 伊恩 吉爾
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Abstract

提供一種在源極側形成具有自對準P+植入物與LVPW區之LDMOS的方法、以及所產生的裝置。具體實施例包括形成位在p型基材中之DNWELL；形成位在該DNWELL中之PWHV；形成位在該DNWELL中之NW；形成位在該PWHV中之LVPW；形成穿過該LVPW並分別穿過該DNWELL與NW之STI結構；形成位在該PWHV上方之閘極；形成位在該LVPW中之第一與第二P+植入物，該第二P+植入物之邊緣與該閘極之邊緣對準；形成位在該LVPW中介於該第一STI結構與該第二P+植入物之間的第一N+植入物、及位在該NW中相鄰於該第二STI結構之第二N+；以及形成分別位在該第一與第二P+與N+植入物上方之接觸部、及位在該第二N+植入物上方之電接觸部。

Description

用於具有修改源極之ESD保護的高保持高電壓(HHHV)FET及其製造方法
本揭露係關於靜電放電(electrostatic discharge；ESD)保護裝置。本揭露尤其適用於高保持高電壓(high holding high voltage；HHHV)場效電晶體(FET)。
由於需要更高的速度及裝置比例縮放(scaling)，ESD對生產良率及產品品質的影響正日益更加顯著。一般來說，ESD保護裝置藉由穿過具有高電流分流能力之積體電路(IC)提供路徑來運作。高保持電壓(VH)使此類裝置能夠進行鎖存(latch-up)安全運作。然而，已知的高電壓(HV)閘極接地N通道金屬氧化物半導體(gate-grounded N-channel metal oxide semiconductor；GGNMOS)箝制呈現低VH，例如：低於汲極電壓(VDD)。另外，在不包含裝置面積之下，已知的解決方案無法使設計人員有能力有效率地控制/比例縮放VH。
因此，需要有方法能夠形成一種不犧牲裝 置面積但呈現高VH且能夠有效率控制Vt1與VH的ESD裝置，還需要所產生的裝置。
本揭露之一態樣為一種形成側向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor；LDMOS)之程序，其在裝置之源極側具有附加自對準p型(P+)植入物、及第二本體井(低電壓p型井(LVPW))區。
本揭露之另一態樣為一種LDMOS，其在裝置之源極側具有附加自對準P+植入物、及LVPW區。
本揭露之附加態樣及其它特徵將會在以下說明中提出，並且對於審查以下內容之所屬技術領域中具有通常知識者部分將會顯而易見，或可經由實踐本揭露來學習。可如隨附申請專利範圍中特別指出的內容來實現並且獲得本揭露的優點。
根據本揭露，有一些技術功效可藉由一種方法來部分達成，該方法包括：形成位在一部分p型基材(p-sub)中之n摻雜井(DNWELL)區；形成位在一部分該DNWELL區中之高電壓p型井(PWHV)區；形成位在一部分該DNWELL區中與該PWHV區側向隔開之n型井(NW)；形成位在一部分該PWHV區中之LVPW區；形成分別穿過一部分該LVPW區及穿過一部分該DNWELL區與NW之第一及第二淺溝槽隔離(STI)結構；形成位在該PWHV區上方之閘極；形成位在一部分該LVPW區中側向隔開之第一與第二P+植入物，該第二P+植入物之邊緣與 該閘極之邊緣對準；形成位在該LVPW區中介於該第一STI結構與該第二P+植入物之間並與之相鄰之第一n型(N+)植入物、及位在該NW中相鄰於該第二STI結構之第二N+；以及形成分別位在該第一與第二P+與N+植入物上方之第一與第二接觸部(contact)、及位在該第二N+植入物上方之電接觸部。
本揭露之一態樣包括形成具有邊緣延展通過該第二P+植入物之邊緣一距離、並且位在一部分該閘極底下之該LVPW區。其它態樣包括該距離為0.3微米(μm)至1.5μm。進一步態樣包括形成具有邊緣在最接近該閘極之該第二P+植入物之邊緣前一距離處終止之該LVPW區。另一態樣包括該距離為0.1μm至0.3μm。附加態樣包括形成分別位在該第一與第二N+與P+植入物各者上方之接觸部；以及形成位在該第二N+植入物上方之電接觸部。其它態樣包括形成分別透過一部分該p型基材、該p型基材與DNWELL區、及該DNWELL、PWHV與LVPW區側向隔開之第一、第二及第三STI結構，其中，該第三STI結構之邊緣相鄰於該第一P+植入物；形成位在一部分該p型基材中介於該第一與第二STI結構之間並與之相鄰之P+植入物；形成位在一部分該DNWELL區中介於該第二與第三STI結構之間並與之相鄰之N+植入物；以及形成穿過一部分該p型基材與DNWELL區並且相鄰於該NW與第二N+植入物之第四STI結構。進一步態樣包括形成位在該P+與N+植入物各者上方之接觸部。附加態樣包括在形成 該閘極前，先形成位在該PWHV與DNWELL區之各別部分上方之閘極介電層。
本揭露之另一態樣為一種裝置，其包括：位在一部分p型基材中之DNWELL區；位在一部分該DNWELL區中之PWHV區；位在一部分該DNWELL區中與該PWHV區側向隔開之NW；位在一部分該PWHV區中之LVPW區；位在一部分該LVPW區中側向隔開之第一與第二P+植入物、及介於該第一與第二P+植入物之間的N+植入物；位在一部分該NW中之第二N+植入物；穿過一部分該LVPW介於該第一P+植入物與該第一N+植入物之間並與之相鄰之第一STI結構；穿過一部分該DNWELL區與NW之第二STI結構；以及位在該PWHV區上方具有邊緣而與該第二P+植入物之邊緣對準之閘極。
該裝置之態樣包括該LVPW區之邊緣延展通過該第二P+植入物之邊緣一距離，並且位在一部分該閘極底下。其它態樣包括該距離為0.3μm至1.5μm。進一步態樣包括該LVPW區之邊緣在最接近該閘極之該第二P+植入物的邊緣前一距離處終止。附加態樣包括該距離為0.1μm至0.3μm。另一態樣包括分別位在該第一與第二N+與P+植入物各者上方之接觸部；以及位在該第二N+植入物上方之電接觸部。其它態樣包括分別透過一部分該p型基材、該p型基材與DNWELL區、及該DNWELL、PWHV與LVPW區側向隔開之第一、第二及第三STI結構，其中，該第三STI結構之邊緣相鄰於該第一P+植入物；位在一部 分該p型基材中介於該第一與第二STI結構之間並與之相鄰之P+植入物；位在一部分該DNWELL區中介於該第二與第三STI結構之間並與之相鄰之N+植入物；以及穿過一部分該p型基材與DNWELL區並且相鄰於該NW與第二N+植入物之第四STI結構。進一步態樣包括位在該P+與N+植入物各者上方之接觸部。另一態樣包括介於該PWHV及DNWELL區與該閘極之間的閘極介電層。
本揭露之再一態樣為一種方法，其包括：形成位在一部分p型基材中之DNWELL區；形成位在一部分該DNWELL區中之PWHV區；形成位在一部分該DNWELL區中與該PWHV區側向隔開之NW；形成位在一部分該PWHV區中之LVPW區；形成位在一部分該LVPW區中側向隔開之第一與第二P+植入物、及介於該第一與第二P+植入物之間的第一N+植入物；形成位在一部分該NW中之第二N+植入物；形成穿過一部分該LVPW區介於該第一P+植入物與該第一N+植入物之間並與之相鄰之第一STI結構、及穿過一部分該N+植入物、NW及DNWELL區之第二STI；以及形成位在該PWHV區上方具有邊緣而與該第二P+植入物之邊緣對準之閘極，並且該閘極之該邊緣位在該LVPW區之邊緣上方。本揭露之態樣包括該第二P+植入物之該邊緣與該LVPW區之該邊緣之間的距離為0.3μm至1.5μm。
本揭露之附加態樣及技術功效經由以下詳細說明對於所屬技術領域中具有通常知識者將會輕易地變 為顯而易見，其中本揭露之具體實施例單純地藉由經深思用以實行本揭露之最佳模式的說明來描述。如將會瞭解的是，本揭露能夠是其它及不同的具體實施例，而且其數項細節能夠在各種明顯方面進行修改，全都不會脫離本揭露。因此，圖式及說明本質上要視為說明性，而不是作為限制。
101‧‧‧DNWELL區
103‧‧‧p型基材
105‧‧‧PWHV區
107‧‧‧NW
109‧‧‧LVPW區
111、113、115‧‧‧STI結構
117、119、121‧‧‧STI結構
123‧‧‧閘極
125‧‧‧閘極介電層
127、135‧‧‧P+植入物
129‧‧‧P+植入物或P+條體
131、137、139‧‧‧N+植入物
133、303‧‧‧距離
141‧‧‧接觸部
143‧‧‧電接觸部
201、203‧‧‧線條
301‧‧‧LVPW區
本揭露是在隨附圖式的附圖中舉例來說明，但非作為限制，圖中相似的參考元件符號係指類似的元件，並且其中：第1圖根據一例示性具體實施例，示意性繪示在裝置之源極側具有附加自對準P+植入物及LVPW區之LDMOS電晶體的截面圖；第2圖示意性繪示第1圖之LDMOS電晶體的ESD運作原理；以及第3圖根據一例示性具體實施例，示意性繪示在裝置之源極側具有附加自對準P+植入物及「拉回」LVPW區之LDMOS的截面圖。
在底下的說明中，為了解釋，提出許多特定細節以便透徹理解例示性具體實施例。然而，應顯而易知的是，沒有這些特定細節或利用均等配置也可實踐例示性具體實施例。在其它實例中，眾所周知的結構及裝置是以方塊圖形式來展示，為的是要避免不必要地混淆例示性 具體實施例。另外，除非另有所指，本說明書及申請專利範圍中用來表達成分、反應條件等等之量、比率、及數值特性的所有數字都要了解為在所有實例中是以「約」一語來修飾。
本揭露因應並解決已知ESD保護解決方案的當前問題，其呈現低VH，因此非屬鎖存安全，而且還犧牲裝置面積才能有效率地控制/比例縮放憑靠形成HV ESD保護裝置所帶來的Vt1與VH。該等問題特別是藉由在LDMOS之源極側添加自對準P+植入物與LVPW區來解決。
根據本揭露之具體實施例的方法包括形成位在一部分p型基材中之DNWELL區。在一部分該DNWELL區中形成PWHV區。在一部分該DNWELL區中形成與該PWHV區側向隔開之NW。在一部分該PWHV區中形成LVPW區。分別穿過一部分該LVPW區及穿過一部分該DNWELL區與NW形成第一及第二STI結構。在該PWHV與DNWELL區上方形成閘極，並且在一部分該LVPW區中形成側向隔開之第一與第二P+植入物，該第二P+植入物之邊緣與該閘極之邊緣對準。形成位在該LVPW區中介於該第一STI結構與該第二P+植入物之間並與之相鄰之第一N+植入物，還有位在該NW中相鄰於該第二STI結構之第二N+。分別在該第一與第二P+與N+植入物上方形成第一與第二接觸部，並且在該第二N+植入物上方形成電接觸部。
單純地藉由所思最佳模式的描述，還有其 它態樣、特徵、以及技術功效經由下文的詳細說明對於所屬技術領域中具有通常知識者將顯而易知，其中表示並且說明的是較佳具體實施例。本揭露能夠是其它及不同的具體實施例，而且其數項細節能夠在各種明顯方面進行修改。因此，圖式及說明本質上要視為說明性，而不是作為限制。
第1圖根據一例示性具體實施例，示意性繪示在裝置之源極側具有附加自對準P+植入物及LVPW區之LDMOS電晶體的截面圖。請參閱第1圖，在一部分p型基材103中形成DNWELL區101。在裝置之源極側上一部分DNWELL區101中形成PWHV區105。在一部分DNWELL區101中形成與PWHV區105側向隔開之NW107。舉例來說，藉由以例如每立方公分(cm3)1e17至1e19cm3之劑量進行離子佈植，在一部分PWHV區105中形成LVPW區109。分別穿過一部分LVPW區109及穿過一部分DNWELL區101與NW 107形成側向隔開之STI結構111及113。同樣地，分別穿過一部分p型基材103；p型基材103與DNWELL區101；DNWELL區101、PWHV區105與LVPW區109；以及p型基材103與DNWELL區101，形成STI結構115、117、119與121。
閘極123係分別在PWHV區105與DNWELL區101之各別部分上方所形成之閘極介電層125上方由例如多晶矽所構成。在一部分LVPW區109中形成P+植入物127與129及N+植入物131。特別的是，矽化 P+植入物129之邊緣與閘極123之邊緣自對準。用於形成P+植入物129之摻雜濃度大於用於形成LVPW區109之摻雜濃度，其大於用於形成PWHV區105之摻雜濃度。再者，LVPW區109係形成有邊緣，其延展例如0.3μm至1.5μm(距離133)，通過P+植入物129之邊緣並位在一部分閘極123底下。然而，應注意的是，距離133亦取決於閘極123之長度，並且對於更小的閘極長度而言，距離133應該更靠近下限0.3μm並遠離上限1.5μm。亦應注意的是，距離133之範圍是基於實驗為了說明而提供，用意非作為限制。分別在一部分p型基材103及DNWELL區101中形成P+植入物135及N+植入物137，並且在NW 107上面形成N+植入物139。另外，分別在P+植入物135、N+植入物137、P+植入物127、以及N+植入物131與P+植入物129上方形成接觸部141。再者，在N+植入物139上方形成電接觸部143。
第2圖示意性繪示第1圖之LDMOS電晶體的ESD運作原理。請參閱第2圖，由於LVPW區109之濃度(RB1)(線條201)更高，並且存在P+條體129(RB2)(線條203)，裝置之體電阻(RB)得以降低。另外，對於恆定的基極電流(IB)(因汲極-本體之崩潰而產生)，連同NPN電晶體之貝他(βNPN)，落在雙極性接面電晶體之基極與射極之間的電壓(VBE)得以降低。特別的是，βNPN因基極中少數載子之複合更高而降低。所以，第1圖之裝置的VH得以提升。
第3圖根據一例示性具體實施例，示意性 繪示在裝置之源極側具有附加自對準P+植入物及「拉回」LVPW區之LDMOS的截面圖。第3圖之裝置幾乎等同於第1圖之裝置，差別為在此實例中，LVPW區301在遠離P+植入物129之邊緣最接近閘極123例如0.1μm至0.3μm(距離303)處形成有邊緣，亦即LVPW區301下疊於P+植入物129。相比之下，第1圖之LVPW區109的邊緣延展通過P+植入物129之邊緣，並且位在一部分閘極123底下。此外，應注意的是，距離303之範圍是基於實驗為了說明而提供，用意非作為限制。
本揭露之具體實施例可達到數種技術功效，包括VH提升且Vt1與VH之控制有效率，但不犧牲裝置面積，也不需要另外的遮罩。另外，連同緊密的分散度(無程序而穩定)，逆轉保護能力(本體-汲極二極體)得以維持。再者，如相較於已知程序，例如閘極長度(LG)調大及加入更多本體接觸部，得以獲得類似或更大的電流密度/面積。舉例而言，本揭露之具體實施例在各種工業應用中享有實用性，如：微處理器、智慧型手機、行動電話、蜂巢式手機、機上盒、DVD錄影機與播放器、汽車導航、列印機與週邊裝置、網路連結與電信設備、遊戲系統、以及數位相機。本揭露在包括HHHV FET等各種類型之高度整合型半導體裝置之任一者中享有產業利用性。
在前述說明中，本揭露乃參照其具體例示性具體實施例作說明。然而，明顯的是，可對其實施各種修改和變更而不脫離本揭露較廣之精神與範疇，如申請專 利範圍所提。本說明書及圖式從而要視為說明性而非作為限制。了解的是，本揭露能夠使用各種其它組合及具體實施例，並且如本文中所表達，能夠在本發明概念的範疇內作任何變更或修改。

Claims (20)

  1. 一種方法，其包含：形成位在一部分p型基材(p-sub)中之n摻雜井(DNWELL)區；形成位在一部分該DNWELL區中之高電壓p型井(PWHV)區；形成位在一部分該DNWELL區中與該PWHV區側向隔開之n型井(NW)；形成位在一部分該PWHV區中之低電壓p型井(LVPW)區；形成分別穿過一部分該LVPW區及穿過一部分該DNWELL區與NW之第一淺溝槽隔離(STI)結構及第二淺溝槽隔離(STI)結構；形成位在該p型基材上方之閘極；形成位在一部分該LVPW區中側向隔開之第一p型(P+)植入物與第二p型(P+)植入物，該第二P+植入物之邊緣與該閘極之邊緣對準；形成位在該LVPW區中介於該第一STI結構與該第二P+植入物之間並與之相鄰之第一n型(N+)植入物、及位在該NW中相鄰於該第二STI結構之第二N+；以及形成分別位在該第一P+植入物、第一N+植入物、第二P+植入物與第二N+植入物上方之第一接觸部與第二接觸部、及位在該第二N+植入物上方之電接觸部。
  2. 如申請專利範圍第1項所述之方法，其包含形成具有邊緣延展通過該第二P+植入物之邊緣一距離、並且位在一部分該閘極底下之該LVPW區。
  3. 如申請專利範圍第2項所述之方法，其中，該距離包含0.3微米(μm)至1.5μm。
  4. 如申請專利範圍第1項所述之方法，其包含形成具有邊緣在最接近該閘極之該第二P+植入物之邊緣前一距離處終止之該LVPW區。
  5. 如申請專利範圍第4項所述之方法，其中，該距離包含0.1μm至0.3μm。
  6. 如申請專利範圍第1項所述之方法，更包含：形成分別位在該第一N+植入物、第一P+植入物、第二N+植入物與第二P+植入物各者上方之接觸部；以及形成位在該第二N+植入物上方之電接觸部。
  7. 如申請專利範圍第1項所述之方法，更包含：形成分別透過一部分該p型基材、該p型基材與DNWELL區、及該DNWELL區、PWHV區與LVPW區側向隔開之第一STI結構、第二STI結構及第三STI結構，其中，該第三STI結構之邊緣相鄰於該第一P+植入物；形成位在一部分該p型基材中介於該第一STI結構與第二STI結構之間並與之相鄰之P+植入物；形成位在一部分該DNWELL區中介於該第二STI 結構與第三STI結構之間並與之相鄰之N+植入物；以及形成穿過一部分該p型基材與DNWELL區並且相鄰於該NW與第二N+植入物之第四STI結構。
  8. 如申請專利範圍第7項所述之方法，其包含形成位在該P+植入物與N+植入物各者上方之接觸部。
  9. 如申請專利範圍第1項所述之方法，更包含在形成該閘極前，先形成位在該PWHV區與DNWELL區之各別部分上方之閘極介電層。
  10. 一種裝置，其包含：位在一部分p型基材(p-sub)中之n摻雜井(DNWELL)區；位在一部分該DNWELL區中之高電壓p型井(PWHV)區；位在一部分該DNWELL區中與該PWHV區側向隔開之n型井(NW)；位在一部分該PWHV區中之低電壓p型井(LVPW)區；位在一部分該LVPW區中側向隔開之第一p型(P+)植入物與第二p型(P+)植入物、及介於該第一P+植入物與第二P+植入物之間的第一n型(N+)植入物；位在一部分該NW中之第二N+植入物；穿過一部分該LVPW區介於該第一P+植入物與該第一N+植入物之間並與之相鄰之第一淺溝槽隔離(STI) 結構；穿過一部分該DNWELL區與NW之第二STI結構；以及位在該PWHV區上方具有邊緣而與該第二P+植入物之邊緣對準之閘極。
  11. 如申請專利範圍第10項所述之裝置，其中，該LVPW區之邊緣延展通過該第二P+植入物之邊緣一距離，並且位在一部分該閘極底下。
  12. 如申請專利範圍第11項所述之裝置，其中，該距離包含0.3微米(μm)至1.5μm。
  13. 如申請專利範圍第10項所述之裝置，其中，該LVPW區之邊緣在最接近該閘極之該第二P+植入物的邊緣前一距離處終止。
  14. 如申請專利範圍第13項所述之裝置，其中，該距離包含0.1μm至0.3μm。
  15. 如申請專利範圍第10項所述之裝置，更包含：分別位在該第一N+植入物、第一P+植入物、第二N+植入物與第二P+植入物各者上方之接觸部；以及位在該第二N+植入物上方之電接觸部。
  16. 如申請專利範圍第10項所述之裝置，更包含：分別透過一部分該p型基材、該p型基材與DNWELL區、及該DNWELL區、PWHV區與LVPW區側向隔開之第一STI結構、第二STI結構及第三STI結構，其中，該第三STI結構之邊緣相鄰於該第一P+ 植入物；位在一部分該p型基材中介於該第一STI結構與第二STI結構之間並與之相鄰之P+植入物；位在一部分該DNWELL區中介於該第二STI結構與第三STI結構之間並與之相鄰之N+植入物；以及穿過一部分該p型基材與DNWELL區並且相鄰於該NW與第二N+植入物之第四STI結構。
  17. 如申請專利範圍第16項所述之裝置，其包含：位在該P+植入物與N+植入物各者上方之接觸部。
  18. 如申請專利範圍第10項所述之裝置，更包含：介於該PWHV區及DNWELL區與該閘極之間的閘極介電層。
  19. 一種方法，其包含：形成位在一部分p型基材(p-sub)中之n摻雜井(DNWELL)區；形成位在一部分該DNWELL區中之高電壓p型井(PWHV)區；形成位在一部分該DNWELL區中與該PWHV區側向隔開之n型井(NW)；形成位在一部分該PWHV區中之低電壓p型井(LVPW)區；形成位在一部分該LVPW區中側向隔開之第一p型(P+)植入物與第二p型(P+)植入物、及介於該第一P+植入物與第二P+植入物之間的第一n型(N+)植入 物；形成位在一部分該NW中之第二N+植入物；形成穿過一部分該LVPW區介於該第一P+植入物與該第一N+植入物之間並與之相鄰之第一淺溝槽隔離(STI)結構、及穿過一部分該N+植入物、NW及DNWELL區之第二STI；以及形成位在該PWHV區上方具有邊緣而與該第二P+植入物之邊緣對準之閘極，並且該閘極之該邊緣位在該LVPW區之邊緣上方。
  20. 如申請專利範圍第19項所述之方法，其中，該第二P+植入物之該邊緣與該LVPW區之該邊緣之間的距離包含0.3微米(μm)至1.5μm。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340266B2 (en) * 2017-10-02 2019-07-02 Globalfoundries Singapore Pte. Ltd. ESD protection circuit and method of making the same
US11476244B2 (en) * 2020-08-19 2022-10-18 Globalfoundries Singapore Pte. Ltd. Laterally-diffused metal-oxide-semiconductor devices for electrostatic discharge protection applications
US12261216B2 (en) * 2021-06-24 2025-03-25 Marvell Asia Pte Ltd Network device having transistors employing charge-carrier mobility modulation to drive operation beyond transition frequency
US20230378165A1 (en) * 2022-05-23 2023-11-23 CoolStar Technology, Inc. Electrostatic Discharge Protection Device Having Multiple Pairs of PN Stripes and Methods of Fabrication Thereof

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW441074B (en) * 2000-04-15 2001-06-16 United Microelectronics Corp Electrostatic discharge protection circuit structure for high voltage device
TW473978B (en) * 2000-11-20 2002-01-21 Winbond Electronics Corp Low-voltage triggered electrostatic discharge protection circuit
US6366402B1 (en) * 2000-12-01 2002-04-02 Bay Photonics, Inc. Method and system for providing an in-line optical circulator
TW536802B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
KR100645193B1 (ko) * 2004-03-17 2006-11-10 매그나칩 반도체 유한회사 정전기 방전 보호 소자 및 그 제조 방법
US7838937B1 (en) 2005-09-23 2010-11-23 Cypress Semiconductor Corporation Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors
US7639464B1 (en) * 2006-03-15 2009-12-29 National Semiconductor Corporation High holding voltage dual direction ESD clamp
US7888767B2 (en) * 2006-07-21 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structures of high-voltage MOS devices with improved electrical performance
KR100859487B1 (ko) * 2007-05-16 2008-09-23 주식회사 동부하이텍 고전압 반도체 소자 및 그 제조방법
US9059282B2 (en) * 2007-12-03 2015-06-16 Infineon Technologies Ag Semiconductor devices having transistors along different orientations
US7723823B2 (en) * 2008-07-24 2010-05-25 Freescale Semiconductor, Inc. Buried asymmetric junction ESD protection device
CN101752347B (zh) * 2008-12-19 2011-12-14 上海华虹Nec电子有限公司 一种防静电保护结构及其制作方法
US7786507B2 (en) * 2009-01-06 2010-08-31 Texas Instruments Incorporated Symmetrical bi-directional semiconductor ESD protection device
US8222130B2 (en) * 2009-02-23 2012-07-17 Globalfoundries Singapore Pte. Ltd. High voltage device
US8088656B2 (en) * 2009-08-14 2012-01-03 International Business Machines Corporation Fabricating ESD devices using MOSFET and LDMOS
JP2012059938A (ja) * 2010-09-09 2012-03-22 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
US8288235B2 (en) * 2010-10-20 2012-10-16 Globalfoundries Singapore Pte. Ltd. Self-aligned body fully isolated device
US8853783B2 (en) * 2012-01-19 2014-10-07 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
US8847318B2 (en) * 2012-01-19 2014-09-30 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
US9653459B2 (en) * 2012-07-03 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET having source region formed in a double wells region
JP6255421B2 (ja) * 2013-01-30 2017-12-27 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ
US9583603B2 (en) * 2013-02-11 2017-02-28 Nxp Usa, Inc. ESD protection with integrated LDMOS triggering junction
US9196719B2 (en) * 2013-03-14 2015-11-24 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
KR101847227B1 (ko) * 2013-05-31 2018-04-10 매그나칩 반도체 유한회사 Esd 트랜지스터
KR101975608B1 (ko) * 2013-06-12 2019-05-08 매그나칩 반도체 유한회사 고전압용 esd 트랜지스터 및 그 정전기 보호 회로
CN103545310B (zh) * 2013-11-15 2016-07-27 上海贝岭股份有限公司 一种pnpn型esd保护器件及esd保护电路
CN203659860U (zh) 2013-12-13 2014-06-18 江南大学 一种双重抗闩锁的环形ldmos-scr结构的高压esd保护器件
CN103730462B (zh) 2014-01-20 2016-03-02 江南大学 一种具有高维持电流强鲁棒性的ldmos-scr结构的esd自保护器件
KR101938909B1 (ko) * 2014-02-21 2019-01-16 매그나칩 반도체 유한회사 수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법
US20160149033A1 (en) * 2014-11-25 2016-05-26 Broadcom Corporation Increasing breakdown voltage of ldmos devices for foundry processes
CN105720098B (zh) * 2014-12-02 2019-01-29 中芯国际集成电路制造(上海)有限公司 Nldmos及其制作方法
US9673084B2 (en) * 2014-12-04 2017-06-06 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device
TWI645534B (zh) * 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
CN106328504B (zh) * 2015-06-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9627528B2 (en) * 2015-09-11 2017-04-18 Macronix International Co., Ltd. Semiconductor device having gate structures and manufacturing method thereof
US9679888B1 (en) * 2016-08-30 2017-06-13 Globalfoundries Inc. ESD device for a semiconductor structure
KR20180058432A (ko) * 2016-11-24 2018-06-01 삼성전기주식회사 정전기 방전 보호회로
US10290631B2 (en) * 2017-05-05 2019-05-14 Newport Fab, Llc Linearity and lateral isolation in a BiCMOS process through counter-doping of epitaxial silicon region

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