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TW201911574A - 半導體裝置及其製造方法 - Google Patents

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TW201911574A
TW201911574A TW106135536A TW106135536A TW201911574A TW 201911574 A TW201911574 A TW 201911574A TW 106135536 A TW106135536 A TW 106135536A TW 106135536 A TW106135536 A TW 106135536A TW 201911574 A TW201911574 A TW 201911574A
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奧野泰利
彭成毅
方子韋
張毅敏
峰地輝
林佑明
蕭孟軒
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台灣積體電路製造股份有限公司
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Abstract

一種包括場效電晶體(FET)的半導體裝置。場效電晶體包括通道區域及相鄰通道區域之源極/汲極區域。場效電晶體亦包括設置在通道區域上方之閘極電極。場效電晶體為n型場效電晶體且通道區域是由Si製成。源極/汲極區域包括含有Si1-x-yM1xM2y的磊晶層，其中M1為Ge及Sn中的一者或多者，M2為P及As中的一者或多者，並且0.01x

Description

半導體裝置及其製造方法
本揭露是關於製造半導體積體電路的方法，並且更具體地說，是關於製造包括鰭式場效電晶體(FinFET)之半導體裝置的方法，以及半導體裝置。
隨著半導體產業已經發展進入到追求更高裝置密度、更高效能及更低成本的奈米技術製程節點，來自製造及設計問題的挑戰已經導致如鰭式場效電晶體(FinFET)的三維設計發展，以及具有高介電常數(高K)材料之金屬閘極結構之使用。金屬閘極結構通常藉由使用閘極替換技術製造，且源極及汲極藉由使用磊晶生長方法形成。
根據本揭露之一實施方式，提供一種半導體裝置，包括場效電晶體，場效電晶體包含通道區域及相鄰通道區域的源極/汲極區域，以及閘極電極設置在通道區域上，其中場效電晶體為n型場效電晶體，通道區域由Si製成，並且源極/汲極區域包括磊晶層，磊晶層包含 Si1-x-yM1xM2y，其中M1為Ge及Sn中的一者或多者，M2為P及As中的一者或多者，並且0.01x0.1。
根據本揭露之一實施方式，提供一種半導體裝置，包含鰭式場效電晶體，鰭式場效電晶體包含n型鰭式場效電晶體，包括第一鰭結構、第一源極/汲極結構及與第一源極/汲極結構接觸之第一源極/汲極接觸；以及p型鰭式場效電晶體，包括第二鰭結構、第二源極/汲極結構及與第二源極/汲極結構接觸之第二源極/汲極接觸，其中第一源極/汲極結構包括第一磊晶層，第一磊晶層包含Si1-x-yM1xM2y，其中M1為Ge及Sn中的一者或多者，M2為P及As中的一者或多者，並且0.01x0.1。
根據本揭露之一實施方式，提供一種形成包括鰭式場效電晶體的半導體裝置的方法，包含形成第一犧牲層在鰭式場效電晶體結構之源極/汲極結構及隔離絕緣層上；圖案化第一犧牲層，由此形成開口；形成第一襯墊層在開口之底部的隔離絕緣層及在圖案化第一犧牲層之至少一側面上；在形成第一襯墊層之後，形成介電層在開口中；在形成介電層之後，移除圖案化之第一犧牲層，由此在源極/汲極結構上形成接觸開口；以及在接觸開口中形成導電層，其中鰭式場效電晶體為n型場效電晶體，並且源極/汲極結構包括磊晶層，磊晶層包含Si1-x-yM1xM2y，其中M1為Ge及Sn中的一者或多者，M2為P及As中的一者或多者，並且0.01x0.1。
80‧‧‧第一層
82‧‧‧第二層
90‧‧‧偽閘極電極
91‧‧‧偽介電層
95‧‧‧遮罩層
101‧‧‧基板
102‧‧‧鰭結構
103‧‧‧鰭結構之底部部分
104‧‧‧鰭結構
105‧‧‧隔離絕緣層
106‧‧‧第一鰭襯墊層
108‧‧‧第二鰭襯墊層
115‧‧‧第一犧牲層
116‧‧‧開口
120‧‧‧源極/汲極結構
121‧‧‧源極/汲極結構
122‧‧‧第一絕緣層
127‧‧‧矽化層
130‧‧‧閘極電極
131‧‧‧閘極介電層
132‧‧‧閘極覆蓋層
133‧‧‧功函數調節層
134‧‧‧側壁間隔層
140‧‧‧第二犧牲層
144‧‧‧開口
145‧‧‧第一層間介電層
146‧‧‧第二絕緣層
148‧‧‧開口
148'‧‧‧開口
149‧‧‧開口
149'‧‧‧開口
150‧‧‧源極/汲極接觸
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖為根據本揭露之實施方式繪製用於n型場效電晶體之源極/汲極區域的各種磊晶層之實驗結果。
第2A-2B圖為Ge濃度對電氣性質之影響的實驗結果。
第3A-22C圖為根據本揭露之實施方式繪製的半導體裝置製造過程中各階段示意圖。
為了彰顯本揭露之不同技術特徵，本揭露於以下提供許多不同實施例或範例。為了使本揭露簡潔，確切的元件或排列方式範例將於以下進行描述。然而，這些僅僅是範例而並非用以限定本揭露。舉例來說，元件之尺寸不限於所揭露之範圍或值，但可取決於製程條件及/或裝置之期望性質。此外，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施例、及第一與第二特徵之間可能形成額外特徵的實施例以至於第一與第二特徵未直接接觸。各種特徵可出於簡明性及清晰目的以不同比例任意繪製。在附圖中，出於簡明目的可省略一些層/特徵。
此外，為了便於描述，可以在本文中使用空間相對術語，例如「在……下方」，「在……下面」，「在…… 之下」，「在……上方」，「在……上面」等以描述如圖所示的一個元件或特徵與另一個元件或特徵(多個元件或特徵)的關係。此等空間相對術語意欲涵蓋裝置在使用或操作中除了圖中所示的取向之外的不同取向。此裝置可以以其他方式取向(旋轉90度或處於其他取向)，並且本文中使用的空間相對描述符亦可以相應地解釋。
所揭露之實施方式關於形成用於鰭式場效電晶體(FinFET)的源極/汲極(S/D)結構的方法及結構，特別是用於n型鰭式場效電晶體。本文所揭露之實施方式一般不僅可適用於鰭式場效電晶體，亦可適用於平面型場效電晶體、雙閘極、圍繞閘極、ω閘極(omega-gate)或環繞式閘極電晶體(gate-all-around transistor)、二維場效電晶體和/或奈米線電晶體或具有源極/汲極磊晶區域之任何合適的裝置。
為了獲得高操作速度之裝置，可藉由對通道區域中的結晶半導體材料施加適當應力來增加場效電晶體之通道區域中的載流子遷移率。作為施加應力的一種技術，在場效電晶體之源極/汲極區域處提供具有與通道區域不同晶格常數的結晶半導體材料。在n型場效電晶體之源極/汲極(S/D)區域中使用具有與通道區域相比較小晶格常數的結晶半導體材料，以將拉伸應力施加至通道區域。例如，SiP、SiC及/或SiCP用於n型場效電晶體之源極/汲極(S/D)區域，其中通道區域是由矽製成。另一方面，在p型場效電晶體之源極/汲極區域中使用具有與通道區域相比較大晶格常 數的結晶半導體材料，以將壓縮應力施加至通道區域。例如，SiGe及/或Ge用於p型場效電晶體之源極/汲極(S/D)區域，其中通道區域是由矽製成。用於源極/汲極區域之結晶半導體材料藉由磊晶生長方法形成。在本揭露中，術語「源極/汲極」或「S/D」指源極及/或汲極並且源極及汲極具有實質上彼此相同之結構。
在本揭露中，發明人發現在SiP源極/汲極磊晶區域中添加Ge可增加材料熱穩定性並改良n型場效電晶體之源極/汲極區域的電氣性質。
例如，在形成源極/汲極磊晶層之後，進行包括各種熱操作的後續製造操作以製造半導體裝置。然而，這些熱操作減少在源極/汲極區域中的活性載流子的數量，從而增加在源極/汲極區域與源極/汲極接觸點金屬之間的接觸電阻。然而，如下所示，在SiP磊晶層中結合Ge與不具有Ge之SiP磊晶層相比，能更多地釋放局部晶格應力，且與在不具有Ge之SiP磊晶層相比，可具有更穩定的P結合能。因此，可以增加源極/汲極磊晶層之熱穩定性。此外，包括Ge之SiP磊晶層(以下稱為SiGeP)在熱操作之後，與不具有Ge之SiP磊晶層相比可具有較高P(磷)活化率(具有更多數量的活性P原子)。
第1圖為根據本揭露之實施方式繪製用於n型場效電晶體之源極/汲極區域的各種磊晶層之實驗結果。在第1圖中，製備包括SiP及SiGeP磊晶層之樣本，且在各個熱操作之後量測活性磷濃度及電子遷移率。在條件#3及#4 中，在磊晶生長SiP期間引入Ge，並且在條件#5中，在SiP磊晶生長之後藉由離子植入(ion implantation)引入Ge。
如第1圖所示，當Ge包括在SiP磊晶層中時，活性磷的數量變為不具有Ge之條件的約10倍或更大(條件#3及#4與條件#1及#2相比)。進一步地，第1圖示出儘管包括了Ge(Ge為比Si大之元素，能減小由SiP導致之應力)，遷移率實質上不改變。一般而言，當磷濃度增加時，遷移率降低。然而，藉由使Ge包括在SiP中，在SiP中P濃度較高的狀況下，可獲得更高的活性磷濃度而不犧牲遷移率。應注意到，當藉由離子植入引入Ge時，活性磷的數量並不會增加。
第2A圖及第2B圖為Ge濃度對電氣性質之影響的實驗結果。在第2A圖及第2B圖中，P的濃度為2.0×1021cm-3，SiP(或SiGeP)磊晶層之厚度為50nm，並且進行與條件#1及#3中相同的熱操作。在磊晶生長SiP層期間引入Ge。進行兩種不同的預非晶化植入(pre-amorphization implantation,PAI)。在第2A圖及第2B圖中，SiGeP中Ge的濃度從0.5×1021cm-3變為4.0×1021cm-3(從0.5×1021cm-3、1.0×1021cm-3變為2.0×1021cm-3及4.0×1021cm-3)。當SiGeP表示成Si1-x-yGexPy時，對應的Ge濃度為約0.01x約0.1。在一些實施方式中，Ge的量小於P的量。在其他實施方式中，Ge的量大於P的量。
如第2A圖所示，當不包括Ge時，SiP磊晶層之電阻率為約0.45mΩ．cm，並且當SiP中包括Ge時(例如，約0.01x約0.1)，SiGeP磊晶層之電阻率減少至約0.35 mΩ．cm。更進一步地，在第2B圖中，當不包括Ge時，SiP磊晶層中P的去活化速率為約25%，並且當SiP中包括Ge(例如，約0.01x約0.1)時，SiGeP磊晶層中P之去活化速率減少至約10~15%。替代Ge或除了Ge之外，Sn可包括在SiP中。替代P或除了P之外，可包括As。
第3A圖至第19C圖示出了根據本揭露之一些實施方式繪製的半導體裝置製造過程中各階段示意圖。在各種視圖及說明性實施方式中，相同參考符號用以表示相同元件。在第3A圖至第19C圖中，「A」圖(例如，第3A圖、第4A圖等等)為透視圖，「B」圖(例如，第3B圖、第4B圖等等)為沿著第3A圖所示之線Y1-Y1的Y方向橫截面圖，並且「C」圖(例如，第3C圖、第4C圖、等等)為沿著第3A圖所示之線X1-X1的X方向橫截面圖。應理解可在第3A圖至第19C圖所示之製程之前、期間及之後提供額外操作，並且在此方法的其他實施方式中，可替換或消除以下所述的一些操作。操作/製程之順序可相互交換。美國專利申請案第15/620,063號之全部內容以引用方式併入本文中。
首先參考第3A圖至第3C圖，第3A圖至第3C圖為形成偽閘極結構之後的結構。在第3A圖至第3C圖中，示出了具有一或多個鰭結構之基板101，其中示出了兩個鰭結構102。應理解到，出於說明目的而示出兩個鰭結構，但其他實施方式可包括任何數量之鰭結構。在一些實施方式中，一或多個偽鰭結構與用於主動鰭式場效電晶體之鰭結構相 鄰地形成。鰭結構102沿X方向延伸，並在Z方向中從基板突出，而閘極沿Y方向延伸。
基板101可視設計需求包含各種摻雜區域(例如，p型基板或n型基板)。在一些實施方式中，摻雜區域可摻雜有p型或n型摻雜劑。例如，摻雜區域可摻雜有p型摻雜劑(如硼或BF2)、n型摻雜劑(如磷或砷)及/或其組合。摻雜區域可用於n型鰭式場效電晶體，或用於p型鰭式場效電晶體。
在一些實施方式中，基板101可由適宜的元素半導體(如矽、金剛石或鍺)、適宜合金或化合物半導體，如第Ⅳ族化合物半導體(鍺矽(SiGe)、碳化矽(SiC)、碳化鍺矽(SiGeC)、GeSn、SiSn、SiGeSn)、第Ⅲ-V族化合物半導體(例如，砷化鎵、砷化銦鎵InGaAs、砷化銦、磷化銦、銻化銦、磷化鎵砷、或磷化鎵銦)、或其類似者製成。更進一步地，基板101可包括磊晶層(epi-layer)(其可經應變以增強效能)及/或可包括絕緣體上矽(SOI)結構。
可以使用例如圖案化製程形成溝槽以形成鰭結構102，使得溝槽在相鄰的鰭結構102之間形成。如下文更詳細論述，鰭結構102將用以形成鰭式場效電晶體。
隔離區域，例如淺溝槽隔離(STI)105，設置在基板101上方的溝槽中。在一些實施方式中，在形成隔離絕緣層105之前，一或多個襯墊層在基板101及鰭結構102之底部部分103之側壁的上方形成。在一些實施方式中，襯墊層包括在基板101及鰭結構102之底部部分103之側壁上形 成的第一鰭襯墊層106、以及在第一鰭襯墊層106上形成的第二鰭襯墊層108。在一些實施方式中，每個襯墊層具有厚度在約1nm與約20nm之間。
在一些實施方式中，第一鰭襯墊層106包括氧化矽且具有厚度在約0.5nm至約5nm之間，第二鰭襯墊層108包括氮化矽且具有厚度在約0.5nm至約5nm之間。襯墊層可經由一或多個製程諸如物理氣相沉積(PVD)、化學氣相沉積(CVD)、或原子層沉積(ALD)來沉積，但可採用任何可接受之製程。
隔離絕緣層105可由適宜的介電材料(如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG))、低k介電質(如碳摻雜之氧化物)、極低k介電質(如多孔碳摻雜之二氧化矽)、聚合物(如聚醯亞胺)之組合或類似者製成。在一些實施方式中，隔離絕緣層105可藉由如CVD、可流動CVD(FCVD)、或旋塗玻璃製程來形成，但可採用任何可接受之製程。隨後，使用例如蝕刻製程、化學機械研磨(CMP)或類似者移除在鰭結構102之頂表面上方延伸的部分隔離絕緣層105以及在鰭結構102之頂表面上方的部分襯墊層。
在一些實施方式中，凹陷隔離絕緣層105及襯墊層以暴露如第3A-3C圖所示之鰭結構102的上部104。在一些實施方式中，使用單一蝕刻製程、或多個蝕刻製程凹陷隔離絕緣層105及襯墊層。在隔離絕緣層105由氧化矽製成的一些實施方式中，蝕刻製程可為例如乾式蝕刻、化學蝕刻、或濕式清潔製程。例如，化學蝕刻可採用含氟化學試劑 如稀釋之氫氟酸(dHF)。在一些實施方式中，在鰭形成製程之後，鰭的高度Hfin為約30nm或更高，例如約50nm或更高。在一實施方式中，鰭的高度在約40nm至約80nm之間。應理解，鰭的高度可藉由後續的處理來調整。在其他實施方式中，可使用其他材料、製程及尺寸。
在形成鰭結構102之後，形成偽閘極結構(包括偽閘極介電層91及偽閘極電極90)在暴露的鰭結構102上方。偽閘極介電層91及偽閘極電極90將隨後用以限定及形成源極/汲極區域。在一些實施方式中，偽閘極介電層91及偽閘極電極90是藉由沉積及圖案化形成在暴露的鰭結構102上方的偽介電層及在偽閘極介電層上方的偽電極層來形成。偽介電層可藉由熱氧化、CVD、濺鍍或任何其他在本領域中已知並用於形成偽介電層的方法來形成。在一些實施方式中，偽介電層91可由一或多種適宜的介電材料(如氧化矽、氮化矽、SiCN、SiON及SiN)、低k介電質(如碳摻雜之氧化物)、極低k介電質(如多孔碳摻雜之二氧化矽)、聚合物(如聚醯亞胺)、其類似者或其組合製成。在一實施方式中，使用SiO2。
在一些實施方式中，偽電極層90為導電材料並且可選自包含非晶矽、多晶矽、非晶鍺、多晶鍺、非晶矽鍺、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、及金屬之群組。偽電極層可藉由PVD、CVD、濺鍍沉積或在本領域中已知並用於沉積導電材料之其他技術來沉積。在其他實 施方式中，可使用其他導電及不導電的材料。在一實施方式中，使用多晶矽。
遮罩圖案可形成在偽電極層上以輔助圖案化。在一些實施方式中，包括第一層80及第二層82的硬遮罩圖案形成在多晶矽的毯覆層上方。硬遮罩圖案由一或多層SiO2、SiCN、SiON、Al2O3、SiN或其他適宜的材料製成。在某些實施方式中，第一層80包括氮化矽(SiN)，且第二層82包括氧化矽。藉由使用遮罩圖案作為蝕刻遮罩，偽電極層經圖案化成為偽閘極電極90。在一些實施方式中，偽介電層91亦經圖案化以限定偽閘極介電層。
隨後，側壁間隔層134沿著偽閘極結構之側壁形成。側壁間隔層134可藉由沉積並且非等向地蝕刻沉積在偽閘極結構上方的絕緣層、鰭結構102及隔離絕緣層105來形成。在一些實施方式中，側壁間隔層134由氮化矽形成，並且具有單層結構。在其他實施方式中，側壁間隔層134可具有包括多個層的複合結構。例如，側壁間隔層134包括氧化矽層及在氧化矽層上方之氮化矽層。在其他實施方式中，亦可使用其他材料，諸如SiO2、SiCN、SiON、SiN、SiOCN、其他低k材料或其組合。在一些實施方式中，側壁間隔層134之厚度範圍為約5nm至約40nm。
如第4A圖至第4C圖所示，在形成偽閘極結構及側壁間隔層之後，源極/汲極(S/D)結構120及121形成在沿著偽閘極結構之相對側面的鰭結構102之暴露部分104上。源極/汲極結構120及121可磊晶形成在暴露之鰭結構 104的側面及頂面上。在一些實施方式中，可凹陷鰭結構104並磊晶形成源極/汲極結構在暴露之鰭結構的凹陷部分上。在源極/汲極區域中使用磊晶生長的材料使源極/汲極區域在鰭式場效電晶體的通道中施加應力。當源極/汲極結構120及121用於不同導電類型之場效電晶體時，在形成源極/汲極結構120時，用於源極/汲極結構121之鰭結構由例如SiN製成的保護層覆蓋，並且在隨後形成源極/汲極結構121時，已形成之源極/汲極結構120由保護層覆蓋。在一實施方式中，源極/汲極結構120用於n型鰭式場效電晶體，且源極/汲極結構121用於p型鰭式場效電晶體。
用於源極/汲極結構120及121之材料可視n型及p型鰭式場效電晶體而變化，使得一種類型的材料用於n型鰭式場效電晶體以在通道區域中施加拉伸應力，並且另一種類型的材料用於p型鰭式場效電晶體以施加壓縮應力。
對於n型鰭式場效電晶體，源極/汲極結構120包括含Si1-x-yM1xM2y的磊晶層，其中M1為Ge及Sn中的一個或多個，M2為P及As中的一個或多個，並且約0.01x約0.1(約1至約10mol%)約0.01y約0.1。在某些實施方式中，x小於y。在其他實施方式中，x大於y。在一些實施方式中，如上文所述，當鰭結構104由Si製成時，Si1-x-yGexPy形成源極/汲極結構120，其中約0.01x約0.1(約1至約10mol%)並且約0.01y約0.1。在其他實施方式中，約0.01x0.05。此外，在一些實施方式中，源極/汲極結構120包括Si1-x-yGexAsz，其中約0.01x 約0.1(約1至約10mol%)並且約0.01z約0.1。進一步地，在其他實施方式中，源極/汲極結構120包括以Sn取代Ge或是同時使用Sn與Ge，例如，SiGeSnP、SiGeSnAs、SiSnP、SiGePAs、SiSnAs或SiGeSnPAs。在此情形中，Sn及Ge之總量在約1至約10mol%的範圍中。在某些實施方式中，碳(C)進一步包括在源極/汲極結構120中。
在一些實施方式中，源極/汲極結構120包括具有不同成分及/或不同摻雜劑濃度的兩個或兩個以上磊晶層。在一些實施方式中，在源極/汲極結構120中SiGeP的Ge(及/或Sn)濃度隨著距鰭結構104之距離增加而增加。靠近鰭結構104之區域中的Ge(及/或Sn)濃度小於靠近源極/汲極結構120外表面之區域中的Ge(及/或Sn)濃度。Ge(及/或Sn)濃度可逐漸改變或以逐步方式改變。
對於p型場效電晶體，SiGe或Ge可用作源極/汲極結構121以形成p型鰭式場效電晶體。在一些實施方式中，硼(B)包括在源極/汲極結構121中。在一些實施方式中，源極/汲極結構121包括具有不同成分及/或不同摻雜劑濃度的兩個或兩個以上磊晶層。
如第4A圖及第4B圖所示，在一些實施方式中，源極/汲極結構120及/或121在Y方向中之橫截面具有實質上為六邊形之形狀，並且在其他實施方式中，源極/汲極結構120及/或121之橫截面具有菱形形狀、柱狀或桿狀。在一些實施方式中，源極/汲極結構在Y方向中之寬度WSD在約25nm至約100nm之範圍中。在一些實施方式中，源極/ 汲極結構在Y方向中之厚度WEPI在約2nm至約10nm之範圍中。
在形成源極/汲極結構120及121之後，如第5A圖至第5C圖所示，沉積作為襯墊層或接觸蝕刻終止層(CESL)的第一絕緣層122在偽閘極結構之側壁間隔層上，以覆蓋源極/汲極結構120及121。在圖案化後續形成之介電材料期間，以第一絕緣層122作為蝕刻終止。在一些實施方式中，第一絕緣層122包括SiO2、SiCN、SiON、SiN及其他適宜的介電材料。在一實施方式中，使用SiN。第一絕緣層122可由包含上述材料之組合的複數個層製成。沉積第一絕緣層122可藉由一或多個製程諸如PVD、CVD或ALD，但可採用任何可接受之製程。可使用其他材料及/或製程。在一些實施方式中，第一絕緣層122具有在約0.5nm至約10nm之間的厚度。在其他實施方式中可使用其他厚度。
如第6A圖至第6C圖所示，在形成第一絕緣層122之後，在第一絕緣層122上形成第一犧牲層115。在一些實施方式中，第一犧牲層115包括一或多層矽基(silicon based)介電材料，如SiO2、SiCN、SiON、SiOC、SiOH、SiN或其他適宜的介電材料。在一些實施方式中，第一犧牲層115經由膜形成製程如CVD、PVD、ALD、FCVD或旋塗玻璃製程形成，但可採用任何可接受之製程。隨後，使用例如蝕刻製程、CMP或類似者移除部分第一絕緣層122，以暴露偽閘極電極之上表面。
隨後，如第7A圖至第7C圖所示，在Z方向上使第一犧牲層115部分凹陷至偽閘極電極90之中間部分，以形成開口116。第一犧牲層115可藉由回蝕製程及/或濕式蝕刻來凹陷。在一些實施方式中，凹陷之第一犧牲層115的剩餘厚度在約40nm至約200nm之範圍中。
如第8A圖至第8C圖所示，在開口116填充絕緣材料，形成遮罩層95。在一些實施方式中，遮罩層95由一或多層SiOC、SiC、SiON、SiCN、SiOCN、SiN及/或SiO2製成。在一實施方式中，使用SiN。沉積遮罩層95可經由一或多個製程如PVD、CVD或ALD，但可採用任何可接受之製程。如第9A圖至第9C圖所示，可進行平坦化操作(如，回蝕製程或CMP)以平坦化遮罩層95及硬遮罩層80的上表面。藉由平坦化操作，移除硬遮罩層80，並且暴露出偽閘極電極層90之上表面。
隨後，如第10A圖至第10C圖所示，移除偽閘極電極90及偽閘極介電層91。移除製程可包括一或多個蝕刻製程。例如在一些實施方式中，移除製程包括使用乾式或濕式蝕刻來選擇性蝕刻。當使用乾式蝕刻時，處理氣體可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或其組合。可視情況使用稀釋氣體如N2、O2或Ar。當使用濕式蝕刻時，蝕刻溶液(蝕刻劑)可包括NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似者。偽閘極介電層可使用濕式蝕刻製程如稀釋之HF酸移除。可使用其他製程及材料。
如第11A圖至第11C圖所示，在移除偽閘極結構之後，形成金屬閘極結構。閘極介電層131形成在鰭結構102之通道區域上。在一些實施方式中，閘極介電層131包括一或多個高k介電層(例如，具有大於3.9之介電常數)。例如，一或多個閘極介電層可包括一或多層Hf、Al、Zr或其組合的金屬氧化物或矽化物，以及其多層。其他適宜的材料包括La、Mg、Ba、Ti、Pb、Zr的金屬氧化物、金屬合金氧化物及其組合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy及LaAlO3以及類似者。閘極介電層131之形成方法包括分子束沉積(MBD)、ALD、PVD及類似者。在一些實施方式中，閘極介電層131具有約0.5nm至約5nm之厚度。在一些實施方式中，閘極介電層131亦形成在側壁間隔層134之側面上。
在一些實施方式中，界面層(未圖示)在形成閘極介電層131之前形成在通道區域104上，並且閘極介電層131形成在界面層上。界面層有助於從下面的半導體材料緩衝後續形成之高k介電層。在一些實施方式中，界面層可以是藉由化學反應形成的化學氧化矽。例如，化學氧化矽可使用去離子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成。其他實施方式採用不同的材料或製程形成界面層。在一實施方式中，界面層具有約0.2nm至約1nm之厚度。
在形成閘極介電層131之後，閘極電極130形成在閘極介電層131上。閘極電極130可以是選自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt及Zr組成之群組的金屬。在一些實施方式中，閘極電極130包括選自由TiN、WN、TaN、及Ru組成之群組的金屬。可使用金屬合金(如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta)及/或可使用金屬氮化物(如WNx、TiNx、MoNx、TaNx及TaSixNy)。在一些實施方式中，閘極電極130具有在約5nm至約100nm之範圍內的厚度。閘極電極130可使用適宜的製程如ALD、CVD、PVD、電鍍或其組合形成。可進行平坦化製程(如CMP)以移除過量材料。
在本揭露的某些實施方式中，閘極電極130包括設置在閘極介電層131上的一或多個功函數調節層(未圖示)。功函數調節層由導電材料(例如單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或者上述材料中的兩種或更多種的多層)製成。對於n通道鰭式場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一種或多種作為作功函數調節層，並且對於p通道鰭式場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一種或多種作為功函數調節層。
隨後，如第12A圖至第12C圖所示，凹陷閘極電極130、閘極介電層131及功函數調節層，並且如第13A 圖至第13C圖所示，閘極覆蓋層132形成在凹陷之閘極電極130上。在一些實施方式中，當閘極電極130主要由W製成時，可於24℃至150℃之溫度範圍內、且於低於1Torr之壓力下藉由如使用Cl2/O2/BCl3之乾式蝕刻製程凹陷閘極電極。
如第13A圖至第13C圖所示，在凹陷閘極電極130之後，在後續製程中形成閘極覆蓋層132在凹陷中以保護閘極電極130。在一些實施方式中，閘極覆蓋層132包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、其組合或類似者，但可使用其他適宜的介電膜。閘極覆蓋層132可使用例如CVD、PVD、旋塗或類似者形成。可使用其他適宜的製程步驟。可進行平坦化製程(如CMP)以移除過量材料。
隨後，如第14A圖至第14C圖所示，從源極/汲極結構120及121之兩側區域至少部分地移除第一犧牲層115，以形成開口116。在一些實施方式中，移除全部第一犧牲層115。第一犧牲層115可藉由適宜的蝕刻操作(如乾式蝕刻及/或濕式蝕刻)移除。蝕刻操作實質上終止於第一絕緣層122。在一些實施方式中，第一絕緣層122具有在約0.5nm至約10nm之間的厚度。
如第15A圖至第15C圖所示，在形成開口116之後，在開口116中形成第二犧牲層140。第二犧牲層140由與第一絕緣層122及/或隔離絕緣層105的材料相比具有較高蝕刻選擇性(例如，5或更多)的材料製成。在一些實施 方式中，第二犧牲層140由一或多層第Ⅳ族元素或化合物材料(例如Si、SiGe、SiC、Ge、SiGeC及GeSn)製成，這些材料可以是結晶、多晶或非晶的，並且可經摻雜或不經摻雜。在其他實施方式中，第二犧牲層140是由一或多個SiOC、SiC、SiON、SiCN、SiOCN、SiN及/或SiO2的矽基介電層製成。可使用鋁基介電材料，如氧化鋁、碳氧化鋁及氮氧化鋁。亦可使用SOC(旋塗碳)。在某些實施方式中，第二犧牲層140由一或多層的第Ⅲ-V族化合物半導體(包括但不限於GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN及/或AlGaN)製成。沉積第二犧牲層140可經由一或多個製程如PVD、CVD或ALD，但可採用任何可接受之製程。可使用其他材料及/或製程。在一實施方式中，使用非晶或多晶矽作為第二犧牲層140。在其他實施方式中，使用非晶或多晶Si1-xGex(其中x等於或小於0.4)作為第二犧牲層140。
可進行平坦化操作(如，回蝕製程或CMP)以平坦化第二犧牲層140之上表面。藉由平坦化操作，暴露出閘極覆蓋層132之上表面。在一些實施方式中，在平坦化操作之後，從第一絕緣層122的表面量測的第二犧牲層之高度Hsacr在從約100nm至約350nm之範圍中。
隨後，如第16A圖至第16C圖所示，在形成第二犧牲層140之後，在第二犧牲層140上形成遮罩圖案，並且以遮罩圖案作為蝕刻遮罩，藉由使用乾式蝕刻圖案化第二犧牲層140，從而在源極/汲極結構120與121之間形成開口 144。在一些實施方式中，蝕刻實質上終止於第一絕緣層122。第16A圖至第16C圖為移除遮罩層之後的結構。
形成遮罩圖案可藉由使用光蝕刻操作來圖案化適宜的遮罩材料層。蝕刻操作可包括使用不同電漿氣體的多個蝕刻製程。在一些實施方式中，遮罩圖案在第二犧牲層140及閘極覆蓋層132上沿X方向延伸。遮罩圖案由一或多層介電材料(如SiO2、SiN及/或SiON及/或TiN或其他適宜的材料)製成。沉積遮罩圖案之材料可經由一或多個製程，例如PVD、CVD或ALD，但可採用任何可接受之製程。可使用其他材料及/或製程。
當使用矽基材料(例如，多晶矽或非晶矽)作為第二犧牲層140時，可藉由使用例如包括HBr之氣體或包括Cl2及SF6之氣體的電漿乾式蝕刻來進行蝕刻。當使用SOC(旋塗碳)作為第二犧牲層140時，可藉由使用例如包括N2及H2之氣體或包括SO2及O2之氣體的電漿乾式蝕刻來進行蝕刻。當使用藉由FCVD形成的氧化矽基材料作為第二犧牲層時，可藉由使用例如包括氟碳及/或氟之氣體的電漿乾式蝕刻來進行蝕刻。
當使用Ge基材料(例如，Ge或SiGe)作為第二犧牲層140時，可藉由使用例如包括氟碳之氣體或包括鹵素之氣體的電漿乾式蝕刻來進行蝕刻。在蝕刻期間，可在約20℃至約200℃的溫度下加熱基板。
在一些實施方式中，Y方向之開口寬度WSP在約5nm至約100nm之範圍中。在某些實施方式中，開口寬 度WSP在約10nm至約40nm之範圍中。寬度Wsp視設計規則及/或半導體裝置之類型可以為其他值。
注意到，在一些實施方式中，如第16A圖及第16C圖所示，在圖案化第二犧牲層140期間實質上不蝕刻第一絕緣層122及/或閘極覆蓋層132。換言之，相較於第二犧牲層140，用於第一絕緣層122及/或閘極覆蓋層132之材料具有高蝕刻選擇性(例如，5或更多)(即，與第二犧牲層相比較低之蝕刻速率)。
隨後，如第17A圖至第17C圖所示，作為襯墊層之第二絕緣層146共形地形成在圖案化第二犧牲層140及隔離絕緣層105上。第二絕緣層146亦形成在側壁間隔層134及閘極覆蓋層132上。
在一些實施方式中，第二絕緣層146包括SiO2、SiCN、SiON、SiCN、SiOCN及SiN，但可使用其他適宜介電材料。在一實施方式中，使用氮化矽基介電材料，如SiN。第二絕緣層146可由包含上述材料之組合的複數個層製成。在一實施方式中，使用兩層矽基介電材料(其中至少一層為氮化矽基材料)作為第二絕緣層146。在其他實施方式中，使用鋁基介電層作為第二絕緣層146之一層。在某些實施方式中，第二絕緣層146包括氮化矽基介電層以及由除了氮化矽基材料之外的材料製成的介電層。
相較於SiO2對矽之蝕刻速率，第二絕緣層146對矽具有較高選擇蝕刻比。例如，在H3PO4中，氮化矽、氧化矽、及矽的蝕刻速率分別為約50：5：1。
沉積第二絕緣層146可經由一或多個製程，如PVD、CVD、分子層沉積(MLD)或ALD，但可採用任何可接受之製程。可使用其他材料及/或製程。在ALD之情形中，例如，矽烷(SiH4)、二氯矽烷(SiH2Cl2)及/或四氯化矽(SiCl4)及/或用於含氮化物襯墊層的其他適宜的含矽前驅物可以做為ALD製程之前驅物。
在一些實施方式中，第二絕緣層146之沉積溫度維持在低於約500℃。在其他實施方式中，溫度低於約400℃。維持低的溫度以最小化對已經形成的金屬閘極/高k介電堆疊之閾值電壓的熱影響。
在一些實施方式中，第二絕緣層146具有約1nm與約15nm的厚度。在其他實施方式中，厚度為約3nm至約10nm。在其他實施方式中使用其他厚度。
在形成第二絕緣層146之後，形成第一層間介電(ILD)層145在第二犧牲層140上，以填充開口144。
ILD層145可包括單層或多層。在一些實施方式中，ILD層145包括SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但可使用其他適宜的介電膜。ILD層145可藉由CVD、PECVD或ALD、FCVD或旋塗玻璃製程形成。可進行平坦化製程(如CMP製程)以移除過量材料。在一些實施方式中，藉由平坦化製程暴露出第二犧牲層140(及覆蓋絕緣層132)之上表面。
在一些實施方式中，當使用FCVD時，對可流動隔離介電前驅物進行固化製程。固化製程可包括UV固 化、臭氧(O3)電漿固化或低溫O3電漿+UV固化(LTB+UV固化)，以將可流動隔離介電前驅物轉變為介電層如氧化矽層中。在一些實施方式中，UV固化製程之處理溫度在約0℃至約10℃之間。在一些實施方式中，O3電漿固化製程之處理溫度在約100℃至約250℃之間。在一些實施方式中，LTB+UV固化製程之處理溫度在約30℃至約50℃之間。在一些實施方式中，在沉積製程之後可僅進行一次固化製程，以減少處理時間，但不限於此。沉積製程及固化製程可交替地進行。在其他實施方式中，可流動隔離介電前驅物亦可經由氧化製程藉由直接引入氮、氧、臭氧或蒸汽直接轉變為介電層。
為了進一步增加ILD層之結構密度，在固化製程之後，熱處理製程可在隔離介電層上進行。熱處理製程包括含蒸汽之熱處理製程(濕式退火)及含氮之熱處理製程(乾式退火)。在一些實施方式中，含蒸汽之熱處理的處理溫度在約400℃至約1000℃之間，並且含氮之熱處理製程的處理溫度在約1000℃至約1200℃之間。在其他實施方式中，可藉由將膜暴露在紫外輻射中(例如，在紫外熱處理(UVTP)製程中)使熱處理之溫度降低至約400℃。
在一些實施方式中，在固化或處理之後，ILD層可具有小於6之相對電容率。
在其他實施方式中，進行旋塗介電(SOD)製程以形成ILD層145。在此實施方式中，在先前製程中形成第二絕緣層146(含氮化物之襯墊層)以藉由SOD製程在接觸 隔離區域中提供已沉積的隔離介電層適宜的隔層。因此，可使用適宜的前驅物藉由SOD製程形成ILD層。
在形成ILD層145之SOD製程中，前驅物可為有機矽化合物，如矽氧烷、甲基矽氧烷、聚矽氮烷及氫倍半氧矽烷、過氫聚矽氮烷(PHPS)及其他適宜的材料，但不限於此。SOD前驅物溶解在通常用於旋塗化學物的塗覆溶液的相容有機溶劑中。適宜的有機溶劑包括，例如，二丁醚(DBE)、甲苯、二甲苯、丙二醇單甲基醚乙酸酯(PGMEA)、乳酸乙酯及異丙基醇(IPA)及類似者，較佳地使用二甲苯作為用於PHPS之溶劑。可改變溶液中SOD前驅物之濃度以調節溶液的稠度(consistency)(即，黏度(viscosity))及塗層厚度。在一些實施方式中，可使用含有約4%至約30%重量份之SOD前驅物的溶液。在其他實施方式中，使用含有約8%至約20%重量份之SOD前驅物的溶液。額外的少量添加劑如表面活性劑及黏結劑可包括在溶液中。
在前驅物旋塗製程期間，旋轉晶圓以從晶圓中心至邊緣均勻地擴散SOD前驅物。在一些實施方式中，對於12英吋晶圓，基板上之SOD前驅物塗層的旋轉速度為100rpm至3000rpm。在一些實施方式中，SOD前驅物之動態分配速率約為1ml/sec，並且分配池(dispense puddle)在主速度之前將完全地擴散至晶圓之邊緣。SOD前驅物可因此完全覆蓋接觸隔離孔之底部並填充開口144。
隨後，在SOD沉積之後進行預烘焙製程(prebaking process)以穩定SOD層。在一些實施方式中， 預烘焙製程在空氣環境中以約100℃至約200℃的低溫進行。在預烘焙製程之後進行熱處理製程以使SOD層緻密化。在一些實施方式中，熱處理製程是在約400℃至約1100℃之的高溫下進行的退火製程。退火製程可為使用包括蒸汽、氧氣及氫氣之氣體的濕式退火製程或使用包括氮氣及氧氣之氣體的乾式退火製程。在其他實施方式中，熱處理製程在約150℃至約400℃的較低溫度下使用電漿。水蒸氣(H2O)與氫氣(H2)之分壓比較佳地控制在約1×10-11至約1.55的範圍中。
隨後，如第18A圖至第18D圖所示，移除第二犧牲層140，由此形成接觸開口148及149以暴露由第一絕緣層122覆蓋的源極/汲極結構120及121。用以移除第二犧牲層140的蝕刻操作可為等向(isotropic)或非等向(anisotropic)。此外，移除第一絕緣層122，由此暴露出源極/汲極結構120及121。
當使用矽基材料(例如，多晶矽或非晶矽)作為第二犧牲層140時，蝕刻可藉由使用包括Cl2及NF3之氣體或包括F2之氣體的電漿乾式蝕刻、或使用NH4OH及/或四甲基鋁(TMAH)的濕式蝕刻來進行。當使用SOC(旋塗碳)作為第二犧牲層140時，蝕刻可藉由使用例如包括N2及H2之氣體或包括SO2及O2之氣體的電漿乾式蝕刻來進行。當使用藉由FCVD形成的氧化矽基材料作為第二犧牲層時，蝕刻可藉由使用例如HF或緩衝之HF(BHF)的濕式蝕刻來進行。
當使用Ge基材料(例如，Ge或SiGe)作為第二犧牲層140時，蝕刻可藉由使用例如臭氧的電漿乾式蝕刻、或使用含有NH4OH及H2O2之溶液或含有HCl及H2O2之溶液的濕式蝕刻來進行。
剩餘第一絕緣層122可藉由使用適宜的蝕刻操作移除。在一些實施方式中，在蝕刻第一絕緣層122期間，當第二絕緣層146是由與第二絕緣層122相同或相似之材料製成時，第二絕緣層146也會被蝕刻。在某些實施方式中，從接觸開口148及149之壁完全移除第二絕緣層146。然而，在一些實施方式中，甚至在此情形中，第二絕緣層146餘留於ILD層145之底部處。
由於第二犧牲層140之蝕刻速率高於其他材料，可以移除第二犧牲層140而不導致其他層(例如，閘極覆蓋層132、側壁間隔層134、第一絕緣層122、ILD層145及/或第二絕緣層146)的破壞。
在一些實施方式中，開口148、149沿著Y方向之的寬度WCH為約10nm至約100nm。在其他實施方式中，寬度WCH為約15nm至約50nm。
如第19A圖至第19C圖所示，在第二犧牲層及形成在源極/汲極結構120、121上的第一絕緣層122移除之後，在接觸開口148、149中填充導電材料，由此形成源極/汲極接觸150。
在一些實施方式中，矽化層127形成在暴露的源極/汲極結構120、121上。金屬矽化物形成製程可在源極 /汲極結構之側面部分上形成金屬矽化物。金屬矽化物形成製程包括沉積金屬膜在源極/汲極結構上、以熱處理形成金屬矽化物於源極/汲極結構之界面或表面處、以及以蝕刻製程移除過量未反應之金屬。金屬矽化物包含TiSix、NiSix、CoSix、NiCoSix及TaSix，但可使用其他適宜的矽化物材料。在一些實施方式中，矽化層具有厚度在約0.5nm至約10nm之間。在其他實施方式中，矽化層不於製作操作中的此階段形成，並且可於較早製造階段形成矽化層(例如，在形成第一絕緣層122之前)。在一些實施方式中，金屬膜亦形成在第二絕緣層146及隔離絕緣層105上。在一些實施方式中，未在源極/汲極磊晶層上形成的金屬膜及未被消耗以形成矽化層的金屬膜藉由適宜的蝕刻操作移除。在其他實施方式中，不移除並保留金屬膜。
源極/汲極接觸150可包括單層或多層結構。例如，在一些實施方式中，接觸150包括接觸襯墊層(例如擴散阻障層、黏合層或類似者)，以及形成在接觸開口148、149中之接觸襯墊層上的接觸主體。接觸襯墊層可包括藉由ALD、CVD或類似者形成之Ti、TiN、Ta、TaN或類似者。接觸主體可藉由沉積導電材料(例如一或多層Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、其合金、其組合或類似者)來形成，但亦可使用其他適宜的金屬。可進行平坦化製程(例如CMP)以從ILD層145之表面移除過量材料。
在一些實施方式中，在形成源極/汲極接觸150之後，從鰭結構102之頂部量測的包括閘極覆蓋層132之閘 極結構之高度Hg是在約20nm至100nm之範圍中，並且從鰭結構102之頂部量測的金屬閘極130之高度是在約10nm至約60nm之範圍中。
在形成接觸150之後，執行進一步的CMOS製程以形成各種特徵，例如額外的層間介電層、接觸/通孔、互連金屬層及鈍化層等。
如上文所述，在形成源極/汲極結構120之後，進行包括膜形成操作的各種操作。一些後續操作需要加熱操作，並且一些加熱操作需要較高溫度，例如700℃或更高(及1200℃或更低)。如果用於n型場效電晶體之源極/汲極結構120(例如，SiP或SiAs)不包括Ge及/或Sn，將發生P(或As)之去活化。然而，在上述實施方式中，由於用於n型場效電晶體之源極/汲極結構120(例如，SiP)包括Ge及/或Sn，可抑制P(或As)之去化化，因此可獲得較高數量之活性磷(或砷)。
第20A圖至第22C圖為根據本揭露之其他實施方式繪製的半導體裝置製造過程中各階段示意圖。在各種視圖及說明性實施例中，相同參考符號用以表示相同元件。在第20A圖至第22C圖中，「A」圖(例如，第20A圖、第21A圖等)為透視圖，「B」圖(例如，第20B圖、第21B圖等)為沿著第3A圖所示之線Y1-Y1的Y方向橫截面圖，並且「C」圖(例如，第20C圖、第21C圖等)為沿著第3A圖所示之線X1-X1的X方向橫截面圖。應理解，可在第20A圖至第22C圖所示之製程之前、期間及之後提供額外操作，並且對於此 方法的額外實施方式，以下所述的一些操作可被替換或消除。操作/製程之順序可相互交換。可在以下實施方式中採用與以上第1A圖至第19C圖所述之實施方式相同或相似之材料、配置、尺寸及/或製程，並且可省略其詳細說明。
在形成第13A圖至第13C圖所示之結構之後，如第20A圖至第20C圖所示，圖案化在此實施方式中用作第一層間介電層的第一犧牲層115以形成接觸開口148’及149’。採用一或多個微影及蝕刻操作以形成接觸開口148’及149’。
與第19A圖至第19C圖所述之操作相似，形成矽化層127在暴露之源極/汲極結構120、121上。如第21A圖及第21C圖所示，形成導電材料層150在開口148’及149’以及ILD層115中。用於源極/汲極接觸150之導電材料層可包括單層或多層結構。如第22A圖至第22C圖所示，可進行平坦化製程(如CMP)以從ILD層145之表面移除過量材料。
在形成接觸150之後，執行進一步CMOS製程以形成各種特徵例如額外的層間介電層、接觸/通孔、互連金屬層及鈍化層、等等。
應理解，本文不一定論述全部優點，無特定優點對所有的實施例或實例為必需，並且其他實施方式或實例可提供不同的優點。
例如，在本揭露中，藉由在用於n型場效電晶體的磊晶源極/汲極結構中含有Ge及/或Sn，可抑制在磊晶源極/汲極結構中P及/或As之去活化，由此改良在磊晶源極/ 汲極結構與源極/汲極金屬接觸之間的接觸電阻。
根據本揭露之一態樣，一種半導體裝置包括場效電晶體(FET)。場效電晶體包括通道區域及鄰近該通道區域設置的一源極/汲極區域、以及設置在通道區域上方之閘極電極。場效電晶體為n型場效電晶體，並且通道區域由Si製成。源極/汲極區域包括含Si1-x-yM1xM2y的磊晶層，其中M1為Ge及Sn中的一個或多個，M2為P及As中的一個或多個，並且0.01x0.1。在以上或以下之一或多個實施例中，M1為Ge。在以上或以下之一或多個實施例中，M2為P。在以上或以下之一或多個實施例，0.01x0.05。在以上或以下之一或多個實施例中，0.01y0.1。在以上或以下之一或多個實施例中，M1為Ge並且Ge之濃度從磊晶層之外表面向磊晶層內部降低。
根據本揭露之另一態樣，一種半導體裝置包括鰭式場效電晶體(FinFET)。半導體裝置包括n型鰭式場效電晶體及p型鰭式場效電晶體。n型鰭式場效電晶體包括第一鰭結構、第一源極/汲極結構以及與第一源極/汲極結構接觸之第一源極/汲極接觸。p型鰭式場效電晶體包括第二鰭結構、第二源極/汲極結構以及與第二源極/汲極結構接觸之第二源極/汲極接觸。第一源極/汲極結構包括含Si1-x-yM1xM2y的第一磊晶層，其中M1為一或多個Ge及Sn，M2為一或多個P及As，並且0.01x0.1。在以上或以下之一或多個實施例中，M1為Ge。在以上或以下之一或多個實施例中，M2為P。在以上或以下之一或多個實施例中， 0.01x0.05。在以上或以下之一或多個實施例中，0.01y0.1。在以上或以下之一或多個實施例中，第二源極/汲極結構包括含SiGe或Ge的第二磊晶層。在以上或以下之一或多個實施例中，第二磊晶層進一步包括硼。在以上或以下之一或多個實施例中，M1為Ge並且Ge之濃度由鄰近第一鰭結構之區域向鄰近第一磊晶層之外表面之區域增加。在以上或以下之一或多個實施例中，Ge之濃度連續地增加。在以上或以下之一或多個實施例中，Ge之濃度以階梯方式增加。在以上或以下之一或多個實施例中，半導體裝置進一步包括分離第一源極/汲極結構與第二源極/汲極結構的介電層。介電層由矽基絕緣材料製成，並且在介電層與第一及第二源極/汲極接觸其中一者之間的界面處或靠近此界面處含有Ge。在以上或以下之一或多個實施例中，第二源極/汲極結構包括第二磊晶層，第一磊晶層圍繞包裹第一鰭結構之源極/汲極區域，並且第二磊晶層圍繞包裹第二鰭結構之源極/汲極區域。在以上或以下之一或多個實施例中在，第一源極/汲極接觸圍繞包裹第一磊晶層，並且第二源極/汲極接觸圍繞包裹第二磊晶層。
根據本揭露之另一態樣，在形成包括鰭式場效電晶體(FinFET)之半導體裝置的方法中，第一犧牲層在鰭式場效電晶體結構之源極/汲極結構及隔離絕緣層上方形成。圖案化第一犧牲層，由此形成開口。第一襯墊層在開口之底部中的隔離絕緣層上及至少在圖案化之第一犧牲層之側面上形成。在形成第一襯墊層之後，在開口中形成介電 層。在形成介電層之後，移除圖案化之第一犧牲層，由此在源極/汲極結構上方形成接觸開口。導電層在接觸開口中形成。鰭式場效電晶體為n型場效電晶體，並且源極/汲極結構包括含Si1-x-yM1xM2y的磊晶層，其中M1為Ge及Sn中的一個或多個，M2為P及As中的一個或多個，並且0.01x0.1。
前面已概述數個實施方式的特徵，因此所屬領域中熟習此技藝者可更了解本揭露之態樣。所屬領域中熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的功效。所屬領域中熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (20)

  1. 一種半導體裝置，包括一場效電晶體，該場效電晶體，包含：一通道區域及相鄰該通道區域的一源極/汲極區域；以及一閘極電極設置在該通道區域上，其中：該場效電晶體為一n型場效電晶體，該通道區域由Si製成，並且該源極/汲極區域包括一磊晶層，該磊晶層包含Si 1-x-yM1 xM2 y，其中M1為Ge及Sn中的一者或多者，M2為P及As中的一者或多者，並且0.01 x 0.1。
  2. 如請求項1所述之半導體裝置，其中M1為Ge。
  3. 如請求項2所述之半導體裝置，其中M2為P。
  4. 如請求項1所述之半導體裝置，其中0.01 x 0.05。
  5. 如請求項1所述之半導體裝置，其中0.01 y 0.1。
  6. 如請求項1所述之半導體裝置，其中M1為Ge，且Ge之一濃度由該磊晶層之一外表面向該磊晶層內部降低。
  7. 一種半導體裝置，包括一鰭式場效電晶體，該鰭式場效電晶體包含： 一n型鰭式場效電晶體，包括一第一鰭結構、一第一源極/汲極結構及與該第一源極/汲極結構接觸之一第一源極/汲極接觸；以及一p型鰭式場效電晶體，包括一第二鰭結構、一第二源極/汲極結構及與該第二源極/汲極結構接觸之一第二源極/汲極接觸，其中：該第一源極/汲極結構包括一第一磊晶層，該第一磊晶層包含Si 1-x-yM1 xM2 y，其中M1為Ge及Sn中的一個或多個，M2為P及As中的一個或多個，並且0.01 x 0.1。
  8. 如請求項7所述之半導體裝置，其中M1為Ge。
  9. 如請求項8所述之半導體裝置，其中M2為P。
  10. 如請求項7所述之半導體裝置，其中0.01 x 0.05。
  11. 如請求項7所述之半導體裝置，其中0.01 y 0.1。
  12. 如請求項7所述之半導體裝置，其中該第二源極/汲極結構包括一第二磊晶層，該第二磊晶層包含SiGe或Ge。
  13. 如請求項11所述之半導體裝置，其中該第二磊晶層還包括硼。
  14. 如請求項7所述之半導體裝置，其中M1為Ge，且Ge之一濃度由相鄰該第一鰭結構之一區域向相鄰該第一磊晶層之一外表面之一區域增加。
  15. 如請求項14所述之半導體裝置，其中Ge之該濃度持續增加。
  16. 如請求項14所述之半導體裝置，其中Ge之該濃度以一逐步方式增加。
  17. 如請求項7所述之半導體裝置，還包含：一介電層，該介電層分離該第一源極/汲極結構與該第二源極/汲極結構，其中該介電層由矽基絕緣材料製成，並且在該介電層與該第一及該第二源極/汲極接觸其中一個之間的一界面處或靠近該界面處含有Ge。
  18. 如請求項7所述之半導體裝置，其中：該第二源極/汲極結構包括一第二磊晶層，該第一磊晶層環繞包裹該第一鰭結構之一源極/汲極區域，並且該第二磊晶層環繞包裹該第二鰭結構之一源極/汲極區域。
  19. 如請求項7所述之半導體裝置，其中：該第一源極/汲極接觸環繞包裹該第一磊晶層，並且該第二源極/汲極接觸環繞包裹該第二磊晶層。
  20. 一種形成包括一鰭式場效電晶體的一半導體裝置的方法，包含：形成一第一犧牲層在一鰭式場效電晶體結構之一源極/汲極結構及一隔離絕緣層上；圖案化該第一犧牲層，由此形成一開口； 形成一第一襯墊層在該開口之一底部的該隔離絕緣層上及在該圖案化第一犧牲層之至少一側面上；在形成該第一襯墊層之後，形成一介電層在該開口中；在形成該介電層之後，移除該圖案化之第一犧牲層，由此在該源極/汲極結構上形成一接觸開口；以及在該接觸開口中形成一導電層，其中：該鰭式場效電晶體為一n型場效電晶體，並且該源極/汲極結構包括一磊晶層，該磊晶層含Si 1-x-yM1 xM2 y，其中M1為Ge及Sn中的一個或多個，M2為P及As中的一個或多個，並且0.01 x 0.1。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US11222977B2 (en) * 2017-09-26 2022-01-11 Intel Corporation Source/drain diffusion barrier for germanium NMOS transistors
US10658362B2 (en) * 2017-11-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US11444188B2 (en) * 2017-12-21 2022-09-13 Intel Corporation Quantum dot devices
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11063126B2 (en) * 2019-02-28 2021-07-13 International Business Machines Corporation Metal contact isolation for semiconductor structures
WO2020214238A1 (en) * 2019-04-16 2020-10-22 Applied Materials, Inc. Method of thin film deposition in trenches
US11629402B2 (en) 2019-04-16 2023-04-18 Applied Materials, Inc. Atomic layer deposition on optical structures
US11316046B2 (en) * 2020-02-27 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11508621B2 (en) 2020-08-21 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11424367B2 (en) * 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide
US20230207317A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Strain compensation via ion implantation in relaxed buffer layer to prevent wafer bow

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE394794T1 (de) 1999-03-12 2008-05-15 Ibm Ge kanal-heterostruktur mit hoher geschwindigkeit für feldeffektanordnungen
CN102737996B (zh) 2011-04-02 2016-03-02 中国科学院微电子研究所 一种制作晶体管和半导体器件的方法
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US20130183814A1 (en) * 2012-01-13 2013-07-18 Applied Materials, Inc. Method of depositing a silicon germanium tin layer on a substrate
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
WO2014070600A1 (en) 2012-10-29 2014-05-08 Matheson Tri-Gas, Inc. Methods for selective and conformal epitaxy of highly doped si-containing materials for three dimensional structures
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9054218B2 (en) * 2013-08-07 2015-06-09 International Business Machines Corporation Method of manufacturing a FinFET device using a sacrificial epitaxy region for improved fin merge and FinFET device formed by same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN103840005A (zh) * 2014-02-25 2014-06-04 清华大学 具有SiGeSn源漏的鳍式场效应晶体管及其形成方法
KR102200345B1 (ko) * 2014-06-26 2021-01-11 삼성전자주식회사 반도체 소자 및 그 제조방법
US9953979B2 (en) 2014-11-24 2018-04-24 Qualcomm Incorporated Contact wrap around structure
CN105762068A (zh) * 2014-12-19 2016-07-13 联华电子股份有限公司 半导体元件及其制作方法
US9397214B1 (en) * 2015-02-16 2016-07-19 United Microelectronics Corp. Semiconductor device
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
KR102422430B1 (ko) * 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
CN105070755A (zh) * 2015-08-11 2015-11-18 西安电子科技大学 基于SiGeSn-GeSn材料的II型异质结隧穿场效应晶体管
US9865597B2 (en) 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10361130B2 (en) * 2017-04-26 2019-07-23 International Business Machines Corporation Dual channel silicon/silicon germanium complementary metal oxide semiconductor performance with interface engineering
US10685834B2 (en) * 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures

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