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TW201910812A - 具有內置去極化裝置的輻射檢測器 - Google Patents

具有內置去極化裝置的輻射檢測器 Download PDF

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TW201910812A
TW201910812A TW107125608A TW107125608A TW201910812A TW 201910812 A TW201910812 A TW 201910812A TW 107125608 A TW107125608 A TW 107125608A TW 107125608 A TW107125608 A TW 107125608A TW 201910812 A TW201910812 A TW 201910812A
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曹培炎
劉雨潤
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中國大陸商深圳幀觀德芯科技有限公司
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Abstract

本文公開輻射檢測器，其被配置為吸收入射在所述輻射檢測器的半導體單晶上的輻射粒子，並且在所述半導體單晶中產生正載荷子和負載荷子。所述半導體單晶可以是碲化鋅鎘(CdZnTe)單晶或碲化鎘(CdTe)單晶。所述輻射檢測器包括與半導體單晶電接觸的第一電觸點和圍繞所述第一電觸點或半導體單晶的第二電觸點。所述第一電觸點被配置為收集所述負載荷子。所述第二電觸點被配置為使所述正載荷子漂移出所述半導體單晶。

Description

具有內置去極化裝置的輻射檢測器
本公開涉及輻射檢測器，具體涉及具有內置去極化裝置的輻射檢測器。
輻射檢測器是測量輻射屬性的裝置。所述屬性的例子可包括所述輻射的強度的空間分布，相位，偏振。所述輻射可以是與主體相互作用的輻射。例如，由輻射檢測器測量的輻射可以是穿透主體或從主體反射的輻射。輻射可以是電磁輻射，比如紅外光，可見光，紫外光，X射線或γ射線。輻射可以是其它類型，比如α射線和β射線。
一種類型的輻射檢測器是基於輻射和半導體之間的相互作用。例如，這種類型的輻射檢測器可以具有吸收輻射並產生載荷子(例如，電子和空穴)的半導體層以及用於檢測載荷子的電路。
碲化鋅鎘(CdZnTe，或Cd1-xZnxTe)是直接帶隙半導體，並且是室溫輻射檢測的優秀候選者。碲化鋅鎘是碲化鋅和碲化鎘(CdTe)的合金，並且x值是CdZnTe中Zn的摩爾濃度。具有從0.04到0.2的x值的CdZnTe被認為對檢測器的開發是有前景的，因為它具有並改進了CdTe的一些特性。例如，CdTe和CdZnTe兩者都具有大的原子序數，其賦予材料優異的截止力，用於入射x射線、γ射線的高吸收效率，並具有大的帶隙(例如1.5ev-1.6ev)，允許室溫檢測器操作，並具有高的電阻率以實現輻射檢測器的好的信噪比。同時，由於引入Zn，CdZnTe具有比CdTe更大的帶隙，因此增加了最大可實現的電阻率。
CdTe和CdZnTe檢測器的實際使用覆蓋廣泛的各種應用，比如醫療和工業成像、工業計量和無損檢測、安全和監測、核保障與不擴散，以及天體物理。
本發明公開包括下述各項的輻射檢測器：本征半導體的基板；在所述基板中的凹部中的半導體單晶，所述半導體單晶具有與所述本征半導體有不同的組成；與所述半導體單晶電接觸的第一電觸點；在所述基板上或所述基板中的第二電觸點，並且其圍繞所述第一電觸點或所述半導體單晶，其中，所述第二電觸點與所述半導體單晶電隔離；其中所述輻射檢測器被配置為吸收入射在所述半導體單晶上的輻射粒子並產生載荷子。
根據實施例，所述基板的本征半導體選自一組材料，其包括矽，鍺，GaAs或其組合。
根據實施例，所述半導體單晶是CdZnTe單晶或CdTe單晶。
根據實施例，所述凹部不包含除所述半導體單晶之外的其它半導體材料。
根據實施例，所述凹部不包含半導體多晶。
根據實施例，所述凹部具有截頭錐體，棱柱體，棱錐體，長方體或圓柱體的形狀。
根據實施例，所述凹部的寬度小於所述凹部的高度。
根據實施例，所述第一電觸點是嵌入在所述本征半導體中的重摻雜半導體區。
根據實施例，所述重摻雜半導體區從所述半導體單晶和所述基板的界面延伸到所述基板的表面。
根據實施例，所述第二電觸點是嵌入在所述本征半導體中的重摻雜半導體區。
根據實施例，所述第二電觸點具有柵格的形狀。
根據實施例，所述第二電觸點和所述半導體單晶之間的最短距離為10微米或更大。
根據實施例，所述輻射檢測器還包括所述半導體單晶的表面或所述基板的表面上的鈍化層；其中，所述第一電觸點嵌入在所述鈍化層中。
根據實施例，所述第二電觸點嵌入在所述鈍化層中。
根據實施例，所述鈍化層包括二氧化矽，氮化矽或外延矽。
根據實施例，所述輻射檢測器還包括第三電觸點，其與所述半導體單晶電接觸，並且與所述第一電觸點和所述第二電觸點電隔離。
根據實施例，所述輻射檢測器還包括第四電觸點，其在所述基板上或所述基板中，在這裏所述第四電觸點圍繞所述第三電觸點或所述半導體單晶並且與所述半導體單晶電隔離。
根據實施例，所述第四電觸點具有柵格的形狀。
根據實施例，所述第四電觸點和所述半導體單晶之間的最短距離為10微米或更大。
根據實施例，所述輻射檢測器還包括結合到所述基板的電子層，所述電子層包括電子系統，其被配置為處理由所述第一電觸點收集的載荷子產生的電信號。
根據實施例，所述電子系統包括電壓比較器，其被配置為將所述第一電觸點的電壓與第一閾值進行比較；計數器，其被配置為記錄由所述基板吸收的輻射粒子數；控制器；電壓表；其中，所述控制器被配置為從所述電壓比較器確定所述電壓的絕對值等於或超過所述第一閾值的絕對值時刻開始時間延遲；其中，所述控制器被配置為在所述時間延遲期滿時使所述電壓表測量所述電壓；其中，所述控制器被配置為通過將所述電壓表測量的電壓除以單 個輻射粒子在所述第一電觸點上引起的電壓，來確定輻射粒子的數量；其中，所述控制器被配置為使由所述計數器記錄的數增加輻射粒子的數量。
根據實施例，所述電子系統還包括電連接到所述第一電觸點的電容器模塊，其中，所述電容模塊配置為從所述第一電觸點收集載荷子。
根據實施例，所述控制器被配置為在所述時間延遲的開始處停用所述電壓比較器。
本文公開包括下述各項的輻射檢測器：本征半導體的基板；在所述基板中凹部中半導體單晶，所述半導體單晶具有與所述本征半導體不同的組成；其中所述輻射檢測器被配置為吸收入射在所述半導體單晶上的輻射粒子，並且在所述半導體單晶中產生正載荷子和負載荷子；第一電觸點，其與所述半導體單晶電接觸並被配置為收集所述負載荷子；第二電觸點，其與所述半導體單晶電隔離，且被配置為使所述正載荷子漂移出所述半導體單晶。
根據實施例，所述輻射檢測器還包括第三電觸點，其與所述半導體單晶形成電接觸並被配置為收集所述正載荷子；其中所述第三電觸點與所述第一和第二電觸點隔離。
根據實施例，所述輻射檢測器還包括第四電觸點，其與所述半導體單晶電隔離，並被配置為使所述正載荷子漂移出所述半導體單晶。
根據實施例，所述半導體單晶是CdZnTe單晶或CdTe單晶。
根據實施例，所述凹部的寬度小於所述凹部的高度。
本文公開使用輻射檢測器的方法，所述輻射檢測器包括：本征半導體的基板；在所述基板中的凹部中的半導體單晶，所述半導體單晶具有與本征半導體不同的組成；第一電觸點，其與所述半導體單晶體電接觸；第二電觸點，其在所述基板上或所述基板中，並且圍繞所述第一電觸點或所述半導體單晶，其中所述第二電觸點與所述半導體單晶電隔離；所述方法包括：通過建立從所述第一電觸點指向所述第二電觸點的電場，使所述半導體單晶中的正載荷子漂移出所述半導體單晶。
根據實施例，所述輻射檢測器還包括：第三電觸點，其與所述半導體單晶電接觸；其中，所述第三電觸點與所述第一電觸點和所述第二電觸點隔離；所述方法還包括：通過建立從所述第一電觸點指向所述第三電觸點的電場，使所述半導體單晶中的正載荷子從所述第三電觸點漂移出所述半導體單晶。
根據實施例，所述輻射檢測器還包括：第四電觸點，其在所述基板上或所述基板中，圍繞所述第三電觸點或所述半導體單晶；其中所述第四電觸點與所述半導體單晶隔離；所述方法還包括：通過建立從所述第三電觸點指向所述第四電觸點的電場，使半導體單晶中的正載荷子從所述第四電觸點漂移出所述半導體單晶。
根據實施例，所述半導體單晶是CdZnTe單晶或CdTe單晶。
根據實施例，所述第二電觸點具有柵格的形狀。
根據實施例，所述輻射檢測器還包括結合到所述基板的電子層，所述電子層包括電子系統，其被配置為處理由所述第一電觸點收集的負載荷子產生的電信號。
根據實施例，所述電子系統包括電壓比較器，其被配置為將所述第一電觸點的電壓與第一閾值進行比較；計數器，其被配置為記錄由所述基板吸收的輻射粒子數；控制器；電壓表；其中所述控制器被配置為從所述電壓比較器確定所述電壓的絕對值等於或超過所述第一閾值的絕對值的時刻開始時間延遲；其中，所述控制器被配置為在所述時間延遲期滿時使所述電壓表測量所述電壓；其中，所述控制器被配置為：通過將由所述電壓表測量的電壓除 以在單個輻射粒子所述第一電觸點上引起的電壓，來確定輻射粒子的數量；其中，所述控制器被配置為使所述計數器記錄的數增加輻射粒子數。
本發明公開包括下述各項的方法：在半導體基板中形成凹部；在所述凹部中形成半導體單晶，所述半導體單晶具有與所述基板不同的組成並且具有暴露的表面；形成第一電觸點，其與所述半導體單晶電接觸；在所述基板上或所述基板中形成第二電觸點，其中所述第二電觸點圍繞所述第一電觸點或所述半導體單晶，並且與所述半導體單晶電隔離。
根據實施例，形成所述凹部包括深反應-離子蝕刻。
根據實施例，形成凹部還包括通過濕蝕刻來平滑所述凹部的內表面。
根據實施例，所述凹部具有比所述凹部的高度小的寬度。
根據實施例，所述半導體單晶是CdZnTe單晶或CdTe單晶。
根據實施例，所述方法還包括用所述半導體單晶形成第三電觸點，其中所述第三電觸點與所述第一和第二電觸點電隔離。
根據實施例，所述方法還包括在所述基板上或所述基板中形成第四電觸點，其中所述第四電觸點圍繞所述第三電觸點或所述半導體單晶並且與所述半導體單晶隔離。
100‧‧‧輻射檢測器
102‧‧‧基板
102A‧‧‧表面
102B‧‧‧表面
104‧‧‧凹部
106‧‧‧半導體單晶
106A‧‧‧表面
106B‧‧‧界面
107‧‧‧半導體多晶
109‧‧‧鈍化層
110‧‧‧輻射吸收層
119A‧‧‧電觸點
119B‧‧‧電觸點
119C‧‧‧電觸點
119D‧‧‧電觸點
120‧‧‧電子層
121‧‧‧電子系統
130‧‧‧填充材料
131‧‧‧通孔
132‧‧‧焊料凸塊
150‧‧‧圖元
200‧‧‧基板
201‧‧‧表面
202‧‧‧表面
203A‧‧‧掩膜層
203B‧‧‧掩膜層
205‧‧‧顆粒
206A‧‧‧半導體單晶
206B‧‧‧半導體多晶
208‧‧‧表面
210‧‧‧爐
213‧‧‧生長室
214‧‧‧加熱元件
215a‧‧‧熱區
215b‧‧‧梯度區
216‧‧‧惰性氣體
219A‧‧‧電觸點
219C‧‧‧電觸點
219B‧‧‧電觸點
219D‧‧‧電觸點
301‧‧‧第一電壓比較器
302‧‧‧第二電壓比較器
305‧‧‧開關
306‧‧‧電壓表
309‧‧‧電容器模塊
310‧‧‧控制器
320‧‧‧計數器
1000-1011‧‧‧步驟
H‧‧‧高度
L‧‧‧長度
RST‧‧‧復位期
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
te‧‧‧時間
ts‧‧‧時間
V1‧‧‧第一閾值
VA‧‧‧電壓
VB‧‧‧電壓
VC‧‧‧電壓
VD‧‧‧電壓
W‧‧‧寬度
圖1A示意性地示出根據實施例的輻射檢測器的截面圖。
圖1B和圖1C各自示意性地示出根據實施例的輻射檢測器的詳細橫截面視圖。
圖1D示意性地示出根據實施例的圖1C中的輻射吸收層的仰視圖。
圖2示意性地示出根據實施例的輻射檢測器的圖元的陣列。
圖3示意性地闡明根據實施例的形成所述輻射吸收層的過程。
圖4示意性地闡明根據實施例的輻射吸收層和電子層之間的接合，以形成輻射檢測器。
圖5示意性地示出：根據實施例，輻射檢測器具有被停用的圖元。
圖6A和圖6B各自示出根據實施例的電子系統的部件圖。
圖7示意性地示出：根據實施例，電極或電觸點的電壓的時間變化。
圖1A示意性地示出：根據實施例，輻射檢測器100的橫截面視圖。輻射檢測器100可包括被配置成吸收入射輻射並從入射輻射產生電信號的輻射吸收層110，以及用於處理或分析在輻射吸收層110中產生的電信號的電子層120(例如，ASIC)。輻射檢測器100可以包括閃爍體，或可以不包括閃爍體。輻射吸收層110可以包括半導體材料，例如，矽、鍺、GaAs、CdTe、CdZnTe或它們的組合。所述半導體對感興趣的輻射可具有高的質量衰減系數。
圖1B和圖1C各自示意性地示出根據實施例的輻射檢測器100的詳細橫截面視圖。輻射吸收層110可以包括基板102，基板102中的凹部104，凹部104在其中具有半導體單晶106，與半導體單晶106電接觸的第一電 觸點(例如，119B或119A)，在基板102上或基板102中的第二電觸點(例如，119C或119D)，第二電觸點(例如，119C或119D)與半導體單晶106電隔離。
基板102可以包括選自矽，鍺，GaAs及其組合的半導體材料。基板102可以是本征半導體(例如，<1012摻雜劑/cm3)，<1011摻雜劑/cm3，<1010摻雜劑/cm3，<109摻雜劑/cm3)。
凹部104可以是截頭錐體，棱柱體，棱錐體，長方體或圓柱體的形狀。在圖1B和圖1C的例子中，凹部104分別具有截棱錐形狀和長方體形狀。在凹部104的側壁和基部之間的內角(例如，圖1B中的角度θ)可不小於80℃且不大於120℃。凹部104的寬度W(平行於基板102的一維度)可小於凹部104的高度H(其維度垂直於基板102)。高度H可以在100-10000μm的範圍內，寬度W可以在10-1000μm的範圍內。凹部104的 高度H大於矩形底座的寬度W，並且可與凹部104的長度(與基板102平行的另一維度)相當或小於其長度。
半導體單晶106與基板102具有不同的組成。即，半導體單晶106不僅與基板102在摻雜方面不同。半導體單晶106不是通過摻雜基板102而形成的。例如，如果基板102為矽，則半導體單晶106不是摻雜或本征矽。半導體單晶106可以是碲化鋅鎘(CdZnTe)單晶，碲化鎘(CdTe)單晶，或可吸收入射於其上的輻射粒子並產生載荷子的另一種合適的單晶。半導體單晶106可以對感興趣的入射輻射粒子(例如，X射線光子)具有足夠的厚度並且因此具有足夠的吸收度(例如，>80%或>90%)。在圖1B的例子中，半導體單晶106的高度近似或等於凹部104的高度H，並且可在100到10000μm。在實施例中，半導體單晶106可以是具有高度為2mm至15mm，或甚至更多的CdZnTe單晶。
在實施例中，凹部104具有一個且僅一個半導體單晶106，即，凹部104不包含除了一個半導體單晶106之外的其它半導體材料。在圖1B和圖 1C的例子中，基板102包括多個凹部104，至少其中一些分別地不包含除了一個半導體單晶106之外的其它半導體材料。
第一電觸點(例如，119B或119A)可包括多個離散區域。半導體單晶106各自可以與第一電觸點(例如，119B或119A)的一個或多個離散區域電接觸。在圖1B的例子中，每個半導體單晶106具有僅第一電觸點(例如，119B)的離散區域中的一個與其電接觸。在圖1C的例子中，每個半導體單晶106可具有第一電觸點(例如，119B)的多於一個的離散區域與其電接觸。
第二電觸點(例如，119D或119C)可以通過各種配置圍繞第一電觸點(例如，119B或119A)或半導體單晶106。本文所使用的術語"圍繞"並不意味著第二電觸點(例如，119D或119C)必須完全包圍第一電觸點(例如，119B或119A)或半導體單晶106；第一電觸點(例如，119B或119A)的其它布置可以落在術語"圍繞"的範圍內，例如，如下所述。在實施 例中，第二電觸點(例如，119D或119C)可以圍繞第一電觸點(例如，119B或119A)或半導體單晶106的所有側面。例如，第二電觸點(例如，119D或119C)可以包括環結構或網格形狀(例如，在圖1D中)。在實施例中，第二電觸點(例如，119D或119C)可包括沿第一電觸點(例如，119B或119A)的一個或多個側壁的離散區域。例如，第二電觸點(例如，119D或119C)的離散區域可沿圖1B中的凹部104的長度L延伸。第一電觸點(例如，119B或119A)和第二電觸點(例如，119D或119C)可以不彼此直接接觸，並且可以彼此電隔離，例如，通過基板102的本征半導體，如圖1B和圖1C所示。第二電觸點(例如，119D或119C)和半導體單晶106之間的最短距離(例如，第二電觸點(例如，119D或119C)的周邊與半導體單晶106之間的最短距離)可以為10μm或更多。
第一電觸點(例如，119B或119A)和第二電觸點(例如，119D或119C)各自可包括導電材料，諸如金屬(例如金，銅，鋁，鉑等)，或任何 其它合適的導電材料(例如，摻雜半導體)。在實施例中，第一電觸點(例如，119B或119A)和第二電觸點(例如，119D或119C)各自可以包括嵌入在基板102的本征半導體中的重摻雜半導體區，如圖1B和圖1C的例子所示。短語"重摻雜"不是程度術語。重摻雜半導體具有與金屬相當的導電性，並且表現出基本上線性的正熱系數。在重摻雜半導體中，摻雜劑能級被合並到能帶中。重摻雜半導體也稱為簡並半導體。第一電觸點(例如，119B或119A)以及第二電觸點(例如，119D或119C)的重摻雜半導體區各自可具有1018摻雜物/cm3或以上的摻雜水平。第一電電觸點(例如，119B)的重摻雜半導體區可具有幾微米的厚度，並且可以從半導體單晶106和基板102之間的界面106B延伸到基板102的表面102B，如圖1B和圖1C的例子所示。第二電觸點(例如，119D)可以從表面102B延伸到基板102中幾微米或更多。肖特基勢壘接觸，金屬-半導體(MS)接觸，金屬-絕緣體-半導體(MIS)接觸或歐姆接觸可以在第一電觸點(例如，119B或119A)或第二電觸點(例如119D或119C)和半導體單晶106之間形成。
輻射吸收層110還可以包括第三電觸點(例如，119A或119B)，其與半導體單晶106電接觸。第三電觸點(例如，119A)可在半導體單晶106的另一表面106A上，並且表面106A可以與基板102的表面102A共同延伸。第三電觸點(例如，119A或119B)可以不與基板102直接接觸，如圖1B和圖1C所示。第三電觸點(例如，119A或119B)可與第一電觸點(例如，119B或119A)以及第二電觸點(例如，119D或119C)電隔離。在實施例中，輻射吸收層110可以包括在半導體單晶106的表面106A或基板102的表面102A上的鈍化層109。第三電觸點(例如119A或119B)可以嵌入在鈍化層109中。在圖1B和圖1C的例子中，第三電觸點(例如，119A)可包括嵌入在鈍化層109中的多個離散區，並且每個半導體單晶106具有僅第三電觸點(例如，119A)的離散區域中的一個與其電接觸。第三電觸點(例如，119A或119B)可以包括覆蓋鈍化層109的平 面部分。可以有第三電觸點(例如，119A或119B)多於一個的離散區域與半導體單晶106電接觸。
輻射吸收層110可以進一步包括基板102上或基板102中的第四電觸點(例如，119C或119D)，其圍繞第三電觸點(例如，119A或119B)或半導體單晶106。按與第二電觸點(例如，119D或119C)圍繞第一電觸點(例如，119B或119A)或半導體單晶106的相似方式，第四電觸點(例如，119C或119D)可圍繞第三電觸點(例如，119A或119B)或者半導體單晶106。例如，第四電觸點(例如，119C或119D)可包括網格形狀，並且第四電觸點(例如，119C或119D)與半導體單晶106之間的最短距離可以為10μm或更多。第四電觸點(例如，119C或119D)可與半導體單晶106電隔離，並且還可以與第一電觸點(例如，119B或119A)、第二電觸點(例如，119D或119C)以及第三電觸點(例如，119A或119B)電隔離。在圖1B的例子中，第四電觸點(例如，119C) 可以從表面102A延伸到基板102中。在圖1C的例子中，第四電觸點(例如，119C)可以嵌入在鈍化層109中。
第三電觸點(例如，119A或119B)和第四電觸點(例如，119C或119D)各自可包括導電材料，諸如金屬(例如金，銅，鋁，鉑等)，或任何其它合適的導電材料(例如，摻雜半導體)。
鈍化層109可以包括選自適於表面鈍化的高電阻率材料，其包括二氧化矽和氮化矽，或包括與基板102的本征半導體相同的外延材料。
圖1D示意性地示出：根據實施例，圖1C中的輻射吸收層110的仰視圖。輻射吸收層110可以具有多個凹部104，其被排列成諸如矩形陣列，蜂窩陣列，六邊形陣列或任何其它合適的陣列。在圖1D的例子中，凹部104以虛線示出並且排列成矩形陣列；第二電觸點(例如，119D)包括柵格形狀。
電子層120可包括電子系統121，其被配置為處理在第一電觸點上(例如，119B或119A)或第三電觸點(例如，119A或119B)由來自從所收集的載荷子產生的電信號。在圖1B和圖1C的例子中，電子系統121可以通過通孔131與第一電觸點(例如，119B或119A)或第三電觸點(例如，119A或119B)電接觸。通孔之間的空間可以填充有填充材料130，其可以增加電子層120與輻射吸收層110的連接的機械穩定性。不使用通孔將電子系統121連接到圖元的其它結合技術是可能的。
當輻射撞擊輻射吸收層110時，半導體單晶106可吸收入射於其上的輻射粒子，並通過多個機制產生一個或多個載荷子。一個輻射粒子可以產生1至100000個載荷子。載荷子可以包括負載荷子(例如電子)和正載荷子(例如空穴)。載荷子可以在電場下漂移到電觸點(例如，119A，119B，119C和119D)。在實施例中，第一電觸點(例如，119B或119A)和第三電觸點(例如，119A或119B)可被配置成通過建立從第一電觸點(例如，119B或119A)指向第三電觸點(例如，119A或119B)的電場分別收集 負的和正載荷子(即電子和空穴)。所述電場可以是外部電場。第二電觸點(例如，119D或119C)和第四電觸點(例如，119C或119D)可用於施加電場，其被配置為使正載荷子漂離半導體單晶106，即，對半導體單晶106進行去極化。例如，電壓VB和電壓VD可以分別施加到第一電觸點(例如，119B或119A)和第二電觸點(例如，119D或119C)，如圖1C所示，VD(例如，-50mv)為低於VB(例如，0v)的電壓。這些電壓建立電場(如圖1C示意性所示)，其從第一電觸點(例如，119B或119A)指向到第二電觸點(例如，119D或119C)，其使半導體單晶106中的正載荷子朝向第二電觸點(例如，119D或119C)漂移並離開半導體單晶體106。
以類似的方式，電壓VA和電壓VC可以分別施加到第三電觸點(例如，119A或119B)和第四電觸點(例如，119C或119D)，如圖1C所示。VA(例如，-500mv)為比VB(例如，0V)和VD(例如，-50mv)低的電壓，VC(例如，-550mv)為比VA，VB和VD低的電壓。這些電壓建立從第三電觸點(例如，119A或119B)指向第四電觸點(例如，119C或119D)的電 場，其使得半導體單晶106中的正載荷子朝向第四電觸點(例如，119C或119D)漂移並離開半導體單晶體106。
在實施例中，第二電觸點(例如，119D或119C)或第四電觸點(例如，119C或119D)促進半導體單晶106中的正載荷子漂移離開半導體單晶106並且朝向第二電觸點(例如，119D或119C)或第四電觸點(例如，119C或119D)。當凹部104的寬度W小於高度H時，如圖1B所示，該漂移沿比朝向第一電觸點(例如，119B或119A)或第三電觸點(例如，119A或119B)更短的路程。第二電觸點(例如，119D或119C)或第四電觸點(例如，119C或119D)從而有助於消耗來自半導體單晶106的正載荷子。
在實施例中，負載荷子(例如，電子)可以在各方向上漂移，使得由單個輻射粒子產生的負載荷子(例如，電子)不實質上由第一電觸點(例如119B或119A)的兩個不同的離散區域共享(這裏“不實質共享”意味著小於2%，小於0.5%，小於0.1%，或小於0.01%的負載荷子(例如，電子) 流到與負的其余載荷子不同的所述離散區域中的一個。由入射到第一電觸點(例如119B或119A)的這些離散區域中的一個的足跡周圍的輻射粒子產生的負載荷子不與第一電觸點(例如119B或119A)的這些離散區域中的另一個實質共享。與第一電觸點(例如119B或119A)的離散區域相關聯的圖元150可以是圍繞所述離散區的區域，其中實質上全部(98%以上，99.5%以上，99.9%以上或99.99%以上的)由入射其上的輻射粒子產生的負載荷子流到第一觸點(例如，119B或119A)的離散區。即小於2%，小於0.5%，小於0.1%，或小於0.01%的這個類型的負載荷子流到與第一電觸點(例如，119B或119A)的一個離散區域相關聯的圖元150之外。
圖2示意性地示出根據實施例的輻射檢測器100的圖元150陣列。每個圖元150可對應於輻射檢測器110的部分，其與第一電觸點(例如，119B或119A)的離散區的一個相關聯，如圖1C所示。每個圖元150被配置為檢測入射於其上的來自輻射源的輻射，並且可以被配置為測量輻射的特征(例如，粒子的能量，波長，以及頻率)。例如，每個圖元150被配置成 對入射於其上的，在時間段內能量落入多個箱中的輻射粒子(例如，光子)數進行計數。所有圖元150可被配置為對在同一時間段內入射在其上的，在多個能量箱內的輻射粒子數量進行計數。當輻射粒子具有相似的能量時，圖元150可被簡單第配置為將一段時間內入射其上的輻射粒子進行計數，而不需要測量單個輻射粒子的能量。每個圖元150可以具有自己的模數轉換器(ADC)，其被配置成將代表入射輻射粒子能量的類比信號數字化為數位信號，或將代表多個入射輻射粒子總能量的類比信號數字化為數位信號。每個圖元150可被配置成測量其暗電流，例如，在每個輻射粒子入射其上之前或與之同時。每個圖元150可被配置成從入射其上的輻射粒子的能量減去暗電流的貢獻。圖元150可被配置成並行操作。例如，當一個圖元150測量入射輻射粒子時，另一圖元150可等待輻射粒子到達。圖元150可不必單獨尋址。
電子系統121可包括類比電路，例如濾波網路、放大器、積分器和比較器，或數位電路，例如微處理器和記憶體。電子系統121可包括一個或多個 ADC。電子系統121可包括圖元共用的部件或專用於單個圖元的部件。例如，電子系統121可包括專用於每個圖元的放大器和在所有圖元之間共用的微處理器。
圖1A-1D和圖2只是為了說明的目的，並且輻射檢測器100的配置基於應用需求或制造要求可以具有各種變化。
圖3示意性地闡明：根據實施例，形成輻射吸收層110的過程。
在步驟1000-步驟1002中，第一電觸點(例如，219B)和第二電觸點(例如，219D)被形成。在圖3的例子中，第一電觸點(例如，219B)和第二電觸點(例如，219D)包括基板200的重摻雜半導體區。
在步驟1000中，在基板200的表面201上形成掩膜層203A。基板200可包括半導體材料，諸如，矽、鍺、GaAs或其組合。基板200可以是本征半導體(例如，<1012個摻雜劑/cm3)，<1011摻雜劑/cm3，<1010摻雜劑/cm3，<109摻雜劑/cm3)。掩模層203A可以包括諸如光刻膠，二氧 化矽，氮化矽，無定形碳或金屬(例如鋁，鉻)的材料。掩模層203A可以通過諸如諸如物理氣相沈積、化學氣相沈積、旋塗、濺射的各種技術或其他合適的工藝形成到表面201上。
在步驟1001中，掩模層203A首先被圖案化以具有暴露基板200的開口。開口的形狀和位置對應於要為第一電觸點(例如219B)和第二電觸點(例如219D)形成的的重摻雜半導體區的足跡形狀和位置。掩模層203A上的圖案形成可以涉及光刻工藝或任何其它合適的工藝。光刻的解析度受到所用輻射的波長的限制。使用深紫外(DUV)光的光刻工具具有的波長大約為248nm和193nm，其允許最小特征尺寸降至約50nm。使用1kev到50kev的電子能量的E-束光刻工具允許最小特征尺寸降到幾納米。
第一電觸點(例如219B)和第二電觸點(例如219D)的重摻雜半導體區可通過擴散或註入合適的摻雜劑到通過掩模層203A的開口暴露的基板200的區域中而形成。摻雜劑不能透過掩膜層203A並進入掩膜層203A覆 蓋的基板200的區域。重摻雜半導體區可具有1018摻雜物/cm3或以上的摻雜水平。
在步驟1002中，可以移去掩模層203A，並且基板可以被退火，以將所述摻雜劑驅使到所述基板200中到所要的深度。
在可選步驟1003中，可以形成第四電觸點(例如，219C)。在圖3的例子中，第四電觸點(例如，219C)包括基板200的重摻雜半導體區，其通過類似1000-1002的步驟形成。所述基板200的另一表面202上形成有掩膜層，其被圖案化以具有開口。開口的位置對應於將被形成的第四電觸點(例如，219C)的重摻雜半導體區的足跡位置。第四電觸點(例如219C)的重摻雜半導體區通過將合適的摻雜劑擴散或註入到通過掩模層的開口暴露的基板200的區域中而形成，然後進行掩膜層去除和基板退火。
在步驟1004-步驟1006中，形成凹部204。
在步驟1004中，將掩模層203B形成在另外表面202上並被圖案化以通過類似於步驟1000和步驟1001的過程具有開口。掩膜層203B可以作為刻蝕掩模以形成凹部204，如步驟1005a或步驟1005b所示。掩模層203B可以包括諸如二氧化矽，氮化矽，無定形碳或金屬(例如鋁，鉻)的材料。開口的形狀和位置與在步驟1005a或步驟1005b中形成的凹部204的足跡形狀和位置相對應。如果開口具有正方形形狀(如步驟1004的頂視圖所示)並且被安置成矩形陣列，凹部204在其足跡內也具有方形形狀，並被安排到矩形陣列。掩模層203B的厚度可以根據凹部204的深度和蝕刻選擇性(即，掩膜層203B與基板200的刻蝕速率之比)來確定。在實施例中，掩模層203B可以具有幾微米的厚度。
在步驟1005a中，通過將未被掩模層203B覆蓋基板200的部分刻蝕至所需深度，凹部204被形成到表面202中。在圖3的例子，凹部204足夠深以暴露第一電觸點219B，並且凹部204為截棱錐形狀。凹部204的側 壁和基部之間的內角θ'可以不小於90℃且不大於120℃。凹部204的橫截面的寬度W'可小於凹部204的高度H'，高度H'可以在100到10000μm的範圍內，並且寬度W'可以在10到1000μm的範圍內。
刻蝕工藝可以采用諸如幹法刻蝕，濕法刻蝕或其組合的技術執行。幹法刻蝕是諸如離子束刻蝕，等離子刻蝕，反應-離子刻蝕，深反應-離子刻蝕(DRIE)等的一種類型的刻蝕工藝。不被掩模(例如，光刻膠掩模或其它類型的掩模)保護的區域可以用幹法刻蝕工藝物理地或化學地去除。濕式蝕刻是使用液相蝕刻劑的一種類型的蝕刻工藝。基板可以浸入刻蝕劑的缸中，並且可以去除未被掩模保護的區域。
在實施例中，形成凹部204可包括深反應-離子蝕刻(DRIE)。DRIE能夠在基板中產生深穿透，陡峭側孔和高度垂直的溝槽。可以通過調整DRIE的刻蝕時間和刻蝕速率來近似控制凹部204的深度。用DRIE挖掘的凹部204的側壁可以具有粗糙表面。例如，在波希(Bosch)過程中(其是一種類型的DRIE)，用兩個重復交替的工藝(各向同性等離子體刻蝕和化 學惰性鈍化層的沈積)遞增地挖掘基板材料，使凹部204的側壁以數百納米的振幅起伏。
在步驟1005b中，可以在凹部204形成之後進行濕式蝕刻，以平滑凹部204的側壁和基部的粗糙度。
在步驟1006中，在形成凹部204之後，可以通過濕式蝕刻、化學機械拋光或其它合適的技術去除掩模層203B。
在步驟1007-1009中，半導體單晶206A(在步驟1009中所示)在凹部204中被形成。半導體單晶206A的形成可以通過各種技術來完成，諸如熔體生長技術、流動加熱器技術、氣相沈積技術、外延結晶技術、或任何其他合適的技術。熔體生長技術包括熔化半導體顆粒(“前體”)並將熔體重結晶成半導體單晶。例如，諸如垂直Bridgeman(布裏奇曼)方法以及高壓Bridgeman(布裏奇曼)方法的熔體生長技術可被用於形成CdZnTe單晶。氣相沈積技術可包括氣化合適的半導體前體並從被蒸發的半導體前體在基板上形成半導體單晶。例如，可以從氣化前體碲化鎘和碲化鋅在GaAs基 板上形成CdZnTe單晶。氣相沈積技術也可以與外延結晶技術一起應用。例如，能采用金屬有機氣相外延技術，用諸如二甲基鎘(DMCd)，二甲基鋅(DMZn)，二乙基碲(DETe)和作為運載氣體的氫的前體，來形成在GaAs或Si基板上的CdTe或CdZnTe單晶的外延層。在凹部204中形成半導體單晶206A的合適技術的選擇取決於半導體材料，基板材料等的性質。
在步驟1007-1009的例子中，使用垂直Bridgeman(布裏奇曼)技術來闡明在凹部204中形成CdZnTe單晶206A。在步驟1007中，CdZnTe顆粒205(例如，CnZnTe多晶顆粒)可以沈積到凹部204中。在步驟1008和步驟1009中，CdZnTe單晶206A可以通過熔化CdZnTe顆粒205、並且然後通過在凹部204中冷卻熔體而使熔體重結晶而形成。在步驟1008的例子中，形成過程可以在包括生長室213和加熱元件214的垂直Bridgeman(布裏奇曼)爐210中進行。基板200(具有CdZnTe顆粒205)被封裝在生長室213中，其能相對於加熱元件214移動。加熱元件 214可控制爐210的溫度輪廓，使得爐210可具有熱區215a和梯度區215b。熱區215a可具有等於或高於CdZnTe顆粒205的融化溫度。在梯度區215b中，溫度從熱區215a中的溫度逐漸降低到熔化溫度以下的溫度。當生長室213處於熱區215a時，在凹部204中的CdZnTe顆粒205熔化。熔體包括揮發性組分以在熔體上方形成蒸氣，並且蒸氣主要由Cd原子組成，因為Cd在CdZnTe熔體組成成分中具有最高的蒸氣壓。為了抑制蒸汽的可能泄漏，並減小室破裂的可能性，生長室213可以用諸如氬的惰性氣體216加壓。當生長室213以非常低的速度(例如1-2mm/h)從熱區215a進入所述梯度區215b(例如，沿箭頭所示的方向)時，熔體被冷卻並開始從下端重結晶，從而在凹部204中逐漸形成CdZnTe單晶206A。在實施例中，可以將額外的Cd蒸汽送入生長室213中，以補償任何Cd損耗，並對CdZnTe單晶的Cd和Zn的摩爾濃度提供精細控制。在實施例中，所述形成過程也能在水平幾何結構中進行。
有時，凹部204可以包含多於一個半導體單晶。例如，半導體多晶206B或不規則(或非晶體)半導體粒子可以在凹部204中形成，而不是半導體單晶206A。半導體多晶206B包括多於一個的具有不同尺寸和取向的晶粒。半導體單晶206A的產量(即，僅具有半導體單晶206A的凹部204的百分比)可取決於所應用的形成技術，半導體材料的性質，形成條件等。在步驟1008的例子中，CdZnTe單晶的產量可以通過冷卻速率來調整，其能通過生長室213的移動速度，梯度區215b的長度等被調節。
在步驟1009中，在形成半導體單晶206A之後，可以通過濕法刻蝕、化學機械拋光或其他合適的技術對基板200的另外表面202或每個單晶206A的表面208進行拋光。表面202和208在拋光後可以是平坦的，光滑的並且共延的。
在形成半導體單晶206A之後可以執行其它步驟，諸如電觸點沈積和表面鈍化(例如，步驟1010-步驟1011)，或與讀出電路結合(例如，圖4)。這些程序可以在低溫(例如，低於200℃)下進行，以防止半導體單 晶206A的劣化。例如，CdZnTe單晶在高溫暴露(例如，高於200℃)後可以失去它們的電荷傳輸特性。
在步驟1010-步驟1011中，形成鈍化層209和第三電觸點(例如219A)。
在步驟1010中，可以通過沈積諸如二氧化矽或氮化矽的高電阻率材料到基板200的另外表面202上來形成鈍化層209。沈積可通過濺射或蒸發等合適技術完成。例如，當低溫(例如<100℃)可被維持以避免諸如CdZnTe單晶的半導體單晶206A退化時，使用單質Si靶和N2作為反應氣體，氮化矽層可以在濺射系統中沈積到另外表面202上。
在步驟1011中，第三電觸點(例如219A)的離散區域可以被形成在半導體單晶206A和多晶矽206B的表面208上。在圖3的例子中，在形成第三電觸點(例如219A)之前形成鈍化層209，並作為掩模形成離散區域。可以通過類似於步驟1001的方式來圖案化鈍化層209，以具有暴露基板 200的開口。開口的位置對應於半導體單晶206A和多晶體206B的足跡位置。導電材料如金屬(例如金，銅，鋁，鉑等)可以通過諸如濺射或蒸發等合適的技術沈積到開口中以形成第三電觸點(例如219A)的離散區域。
在實施例中，通過包括類似於步驟1000和1001的光刻技術的方法、導電材料沈積和掩模去除，可在形成鈍化層209之前形成第三電觸點(例如219A)的離散區域。鈍化層209可通過在離散區域之間的空間填充具有高電阻率鈍化材料而形成。
在圖3中，一些諸如表面清潔、拋光、側表面鈍化或塗覆、基板切割的中間或後步驟可被執行，但未示出。例如，可以在基板200上形成一個以上的硬模，並且每個硬模可以從基板200切掉，並可以起到輻射吸收層110的實施例的作用。可以改變圖3所示步驟的順序，以適應不同的形成需求。例如，第一電觸點(例如219B)和第二電觸點(219D)可在形成凹部204或半導體單晶206A之後形成；或者第四電觸點(例如219C)可用類似步驟1010-1011的方式形成；等等。
圖4示意性地闡明：根據實施例，將輻射吸收層110和電子層120之間接合以形成輻射檢測器100。在圖4的例子中，除了半導體單晶106之外，輻射吸收層110可以在一個或多個凹部104中分別包括一個或多個半導體多晶107或不規則(或非晶體)半導體粒子。輻射吸收層110可被直接或使用界面板被結合到電子層120。在圖4的例子中，輻射吸收層110和電子層120可以具有匹配墊分布，並且第一電觸點(例如119B)的每個離散區可通過諸如直接接合或倒裝芯片接合的合適技術接合至每個通孔131。離散區各自是圖4的例子中的重摻雜半導體區，並且在結合期間可作為半導體單晶106的緩沖層並且當壓力被施加到輻射吸收層110時阻止折斷半導體單晶106。
直接接合是沒有任何額外中間層(例如，焊料凸點)的晶圓接合過程。接合過程基於兩個表面之間的化學接合。可在升高的溫度進行直接接合，但不是必須如此。
倒裝芯片接合使用被沈積在接觸襯墊(例如，第一電觸點(例如119B)的離散區或通孔131的接觸表面)上的焊料凸塊132。輻射吸收層110或電子層120被翻轉並且第一電觸點(例如119B)的離散區與通孔131對準。焊料凸塊132可被熔化以將第一電觸點(例如119B)和通孔131焊接在一起。焊料凸塊132之間的任何空隙空間可以填充有絕緣材料。
低溫結合技術可在結合期間被使用以維持輻射吸收層100的溫度在一定的範圍。例如，具有CdZnTe單晶的輻射檢測器100在結合期間的溫度可被保持在60℃-150℃範圍以阻止CdZnTe單晶的退化。
如圖5所示，輻射檢測器100可以具有一個或多個與第一電觸點(例如，119B或119A)的一個或多個離散區分別相關聯的圖元150，所述一個或多個重摻雜半導體區被停用。可以執行生產測試以測試與第一電觸點(例如，119B或119A)的離散區相關聯的每個圖元150。可以將電壓偏置(例如，5伏)施加到被測試的每個圖元150。電子系統121可被配置為測量在固定 時間段期間由暗電流引起的第一電觸點(例如，119B或119A)的離散區的第一電壓，或者所述第一電壓到達電壓閾值所需的時間，或者由在固定時間期間由對來自標準輻射源的輻射粒子的吸收產生的電流引起的第一電觸點(例如，119B或119A)的離散區的第二電壓，或者所述第二電壓到達電壓閾值所需的時間。第一電壓或信號對雜訊的比率(定義為第一電觸點(例如，119B或119A)的第二電壓與第一電觸點(例如，119B或119A)的第一電壓之比)可用於確定圖元150是否需要停用或作廢。例如，如果與圖元150相關聯的第一電觸點(例如，119B或119A)的離散區域具有第一電壓或信號對雜訊比率大於容許值，所述圖元150可在所述輻射檢測器100的正常操作期間由電子系統121停用。在圖5的例子中，與半導體多晶107或非規則(或非晶態)半導體顆粒接觸的第一電觸點(例如，119B或119A)的離散區可以具有大於容許值的第一電壓或信號對雜訊的比率，並且相關聯的圖元150可以被停用。
圖6A和圖6B各自示出根據實施例的電子系統121的部件圖。電子系統121可包括第一電壓比較器301，第二電壓比較器302，計數器320，開關305，電壓表306，以及控制器310。
第一電壓比較器301配置成將電極(例如，半導體單晶106上的第一電觸點(例如，119B或119A)的離散區)的電壓與第一閾值比較。第一電壓比較器301可配置成直接監測電壓，或通過對一段時間內流過電極的電流整合來計算電壓。第一電壓比較器301可由控制器310可控地啟動或停用。第一電壓比較器301可以是連續比較器。即，第一電壓比較器301可配置成被連續啟動，並且連續監測電壓。配置為連續比較器的第一電壓比較器301使電子系統121錯過由入射輻射粒子產生的信號的機會減少。配置為連續比較器的第一電壓比較器301在入射輻射強度相對高時尤其適合。第一電壓比較器301可以是鐘控比較器，其具有較低功耗的益處。配置為鐘控比較器的第一電壓比較器301可導致系統121錯過由一些入射輻射粒子產生的信號。在入射輻射強度低時，錯過入射輻射粒子的機會因為兩個連續輻射粒 子之間的間隔相對長而低。因此，配置為鐘控比較器的第一電壓比較器301在入射輻射強度相對低時尤其適合。第一閾值可以是一個入射輻射粒子可在半導體單晶106中產生的最大電壓的5-10%、10%-20%、20-30%、30-40%或40-50%。最大電壓可取決於入射輻射粒子的能量(即，入射輻射的波長)，輻射吸收層110的材料和其它因素。例如，第一閾值可以是50mV、100mV、150mV或200mV。
第二電壓比較器302配置成將電壓與第二閾值比較。第二電壓比較器302可配置成直接監測電壓，或通過對一段時間內流過電極的電流整合來計算電壓。第二電壓比較器302可以是連續比較器。第二電壓比較器302可由控制器310可控地啟動或停用。在停用第二電壓比較器302時，第二電壓比較器302的功耗可以是啟動第二電壓比較器302時的功耗的不到1%、不到5%、不到10%或不到20%。第二閾值的絕對值大於第一閾值的絕對值。如本文使用的，術語實數x的“絕對值”或“模數”|x|是x的非負值而不考 慮它的符號。即，。第二閾值可以是第一閾值的200%- 300%。第二閾值可以是一個入射輻射粒子可在半導體單晶106中產生的最大電壓的至少50%。例如，第二閾值可以是100mV、150mV、200mV、250mV或300mV。第二電壓比較器302和第一電壓比較器301可以是相同部件。即，系統121可具有一個電壓比較器，其能在不同時間將電壓與兩個不同閾值比較。
第一電壓比較器301或第二電壓比較器302可包括一個或多個運算放大器或任何其他適合的電路。第一電壓比較器301或第二電壓比較器302可具有高的速度以允許電子系統121在高的入射輻射通量下操作。然而，具有高的速度通常以功耗為代價。
計數器320被配置成記錄到達半導體單晶106的輻射粒子的數目。計數器320可以是軟體部件(例如，電腦記憶體中存儲的數目)或硬體部件(例如，4017 IC和7490 IC)。
控制器310可以是例如微控制器和微處理器等硬體部件。控制器310配置成從第一電壓比較器301確定電壓的絕對值等於或超出第一閾值的絕對值(例如，電壓的絕對值從第一閾值的絕對閾值以下增加到等於或超過第一閾值的絕對值的值)的時刻啟動時間延遲。在這裏因為電壓可以是負的或正的而使用絕對值，取決於是使用哪個電極(陰極還是陽極)的電壓。控制器310可配置成在第一電壓比較器301確定電壓的絕對值等於或超出第一閾值的絕對值的時間之前，保持停用第二電壓比較器302、計數器320和第一電壓比較器301的操作不需要的任何其他電路。時間延遲可在電壓變穩定(即，電壓的變化率大致為零)之前或之後終止。短語“電壓的變化率大致為零”意指電壓的時間變化小於0.1%/ns。短語“電壓的變化率大致為非零”意指電壓的時間變化是至少0.1%/ns。
控制器310可配置成在時間延遲期間(其包括開始和終止)啟動第二電壓比較器。在實施例中，控制器310配置成在時間延遲開始時啟動第二電壓比較器。術語“啟動”意指促使部件進入操作狀態(例如，通過發送例如電壓脈沖或邏輯電平等信號、通過提供電力等)。術語“停用”意指促使部件 進入非操作狀態(例如，通過發送例如電壓脈沖或邏輯電平等信號、通過切斷電力等)。操作狀態可具有比非操作狀態更高的功耗(例如，高10倍、高100倍、高1000倍)。控制器310本身可被停用直到第一電壓比較器301的輸出在電壓的絕對值等於或超出第一閾值的絕對值時啟動控制器310。
如果在時間延遲期間第二電壓比較器302確定電壓的絕對值等於或超出第二閾值的絕對值，控制器310可配置成促使計數器320記錄的數目增加一。
控制器310可配置成促使電壓表306在時間延遲終止時測量電壓。控制器310可配置成使電極連接到電接地，以便使電壓重定並且使電極上累積的任何負載荷子(例如電子)放電。在實施例中，電極在時間延遲終止後連接到電接地。在實施例中，電極在有限復位時期連接到電接地。控制器310可通過控制開關305而使電極連接到電接地。開關可以是電晶體，例如場效應電晶體(FET)。
在實施例中，系統121沒有類比濾波器網路(例如，RC網路)。在實施例中，系統121沒有類比電路。
電壓表306可將它測量的電壓作為類比或數位信號饋送給控制器310。
電子系統121可包括電容器模塊309，其電連接到電極，其中電容器模塊配置成從電極收集負載荷子(例如電子)。電容器模塊能包括放大器的回饋路徑中的電容器。如此配置的放大器叫作電容跨阻放大器(CTIA)。CTIA通過防止放大器飽和而具有高的動態範圍並且通過限制信號路徑中的帶寬來提高信噪比。來自電極的負載荷子(例如電子)在一段時間(“整合期”)(例如，如在圖7中示出的，在t0至t1或t1-t2之間)內在電容器上累積。在整合期終止後，對電容器電壓采樣並且然後由重定開關將其重定。電容器模塊能包括直接連接到電極的電容器。
圖7示意示出由半導體單晶106上入射的輻射粒子產生的負載荷子(例如電子)引起的流過電極的電流的時間變化(上曲線)，和電極的電壓的對應時間變化(下曲線)。電壓可以是電流關於時間的整合。在時間t0，輻射 粒子撞擊半導體單晶106，負載荷子(例如電子)開始在半導體單晶106中產生，電流開始流過半導體單晶106的電極，並且電極的電壓的絕對值開始增加。在時間t1，第一電壓比較器301確定電壓的絕對值等於或超出第一閾值V1的絕對值，並且控制器310啟動時間延遲TD1並且控制器310可在TD1開始時停用第一電壓比較器301。如果控制器310在t1之前被停用，在t1啟動控制器310。在TD1期間，控制器310啟動第二電壓比較器302。如這裏使用的術語在時間延遲“期間”意指開始和終止(即，結束)和中間的任何時間。例如，控制器310可在TD1終止時啟動第二電壓比較器302。如果在TD1期間，第二電壓比較器302確定在時間t2電壓的絕對值等於或超出第二閾值的絕對值，控制器310促使計數器320記錄的數目增加一。在時間te，輻射粒子產生的所有負載荷子(例如電子)漂移出輻射吸收層110。在時間ts，時間延遲TD1終止。在圖7的示例中，時間ts在時間te之後；即TD1在輻射粒子產生的所有負載荷子(例如電子)漂移出輻射吸收層 110之後終止。電壓的變化率從而在ts大致為零。控制器310可配置成在TD1終止時或在t2或中間的任何時間停用第二電壓比較器302。
控制器310可配置成促使電壓表306在時間延遲TD1終止時測量電壓。在實施例中，在電壓的變化率在時間延遲TD1終止後大致變為零之後，控制器310促使電壓表306測量電壓。該時刻的電壓與輻射粒子產生的負載荷子(例如電子)的總量成正比，其與輻射粒子的能量有關。控制器310可配置成基於電壓表306測量的電壓確定輻射粒子的能量。確定能量的一個方式是通過使電壓裝箱。計數器320對於每個箱可具有子計數器。在控制器310確定輻射粒子的能量落在箱中時，控制器310可促使對於該箱的子計數器中記錄的數目增加一。因此，電子系統121可能夠檢測輻射圖像並且可以能夠分辨每個輻射粒子的輻射粒子能量。
在TD1終止後，控制器310在復位期RST使電極連接到電接地以允許電極上累積的負載荷子(例如電子)流到地並且使電壓重定。在RST之後， 電子系統121準備檢測另一個入射輻射粒子。電子系統121在圖7的例子中能夠應對的入射輻射粒子的速率隱式地受限於1/(TD1+RST)。如果第一電壓比較器301被停用，控制器310可以在RST終止之前的任何時間啟動它。如果控制器310被停用，可在RST終止之前啟動它。
盡管本文公開各種方面和實施例，其它方面和實施例對於本領域內技術人員將變得明顯。本文公開的各種方面和實施例是為了說明目的而不意在為限制性的，其真正範圍和精神由下列權利要求指示。

Claims (42)

  1. 包含下述各項的輻射檢測器：本征半導體的基板；所述基板的凹部中的半導體單晶，所述半導體單晶具有與所述本征半導體不同的成分；第一電觸點，其與所述半導體單晶體電接觸；第二電觸點，其在所述基板上或所述基板中，並且圍繞所述第一電觸點或所述半導體單晶，其中，所述第二電觸點與所述半導體單晶電隔離；其中所述輻射檢測器被配置為吸收入射在所述半導體單晶上的輻射粒子並產生載荷子。
  2. 如申請專利範圍1之輻射檢測器，其中，所述基板的本征半導體選自包括矽，鍺，GaAs或其組合的材料組。
  3. 如申請專利範圍1之輻射檢測器，其中，所述半導體單晶為CdZnTe單晶或CdTe單晶。
  4. 如申請專利範圍1之輻射檢測器，其中，所述凹部不包含所述半導體單晶之外的其它半導體材料。
  5. 如申請專利範圍1之輻射檢測器，其中所述凹部不包含半導體多晶。
  6. 如申請專利範圍1之輻射檢測器，其中，所述凹部具有截頭錐體，棱柱體，棱錐體，長方體或圓柱體的形狀。
  7. 如申請專利範圍1之輻射檢測器，其中，所述凹部的寬度小於所述凹部的高度。
  8. 如申請專利範圍1之輻射檢測器，其中所述第一電觸點是嵌入在所述本征半導體中的重摻雜半導體區。
  9. 如申請專利範圍8之輻射檢測器，其中，所述重摻雜半導體區從所述半導體單晶與所述基板之間的界面延申至所述基板表面。
  10. 如申請專利範圍1之輻射檢測器，其中，所述第二電觸點是嵌入在本征半導體中的重摻雜半導體區。
  11. 如申請專利範圍1之輻射檢測器，其中，所述第二電觸點具有柵格的形狀。
  12. 如申請專利範圍1之輻射檢測器，其中，所述第二電觸點與所述半導體單晶之間的最短距離為10μm或更多。
  13. 如申請專利範圍1之輻射檢測器，還包括在所述半導體單晶表面或所述基板表面上的鈍化層；其中，所述第一電觸點被嵌入所述鈍化層中。
  14. 如申請專利範圍13之輻射檢測器，其中，所述第二電觸點被嵌入所述鈍化層中。
  15. 如申請專利範圍13之輻射檢測器，其中所述鈍化層包括二氧化矽，氮化矽或外延矽。
  16. 如申請專利範圍1之輻射檢測器，還包括第三電觸點，其與所述半導體單晶電接觸，並且與所述第一以及第二電觸點電隔離。
  17. 如申請專利範圍16之輻射檢測器，還包括在所述基板上或所述基板中的第四電觸點，這裏所述第四電觸點圍繞所述第三電觸點或所述半導體單晶並且與所述半導體單晶電隔離。
  18. 如申請專利範圍17之輻射檢測器，其中，所述第四電觸點具有柵格的形狀。
  19. 如申請專利範圍17之輻射檢測器，其中所述第四電觸點與所述半導體單晶之間的最短距離為10μm或更多。
  20. 如申請專利範圍1之輻射檢測器，還包括結合到所述基板的電子層，所述電子層包括電子系統，所述電子系統被配置為處理由所述第一電觸點收集的載荷子產生的電信號。
  21. 如申請專利範圍20之輻射檢測器，其中所述電子系統包括電壓比較器，其被配置為將所述第一電觸點的電壓與第一閾值進行比較；計數器，其被配置為記錄由所述基板吸收的輻射粒子數；控制器；電壓表；其中，所述控制器被配置為從所述電壓比較器確定所述電壓的絕對值等於或超過所述第一閾值的絕對值的時刻開始時間延遲；其中，所述控制器被配置為使所述電壓表在所述時間延遲期滿時測量所述電壓；其中，所述控制器被配置為通過將由所述電壓表測量的電壓除以單個輻射粒子在所述第一電觸點上引起的電壓，來確定輻射粒子的數量； 其中，所述控制器被配置為使由所述計數器記錄的數增加輻射粒子的數量。
  22. 如申請專利範圍21之輻射檢測器，其中，所述電子系統還包括電連接到所述第一電觸點的電容器模塊，其中，所述電容模塊配置為從所述第一電觸點收集載荷子。
  23. 如申請專利範圍21之輻射檢測器，其中，所述控制器被配置為在所述時延的開始處停用所述電壓比較器。
  24. 包含下述各項的輻射檢測器：本征半導體的基板；在所述基板的凹部中的半導體單晶，所述半導體單晶具有與所述本征半導體不同的成分；其中所述輻射檢測器被配置為吸收入射在所述半導體單晶上的輻射粒子，並且在所述半導體單晶中產生正載荷子和負載荷子；第一電觸點與所述半導體單晶電接觸並配置成收集負載荷子； 第二電觸點與所述半導體單晶電隔離，並且被配置成使所述正載荷子漂移出所述半導體單晶。
  25. 如申請專利範圍24之輻射檢測器，還包括第三電觸點，其與所述半導體單晶電接觸，並被配置為收集所述正載荷子；其中所述第三電觸點與所述第一和第二電觸點隔離。
  26. 如申請專利範圍25所述之輻射檢測器，還包括第四電觸點，其與所述半導體電隔離，並被配置成使所述正載荷子漂移出所述半導體單晶。
  27. 如申請專利範圍24之輻射檢測器，其中所述半導體單晶是CdZnTe單晶或CdTe單晶。
  28. 如申請專利範圍24之輻射檢測器，其中，所述凹部的寬度小於所述凹部的高度。
  29. 使用輻射檢測器的方法，輻射檢測器包括：本征半導體的基板； 在所述基板的凹部中的半導體單晶，所述半導體單晶具有與所述本征半導體不同的成分；第一電觸點，其與所述半導體單晶體電接觸；第二電觸點，其在所述基板上或所述基板中，並且圍繞所述第一電觸點或所述半導體單晶，其中，所述第二電觸點與所述半導體單晶電隔離；所述方法包括：通過建立從第一電觸點指向第二電觸點的電場，使所述半導體單晶中的正載荷子從所述半導體單晶中漂移出。
  30. 如申請專利範圍29之方法，所述輻射檢測器還包括：第三電觸點，其與所述半導體單晶體電接觸；其中所述第三電觸點與所述第一和第二電觸點隔離；所述方法還包括：通過建立從第一電觸點指向第三電觸點的電場，使半導體單晶中的正載荷子從所述第三電觸點漂移出所述半導體單晶。
  31. 如申請專利範圍30之方法，所述輻射檢測器還包括： 第四電觸點，其在所述基板上或所述基板中，其圍繞所述第三電觸點或所述半導體單晶；其中所述第四電觸點與所述半導體單晶隔離；所述方法還包括：通過建立從所述第三電觸點指向所述第四電觸點的電場，使得所述半導體單晶中的正載荷子從所述第四電觸點漂移出所述半導體單晶。
  32. 如申請專利範圍29之方法，其中所述半導體單晶是CdZnTe單晶或CdTe單晶。
  33. 如申請專利範圍29之方法，其中，所述第二電觸點具有網格的形狀。
  34. 如申請專利範圍29之方法，其中所述輻射檢測器還包括結合到所述基板的電子層，所述電子層包括電子系統，其被配置為處理由所述第一電觸點收集的負載荷子產生的電信號。
  35. 根據申請專利範圍34之方法，其中所述電子系統包括電壓比較器，其被配置為將所述第一電觸點的電壓與第一閾值進行比較；計數器，其被配置為記錄由所述基板吸收的輻射粒子數；控制器；電壓表； 其中，所述控制器被配置為從所述電壓比較器確定所述電壓的絕對值等於或超過所述第一閾值的絕對值的時刻開始時間延遲；其中，所述控制器被配置為使所述電壓表在所述時間延遲期滿時測量所述電壓；其中，所述控制器被配置為通過將由所述電壓表測量的電壓除以單個輻射粒子在所述第一電觸點上引起的電壓，來確定輻射粒子的數量；其中，所述控制器被配置為使由所述計數器記錄的數增加輻射粒子的數量。
  36. 包括下述各項的方法：在半導體基板中形成凹部；在所述凹部中形成半導體單晶，所述半導體單晶具有與所述基板不同的組成並且具有暴露的表面；形成與所述半導體單晶電接觸的第一電觸點；在所述基板上或所述基板中形成第二電觸點，其中所述第二電觸點圍繞所述第一電觸點或所述半導體單晶，並且與所述半導體單晶電隔離。
  37. 如申請專利範圍36之方法，其中，形成所述凹部包括深反應-離子蝕刻。
  38. 如申請專利範圍37之方法，其中，形成所述凹部還包括通過濕式蝕刻來平滑所述凹部的內表面。
  39. 如申請專利範圍36之方法，其中，所述凹部的寬度小於所述凹部的高度。
  40. 如申請專利範圍36之方法，其中所述半導體單晶是CdZnTe單晶或CdTe單晶。
  41. 如申請專利範圍36之方法，還包括用所述半導體單晶形成第三電觸點，其中所述第三電觸點與所述第一和第二電觸點電隔離。
  42. 如申請專利範圍41之方法，還包括在所述基板上或所述基板中形成第四電觸點，其中所述第四電觸點圍繞所述第三電觸點或所述半導體單晶並且與所述半導體單晶隔離。
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