TW201919232A - 提供前和後閘極電容調諧的絕緣體上矽（ｓｏｉ）變化電容整合 - Google Patents

Abstract

本案的某些態樣整體上係關於一種提供至少兩種類型的電容調諧的半導體可變電容器，以及其製造方法。例如，具有掩埋氧化物（BOX）層的CMOS相容絕緣體上矽（SOI）製程可以提供具有前閘極（BOX層上方）和後閘極（BOX層下方）的變化電容。前閘極可以提供較低電壓、粗電容調諧，而後閘極可以提供較高電壓、細電容調諧。經由提供兩種類型的電容調諧，此種變化電容可以提供更大的電容解析度。在本文中說明並描述了具有前閘極和後閘極調諧的變化電容的幾種變型。

Description

提供前和後閘極電容調諧的絕緣體上矽（SOI）變化電容整合

本專利申請案主張於2017年7月26日提出申請的美國專利申請案第15/659,718的優先權和權益，在此經由引用將該美國專利申請案的全部內容併入本文，如同在下文完整闡述一樣並用於所有適用目的。

本案的某些態樣整體上係關於電子電路，並且更具體而言，係關於可變半導體電容器。

可變電容器是例如由於控制電壓而可以改變其電容的電容器。亦稱為變容器，可變電容器可以用於希望調節電容的各種應用中的任何應用中，例如用於電感器-電容器（LC）電路中，以設置振盪器的諧振頻率（例如，射頻通道調諧）或作為可變電抗（例如，用於天線調諧器中的阻抗匹配）。

電壓控制振盪器（VCO）是可以使用變容器的示例性電路，其中經由改變偏置電壓來改變p-n結二極體中形成的耗盡區的厚度，以改變結電容。任何結二極體皆表現出此種效應（包括電晶體中的p-n結），但用作可變電容二極體的裝置被設計成具有大的結面積以及被特別選擇為改良裝置效能（例如品質因數和調諧範圍）的摻雜分佈。

最近，已經開發出可變半導體電容器裝置。該等裝置亦可以被稱為變化電容（Transcap）（TC）裝置。該等裝置的結構為可變半導體電容器提供了適合於積體電路的金屬氧化物半導體（MOS）相容結構，該裝置具有至少三個端子，其中一個端子用於經由相對於裝置的主端子之一增大或減小其DC電壓來調制裝置的另外兩個端子之間的電容值。

本案的某些態樣整體上係關於具有可獨立調諧前閘極和後閘極電容的半導體可變電容器以及用於製造該等半導體可變電容器的技術。

本案的某些態樣提供了半導體可變電容器。半導體可變電容器整體上包括：絕緣層；設置於絕緣層上方的第一非絕緣區；設置於絕緣層上方的第二非絕緣區；第一控制區，設置於絕緣層上方以使得第一非絕緣區和第二非絕緣區之間的第一電容被配置成經由改變施加到第一控制區的第一控制電壓而被調節；設置於絕緣層下方的第一半導體區；設置於絕緣層下方並與第一半導體區相鄰的第二半導體區，其中第二半導體區包括與第一半導體區不同的摻雜類型；耦合到第二半導體區的第三非絕緣區；及第二控制區，耦合到第一半導體區以使得第三非絕緣區和第二非絕緣區之間的第二電容被配置成經由改變施加到第二控制區的第二控制電壓而被調節。

本案的某些態樣提供了用於製造半導體可變電容器的方法。該方法整體上包括以下步驟：形成第一半導體區；形成與第一半導體區相鄰的第二半導體區，其中第二半導體區包括與第一半導體區不同的摻雜類型；在第一半導體區和第二半導體區上方形成絕緣層；在絕緣層上方形成第一非絕緣區；在絕緣層上方形成第二非絕緣區；在絕緣層上方形成第一控制區，以使得第一非絕緣區和第二非絕緣區之間的第一電容被配置成經由改變施加到第一控制區的第一控制電壓而被調節；形成耦合到第二半導體區的第三非絕緣區；及形成耦合到第一半導體區的第二控制區，以使得第三非絕緣區和第二非絕緣區之間的第二電容被配置成經由改變施加到第二控制區的第二控制電壓而被調節。

本案的某些態樣整體上係關於適合於積體電路的半導體可變電容器裝置，亦被稱為變化電容（TC）裝置。TC裝置可以具有至少三個端子，其中裝置的兩個主端子（C1和C2）之間的電容可以經由改變控制端子（CTRL）和另外兩個主端子之一（例如，C2）之間施加的電壓來改變。本案的某些態樣提供了具有可獨立調諧的前閘極和後閘極電容的各種半導體可變電容器，以努力改良電容解析度。半導體可變電容器的前閘極可以用於粗調，而後閘極可以用於細調。

本文使用「示例性」一詞表示「充當示例、實例或說明」。在本文中被描述為「示例性」的任何態樣未必被解釋為相比於其他態樣為較佳的或有利的。

如本文所用，動詞「連接」的各種時態中的術語「與……連接」可以表示元件A 直接連接到元件B 或者其他元件可以連接在元件A 和B 之間（亦即，元件A 與元件B 間接連接）。在電氣部件的情況下，本文中亦可以使用術語「與……連接」表示使用導線、跡線或其他導電材料來電連接元件A 和B （以及電連接在其間的任何部件）。示例性變化電容裝置

圖1圖示變化電容（TC）裝置100的示例性結構的截面圖。TC裝置的某些實施方式使用氧化物層110，該層可以類似於用於製造金屬氧化物半導體（MOS）裝置的氧化物閘極層（例如，薄或厚閘極氧化物）。氧化物層110可以隔離C1和C2端子，從而實際上充當TC裝置100的介電質。非絕緣區106（例如，n+注入區）和非絕緣區108（例如，p+注入區）可以形成於TC裝置100的兩側上，以便產生p-n結。如本文所用，非絕緣區通常是指可以導電或半導電的區。可以在控制端子102和C2端子之間施加偏置電壓，以便調制端子C1和C2之間（跨越氧化物層110）的電容。例如，經由向控制端子102施加偏置電壓，可以在非絕緣區108（例如，控制區）和半導體區之間的p-n結處形成耗盡區130，半導體區可以使用n阱（NW）區114來實施。基於偏置電壓，該耗盡區130可以在氧化物層110之下加寬，此舉減小了由NW區114形成的等效電極的面積，從而減小了TC裝置100的有效電容面積和電容值。

可以選擇氧化物層110上方的非絕緣區112的功函數，以改良裝置效能。例如，即使氧化物層110下方的NW區114被摻雜有n型雜質，亦可以使用n摻雜多晶矽材料（而不是p摻雜）。在一些態樣中，具有適當功函數的金屬材料（若需要，亦被摻雜）或不同金屬材料的多層堆疊體可以用於非絕緣區112，以便獲得期望的功函數。在某些態樣中，可以將非絕緣區112劃分成兩個子區（例如，一個n摻雜，一個p摻雜），或者可以將不同的金屬材料用於每個子區。

在一些情況下，NW區114可以設置在非導電區116（例如，絕緣體或半導體）上方。如本文所用，非導電區通常是指可以電絕緣或半導電的區。可以選擇用於非導電區116的材料類型，以便改良TC裝置100的效能。例如，非導電區116可以是絕緣體、半絕緣體或本徵/近本徵半導體，以便減小與基板（未圖示）相關聯的寄生電容。在一些情況下，非導電區116可以由具有適當摻雜分佈的n摻雜或p摻雜半導體製成，以便提高TC裝置的品質因數及/或對耗盡區130的控制，耗盡區130可以在向控制端子102施加偏置電壓時形成於非絕緣區108和NW區114之間。非導電區116亦可以由經由不同方式（n、p或本徵）摻雜的多個半導體層或區形成。此外，非導電區116可以包括半導體、絕緣層及/或基板，或者可以形成於半導體、絕緣層及/或基板上方。

為了更好地理解TC裝置100的工作原理，可以假設例如相對於C2端子利用負電壓來偏置控制端子102。可以經由向控制端子102施加控制電壓來控制NW區114中的耗盡區130的寬度。C1和C2端子之間的電容可以取決於NW區114中的耗盡區130的大小，從而可以經由向控制端子102施加控制電壓來控制C1和C2端子之間的電容。此外，施加到控制端子102的偏置電壓的變化可以不改變C1和C2端子之間的DC電壓，以允許改良對裝置特性的控制。若施加到C1端子的電壓是施加到C2端子的電壓的一半，可以減小C2和C1端子之間（或C1端子和控制端子102之間）的電壓差。C2端子的較高電壓（例如，大約為C1端子到控制端子的擊穿電壓的兩倍）允許TC裝置100的電容範圍增大。

在一些情況下，可能較佳地將非絕緣區106及/或非絕緣區108定位為遠離氧化物層110，以便減小與非絕緣區108相關聯的寄生電容，並且針對高控制電壓增大非絕緣區106的隔離。例如，非絕緣區106可以與氧化物層110部分交疊，或者非絕緣區106可以形成於距氧化物層110的邊緣某一距離處，以便增大裝置調諧範圍和線性度。在後一種情況下，裝置的電壓耐受能力增大，因為可以施加到C1和C2端子的射頻（RF）信號的一部分在氧化物邊緣和非絕緣區106之間下降，而不是整體被跨氧化物層110施加。非絕緣區108可以與氧化物層110部分交疊，或者非絕緣區108可以與其間隔開，以便減小C1端子和控制端子102之間的寄生電容。

可以任選地使用p摻雜區118來提高非絕緣區108和NW區114之間的p-n結的擊穿電壓，同時減小C1端子和控制端子102之間的寄生電容。類似地，可以在非絕緣區106和NW區114之間增加任選的n摻雜區120，以便調節氧化物層110和非絕緣區106之間的摻雜濃度。

圖2圖示示例性差分TC裝置200的截面圖。可以經由背對背設置TC裝置100中的兩個TC裝置100來獲得差分TC裝置200。在該實例中，RF+和RF-端子（例如，對應於圖1中的C1端子）對應於用於差分RF信號的差分RF埠的正和負節點。RF+端子可以設置在氧化物層202上，並且RF-端子可以設置在氧化物層204上（層202、204皆類似於氧化物層110）。共享n阱區206（類似於NW區114）可以經由非絕緣區210（例如，具有n+摻雜）耦合到C2端子，如所示。可以將偏置電壓施加到控制端子211和212（或相對於裝置的其他端子施加到C2端子），以調節n阱區206的耗盡區，由此調節相應的RF+和RF-端子與C2端子之間的電容。在一些態樣中，如圖2中所示，可以將掩埋氧化物層214定位在n阱區206下方並在非導電區216（類似於非導電區116）上方。例如，掩埋氧化物層214可以由半導體基板或絕緣體構成。具有粗和細電容調諧的示例性 SOI 變化電容裝置

如前述，變化電容是具有三個或更多個端子的半導體可變電容器，其中兩個主端子（C1和C2）之間的電容可以經由改變施加在控制端子（CTRL）和其他兩個主端子之一之間的直流（DC）電壓來改變。變化電容通常被製造為絕緣體上矽（SOI）裝置並面向類比技術。體變化電容可能需要深溝槽（例如，＞10 µm）。變化電容可以具有特殊n型（4~10 µm）或p型（1~2 µm）掩埋層，和用於隔離的深高電壓n阱（HVNW）（~4 µm）或p阱（HVPW）（2 µm）。習知地，對於變化電容而言，退化阱表面摻雜劑濃度可以為低，並且串聯電阻可以為高，此情形影響了變化電容的品質因數（Q）值。當前，變化電容製造製程複雜且不與互補金屬氧化物半導體（CMOS）製造製程相容。此外，射頻（RF）信號路徑可以具有高DC電壓。此外，習知變化電容具有僅調諧一種類型的電容（例如，粗電容調節，而沒有細電容調節）的能力。利用粗電容調節，可能無法實現期望的電容值，並且從而可能必須容忍高於或低於期望值的值。

本案的某些態樣提供了具有至少兩種類型的電容調諧的變化電容以及用於製造變化電容的技術。例如，具有掩埋氧化物（BOX）層的CMOS相容SOI製程可以提供具有前閘極（BOX層上方）和後閘極（BOX層下方）的變化電容。前閘極可以提供較低電壓、粗電容調諧，而後閘極可以提供較高電壓、細電容調諧。經由提供兩種類型的電容調諧，此種變化電容可以提供更大的電容解析度，並且可能亦有更大的調諧範圍。具有前閘極和後閘極調諧的變化電容有幾種變型，下文描述其中一些。

圖3A圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容的示例性變化電容結構300的截面圖。變化電容結構300可以包括絕緣層302（例如，掩埋氧化物（BOX）層）。絕緣層302可以與絕緣體上矽（SOI）製造製程（例如，CMOS完全耗盡SOI（FDSOI）製程）相容。

非絕緣區304（例如，類似於圖1的非絕緣區112的閘極）可以設置在氧化物層306（類似於氧化物層110）上方。儘管在圖3A中非絕緣區304是p+摻雜的，但非絕緣區304可以替代地是n+摻雜，如本文提供的其他態樣中所示。將p+或n+摻雜用於p型或n型溝道變化電容裝置中的非絕緣區304可以減小閘極耗盡。非絕緣區304可以耦合到標記為「RF1」的信號端子，如所示。非絕緣區308（類似於圖1的非絕緣區106）可以設置在絕緣層302上方。儘管在圖3A中非絕緣區308是p+摻雜的，但非絕緣區308可以替代地是n+摻雜，如本文提供的其他態樣中所示。非絕緣區308可以耦合到標記為「C2」的信號端子，如所示。控制區310（非絕緣區，類似於圖1的非絕緣區108）可以設置在絕緣層302上方。儘管在圖3A中控制區310是n+摻雜的，但控制區310可以替代地是p+摻雜，如本文提供的其他態樣中所示。控制區310可以耦合到標記為「CTRL1」的控制端子，如所示。控制區310可以與非絕緣區308具有不同的摻雜類型。

變化電容結構300亦可以包括插置於非絕緣區304（並且更具體而言，氧化物層306）和絕緣層302之間（亦即，設置於非絕緣區304下方和絕緣層302上方）的閾值電壓（Vt）注入區312。Vt注入區可以改良前閘極電容器的品質因數（Q）及/或減小串聯電阻。儘管Vt注入區312在圖3A中是p-摻雜的，但Vt注入區亦可以是n-摻雜的，如本文提供的其他態樣所示。Vt注入區312可以與非絕緣區308具有相同的摻雜類型（例如，兩者皆是p摻雜，如圖3A所示）。對於某些態樣而言，Vt注入區312可以摻雜有各種適當摻雜劑或注入物中的任一種（例如，B或BF2）。

在操作中，可以使用施加到CTRL1端子的控制電壓（相對於RF1或C2端子）來調節非絕緣區304和非絕緣區308之間的跨越氧化物層306的電容。調節所施加的控制電壓改變了Vt注入區312中的耗盡區314的寬度，此舉改變了溝道的有效長度（L1），調節了前閘極電容器的有效面積，並且因此調節了電容。

變化電容結構300亦可以包括設置於絕緣層302下方的半導體區316。半導體區316可以是如圖3A所示的退化n阱（NW）區，但亦可以是如本文提供的其他態樣中所示的p阱（PW）區。半導體區318可以設置在絕緣層302下方並與半導體區316相鄰。半導體區318可以是如圖3A所示的PW區，但亦可以是如本文提供的其他態樣中所示的NW區。半導體區316和318可以具有不同的摻雜類型。

對於某些態樣而言，半導體區320（例如，深n阱（DNW）區）可以設置在半導體區316和318下方。基板層322（例如，如所示的p型基板（標記為「P-sub」））可以設置在半導體區320下方。基板層322可以與半導體區320具有不同的摻雜類型。基板層322可以經由非絕緣區323耦合到參考電位端子（例如，數位地，標記為「DGND」）。

半導體區318可以耦合到非絕緣區324。儘管在圖3A中非絕緣區324是p+摻雜的，但非絕緣區324可以替代地是n+摻雜，如本文提供的其他態樣中所示。非絕緣區324可以耦合到標記為「RF2」的信號端子，如所示。RF2可以與RF1是相同信號或不同信號。半導體區316可以耦合到控制區326（非絕緣區）。儘管在圖3A中控制區326是n+摻雜的，但控制區326可以替代地是p+摻雜，如本文提供的其他態樣中所示。控制區326可以耦合到標記為「CTRL2」的控制端子，如所示。控制區326可以與非絕緣區324具有不同的摻雜類型。

在操作中，可以使用施加到CTRL2端子（相對於RF2或C2端子）的控制電壓來調節非絕緣區324和非絕緣區308之間的跨越絕緣層302的電容。調節所施加的控制電壓改變了半導體區316、318之間的p-n結處的耗盡區328的寬度，此舉改變了後閘極的有效長度（L2），調節了後閘極電容器的有效面積，並且因此調節了電容。

後閘極電容可以提供細調調節，而前閘極電容可以提供粗調調節。絕緣層302可以比氧化物層306具有顯著更大的厚度。於是，與施加到用於調節前閘極電容的CTRL1端子的控制電壓相比，可以向用於調節後閘極電容的CTRL2端子施加更高的控制電壓。對於某些態樣而言，RF1和RF2可以是相同信號（例如，RF1和RF2端子可以短接在一起，以使得非絕緣區324電耦合到非絕緣區304）。在該情況下，前閘極電容和後閘極電容並聯，並且其電容值被有效求和。對於其他態樣而言，RF1和RF2可以是不同信號。

對於某些態樣而言，淺溝槽隔離（STI）區330可以設置在絕緣層302和控制區326之間。於是，STI區330可以將控制區326與控制區310分開，如圖3A所示。STI區330亦可以設置在半導體區316的至少一部分上方。半導體區316可以電耦合到控制區326。

對於某些態樣而言，STI區332可以設置在絕緣層302和非絕緣區324之間。於是，STI區332可以將非絕緣區324與非絕緣區308隔離，如圖3A所示。STI區332亦可以設置在半導體區318的至少一部分上方。半導體區318可以電耦合到控制區326。

圖3B圖示根據本案的某些態樣的圖3A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖3B的變化電容結構300可以被稱為n型閘極、p型溝道變化電容。

圖4A圖示根據本案的某些態樣的圖3A的變化電容結構300，但具有更短的後閘極長度（L2）。在圖4A中，半導體區316和電耦合到其上的控制區326已經與半導體區318和電耦合到其上的非絕緣區324互換。圖4A中的半導體區316、318之間的耗盡區328的至少一部分設置在非絕緣區304、308之間的區域下方，而不是如圖3A中的非絕緣區304和控制區310之間的區域下方。換言之，圖4A中的耗盡區328更接近非絕緣區308，而圖3A中的耗盡區328更接近控制區310。經由此種方式，與圖3A中的L2相比，圖4A中的後閘極長度（L2）已經被縮短，並且該更短的L2可以為精細後閘極電容調節提供增大的靈敏度。

圖4B圖示根據本案的某些態樣的圖4A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖4B的變化電容結構300可以被稱為n型閘極、p型溝道變化電容。

圖5A圖示根據本案的某些態樣的圖3A的變化電容結構300，但其中非絕緣區308是n+摻雜而非p+摻雜，控制區310是p+摻雜而非n+摻雜，並且Vt注入區312是n-摻雜而非p-摻雜。於是，圖5A的變化電容結構300可以被稱為p型閘極、n型溝道變化電容。

圖5B圖示根據本案的某些態樣的圖5A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖5B的變化電容結構300可以被稱為n型閘極、n型溝道變化電容。

圖6A圖示根據本案的某些態樣的與圖3A相比具有更短的後閘極長度（L2）的圖4A的變化電容結構300，但其中非絕緣區308是n+摻雜而非p+摻雜，控制區310是p+摻雜而非n+摻雜，並且Vt注入區312是n-摻雜而非p-摻雜。於是，圖6A的變化電容結構300可以被稱為p型閘極、n型溝道變化電容。

圖6B圖示根據本案的某些態樣的圖6A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖6B的變化電容結構300可以被稱為n型閘極、n型溝道變化電容。

圖7A圖示根據本案的某些態樣的與圖3A相比具有更短的後閘極長度（L2）的圖6A的（p型閘極、n型溝道）變化電容結構300，但其中半導體區318是NW區而非PW區，非絕緣區324是n+摻雜而非p+摻雜，半導體區316是PW區而非NW區，並且控制區326是p+摻雜而非n+摻雜。

圖7B圖示根據本案的某些態樣的圖7A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖7B的變化電容結構300可以被稱為n型閘極、n型溝道變化電容。

圖8A圖示根據本案的某些態樣的圖5A的p型閘極、n型溝道變化電容結構300，但其中半導體區318是NW區而非PW區，非絕緣區324是n+摻雜而非p+摻雜，半導體區316是PW區而非NW區，並且控制區326是p+摻雜而非n+摻雜。

圖8B圖示根據本案的某些態樣的圖8A的變化電容結構300，但其中非絕緣區304是n+摻雜而非p+摻雜。於是，圖8B的變化電容結構300可以被稱為n型閘極、n型溝道變化電容。

圖9A圖示根據本案的某些態樣的具有用於總共四個可調諧電容的一對可獨立調諧的前閘極和後閘極電容的示例性差分變化電容結構900的截面圖。差分變化電容結構900可以包括共用絕緣層902（例如，掩埋氧化物（BOX）層），其類似於圖3A-圖8B的變化電容結構300中的絕緣層302並且在差分變化電容結構900中的兩個變化電容裝置之間被共享。共用絕緣層902可以與絕緣體上矽（SOI）製造製程（例如，CMOS完全耗盡SOI（FDSOI）製程）相容。

非絕緣區304和非絕緣區904（例如，閘極，類似於圖1的非絕緣區112）可以分別設置在氧化物層306和氧化物層906（類似於氧化物層110）上方。儘管在圖9A中非絕緣區304和904是p+摻雜的，但非絕緣區304和904可以替代地是n+摻雜，如本文提供的其他態樣中所示。非絕緣區304可以耦合到標記為「RF1-」的信號端子，並且非絕緣區904可以耦合到標記為「RF3+」的信號端子，如所示。

共用非絕緣區908（類似於圖3A-圖8B的變化電容結構300中的非絕緣區308）可以設置在共用絕緣層902上方並且在差分變化電容結構900中的兩個變化電容裝置之間被共享。與將獨立的非絕緣區用於每個變化電容裝置相比，經由此種方式在兩個變化電容裝置之間共享共用非絕緣區908可以減小差分變化電容裝置的尺寸。儘管在圖9A中共用非絕緣區908是p+摻雜，但共用非絕緣區908可以替代地是n+摻雜，如本文提供的其他態樣中所示。共用非絕緣區908可以耦合到標記為「C2」的信號端子，如所示。

控制區310和控制區910（非絕緣區，類似於圖1的非絕緣區108）可以設置在共用絕緣層902上方。儘管在圖9A中控制區310和910是n+摻雜的，但控制區310和910可以替代地是p+摻雜，如本文提供的其他態樣中所示。控制區310可以耦合到標記為「CTRL1」的控制端子，並且控制區910可以耦合到標記為「CTRL2」的控制端子，如所示。控制區310和910可以具有相同摻雜類型，其是與共用非絕緣區908不同的摻雜類型。

差分變化電容結構900亦可以包括分別插置於共用絕緣層902與非絕緣區304和904（並且更具體而言，氧化物層306和906）之間的閾值電壓（Vt）注入區312和912。Vt注入區312和912可以改良前閘極電容器的品質因數（Q）及/或減小串聯電阻。Vt注入物區312和912可以具有相同的摻雜類型。儘管在圖9A中Vt注入區312和912是p-摻雜的，但Vt注入區312和912可以替代地是n-摻雜，如本文提供的其他態樣中所示。Vt注入區312和912可以與共用非絕緣區908具有相同的摻雜類型（例如，全皆是p摻雜，如圖9A所示）。對於某些態樣而言，Vt注入區312和912可以摻雜有各種適當摻雜劑或注入物中的任一種（例如，B或BF2）。

在操作中，可以使用施加到CTRL1端子（相對於RF1-或C2端子）的控制電壓來調節非絕緣區304和共用非絕緣區908之間的跨越氧化物層306的電容。調節所施加的控制電壓改變了Vt注入區312中的耗盡區314的寬度，此舉改變了溝道的有效長度（L1），調節了前閘極電容器的有效面積，並且因此調節了該變化電容裝置的前閘極電容。同樣，可以使用施加到CTRL2端子（相對於RF3+或C2端子）的控制電壓來調節非絕緣區904和共用非絕緣區908之間的跨越氧化物層906的電容。調節所施加的控制電壓改變了Vt注入區912中的耗盡區914的寬度，此舉改變了溝道的有效長度（L1），調節了前閘極電容器的有效面積，並且因此調節了該其他變化電容裝置的前閘極電容。

差分變化電容結構900亦可以包括設置於共用絕緣層902下方的共用半導體區916。共用半導體區916可以是如圖9A中所示的退化n阱（NW）區，但亦可以是本文提供的其他態樣中所示的p阱（PW）區。半導體區318和918可以設置在共用絕緣層902下方並在共用半導體區916的任一側上與其相鄰。半導體區318和918可以是如圖9A中所示的PW區，但亦可以是如本文提供的其他態樣中所示的NW區。半導體區318和918可以具有相同摻雜類型，其可以與共用半導體區916的摻雜類型不同。

半導體區318和918可以分別耦合到非絕緣區324和924。非絕緣區324和924可以具有相同的摻雜類型。儘管在圖9A中非絕緣區324和924是p+摻雜，但非絕緣區324和924可以替代地是n+摻雜，如本文提供的其他態樣中所示。非絕緣區324可以耦合到標記為「RF2-」的信號端子，並且非絕緣區924可以耦合到標記為「RF4+」的信號端子，如所示。RF2-可以與RF1-是相同信號或不同信號。類似地，RF4+可以與RF3+是相同信號或不同信號。

對於某些態樣而言，共用半導體區920（例如，深n阱（DNW）區）可以設置在半導體區318、916和918下方。基板層322（例如，如所示的p型基板（標記為「P-sub」））可以設置在共用半導體區920下方。基板區322可以與共用半導體區920具有不同的摻雜類型。對於某些態樣而言，基板層322可以經由非絕緣區（未圖示）耦合到參考電位端子（例如，數位地，標記為「DGND」）。共用半導體區920可以耦合到共用控制區926（非絕緣區），其在差分變化電容結構900中的兩個變化電容裝置之間被共享。與使用獨立的控制區相比，經由此種方式在兩個變化電容裝置之間共享共用控制區926可以減小差分變化電容裝置的尺寸。儘管在圖9A中共用控制區926是n+摻雜，但共用控制區926可以替代地是p+摻雜，如本文提供的其他態樣中所示。共用控制區926可以耦合到標記為「CTRL3」的控制端子，如所示。共用控制區926可以與非絕緣區324和924具有不同的摻雜類型。

在操作中，可以使用施加到CTRL3端子（相對於RF2-或C2端子）的控制電壓來調節非絕緣區324和共用非絕緣區908之間的跨越共用絕緣層902的電容。調節所施加的控制電壓改變了半導體區318和916之間的p-n結處的耗盡區328的寬度，此舉改變了後閘極的有效長度（L2），調節了後閘極電容器的有效面積，並且因此調節了該變化電容裝置的後閘極電容。類似地，可以使用施加到CTRL3端子（相對於RF4+或C2端子）的控制電壓來調節非絕緣區924和共用非絕緣區908之間的跨越共用絕緣層902的電容。調節所施加的控制電壓改變了半導體區918和916之間的p-n結處的耗盡區928的寬度，此舉改變了後閘極的有效長度（L2），調節了後閘極電容器的有效面積，並且因此調節了該其他變化電容裝置的後閘極電容。

後閘極電容可以提供細調調節，而前閘極電容可以提供粗調調節。共用絕緣層902可以具有比氧化物層306或906的厚度顯著更大的厚度。於是，與施加到用於調節前閘極電容的CTRL1或CTRL2端子的控制電壓相比，可以向用於調節後閘極電容的CTRL3端子施加更高的控制電壓。對於某些態樣而言，RF1-和RF2-可以是相同信號（例如，RF1-和RF2-端子可以短接在一起，以使得非絕緣區304電耦合到非絕緣區324）。在該情況下，該變化電容裝置的前閘極電容和後閘極電容並聯，並且其電容值被有效求和。類似地，對於某些態樣而言，RF3+和RF4+可以是相同信號（例如，RF3+和RF4+端子可以短接在一起，以使得非絕緣區904電耦合到非絕緣區924）。在該情況下，該其他變化電容裝置的前閘極電容和後閘極電容並聯，並且其電容值被有效求和。對於其他態樣而言，RF3+和RF4+可以是不同信號。

對於某些態樣而言，淺溝槽隔離（STI）區340可以設置在共用絕緣層902和非絕緣區324之間，將層902與區324分隔開。STI區340亦可以設置在半導體區318的至少一部分上方。類似地，STI區940可以設置在共用絕緣層902和非絕緣區924之間，將層902與區924分隔開。STI區940亦可以設置在半導體區918的至少一部分上方。對於某些態樣而言，STI區942可以設置在共用控制區926和非絕緣區924之間，如圖9A中所示。於是，STI區942可以將非絕緣區924與共用控制區926隔離。

圖9B圖示根據本案的某些態樣的圖9A的差分變化電容結構900，但其中共用非絕緣區908是n+摻雜而非p+摻雜，Vt注入區312和912是n-摻雜而非p-摻雜，並且控制區310和910是p+摻雜而非n+摻雜。因此，圖9B的差分變化電容結構900可以被稱為p型閘極、n型溝道差分變化電容。

圖9C圖示根據本案的某些態樣的圖9A的差分變化電容結構900，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖9C的差分變化電容結構900可以被稱為n型閘極、p型溝道差分變化電容。

圖9D圖示根據本案的某些態樣的圖9B的差分變化電容結構900，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖9D的差分變化電容結構900可以被稱為n型閘極、n型溝道差分變化電容。

圖10A圖示根據本案的某些態樣的示例性差分變化電容結構1000的截面圖。圖10A的差分變化電容結構1000類似於圖9A的變化電容結構900。然而，替代共用絕緣層902，差分變化電容結構1000可以包括兩個獨立的絕緣層302和1002，其中每者用於差分變化電容結構之每一者變化電容裝置。例如，絕緣層302和1002可以是掩埋氧化物（BOX）層。利用兩個單獨的絕緣層302和1002，差分變化電容結構1000可以包括兩個獨立的非絕緣區308和1008，而不是共用非絕緣區908。非絕緣區1008可以類似於圖3A-圖8B的變化電容結構300中的非絕緣區308。在差分變化電容結構1000中，非絕緣區308和1008可以分別設置在絕緣層302和1002上方。非絕緣區308和1008可以具有相同的摻雜類型。儘管在圖10A中非絕緣區308和1008是p+摻雜的，但非絕緣區308和1008可以替代地是n+摻雜，如在本文提供的其他態樣中所示。非絕緣區308和1008可以耦合到獨立的信號端子。該等獨立的信號端子可以短接在一起並被標記為「C2」，如所示，以將非絕緣區308電耦合到非絕緣區1008。

對於某些態樣而言，STI區1050可以設置在絕緣層302和1002之間，如圖10A中所示。因此，STI區1050可以將絕緣層302和1002以及非絕緣區308和1008隔離。STI區1050可以設置在共用半導體區1016的至少一部分上方，共用半導體區1016與圖9A的差分變化電容結構900中的共用半導體區916具有不同形狀，但類似。

圖10B圖示根據本案的某些態樣的圖10A的差分變化電容結構1000，但其中非絕緣區308和1008是n+摻雜而非p+摻雜，Vt注入區312和912是n-摻雜而非p-摻雜，並且控制區310和910是p+摻雜而非n+摻雜。因此，圖10B的差分變化電容結構1000可以被稱為p型閘極、n型溝道差分變化電容。

圖10C圖示根據本案的某些態樣的圖10A的差分變化電容結構1000，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖10C的差分變化電容結構1000可以被稱為n型閘極、p型溝道差分變化電容。

圖10D圖示根據本案的某些態樣的圖10B的差分變化電容結構1000，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖10D的差分變化電容結構1000可以被稱為n型閘極、n型溝道差分變化電容。

圖11A圖示根據本案的某些態樣的示例性差分變化電容結構1100的截面圖。圖11A中的差分變化電容結構1100類似於圖10A的差分變化電容結構1000。然而，替代差分變化電容結構1000中的經由共用半導體區920耦合到共用半導體區1016的共用控制區926，差分變化電容結構1100包括設置於非絕緣區308和1008之間並耦合到共用半導體區1116的共用控制區1126。共用控制區1126類似於共用控制區926，並且可以類似地耦合到標記為「CTRL3」的控制端子，如所示。

對於某些態樣而言，STI區1150和1152可以設置為與共用控制區1126相鄰並在其任一側上，如圖11A中所示。STI區1150可以設置在絕緣層302和共用控制區1126之間並將二者分開。因此，STI區1150亦可以將非絕緣區308與共用控制區1126隔離。類似地，STI區1152可以設置在絕緣層1002和共用控制區1126之間並將二者分開。因此，STI區1152亦可以將非絕緣區1008與共用控制區1126隔離。STI區1150和1152可以設置在共用半導體區1116的至少部分上方，共用半導體區1116可以與圖10A的差分變化電容結構1000中的共用半導體區1016具有不同形狀，但類似。差分變化電容結構1100亦可以包括共用半導體區1120，其可以與差分變化電容結構900和1000中的共用半導體區920具有不同形狀，但類似。

圖11B圖示根據本案的某些態樣的圖11A的差分變化電容結構1100，但其中非絕緣區308和1008是n+摻雜而非p+摻雜，Vt注入區312和912是n-摻雜而非p-摻雜，並且控制區310和910是p+摻雜而非n+摻雜。因此，圖11B的差分變化電容結構1100可以被稱為p型閘極、n型溝道差分變化電容。

圖11C圖示根據本案的某些態樣的圖11A的差分變化電容結構1100，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖11C的差分變化電容結構1100可以被稱為n型閘極、p型溝道差分變化電容。

圖11D圖示根據本案的某些態樣的圖11B的差分變化電容結構1100，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖11D的差分變化電容結構1100可以被稱為n型閘極、n型溝道差分變化電容。

圖12A圖示根據本案的某些態樣的圖9A的差分變化電容結構900，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區916是PW區而非NW區。

圖12B圖示根據本案的某些態樣的圖9B的差分變化電容結構900，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區916是PW區而非NW區。

圖12C圖示根據本案的某些態樣的圖12A的差分變化電容結構900，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖12C的差分變化電容結構900可以被稱為n型閘極、p型溝道差分變化電容。

圖12D圖示根據本案的某些態樣的圖12B的差分變化電容結構900，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖12D的差分變化電容結構900可以被稱為n型閘極、n型溝道差分變化電容。

圖13A圖示根據本案的某些態樣的圖10A的差分變化電容結構1000，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區1016是PW區而非NW區。

圖13B圖示根據本案的某些態樣的圖10B的差分變化電容結構1000，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區1016是PW區而非NW區。

圖13C圖示根據本案的某些態樣的圖13A的差分變化電容結構1000，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖13C的差分變化電容結構1000可以被稱為n型閘極、p型溝道差分變化電容。

圖13D圖示根據本案的某些態樣的圖13B的差分變化電容結構1000，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖13D的差分變化電容結構1000可以被稱為n型閘極、n型溝道差分變化電容。

圖14A圖示根據本案的某些態樣的圖11A的差分變化電容結構1100，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區1116是PW區而非NW區。

圖14B圖示根據本案的某些態樣的圖11B的差分變化電容結構1100，但其中半導體區318和918是NW區而非PW區，分別與其耦合的非絕緣區324和924是n+摻雜而非p+摻雜，並且共用半導體區1116是PW區而非NW區。

圖14C圖示根據本案的某些態樣的圖14A的差分變化電容結構1100，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖14C的差分變化電容結構1100可以被稱為n型閘極、p型溝道差分變化電容。

圖14D圖示根據本案的某些態樣的圖14B的差分變化電容結構1100，但其中非絕緣區304和904是n+摻雜而非p+摻雜。因此，圖14D的差分變化電容結構1100可以被稱為n型閘極、n型溝道差分變化電容。

圖15是根據本案的某些態樣的用於製造半導體可變電容器（例如，變化電容結構300、900、1000及/或1100）的示例性操作1500的流程圖。可以由諸如半導體處理室的設備執行操作1500。

在方塊1502，操作1500可以開始於形成第一半導體區（例如，半導體區316）。例如，第一半導體區可以形成在基板（例如，基板層322）或其他層上方。在方塊1504，可以與第一半導體區相鄰地形成第二半導體區（例如，半導體區318）。第二半導體區包括不同於第一半導體區的摻雜類型。在方塊1506，可以在第一半導體區和第二半導體區上方形成絕緣層（例如，絕緣層302）。在方塊1508，可以在絕緣層上方形成第一非絕緣區（例如，非絕緣區304），並且在方塊1510，可以在絕緣層上方形成第二非絕緣區（例如，非絕緣區308）。在方塊1512，可以在絕緣層上方形成第一控制區，以使得第一非絕緣區和第二非絕緣區之間的第一電容被配置成經由改變施加到第一控制區的第一控制電壓而被調節。在方塊1514，可以形成第三非絕緣區（例如，非絕緣區324）並且第三非絕緣區可以耦合到第二半導體區。在方塊1516，可以形成第二控制區（例如，控制區326）並且第二控制區可以耦合到第一半導體區，以使得第三非絕緣區和第二非絕緣區之間的第二電容被配置成經由改變施加到第二控制區的第二控制電壓而被調節。

根據某些態樣，第二電容提供比第一電容更精細的電容調節。

根據某些態樣，操作1500亦可以包括：形成與第一半導體區相鄰的第三半導體區（例如，半導體區918），其中第三半導體區包括與第一半導體區不同的摻雜類型；在絕緣層上方形成第四非絕緣區（例如，非絕緣區904）；在絕緣層上方形成第三控制區（例如，控制區910），以使得第四非絕緣區和第二非絕緣區之間的第三電容被配置成經由改變施加到第三控制區的第三控制電壓而被調節；形成耦合到第三半導體區的第五非絕緣區（例如，非絕緣區924）；及形成第四半導體區（例如，共用半導體區920）。在該情況下，可以在第四半導體區上方形成第一、第二和第三半導體區；並且第二控制區可以經由第四半導體區耦合到第一半導體區，以使得第五非絕緣區和第二非絕緣區之間的第四電容被配置成經由改變施加到第二控制區的第二控制電壓而被調節。

根據某些態樣，操作1500亦可以包括：形成與第一半導體區相鄰的第三半導體區（例如，半導體區918），其中第三半導體區包括與第一半導體區不同的摻雜類型；在第一半導體區和第三半導體區上方形成另一絕緣層（例如，絕緣層1002）；在另一絕緣層上方形成第四非絕緣區（例如，非絕緣區904）；在另一絕緣層上方形成第五非絕緣區（例如，非絕緣區1008）；在另一絕緣層上方形成第三控制區（例如，控制區910），以使得第四非絕緣區和第五非絕緣區之間的第三電容被配置成經由改變施加到第三控制區的第三控制電壓而被調節；及形成耦合到第三半導體區的第六非絕緣區（例如，非絕緣區924），其中第二控制區耦合到第一半導體區，以使得第六非絕緣區和第五非絕緣區之間的第四電容被配置成經由改變施加到第二控制區的第二控制電壓而被調節。

本案的各態樣提供了若干優點。例如，本案的各態樣提供了具有至少兩種類型的電容調諧的變化電容裝置。該等變化電容裝置的製造製程可以包括具有掩埋氧化物（BOX）層的CMOS相容絕緣體上矽（SOI）製程，該製程可能是低成本的。該等製程可以提供具有前閘極（BOX層上方）和後閘極（BOX層下方）的變化電容裝置。前閘極可以提供較低電壓、粗電容調諧，而後閘極可以提供較高電壓、細電容調諧。經由提供兩種類型的電容調諧，此種變化電容可以提供更大的電容解析度。

此外，使用n摻雜或p摻雜Vt注入區可以減小n型或p型溝道累積模式表面電阻並可以提高TC裝置的Q。此外，在後閘極中使用DNW可以將RF雜訊與基板層（例如，P-sub）隔離。共享的C2及/或CTRL3端子可以減小差分變化電容裝置的尺寸，如前述。本案的某些態樣亦將n+或p+摻雜用於n或p溝道變化電容裝置，此舉可以減小其中的閘極耗盡。本案的某些態樣亦提供了能夠利用高k/金屬閘極（HK/MG）和鰭式場效應電晶體（finFET）技術來縮放的變化電容裝置。

上文描述的方法的各種操作可以由能夠執行對應功能的任何適當構件來執行。該等構件可以包括各種硬體及/或軟體部件及/或模組，包括但不限於電路、特殊應用積體電路（ASIC）或處理器。通常，在存在附圖中所圖示的操作的地方，彼等操作可以具有帶類似編號的對應的對等構件加功能部件。

如本文所用，術語「決定」涵蓋寬泛的多種動作。例如，「決定」可以包括運算、計算、處理、推導、研究、檢視（例如，在表格、資料庫或另一種資料結構中檢視）、查明等。而且，「決定」可以包括接收（例如，接收資訊）、存取（例如，存取記憶體中的資料）等。而且，「決定」可以包括解析、選擇、挑選、建立等。

如本文所用，代表項目列表中的「至少一個」的短語是指彼等項目的任何組合，包括單個成員。作為實例，「a 、b 或c 中的至少一個」意欲覆蓋：a 、 b 、 c 、 a-b 、 a-c 、 b-c 和a-b-c ，以及具有多個相同元件的任何組合（例如，a-a 、 a-a-a 、 a-a-b 、 a-a-c 、 a-b-b 、 a-c-c 、 b-b 、 b-b-b 、 b-b-c 、 c-c 和c-c-c 或a 、 b 和c 的任何其他次序）。

本文揭示的方法包括用於實現所述方法的一種或多個步驟或動作。方法步驟及/或動作可以彼此交換而不脫離請求項的範疇。換言之，除非指定步驟或動作的特定次序，否則可以修改特定步驟及/或動作的次序及/或使用而不脫離請求項的範疇。

應當理解，請求項不限於上文說明的精確配置和部件。可以在前述的方法和設備的佈置、操作和細節態樣做出各種修改、改變和變化而不脫離請求項的範疇。

100‧‧‧變化電容（TC）裝置

102‧‧‧控制端子

106‧‧‧非絕緣區

108‧‧‧非絕緣區

110‧‧‧氧化物層

112‧‧‧非絕緣區

114‧‧‧NW區

116‧‧‧非導電區

118‧‧‧p摻雜區

120‧‧‧n摻雜區

130‧‧‧耗盡區

200‧‧‧差分TC裝置

202‧‧‧氧化物層

204‧‧‧氧化物層

206‧‧‧n阱區

210‧‧‧非絕緣區

211‧‧‧控制端子

212‧‧‧控制端子

214‧‧‧掩埋氧化物層

216‧‧‧非導電區

300‧‧‧變化電容結構

302‧‧‧絕緣層

304‧‧‧非絕緣區

306‧‧‧氧化物層

308‧‧‧非絕緣區

310‧‧‧控制區

312‧‧‧閾值電壓（Vt）注入區

314‧‧‧耗盡區

316‧‧‧半導體區

318‧‧‧半導體區

320‧‧‧半導體區

322‧‧‧基板層

323‧‧‧非絕緣區

324‧‧‧非絕緣區

326‧‧‧控制區

328‧‧‧耗盡區

330‧‧‧淺溝槽隔離（STI）區

332‧‧‧STI區

340‧‧‧淺溝槽隔離（STI）區

900‧‧‧差分變化電容結構

902‧‧‧共用絕緣層

904‧‧‧非絕緣區

906‧‧‧氧化物層

908‧‧‧共用非絕緣區

910‧‧‧控制區

912‧‧‧Vt注入區

914‧‧‧耗盡區

916‧‧‧共用半導體區

918‧‧‧半導體區

920‧‧‧共用半導體區

924‧‧‧非絕緣區

926‧‧‧共用控制區

928‧‧‧耗盡區

940‧‧‧STI區

942‧‧‧STI區

1000‧‧‧差分變化電容結構

1002‧‧‧絕緣層

1008‧‧‧非絕緣區

1016‧‧‧共用半導體區

1050‧‧‧STI區

1100‧‧‧差分變化電容結構

1116‧‧‧共用半導體區

1120‧‧‧共用半導體區

1126‧‧‧共用控制區

1150‧‧‧STI區

1500‧‧‧操作

1502‧‧‧方塊

1504‧‧‧方塊

1506‧‧‧方塊

1508‧‧‧方塊

1510‧‧‧方塊

1512‧‧‧方塊

1514‧‧‧方塊

1516‧‧‧方塊

為了能夠更詳細地理解本案的上述特徵的方式，可以參考各態樣提供上文簡短概括的更具體描述，其中一些態樣在附圖中圖示。然而，要指出的是，附圖僅僅圖示本案的某些典型的態樣，並且因此不被視為其範疇的限制，因為本說明可以承認其他同樣有效的態樣。

圖1圖示示例性可變半導體電容器的截面圖。

圖2圖示示例性差分可變半導體電容器的截面圖。

圖3A圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容的示例性p型閘極、p型溝道可變半導體電容器的截面圖。

圖3B圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容的示例性n型閘極、p型溝道可變半導體電容器的截面圖。

圖4A圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容、並且後閘極溝道長度比圖3A中更短的示例性p型閘極、p型溝道可變半導體電容器的截面圖。

圖4B圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容、並且後閘極溝道長度比圖3B中更短的示例性n型閘極、p型溝道可變半導體電容器的截面圖。

圖5A圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容的示例性p型閘極、n型溝道可變半導體電容器的截面圖。

圖5B圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容的示例性n型閘極、n型溝道可變半導體電容器的截面圖。

圖6A圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容、並且後閘極溝道長度比圖5A中更短的示例性p型閘極、n型溝道可變半導體電容器的截面圖。

圖6B圖示根據本案的某些態樣的具有可獨立調諧的前閘極和後閘極電容、並且後閘極溝道長度比圖5B中更短的示例性n型閘極、n型溝道可變半導體電容器的截面圖。

圖7A圖示根據本案的某些態樣的如圖5A中的具有可獨立調諧的前閘極和後閘極電容的示例性p型閘極、n型溝道可變半導體電容器、但在n阱（NW）而非p阱（PW）中設置有較短的後閘極溝道長度的截面圖。

圖7B圖示根據本案的某些態樣的如圖5B中的具有可獨立調諧的前閘極和後閘極電容的示例性n型閘極、n型溝道可變半導體電容器、但在NW而非PW中設置有較短的後閘極溝道長度的截面圖。

圖8A圖示根據本案的某些態樣的如圖5A中的具有可獨立調諧的前閘極和後閘極電容的示例性p型閘極、n型溝道可變半導體電容器、但後閘極溝道設置於NW而非PW中的截面圖。

圖8B圖示根據本案的某些態樣的如圖5B中的具有可獨立調諧的前閘極和後閘極電容的示例性n型閘極、n型溝道可變半導體電容器、但後閘極溝道設置於NW而非PW中的截面圖。

圖9A圖示根據本案的某些態樣的示例性差分p型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由深n阱（DNW）調諧後閘極電容的控制區。

圖9B圖示根據本案的某些態樣的示例性差分p型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區。

圖9C圖示根據本案的某些態樣的示例性差分n型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區。

圖9D圖示根據本案的某些態樣的示例性差分n型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區。

圖10A圖示根據本案的某些態樣的示例性差分p型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區並具有由淺溝槽隔離（STI）區分隔的獨立掩埋氧化物（BOX）層。

圖10B圖示根據本案的某些態樣的示例性差分p型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區並具有由STI區分隔的獨立BOX層。

圖10C圖示根據本案的某些態樣的示例性差分n型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區並具有由STI區分隔的獨立BOX層。

圖10D圖示根據本案的某些態樣的示例性差分n型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於經由DNW調諧後閘極電容的控制區並具有由STI區分隔的獨立BOX層。

圖11A圖示根據本案的某些態樣的示例性差分p型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於調諧後閘極電容的控制區並具有由以共享控制區為界的STI區分隔的獨立BOX層。

圖11B圖示根據本案的某些態樣的示例性差分p型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於調諧後閘極電容的控制區並具有由以共享控制區為界的STI區分隔的獨立BOX層。

圖11C圖示根據本案的某些態樣的示例性差分n型閘極、p型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於調諧後閘極電容的控制區並具有由以共享控制區為界的STI區分隔的獨立BOX層。

圖11D圖示根據本案的某些態樣的示例性差分n型閘極、n型溝道可變半導體電容器的截面圖，每個可變半導體電容器具有可獨立調諧的前閘極和後閘極電容，差分電容器共享用於調諧後閘極電容的控制區並具有由以共享控制區為界的STI區分隔的獨立BOX層。

圖12A-圖12D圖示根據本案的某些態樣的分別類似於圖9A-圖9D，但具有設置於NW而非PW中的後閘極溝道的示例性差分可變半導體電容器的截面圖。

圖13A-圖13D圖示根據本案的某些態樣的分別類似於圖10A-圖10D，但具有設置於NW而非PW中的後閘極溝道的示例性差分可變半導體電容器的截面圖。

圖14A-圖14D圖示根據本案的某些態樣的分別類似於圖11A-圖11D，但具有設置於NW而非PW中的後閘極溝道的示例性差分可變半導體電容器的截面圖。

圖15是根據本案的某些態樣的用於製造可變半導體電容器的示例性操作的流程圖。

國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無

國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (33)

1. 一種半導體可變電容器，包括： 一絕緣層；設置於該絕緣層上方的一第一非絕緣區；設置於該絕緣層上方的一第二非絕緣區；設置於該絕緣層上方的一第一控制區，以使得該第一非絕緣區和該第二非絕緣區之間的一第一電容被配置成經由改變施加到該第一控制區的一第一控制電壓而被調節；設置於該絕緣層下方的一第一半導體區；設置於該絕緣層下方並與該第一半導體區相鄰的一第二半導體區，其中該第二半導體區包括與該第一半導體區不同的一摻雜類型；耦合到該第二半導體區的一第三非絕緣區；及耦合到該第一半導體區的一第二控制區，以使得該第三非絕緣區和該第二非絕緣區之間的一第二電容被配置成經由改變施加到該第二控制區的一第二控制電壓而被調節。
2. 根據請求項1之半導體可變電容器，其中該第二電容提供比該第一電容更精細的一電容調節。
3. 根據請求項1之半導體可變電容器，亦包括一閾值電壓（Vt）注入區，該閾值電壓（Vt）注入區插置在該第一非絕緣區和該絕緣層之間並被設置為與該第二非絕緣區相鄰，其中該Vt注入區包括與該第二非絕緣區相同的該摻雜類型。
4. 根據請求項3之半導體可變電容器，其中該Vt注入區包括與該第一非絕緣區不同的一摻雜類型。
5. 根據請求項1之半導體可變電容器，其中該第二非絕緣區和該第一控制區具有不同的摻雜類型。
6. 根據請求項5之半導體可變電容器，其中該第一非絕緣區包括與該第二非絕緣區相同的該摻雜類型。
7. 根據請求項1之半導體可變電容器，亦包括設置於該第一半導體區和該第二半導體區下方的一第三半導體區。
8. 根據請求項7之半導體可變電容器，其中該第三半導體區包括與該第二半導體區不同的一摻雜類型。
9. 根據請求項7之半導體可變電容器，亦包括設置於該第三半導體區下方的一基板層，其中該基板層包括與該第三半導體區不同的一摻雜類型，並且其中該基板層耦合到一參考電位端子。
10. 根據請求項1之半導體可變電容器，亦包括： 一第一淺溝槽隔離（STI）區，其設置在該絕緣層和該第二控制區之間並設置在該第一半導體區的至少一部分上方，其中該第一半導體區電耦合至該第二控制區；及一第二STI區，其設置在該絕緣層和該第三非絕緣區之間並設置在該第二半導體區的至少一部分上方，其中該第二半導體區電耦合至該第三非絕緣區。
11. 根據請求項1之半導體可變電容器，其中該絕緣層包括一掩埋氧化物（BOX）層。
12. 根據請求項1之半導體可變電容器，其中該第三非絕緣區電耦合至該第一非絕緣區，以使得該第一電容和該第二電容並聯。
13. 根據請求項1之半導體可變電容器，其中該第一半導體區包括一n阱（NW）區，並且其中該第二半導體區包括一p阱（PW）區。
14. 根據請求項1之半導體可變電容器，其中該第一半導體區和該第二半導體區之間的一耗盡區的至少一部分設置在該第一非絕緣區和該第二非絕緣區之間的一區域底下。
15. 根據請求項1之半導體可變電容器，其中該第一半導體區和該第二半導體區之間的一耗盡區的至少一部分設置在該第一非絕緣區和該第一控制區之間的一區域底下。
16. 根據請求項1之半導體可變電容器，亦包括： 設置於該絕緣層上方的一第四非絕緣區；設置於該絕緣層上方的一第三控制區，以使得該第四非絕緣區和該第二非絕緣區之間的一第三電容被配置成經由改變施加到該第三控制區的一第三控制電壓而被調節；設置於該絕緣層下方的一第三半導體區，其中該第三半導體區包括與該第一半導體區不同的一摻雜類型；耦合到該第三半導體區的一第五非絕緣區；及設置於該第一半導體區、該第二半導體區和該第三半導體區下方的一第四半導體區，其中該第二控制區經由該第四半導體區耦合到該第一半導體區，以使得該第五非絕緣區和該第二非絕緣區之間的一第四電容被配置成經由改變施加到該第二控制區的該第二控制電壓而被調節。
17. 根據請求項16之半導體可變電容器，其中該第四半導體區包括一深n阱（DNW）區，並且其中該第一半導體區包括一n阱（NW）區。
18. 根據請求項16之半導體可變電容器，其中該第二電容提供比該第一電容更精細的一電容調節，並且其中該第四電容提供比該第三電容更精細的一電容調節。
19. 根據請求項16之半導體可變電容器，亦包括： 一第一閾值電壓（Vt）注入區，其插置在該第一非絕緣區和該絕緣層之間並被設置為與該第二非絕緣區相鄰；及一第二Vt注入區，其插置在該第四非絕緣區和該絕緣層之間並被設置為與該第二非絕緣區相鄰，其中該第一Vt注入區和該第二Vt注入區包括與該第二非絕緣區相同的該摻雜類型。
20. 根據請求項16之半導體可變電容器，其中該第一控制區和該第三控制區具有該相同的摻雜類型，並且其中該第二非絕緣區和該第一控制區具有不同的摻雜類型。
21. 根據請求項20之半導體可變電容器，其中該第二非絕緣區包括與該第一非絕緣區和該第四非絕緣區相同的該摻雜類型。
22. 根據請求項21之半導體可變電容器，其中該第二非絕緣區包括與該第三非絕緣區和該第五非絕緣區相同的該摻雜類型。
23. 根據請求項20之半導體可變電容器，其中該第一非絕緣區和該第四非絕緣區包括與該第一控制區和該第三控制區相同的該摻雜類型。
24. 根據請求項1之半導體可變電容器，亦包括： 另一絕緣層；設置於該另一絕緣層上方的一第四非絕緣區；設置於該另一絕緣層上方的一第五非絕緣區；設置於該另一絕緣層上方的一第三控制區，以使得該第四非絕緣區和該第五非絕緣區之間的一第三電容被配置成經由改變施加到該第三控制區的一第三控制電壓而被調節；設置於該另一絕緣層下方的一第三半導體區，其中該第三半導體區包括與該第一半導體區不同的一摻雜類型；及耦合到該第三半導體區的一第六非絕緣區，其中該第二控制區耦合到該第一半導體區，以使得該第六非絕緣區和該第五非絕緣區之間的一第四電容被配置成經由改變施加到該第二控制區的該第二控制電壓而被調節。
25. 根據請求項24之半導體可變電容器，其中該第二非絕緣區電耦合到該第五非絕緣區。
26. 根據請求項24之半導體可變電容器，其中該第二電容提供比該第一電容更精細的一電容調節，並且其中該第四電容提供比該第三電容更精細的一電容調節。
27. 根據請求項24之半導體可變電容器，亦包括： 一第一閾值電壓（Vt）注入區，其插置在該第一非絕緣區和該絕緣層之間並被設置為與該第二非絕緣區相鄰，其中該第一Vt注入區包括與該第二非絕緣區相同的該摻雜類型；及一第二Vt注入區，其插置在該第四非絕緣區和該另一絕緣層之間並被設置為與該第五非絕緣區相鄰，其中該第二Vt注入區包括與該第五非絕緣區相同的該摻雜類型。
28. 根據請求項24之半導體可變電容器，亦包括： 設置於該絕緣層和該第二控制區之間的一第一淺溝槽隔離（STI）區，其中該第一STI區設置在該第一半導體區的至少一第一部分上方；及設置於該第二控制區和該另一絕緣層之間的一第二STI區，其中該第二STI區設置在該第一半導體區的至少一第二部分上方。
29. 根據請求項24之半導體可變電容器，亦包括設置於該第一半導體區、該第二半導體區和該第三半導體區下方的一第四半導體區，其中該第二控制區經由該第四半導體區耦合到該第一半導體區。
30. 根據請求項29之半導體可變電容器，亦包括一淺溝槽隔離（STI）區，該淺溝槽隔離（STI）區設置在該絕緣層和該另一絕緣層之間並且設置在該第一半導體區的至少一部分上方。
31. 一種用於製造一半導體可變電容器的方法，包括以下步驟： 形成一第一半導體區；形成與該第一半導體區相鄰的一第二半導體區，其中該第二半導體區包括與該第一半導體區不同的一摻雜類型；在該第一半導體區和該第二半導體區上方形成一絕緣層；在該絕緣層上方形成一第一非絕緣區；在該絕緣層上方形成一第二非絕緣區；在該絕緣層上方形成一第一控制區，以使得該第一非絕緣區和該第二非絕緣區之間的一第一電容被配置成經由改變施加到該第一控制區的一第一控制電壓而被調節；形成耦合到該第二半導體區的一第三非絕緣區；及形成耦合到該第一半導體區的一第二控制區，以使得該第三非絕緣區和該第二非絕緣區之間的一第二電容被配置成經由改變施加到該第二控制區的一第二控制電壓而被調節。
32. 根據請求項31之方法，亦包括以下步驟： 形成與該第一半導體區相鄰的一第三半導體區，其中該第三半導體區包括與該第一半導體區不同的一摻雜類型；在該絕緣層上方形成一第四非絕緣區；在該絕緣層上方形成一第三控制區，以使得該第四非絕緣區和該第二非絕緣區之間的一第三電容被配置成經由改變施加到該第三控制區的一第三控制電壓而被調節；形成耦合到該第三半導體區的一第五非絕緣區；及形成一第四半導體區，其中：該第一半導體區、該第二半導體區和該第三半導體區形成在該第四半導體區上方；並且該第二控制區經由該第四半導體區耦合到該第一半導體區，以使得該第五非絕緣區和該第二非絕緣區之間的一第四電容被配置成經由改變施加到該第二控制區的該第二控制電壓而被調節。
33. 根據請求項31之方法，亦包括以下步驟： 形成與該第一半導體區相鄰的一第三半導體區，其中該第三半導體區包括與該第一半導體區不同的一摻雜類型；在該第一半導體區和該第三半導體區上方形成另一絕緣層；在該另一絕緣層上方形成一第四非絕緣區；在該另一絕緣層上方形成一第五非絕緣區；在該另一絕緣層上方形成一第三控制區，以使得該第四非絕緣區和該第五非絕緣區之間的一第三電容被配置成經由改變施加到該第三控制區的一第三控制電壓而被調節；及形成耦合到該第三半導體區的一第六非絕緣區，其中該第二控制區耦合到該第一半導體區，以使得該第六非絕緣區和該第五非絕緣區之間的一第四電容被配置成經由改變施加到該第二控制區的該第二控制電壓而被調節。