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TW201919106A - 半導體裝置內之源極／汲極結構的製造方法 - Google Patents

半導體裝置內之源極／汲極結構的製造方法 Download PDF

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TW201919106A
TW201919106A TW107126369A TW107126369A TW201919106A TW 201919106 A TW201919106 A TW 201919106A TW 107126369 A TW107126369 A TW 107126369A TW 107126369 A TW107126369 A TW 107126369A TW 201919106 A TW201919106 A TW 201919106A
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germanium
semiconductor layer
epitaxial layer
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TW107126369A
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Inventor
馬汀克里斯多福荷蘭
布萊戴恩杜瑞茲
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種場效電晶體裝置包含由鍺所製成的通道以及源極/汲極部分。源極/汲極部分包含鍺層、在鍺層上的界面磊晶層、在界面磊晶層上的半導體層，以及在半導體層上的導電層。界面磊晶層包含鍺及來自半導體層的元素，且界面磊晶層具有範圍為1nm至3nm之厚度。

Description

半導體裝置內之源極/汲極結構的製造方 法
本揭露是關於一種電晶體及其製造方法，特別是關於一種異質結構或一種半導體堆疊結構及具有矽-鍺界面之電晶體裝置及其製造方法。
鍺具有比矽更高四倍的電荷載子遷移率。因此，鍺係使用於具有較小電壓之電子裝置，此電壓係施加來沿著電路驅動電荷載子，換言之，較小的能耗。矽結構上覆鍺係廣泛用於半導體裝置。
本揭露之一態樣揭露一種半導體裝置內之源極/汲極結構的製造方法。方法包含形成界面磊晶層在設置於基材上的鍺層之上、形成半導體層在界面磊晶層上、以及形成導電層在半導體層上的操作。
100‧‧‧基材
110‧‧‧第一半導體層/鍺層
120‧‧‧第一界面磊晶層
130‧‧‧第二界面磊晶層
140‧‧‧第二半導體層
150‧‧‧導電金屬接觸層
180‧‧‧絕緣層
190‧‧‧第一罩幕層/罩幕層
200‧‧‧第二罩幕層/罩幕層
210‧‧‧閘極介電層
220‧‧‧閘極電極層
230‧‧‧側壁間隙壁
3200‧‧‧磷摻雜鍺層
3201‧‧‧圖案化層
3202‧‧‧絕緣層
3300‧‧‧磷摻雜鍺層
3301‧‧‧圖案化層/導電圖案
3302‧‧‧絕緣材料/絕緣環圖案
d/d1/d2/d3/d4‧‧‧間隙距離
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據本揭露一實施例之用於半導體裝置的異質結構。
[圖2]、[圖3]、[圖4]及[圖5]係繪示形成圖1之異質結構的操作。
[圖6]係繪示根據本揭露之另一實施例之用於半導體裝置的異質結構。
[圖7]係繪示根據本揭露之其他實施例之用於半導體裝置的異質結構。
[圖8]、[圖9]、[圖10]、[圖11]、[圖12]及[圖13]係繪示形成圖7之異質結構的操作。
[圖14]係繪示根據本揭露之一實施例之用於半導體裝置的平面電晶體裝置。
[圖15]、[圖16]、[圖17]、[圖18]、[圖19]、[圖20]及[圖21]係繪示形成圖14之平面電晶體裝置的操作。
[圖22(a)]係繪示根據本揭露一實施例之用於半導體裝置之鰭式場效電晶體裝置之鰭片結構的剖面視圖，且此視圖係沿著鰭式場效電晶體裝置之閘極堆疊剖面所獲得。[圖22(b)]係繪示沿著鰭式場效電晶體裝置之源極/汲極區域部面所獲得之鰭式場效電晶體裝置的剖面視圖。
[圖23]、[圖24]、[圖25]、[圖26]、[圖27]、[圖28]、[圖29]、[圖30]及[圖31]係繪示形成圖22(a)及圖22(b)之鰭片結構的操作。
[圖32(a)]係繪示根據本揭露一實施例之用以測量接觸電阻之線狀傳輸線模型(linear transmission line model，linear TLM)的測試結構，且[圖32(b)]係繪示測量接觸電阻的配置。
[圖33(a)]係繪示根據本揭露一實施例之用以測量接觸電阻之環狀傳輸線模型(circular transmission line model，circular TLM)的測試結構，且[圖32(b)]係繪示測量接觸電阻的配置。
[圖34]係繪示根據本揭露一實施例之矽及鍺之界面的能量示意圖。
[圖35(a)]及[圖35(b)]係繪示根據本揭露實施例之指示溫度對鍺及矽-鍺之界面的影響。
[圖36]係繪示根據本揭露一實施例介於矽摻雜矽(Si：P)及鍺層之間的界面。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，元件的尺寸不限於所揭露之範圍或數值，而是取決於製程條件及/或所要的裝置特性。再者，第一特 徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。
再者，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。除此之外，用語「由…製成(made of)」的意義可為「包含(comprising)」或「由…組成(consistingof)」。在本揭露中，用語「A、B及C其中之一者」表示「A、B及/或C」(A、B、C、A及B、B及C、或A、B及C)，而不表示來自A的一種元素、來自B的一種元素及來自C的一種元素，除非另外進行說明。
對於鍺上覆矽結構，成長的錯位密度一般為109至1010cm-2，其使鍺上覆矽結構不利於實際應用。在成長矽層之後，退火製程可用於磊晶反應器中，以減少錯位。隨著技術進步至奈米世代，在半導體製造操作中的熱積存(thermal budget)變得愈來愈小，在矽層成長之後，可避免進行退火製程。因此，需要具有鍺及矽之界面的高效率異 質結構或電晶體裝置。在本揭露中，揭露在矽及鍺之間具有較佳界面性質之半導體裝置的製造方法。
圖1係繪示根據本揭露一實施例之異質結構或堆疊半導體結構。在一些實施例中，異質結構為場效電晶體(field effect transistor，FET)的源極/汲極結構。在圖1中，異質結構係設置在基材100上。在一些實施例中，基材100包含在至少其界面部分上的單晶半導體層。基材100可包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在特定實施例中，基材100係由晶體矽所組成。
異質結構包含第一半導體層110、第一界面磊晶層120、第二界面磊晶層130、第二半導體層140及導電金屬接觸層150。第一半導體層110包含鍺層。在一些實施例中，鍺層係以n型摻質(例如磷)摻雜，以增加電荷載子的數量，及增加第一半導體層110及導電金屬接觸層150的耦合。
第一半導體層110可為磷摻雜鍺層。在一些實施例中，一或多個緩衝層係設置在矽基材100及鍺第一半導體層110之間，以緩解鍺及矽之間的晶格不匹配(lattice mismatch)。
在一些實施例中，第二半導體層140包含矽層。同樣地，第二半導體層140係以n型摻質摻雜，以增加電荷載子濃度，且在一些實施例中，n型摻質包含磷。如此一來，第二半導體層140可為矽摻雜矽層。磷摻雜矽層可減 少導電金屬接觸層150及第二半導體層140之間的界面之接觸電阻。
第一界面磊晶層120及第二界面磊晶層130係設置在第一半導體層110上。第二半導體層140係設置在界面磊晶層120及130上。在一些實施例中，第一界面磊晶層120包含第一半導體層110及第二半導體層140的元素。在一些實施例中，第一界面磊晶層120為SiGe層，設置在磷摻雜鍺層的第一半導體層110上，且設置在磷摻雜矽層的第二半導體層140之下。
在一些實施例中，第二界面磊晶層130包含第一半導體層110及第二半導體層140的元素。在一些實施例中，第二界面磊晶層130為SiGe層，設置在第一界面磊晶層120上，且設置在磷摻雜矽層的第二半導體層140之下。在一些實施例中，第一界面磊晶層120為SiGe層，且第二界面磊晶層130為SiGe層。在一些實施例中，第一界面磊晶層120的SiGe層之組成係不同於第二界面磊晶層130的SiGe層之組成。在特定實施例中，第一界面磊晶層120為SixGe1-x層，而第二界面磊晶層130為SiyGe1-y層，其中x不等於y。在一些實施例中，第一界面磊晶層120為SixGe1-x層，而第二界面磊晶層130為SiyGe1-y層，其中x小於y。在一些實施例中，0.1≦x≦0.5，且0.4≦y≦0.8，其中x<y。在特定實施例中，第一界面磊晶層120為Si0.3Ge0.7層，而第二界面磊晶層130為Si0.6Ge0.4層。在一些實施例中，不使用第一界面磊晶層120或第二界面磊晶層130其中一者。
在一些實施例中，具有組成SizGe1-z的一個界面磊晶層係設置在第一半導體層110及第二半導體層140之間，且z隨著第一半導體層110朝第二半導體層140改變(增加)。
接觸層150係由導電金屬層或導電層所形成，其係包含Co、Ni、W、Ti、Ta、Cu、Al、Mo、TiN、TaN、WSi2、Ni-Si、Co-Si、WN、TiAlN、TaCN、TaSiN、例如Ti-Al合金、Al Cu合金的金屬合金、其他合適的材料及/或上述之組合。
圖2、圖3、圖4及圖5係繪示圖1所示之實施例的結構之形成的操作。在圖2中，第一半導體層110係形成在基材100上，其係藉由沉積方法，例如化學氣相沉積(chemical vapor deposition，CVD)[包含低壓化學氣相沉積(low vapor CVD，LPCVD)以及電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)]、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)[例如：脈衝雷射沉積(pulsed laser deposition，PLD)、濺鍍、蒸鍍(evaporative deposition)]或其他合適的製程。在一些實施例中，第一半導體層110係形成為具有一厚度，以減少應力/應變。舉例而言，但不構成限制的是，在一些實施例中，第一半導體層110係形成為具有約2nm至約20nm之厚度。在一些實施例中，第一半導體層110包含鍺層。同樣地，第一半導體層110係以n型摻質摻雜，以增加電荷載子濃度，且在特定實施例 中，n型摻質包含磷。摻雜操作可藉由在第一半導體層的沉積及/或離子佈植時進行原位摻雜。如此一來，第一半導體層110可為磷摻雜鍺層。
在圖3中，第一界面磊晶層120係形成在第一半導體層110上，其係藉由氣相磊晶(vapor-phase epitaxy，VPE)、化學氣相沉積、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid-phase epitaxy，LPE)、原子層沉積(atomic layer deposition，ALD)或其他合適的方法。在一些實施例中，第一界面磊晶層120包含第一半導體層110及第二半導體層140的元素。在一些實施例中，第一界面磊晶層120為矽鍺層，其係設置在磷摻雜鍺層的第一半導體層110上，且設置在磷摻雜矽層的第二半導體層140下。
再者，第二界面磊晶層130係選擇性地形成在第一界面磊晶層120上，其係藉由氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶、原子層沉積或其他合適的方法。在一些實施例中，第二界面磊晶層130係藉由與第一界面磊晶層相同的方法所形成。在此例示中，在一些實施例中，第二界面磊晶層130係在第一界面磊晶層120成長之後而連續性地形成於相同的沉積腔室中。在其他實施例中，第二界面磊晶層130係藉由與第一界面磊晶層120不同的方法所形成。
在圖4中，第二半導體層140係形成在第二界面磊晶層上，其係藉由沉積方法，例如化學氣相沉積(包含低 壓化學氣相沉積以及電漿輔助化學氣相沉積)、原子層沉積、物理氣相沉積(例如：脈衝雷射沉積、濺鍍、蒸鍍)或其他合適的製程。在一些實施例中，上述界面磊晶層120、界面磊晶層130及第二半導體層140之每一者係與第一半導體層110形成在相同的腔室中。在其他實施例中，第二半導體層140係形成在與第一半導體層110不同的腔室中。第二半導體層140係形成為具有一厚度，以減少結構中的應力/應變。舉例而言，但不構成限制的是，在一些實施例中，第一半導體層110係形成為具有約2nm至約20nm之厚度。在一些實施例中，第二半導體層140包含矽層。同樣地，第二半導體層140係以n型摻質摻雜，以增加電荷載子濃度，且在特定實施例中，n型摻質包含磷。摻雜操作可藉由在第一半導體層的沉積及/或離子佈植時進行原位摻雜。如此一來，第二半導體層140可為磷摻雜矽層。磷摻雜矽層可減少在導電金屬接觸層150及第二半導體層140之間的界面的接觸電阻。
在圖5中，導電金屬接觸層150係形成在基材100上，其係藉由沉積方法，例如化學氣相沉積[包含低壓化學氣相沉積以及電漿輔助化學氣相沉積]、原子層沉積、物理氣相沉積[例如：脈衝雷射沉積、濺鍍、蒸鍍、陰極電弧沉積(cathodic arc deposition)、電子束物理氣相沉積]或其他合適的製程。導電金屬接觸層150係由導電金屬層或包含除了金屬之元素的導電層所形成，其係包含Co、Ni、W、Ti、Ta、Cu、Al、Mo、TiN、TaN、WSi2、Ni-Si、 Co-Si、WN、TiAlN、TaCN、TaSiN、例如Ti-Al合金、Al Cu合金的金屬合金、其他合適的材料及/或上述之組合。
圖6係繪示根據本揭露另一實施例之用於半導體裝置的另一異質結構或半導體堆疊結構。在圖6中，在第一半導體層110及第二半導體層140之間有二層以上的界面層。在圖6的實施例中，在第一半導體層110及第二半導體層140之間，形成二層或更多的其他界面磊晶層，其係具有與第一界面磊晶層120及第二界面磊晶層130相同或不同數量之組成元素矽或鍺。同樣地，舉例而言，但不構成限制的是，在第一半導體層110及第二半導體層140之間，形成一種超晶格結構，其係具有第二界面磊晶層130在第一界面磊晶層120之上在第二界面磊晶層130之上在第一界面磊晶層120之上等。超晶格結構也可寫成130/(120/130)N/120的形式，其中N代表雙層之數量的自然數。另外，在一些實施例中，形成具有第二界面磊晶層130在第二界面磊晶層130之上在第一界面磊晶層120之上在第一界面磊晶層120之上(130/130/120/120)的堆疊結構。也可形成130M/(120/130)N/120M的混合結構，其中M為與N相同或不同的自然數。再者，在一些實施例中，形成具有不同組成之層121、層122、層123等之修飾組成130/...123/133/122/132/121/131/120的多層。相似地，在一些實施例中，相較於界面磊晶層130的組成，界面磊晶層131、界面磊晶層132、界面磊晶層133等係具有不同的組成。組成分級結構亦可利用多層結構而形成，舉例而言， 矽的數量自界面磊晶層120至界面磊晶層130增加，而鍺的數量自界面磊晶層120至界面磊晶層130減少。同樣地，在一些實施例中，界面磊晶層120或界面磊晶層130之組成沿著界面磊晶層之厚度方向漸漸地改變。本領域具有通常知識者應理解的是，額外的界面磊晶層120或界面磊晶層130之任意數量的結合係插入至第一界面磊晶層120及第二界面磊晶層130之間。插入額外界面層至任意堆疊序列或組成結合中的修飾係適用於在此所揭露的任何實施例中。
圖7係繪示根據本揭露另一實施例之用於半導體裝置的另一異質結構或半導體堆疊結構。異質結構包含被圖案化的第一半導體層110、第一界面磊晶層120、第二界面磊晶層130、第二半導體層140及導電金屬接觸層150。第一界面層120係設置在被圖案化的第一半導體層110上，並完全覆蓋被圖案化的第一半導體層110之上表面及側表面，且與基材100接觸。第二半導體層140係設置在第二界面層130上，並完全覆蓋第二界面層130之上表面及側表面，且與基材100接觸。導電金屬接觸層150係設置在第二半導體層140上，並完全覆蓋第二半導體層140之上表面及側表面，且與基材100接觸。
在圖7中，異質結構係設置在基材100上，其中基材100係由與上述圖1或圖6之實施例相同的材料所形成。用以形成層110、層120、層130、層140及層150之材料係如上述圖1或圖6之實施例，且不會重複說明。
圖8、圖9、圖10、圖11、圖12及圖13係繪示 形成圖7之異質結構的操作。圖8繪示基材100。在圖9中，第一半導體層110係形成在基材100上，其係藉由沉積方法，例如化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、原子層沉積、物理氣相沉積(例如：脈衝雷射沉積、濺鍍、蒸鍍)或其他合適的製程。同樣地，第一半導體層110係藉由磊晶方法所形成，例如氣相磊晶、分子束磊晶、原子層沉積及液相磊晶。第一半導體層110係形成為具有一厚度，以減少結構中的應力/應變。舉例而言，但不構成限制的是，在一些實施例中，第一半導體層110係形成為具有約2nm至約20nm之厚度。在一些實施例中，第一半導體層110係以摻質摻雜的半導體所形成，其係藉由原位沉積法或離子佈植法。
在圖10中，在圖13所示之操作中所形成的第一半導體層110係藉由光蝕刻法被圖案化。被圖案化的第一半導體層110的尺寸係裁剪為裝置之元件，例如記憶體裝置的電極線，例如隨機存取記憶體(random access memory，RAM)的位元線(bit line)或字元線(word line)，或平面或非平面(例如：鰭片)電晶體的源極/汲極部分。
在圖11中，第一界面磊晶層120係形成在基材100上，其係藉由氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶、原子層沉積或其他合適的方法。第二界面磊晶層130亦是設置在第一半導體層110上。第二界面磊晶層130係藉由上述任意磊晶方法而形成在第一界面磊晶層120上。在一些實施例中，第二界面磊晶層130係藉由與第一界 面磊晶層相同的方法所形成。在此例示中，在一些實施例中，第二界面磊晶層130係在第一界面磊晶層120成長之後而連續性地形成於相同的沉積腔室中。第二界面磊晶層130亦可藉由與第一界面磊晶層120不同的方法所形成。所形成之第一界面磊晶層120及第二界面磊晶層130係藉由光微影及蝕刻方法而被圖案化。
在圖12中，第二半導體層140係形成在基材100上，其係藉由上述任一用以沉積及摻雜第一半導體層110的方法及技術。所形成的第二半導體層140係藉由光微影及蝕刻方法(包含UV光微影)而被圖案化，以移除接觸基材100之部分，而不移除覆蓋第二界面磊晶層130之部分，如圖12所示。
在圖13中，導電金屬接觸層150係形成在基材100上，其係藉由沉積方法，例如化學氣相沉積[包含低壓化學氣相沉積以及電漿輔助化學氣相沉積]、原子層沉積、物理氣相沉積[例如：脈衝雷射沉積、濺鍍、蒸鍍、陰極電弧沉積、電子束物理氣相沉積]或其他合適的製程。形成在第二半導體層140上的導電金屬接觸層150係藉由光微影及蝕刻方法而被圖案化，以移除接觸基材100之部分，而不移除覆蓋第二半導體層140之部分，如圖13所示。
圖14係繪示根據本揭露一實施例之用於半導體裝置的平面電晶體裝置。在圖14中，平面電晶體係以上述圖1之實施例的任意材料形成在基材100上。平面電晶體包含鍺層110，其係做為在電晶體中用以電荷載子傳輸的鍺 通道。鍺層110係設置在SiGe緩衝層上，其中SiGe緩衝層在基材100上。鍺層110包含做為電晶體之源極及汲極區域的擴散區域[表示為「Ge：P(S/D)」，其係代表磷摻雜鍺源極/汲極區域]。擴散區域係以摻雜鍺層110而形成，其係藉由離子佈植法。平面電晶體更包含隔離絕緣層，亦可稱為淺溝渠隔離(shallow trench isolation，STI)層。隔離絕緣層係由合適的介電材料所組成，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質(例如碳摻雜氧化物)、極低介電常數介電質(例如孔洞碳摻雜二氧化矽)、聚合物(例如聚醯亞胺)及上述之組合。
平面電晶體更包含堆疊在第一界面磊晶層120上的第二界面磊晶層130，其中第一界面磊晶層120係設置在Ge：P(S/D)區域上。平面電晶體更包含設置在第二界面磊晶層130上的第二半導體層140。
在源極及汲極區域之間，平面電晶體包含閘極介電層210及閘極電極層220所形成的閘極堆疊，其中閘極介電層210係在通道區域的鍺層110上，且通道區域係在Ge：P(S/D)區域之間。閘極電極層220可為單層或多層結構。在本實施例中，閘極電極層220為多晶矽。再者，在一些實施例中，閘極電極層220為具有均勻或不均勻摻雜的摻雜多晶矽。在另一些實施例中，閘極電極層220包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他具有與基材材料匹配之功函數的導電材料，或 上述之組合。在本實施例中，閘極電極層220之厚度範圍為20nm至100nm。
在一些實施例中，閘極介電層210包含氧化矽、氮化矽、氮氧化矽或高介電常數介電質(高k介電質)。高k介電質包含金屬氧化物。用於高k介電質之金屬氧化物的具體例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或上述之混合物。在本實施例中，閘極介電層210為高k介電層，其厚度範圍為約1nm至約5nm。閘極介電層210更包含界面層(圖未繪示)，以減少在閘極介電層210及第一半導體層110之通道之間的破壞。在一些實施例中，界面層包含氧化矽。
閘極堆疊係被側壁間隙壁230所包圍，其中側壁間隙壁230將閘極堆疊與源極及汲極區域分開。側壁間隙壁230包含SiN、SiON、SiCN、SiCO、SiOCN或任何其他合適的介電材料其中之一或多者。
平面電晶體係被通孔所形成之層間介電層(interlayer dielectric，ILD)所覆蓋，且接觸層150係藉由以導電材料填充通孔而形成。層間介電層之材料包含含有Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。有機材料(例如聚合物)可做為層間介電層。用以形成第一界面磊晶層120、第二界面磊晶層130、第二半導體層140及接觸層150之材料為上述本揭露之其他實施例(例如圖7的實施例)之材料。
圖15、圖16、圖17、圖18、圖19、圖20及圖21係繪示形成圖14之平面電晶體裝置的操作。在圖15中，第一半導體層110係形成在SiGe緩衝層上，其中第一半導體層110係做為電晶體之電荷載子傳輸之鍺通道的鍺層，且SiGe緩衝層係在基材100上。然後，淺溝渠隔離層(亦可稱為隔離絕緣層)係透過例如化學氣相沉積、流動式化學氣相沉積(flowable CVD，FCVD)或旋塗式玻璃製程的製程所形成，亦可使用任意適用的製程。
閘極堆疊係形成在第一半導體層110上，且閘極堆疊包含閘極介電層210及閘極電極層220。閘極介電層210係利用物理氣相沉積、化學氣相沉積、原子層沉積、熱氧化、紫外光-臭氧氧化或上述之組合而形成。閘極電極層220可利用化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積或其他合適的方法而形成。所形成的閘極電極層220及閘極介電層210係藉由光微影及蝕刻方法而被圖案化。
圖16係繪示形成擴散區域[表示為「Ge：P(S/D)」，其係代表磷摻雜鍺源極/汲極區域]在鍺層110內之源極及汲極區域的操作。在一些實施例中，電位井(potential well)係利用閘極電極層220做為罩幕，並藉由離子佈植摻雜鍺層110而形成。在一些實施例中，電位井亦可在磊晶製程時藉由摻雜鍺層110而形成，其中在有機金屬化學氣相沉積(metal-organic CVD，MOCVD)時磷係與GeH4或Ge2H6共同流動。在一些實施例中，摻質濃度為約5 ×1017至約5×1019cm-3。
圖17係繪示成圍繞閘極堆疊之側壁間隙壁230的操作。側壁間隙壁230可藉由原子層沉積或化學氣相沉積或其他任何合適的方法而形成。
圖18係繪示形成第一界面磊晶層120及第二界面磊晶層130在第一半導體層110上的操作，其係藉由磊晶方法，例如氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶、原子層沉積或其他合適的方法。
圖19係繪示形成第二半導體層140在第二界面磊晶層130上的操作，其係藉由化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積或其他合適的製程，例如磊晶方法(包含氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶)。
圖20係繪示形成層間介電層在圖19的實施例上的操作，其係藉由沉積技術，例如化學氣相沉積(包含低壓化學氣相沉積、電漿輔助化學氣相沉積及流動式化學氣相沉積)、脈衝雷射沉積(例如：脈衝雷射沉積)或濺鍍方法[例如：射頻(radio frequency，rf)濺鍍]以及原子層沉積。
圖21係繪示藉由光微影及蝕刻方法蝕刻層間介電層，以形成二通孔在電晶體之源極及汲極區域的操作。導電金屬接觸層150係藉由填充通孔而形成。
圖22(a)及圖22(b)係繪示根據本揭露一實施例之用於半導體裝置之鰭式場效電晶體裝置的側視圖，其係分別沿著閘極堆疊及沿著源極/汲極區域剖視。鰭片結構係 形成在基材100上，其中基材100係由如上述圖1的任何材料所形成。鰭片結構包含第一半導體層110、第一界面磊晶層120、第二界面磊晶層130、第二半導體層140及接觸層150依序形成在鰭片結構110上。絕緣層180係設置在鰭片結構(第一半導體層)110之間。鰭片結構110自基材100中突出。用以形成第一半導體層110、第一界面磊晶層120、第二界面磊晶層130、第二半導體層140、接觸層150及絕緣層180的材料可為圖14之實施例中用以形成第一半導體層110、第一界面磊晶層120、第二界面磊晶層130、第二半導體層140及接觸層150的材料。為了標示目的，在圖22(b)中，閘極堆疊的位置係以虛線顯示。
鰭式場效電晶體亦包含形成在閘極介電層210上的閘極電極層220，如圖22(a)所示。在至少一實施例中，閘極電極層220覆蓋第一半導體層110之至少一鰭片之上部分(通道區域)。最後的電晶體為多鰭片電晶體，或在另一些實施例中，第一半導體層之每一個上部分係用以形成個別的鰭式場效電晶體。在一些實施例中，閘極電極層220包含多晶矽。再者，在其他實施例中，閘極電極層220係具有均勻摻雜或不均勻摻雜的摻雜多晶矽。在另一些實施例中，閘極電極層220包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、其他具有與基材材料匹配之功函數的導電金屬，或上述之組合。在本實施例中，閘極電極層220具有約20nm至約100nm的厚度。
圖23、圖24、圖25、圖26、圖27、圖28、圖29、 圖30及圖31係繪示形成圖22(a)及圖22(b)之鰭式場效電晶體的操作。圖23係繪示形成在第一半導體層110上的第一罩幕層190及第二罩幕層200。第一罩幕層190為由氧化矽所組成的襯墊氧化層，其係可藉由熱氧化形成。第二罩幕層200係由氮化矽(SiN)所組成，其係藉由化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積或其他合適的方法而形成。光阻層(圖未繪示)係被形成及被圖案化在罩幕層190及罩幕層200上。圖23係繪示藉由利用包含光微影及蝕刻的圖案化操作而被圖案化至罩幕圖案內的罩幕層190及罩幕層200。
在圖24中，第一半導體層110係被圖案化，其係藉由包含一或多種光微影製程(包含雙微影或多微影製程)之任何合適的方法。雙微影或多微影製程結合光微影及自對準製程，以使被製作的圖案，舉例而言，具有之節距係小於利用單一直接光微影製程所獲得的節距。在一些實施例中，第一半導體層110係後續藉由電漿乾式及/或溼式蝕刻方法而被蝕刻，以形成鰭片結構。
圖25係繪示形成在完整鰭片結構上的絕緣層180，其係藉由沉積技術，例如化學氣相沉積(包含低壓化學氣相沉積、電漿輔助化學氣相沉積及流動式化學氣相沉積)、脈衝雷射沉積(例如：脈衝雷射沉積)或濺鍍方法[例如：射頻濺鍍]以及原子層沉積。
圖26係繪示進行化學機械研磨(chemical and mechanical polishing，CMP)操作，以移除第一罩幕層190 及第二罩幕層200。圖27係繪示進行選擇性蝕刻操作，減少絕緣層180之厚度，以暴露出鰭片結構。在一些實施例中，蝕刻步驟係利用溼式蝕刻製程進行，例如藉由浸泡圖26的具體例在氫氟酸內。在其他實施例中，蝕刻步驟係利用乾式蝕刻製程進行，例如利用CHF3或CF4做為蝕刻氣體的乾式蝕刻製程。
圖28為沿著閘極結構剖切的剖面視圖，並繪示形成在第一半導體層110之鰭片結構上的閘極堆疊。首先，閘極介電層210係形成在鰭片結構上，然後，閘極電極層220係形成在閘極介電層210上。接著，閘極介電層210及閘極電極層220係被圖案化，以暴露出第一半導體層110之鰭片結構的源極及汲極區域。在一些實施例中，第一半導體層110之暴露出的鰭片結構(源極/汲極區域)經過利用例如n型摻質(包含磷)的摻雜操作，以增加源極及汲極區域內的電荷載子數目。摻雜操作可藉由離子佈植進行。
在一些實施例中，閘極介電層210包含氧化矽、氮化矽、氮氧化矽或高k介電質。高k介電質包含金屬氧化物。使用為高k介電質之金屬氧化物的具體例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述之組合。在本實施例中，閘極介電層210為具有厚度圍為約1nm至約5nm的高k介電層。閘極介電層210係利用例如物理氣相沉積、化學氣相沉積、原子層沉積、熱氧化、紫外光-臭氧氧化或上述之組合的合適製程而 形成。閘極介電層210可更包含界面層(圖未繪示)，以減少閘極介電層210及第一半導體層110之通道鰭片之間的破壞。界面層可包含氧化矽。
閘極電極層220係形成在閘極介電層210上，其係利用合適的製程而形成，例如化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積或其他合適的製程、電鍍或上述之組合。
圖29、圖30及圖31係繪示剖面線在遠離閘極堆疊區域之源極/汲極區域的操作。為了方便標示，閘極堆疊的位置係以虛線顯示。
圖29係繪示沿著源極/汲極區域的剖面視圖，並繪示第一界面磊晶層120係成長在暴露的鰭片結構(S/D區域)上方，且在絕緣層180之上。在一些實施例中，第一界面磊晶層120係選擇性地成長在暴露的鰭片結構之上，而不形成在絕緣層180上方。在一些實施例中，第一界面磊晶層120係成長為具有約1nm至約3nm的厚度，且係藉由氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶、原子層沉積或其他合適的方法進行成長。第一界面磊晶層120之厚度範圍係被鰭片之間的節距所限制。換言之，若鰭片節距太小，第一界面磊晶層120無法形成為厚膜。
圖30係繪示形成厚度為約1nm至約3nm之第二界面磊晶層130在第一界面磊晶層120上的操作，且係藉由氣相磊晶、化學氣相沉積、分子束磊晶、液相磊晶或其他合適的方法。第一界面磊晶層120及第二界面磊晶層130之 總厚度範圍係被鰭片之間的節距所限制。換言之，若鰭片節距太小，第一界面磊晶層120及第二界面磊晶層130無法形成為厚膜。再者，第二半導體層140係形成在第二界面磊晶層130上。第二半導體層140可藉由用以沉積及摻雜第一半導體層110的任何方法所形成。
圖31係繪示形成接觸層或導電層150在第二半導體層140的操作。接觸層150係形成在基材100上，其係藉由沉積方法，例如化學氣相沉積(包含低壓化學氣相沉積以及電漿輔助化學氣相沉積)、原子層沉積、例如脈衝雷射沉積的物理氣相沉積、濺鍍、蒸鍍、陰極電弧沉積、電子束物理氣相沉積或其他合適的製程。
為了評估根據上述實施例之所製作之異質結構或半導體堆疊層的Ge及Si之間的界面品質，片電阻可藉由四點探針法量測，其係以伏特計之二探針的間距g係施加在樣品的表面，其中施以直流電流之一探針係接觸間距g之伏特計之左邊探針的左側表面的點，而施以直流電流之另一探針係接觸間距g之伏特計之右邊探針的右側表面的另一點。當待測層之厚度或待測層之總厚度係遠小於待測表面的平面尺寸時，單位為Ω/□的片電阻係正比於電壓V除以施加電流I。換言之，V對I作圖的線性擬合斜率，乘上校正係數即可得到片電阻，而電阻率可藉由將片電阻乘以待測層或多層的厚度而獲得。
接受四點探針法的樣品包含磷摻雜鍺(Ge：P)、在Ge：P上的磷摻雜矽(Si：P)、在Ge：P上的Se1-xGex 層(x=0.4-0.7)、在Ge：P上具有不同組成的二個Se1-xGex層(x=0.4-0.7)、在Ge：P上之Se1-xGex層(x=0.4-0.7)上的Si：P、在Ge：P上之具有不同組成的二個Se1-xGex層(x=0.4-0.7)上的Si：P、在Ge：P上之Se1-xGex層(x=0.4-0.7)上之Si：P上的TiN，以及在Ge：P上之具有不同組成的二個Se1-xGex層(x=0.4-0.7)上之Si：P之上的TiN。
在一些實施例中，為了測量接觸電阻，使用線狀傳輸線模型(linear transmission line model，linear TLM)。此方法係用以測量片電阻及接觸電阻。圖32(a)及圖32(b)呈現線狀傳輸線模型的測試結構。在測試結構中，磷摻雜鍺層或磷摻雜鍺基材3200係先被形成。接著，在一些實施例中，磷摻雜矽層係被形成且被圖案化為圖案化層3201。同樣地，在一些實施例中，圖案化層3201為在Se1-xGex層(x=0.4-0.7)上的磷摻雜矽層(Si：P)、在具有不同組成的二個Se1-xGex層(x=0.4-0.7)上的磷摻雜矽層(Si：P)、在Si：P上的TiN、在Se1-xGex層(x=0.4-0.7)上之Si：P上的TiN，以及在具有不同組成的二個Se1-xGex層(x=0.4-0.7)上之Si：P上的TiN。
在一些實施例中，在線狀傳輸線模型的測試結構中，圖案化層3201係被形成為具有相同尺寸。在圖案化層之間的間隙距離d1、d2、d3及d4係被形成為不同，以提供線形擬合的數據點。絕緣材料係被設置以填充間隙，以做為在相鄰圖案化層3201之間的絕緣層3202。絕緣層3202係由 氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、SiOCN、SiCN、Al2O3、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低k介電材料或各種用以製造半導體裝置之其他合適的材料所組成，但不以此為限。在一些實施例中，設置在鍺層3200上的絕緣層3202為電及熱的絕緣體，且具有約5nm至約350nm的厚度。
可得到測量電阻對測量間隙距離d1、d2及d3的線形擬合圖，且外插法可獲得二倍接觸電阻的y截距值。由於各種間隙距離d1、d2及d3，線狀傳輸線模型法對失準較不靈敏，且較適用於非均勻接觸電阻。然而，線狀傳輸線模型可被寄生電流(parasitic current)所影響，其中寄生電流係在不被絕緣材料所填充之間隙距離d1、d2及d3隔離的區域內。
圖33(a)及圖33(b)係繪示環狀傳輸線模型(circular transmission line model，circular TLM)的其他測試結構。在環狀傳輸線模型的測試結構中，在一些實施例中，磷摻雜鍺層3300係被形成，且磷摻雜矽層係被圖案化為具有圖案化層3301以及被絕緣材料3302填充的同心環凹槽。同樣地，在一些實施例中，圖案化層3301為在Se1-xGex層(x=0.4-0.7)上的磷摻雜矽層(Si：P)、在具有不同組成的二個Se1-xGex層(x=0.4-0.7)上的磷摻雜矽層(Si：P)、在Si：P上的TiN、在Se1-xGex層(x=0.4-0.7)上之Si：P上的TiN，以及在具有不同組成的二個Se1-xGex層(x=0.4-0.7)上之Si：P上的TiN。
在圖案之間的圓形環間隙距離中，絕緣材料係被沉積以填充間隙距離，而形成絕緣環圖案3302。絕緣環圖案3302係形成為與相鄰環3302具有相同寬度及相同距離。因此，在一些實施例中，環狀傳輸線模型具有比線型傳輸線模型更高的精準度要求。絕緣環圖案3302係由氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、SiOCN、SiCN、Al2O3、氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、低k介電材料或各種用以製造半導體裝置之其他合適的材料所組成，但不以此為限。在一些實施例中，設置在鍺層3300上之絕緣環圖案3302為電及熱的絕緣體，且絕緣環圖案3302具有約5nm至約350nm的厚度。在環狀傳輸線模型的測試結構中，導電圖案3301係藉由絕緣環圖案3302完全地與彼此隔離，且不會產生沿著非隔離區域的寄生電流。當中心圖案3301的直徑D遠大於相鄰的間隙距離d時，環狀幾何圖形可被簡化為線狀傳輸線模型且不被非隔離區域內的寄生電流所干擾，並具有校正係數C=(D/2d)ln[(l t +2d)/D]，其中lt為電阻-間距線形圖歸的x截距，稱為「傳輸長度」，其係待測樣品中的載子傳輸距離。
環狀傳輸線模型方法結構係用以測量在Ge：P交界區上之Si：P上之金屬的特定接觸電阻。由390℃降低溫度至350℃可減少接觸電阻32%。再者，導入SiGe界面磊晶層更優化接觸電阻。以下表1顯示評估本揭露之實施例的樣品所獲得的數據。
表1
表1顯示在矽基材上的磷摻雜矽層(厚度d為10nm)的片電阻係測量為約335Ω/□，電荷載子遷移率為31cm2/Vs，電荷載子濃度為5.5×1020cm-3。在磷摻雜矽層形成在鍺層上，溫度為390℃的實施例中，電荷載子被完全耗盡，且異質結構行為似不具有電荷載子。當Ge形成溫度降至350℃時，片電阻較高為1440Ω/□。在插入磷摻雜SiGe層在390℃形成之磷摻雜矽層及鍺層之間，界面應變係被緩解且片電阻係降至860Ω/□。在Ge形成溫度為350℃，具有磷摻雜SiGe層中，片電阻可進一步降低至720Ω/□。在具有兩層磷摻雜SiGe層在磷摻雜矽層及鍺層之界面中，片電阻大幅降低至接近於在矽基材上的磷摻雜矽等級的數 值，即約650Ω/□。
在樣品中，相較於在溫度390℃磊晶，在350℃或在溫度介於330℃及370℃之間磊晶在電阻下降上具有有益的效果。此結果指出，使用由SiGe所組成之一多個界面磊晶層及/或降低Ge層磊晶溫度有益地減少接觸電阻。因此，介於330℃及370℃之間的磊晶溫度，例如350℃，係施加於本揭露之實施例中的任何界面層。使用在此些溫度的磊晶可施加以減少或移除陷阱準位及提供在界面之應力導致的缺陷，以及減少接觸電阻。陷阱阻擋電荷載子(電子或電洞)的移動，且顯著地降低電子裝置效能。此技術應用在高且窄的鰭片，以使在鰭片之頂部部分及側壁部分的接觸電阻減少。第一界面層120及第二界面層130的退火可利用電射進行，例如輸出能量為約1W的準分子雷射(excimer laser)。在一些實施例中，電射具有約308nm的波長及50ns至300ns的脈衝寬度。電射退火持續時間取決於樣品尺寸，舉例而言，厚的樣品需要較長時間的退火製程。雷射光可由雷射二極體發出，並以連續波(continuous wave，CW)雷射或具有可調整的每個脈衝之雷射能量的脈衝雷射的形式，以在不導致任何剝蝕現象下退火。然而，雷射退火僅減少在鰭式場效電晶體內之高且窄的鰭片之頂部部分的接觸電阻，而不減少鰭式場效電晶體之整個鰭片之側壁部分的接觸電阻。在不使用雷射退火下，上述利用SiGe界面層的技術及選擇在磊晶時之界面的溫度提供減少鰭片之頂部及側壁部分或整個鰭片的接觸電阻的優勢。
圖34顯示矽及鍺之界面的能量示意圖。矽係被磷摻雜，以增加電荷載子的數目，以及增加金屬接觸及矽之間的耦合，其係藉由導入較多的電荷載子以通道穿過位能障壁。在具有矽/鍺界面的裝置中，當施加偏壓時，矽摻雜矽具有費米能階EF,Si：P以及導帶邊緣EC,Si：P，而鍺具有費米能階EF,Ge以及導帶邊緣EC,Ge。對於結合磷摻雜矽及鍺的能帶彎曲，沿著距離線x之矽及鍺的界面位於0，由於有效的障壁抵消，在矽側之中止的載子中有「死槽(dead pool)」，其係在圖34中以符號A標示；穿隧障壁係在圖34中以符號B標示，且由於具有低遷移率的「慢」電荷載子的反射/折射而回彈電荷載子。「慢」電荷載子的回彈為導致在異質結構之矽-鍺界面的高界面電阻的主要因素。因此，減少在n型接觸上對Ge或SiGe互補式金氧半場效電晶體裝置的界面電阻優化裝置效能，且有效的異質結構或電晶體裝置，例如根據本揭露的鰭式場效電晶體，具有低接觸電阻。
在對比方法中，當矽層係形成在鍺層上，具有0.5nm至2nm之厚度的磷摻雜鍺(Ge：P)先行層係磊晶成長在鍺層上。然後，磷摻雜矽(Si：P)層係磊晶成長在Ge：P先行層上或直接在鍺層上，以防止鍺層的氧化，如磷摻雜矽層具有做為鍺及鈦頂部接觸層之間的阻障的功能，防止鍺-金屬缺陷態的形成。在此狀況中，Si：P及Ge：P的界面可具有大至4.2%的晶格失配，其係傾向產生缺陷態及降解矽-鍺異質結構的接觸電阻。再者，形成在矽及鍺之界面的缺陷可導致成長在平面Ge上之Si：P的耗盡(如以上表1之SiGe 在Ge上，390℃的片電阻測量結構所示)。
相反地，根據本實施例(參閱上述表1)，由390℃降低溫度至350℃優化耗盡的情況。再者，插入SiGe的磊晶層減少電阻。SiGe磊晶層的功能為藉由使界面界限分明及條理分布，並調整應變/應力，以減少界面缺陷。在底部Ge層及頂部Si：P層之間具有SiGe層的多層結構或超晶格，電阻可有效地減少，暗指界面缺陷的下降。圖35(a)及圖35(b)顯示本揭露之實施例之樣品的穿透式電子顯微鏡(transmission electron microscope，TEM)顯微圖式，說明在鍺及矽-鍺界面上的溫度效應。圖35(a)顯示在390℃形成之鍺及矽-鍺的界面並不具有清楚的界限。圖35(b)顯示在350℃形成之鍺及矽-鍺的界面具有清楚的界限及條理分布。因此，在形成異質結構時降低溫度至330℃及370℃之間的溫度範圍，例如350℃，促進界面界限分明，條理分布的界面結構以及界面特性。
圖36顯示本露之一實施例的TEM顯微圖式，其係呈現在磷摻雜矽(Si：P)及鍺(Ge)層之間的界面。在Si：P層及Ge層之間，有三個界面，即在Si：P層及Si0.6Ge0.4界面磊晶層之間的界面、在Si0.6Ge0.4界面磊晶層及Si0.3Ge0.7界面磊晶層之間的界面、以及在Si0.3Ge0.7界面磊晶層及Ge層之間的界面。所有的界面係清楚的界限分明，呈現條理分布的原子結構。在一些實施例中，Si0.6Ge0.4界面磊晶層及Si0.3Ge0.7界面磊晶層之每一者具有約1nm至約3nm的厚度。在圖36中的SiP-SiGe-Ge異質結構的片 電阻係量測為約108Ω/□。相較於SiP-Ge結構的片電阻為170Ω/□，兩界面磊晶層大幅地減少接觸電阻及增加異質結構或具有異質結構之電晶體裝置的裝置效能。
本應用揭露一種半導體裝置內之異質結構的製造方法。方法包含形成界面磊晶層在設置於基材上的鍺層之上、形成半導體層在界面磊晶層上、以及形成導電層在半導體層上的操作。界面磊晶層包含鍺元素及來自半導體層之元素，且界面磊晶層具有約1nm至約3nm之厚度。在一或多個前述或以下實施例中，半導體層係由矽所形成。在一或多個前述或以下實施例中，鍺層及半導體層係以包含磷的n型摻質摻雜。在一或多個前述或以下實施例中，界面磊晶層係由SixGe1-x所形成，且x介於0及1之間。在一或多個前述或以下實施例中，界面磊晶層包含SiyGe1-y層在SixGe1-x層上的至少兩個堆疊層，其中x及y介於0及1之間，且滿足x<y。
本應用亦揭露一種鰭式場效電晶體裝置的製造方法。方法具有形成鍺所組成的鰭片、形成源極/汲極磊晶層在鰭片之源極/汲極區域之每一者上，以及形成接觸層在源極/汲極區域上的操作。源極/汲極磊晶層包含在鰭片上的第一層及在第一層上的第二層。第一層包含鍺元素及來自第二層之元素，且第一層具有約1nm至約3nm之厚度。在一或多個前述或以下實施例中，第二層為矽層。在一或多個前述或以下實施例中，第一層為SixGe1-x層，且x介於0及1之間。在一或多個前述或以下實施例中，第二層為SiyGe1-y層，x及y介於0及1之間，且滿足x<y。在一或多個前述或 以下實施例中，x等於0.3，且y等於0.6。在一或多個前述或以下實施例中，方法更包含磊晶在溫度範圍為330℃至370℃下所形成的第一層及第二層。在一或多個前述或以下實施例中，第一層及第二層係以相同方法所形成。在一或多個前述或以下實施例中，第一層係藉由與第二層不同的方法所形成。在一或多個前述或以下實施例中，在鰭片及第一層之間的界面與在第一層及第二層之間的界面係界限分明且條理分布的。
本應用揭露一種場效電晶體裝置，其係具有由鍺所組成的通道以及源極/汲極部分。源極/汲極部分包含鍺層、在鍺層上的界面磊晶層、在界面磊晶層上的半導體層，以及在半導體層上的導電層，且界面磊晶層包含鍺及來自半導體層的元素，且具有約1nm至約3nm之厚度。在一或多個前述或以下實施例中，半導體層係由矽所形成。在一或多個前述或以下實施例中，鍺層及半導體層係以包含磷的n型摻質所摻雜。在一或多個前述或以下實施例中，界面磊晶層係由SixGe1-x所形成，且x介於0及1之間。在一或多個前述或以下實施例中，界面磊晶層係由具有不同成分之SixGe1-x的二個堆疊層所形成，且x介於0及1之間。在一或多個前述或以下實施例中，界面磊晶層之組成係沿著界面磊晶層之厚度方向而變化。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構 以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。

Claims (1)

  1. 一種半導體裝置內之源極/汲極結構的製造方法，該製造方法包含：形成一界面磊晶層在一第一半導體層上，其中該第一半導體層係設置在一基材上；形成一第二半導體層在該界面磊晶層上；以及形成一導電層在該第二半導體層上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847622B2 (en) * 2017-11-13 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain structure with first and second epitaxial layers
CN113539792B (zh) * 2021-07-09 2024-03-01 中国科学院上海微系统与信息技术研究所 全环绕栅极晶体管的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
KR102671542B1 (ko) * 2015-06-24 2024-05-31 타호 리서치 리미티드 대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10847622B2 (en) * 2017-11-13 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain structure with first and second epitaxial layers

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