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TW201918035A - 用於電流積分的方法和電路 - Google Patents

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TW201918035A TW107121705A TW107121705A TW201918035A TW 201918035 A TW201918035 A TW 201918035A TW 107121705 A TW107121705 A TW 107121705A TW 107121705 A TW107121705 A TW 107121705A TW 201918035 A TW201918035 A TW 201918035A
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Abstract

使用運算跨導放大器與積分電容器之並聯連接將輸入電流(Iin)轉換成輸出積分電壓(Vout_int)。經由產生回授脈衝之數位類比轉換器，透過回授迴路，藉由將該積分電容器反復放電，使該輸出積分電壓降低，回授時脈週期定義該等回授脈衝之接連升緣之間的時間間隔。在經過複數個回授時脈週期(Tclk_DAC)之後，於延長回授時脈週期(T*)內取樣。

Description

用於電流積分的方法和電路
本揭露係關於電流積分。
積分電路是三角積分類比數位轉換器中常用之電路塊。三角積分調變將類比電壓轉換成脈衝頻率。特定類型之三角積分轉換器由兩個轉換級所組成，其中在粗略電壓轉換之後，藉由第二轉換器級將殘餘電壓取樣並轉換成數位信號。
第6a圖中所示為電流積分組態之一般示意圖。第6b圖為對應時序圖，其展示指向右側之時間線上相關信號及量之時間變化。表示為「clk」之信號為時脈信號，其提供電路中所用之最小時間單位。表示為「sample」之信號僅在取樣時間內才處高，其在這項實施例中等於時脈週期。表示為「clkDAC」之信號源自於「clk」，並且是供回授DAC基於前一個比較器決策產生同步化回授電壓「Vout_fb」所提供之時脈信號。「Iin」為輸入電流，其在第6b圖之實施例中係假設恆定。「Vout_int」為輸出積分電壓，其在第6a圖中有指出。
於積分電容器Cint上將輸入電流Iin積分， 從而導致不斷變大的輸出積分電壓Vout_int：
輸出積分電壓Vout_int最終將飽和，並且係藉由回授迴路保持在允許範圍內。脈衝回授係藉由數位類比轉換器(DAC)起作用，其可以是切換式電容器數位類比轉換器或切換式電流源數位類比轉換器。當前一個比較器決策為邏輯0時，DAC在回授時脈週期Tclk_DAC將電荷包(charge package)從積分電容器Cint移除，以對於最大輸入電流Imax保持｜Vout_int｜<Imax．Tclk_DAC。由於回授時脈信號clkDAC之脈衝本質，因此必須在一個回授時脈週期Tclk_DAC內安定。這會影響輸出雜訊並顯著增加功率消耗。
總輸出雜訊Vnoise_out,rms計算如下。運算跨導放大器(OTA)之輸入參考雜訊在電壓域中係於正輸入(第6a圖中之Vin +)處施加。因此，並未積分，而是以反轉回授因子β-1=1+(Cp/Cint)放大：
為了在取樣後獲得總輸出雜訊，必須在整個頻譜上積分Vnoise_out：
假設跨導為gm且雜訊常數為kn之白雜訊Vin=kn/gm恆定，這會得到：
插入，其中GBW為增益頻寬 乘積並且C eq =C s +(C int∥C p )，得到
所以，輸出雜訊與跨導gm無關，因此與功率消耗無關。原因在於較小之跨導gm使雜訊增大，但同時使增益頻寬乘積GBW降低，導致雜訊濾波更高。到目前為止之計算假設GBW值不相關，亦即以安定速度為代價可換得功率消耗任意降低。然而，通常有與回授時脈週期Tclk_DAC相關之安定需求：
求解Ceq之方程式(2)，並且代入從而在方程式(1)中獲得之表達式，得出
由於回授DAC之脈衝本質，因此安定時間係連結至DAC時脈週期。使用非脈衝連續回授電流將使安定約束緩和。然而，這並未提供DAC式回授中存在之固有類比數位轉換。
或者，可在DAC之後使用平滑濾波器，但 這會造成更高階回授路徑之不穩定性。再者，回授電流與DAC脈衝並無一對一之對應關係，因為不知道輸出取樣之前及之後有多少電流來自回授脈衝。
本發明之一目的是要節省電流積分時之功率。
此目的係分別利用如申請專利範圍第1項及申請專利範圍第8項所述之電流積分的方法來達成、以及分別利用如申請專利範圍第9項及申請專利範圍第14項所述之用於電流積分之電路來達成。變例及具體實施例源自於申請專利範圍之附屬項。
除非另有說明，否則如上述之定義亦適用於以下說明。
在本發明之一項態樣中，應用一種電流積分方法，其包含使用運算跨導放大器(OTA)與積分電容器之並聯連接將輸入電流轉換成輸出積分電壓，經由產生回授脈衝之數位類比轉換器(DAC)透過回授迴路藉由將該積分電容器反復放電使該輸出積分電壓降低，回授時脈週期定義該等回授脈衝之接連升緣之間的時間間隔；以及在經過複數個回授時脈週期之後，於延長回授時脈週期內取樣。該延長回授時脈週期尤其可以是該回授時脈週期的兩倍長。
在本方法之一變例中，該運算跨導放大器之增益頻寬乘積(GBW)在取樣期間減小。
在本方法之再一變例中，取樣前先對輸出積分電壓進行範圍檢查。該範圍檢查係基於取樣前出現之回授脈衝數目。
在本方法之其它變例中，應用切換式電容器數位類比轉換器或切換式電流源數位類比轉換器。
在本方法之另一變例中，於藉由數位類比轉換器所產生之該等回授脈衝之間產生另外的回授脈衝。為此，在回授迴路中應用再一數位類比轉換器。
在本發明之再一態樣中，本電流積分的方法包含使用運算跨導放大器與積分電容器之並聯連接將輸入電流轉換成輸出積分電壓，經由產生回授脈衝之數位類比轉換器，透過回授迴路，藉由將積分電容器反復放電使輸出積分電壓降低，對運算跨導放大器施加電功率；以及僅在取樣時間內才使為了取樣所施加之電功率升起。
在本發明之再一態樣中，提供了一種用於電流積分之電路，其包含積分電容器、運算跨導放大器與回授迴路之並聯連接(該運算跨導放大器係組配成用來將輸入電流轉換成輸出積分電壓)、位在該回授迴路中之數位類比轉換器(該數位類比轉換器係組配成用來產生觸發積分電容器放電之回授脈衝，回授時脈週期定義該等回授脈衝之接連升緣之間的時間間隔)、以及組配成用來在經過複數個回授時脈週期後提供延長回授時脈週期之控制器。
在該電路之一具體實施例中，該控制器係組配成用來在取樣前先對該輸出積分電壓進行範圍檢查， 該範圍檢查係基於取樣前回授脈衝之數目。
在該電路之進一步具體實施例中，該數位類比轉換器可以是切換式電容器數位類比轉換器或切換式電流源數位類比轉換器。
該電路之再一具體實施例包含位在該回授迴路中之再一數位類比轉換器，該控制器係組配成用來啟用該數位類比轉換器與該再一數位類比轉換器之交替操作。
在本發明之再一態樣中，該電路包含積分電容器、運算跨導放大器與回授迴路之並聯連接(該運算跨導放大器係組配成用來將輸入電流轉換成輸出積分電壓)、位在該回授迴路中之數位類比轉換器(該數位類比轉換器係組配成用來產生觸發積分電容器放電之回授脈衝)、用於該運算跨導放大器之電功率供應器、以及組配成用來僅在取樣期間才使該施加之電功率升起之控制器。
本方法舉例而言，可藉由電流積分電路之對應具體實施例之一來實施。
Cint‧‧‧積分電容器
clk‧‧‧時脈信號
clkDAC‧‧‧回授時脈信號
DAC‧‧‧數位類比轉換器
GBW‧‧‧增益頻寬乘積
gm‧‧‧跨導
Iin‧‧‧輸入電流
OTA‧‧‧運算跨導放大器
P‧‧‧功率
sample‧‧‧取樣信號
SC DAC1‧‧‧第一切換式電容器數位類比轉換器
SC DAC2‧‧‧第二切換式電容器數位類比轉換器
Tclk‧‧‧時脈週期
Tclk_DAC‧‧‧回授時脈週期
T*‧‧‧延長回授時脈週期
Tsample‧‧‧取樣時間
Vin -‧‧‧OTA之負輸入
Vin +‧‧‧OTA之正輸入
Vout_fb‧‧‧回授電壓
Vout_int‧‧‧輸出積分電壓
Vout_OTA‧‧‧OTA之輸出
Vpulse1‧‧‧第一脈衝電壓
Vpulse2‧‧‧第二脈衝電壓
Vref‧‧‧參考電壓
Vresidue‧‧‧輸出電壓殘值
以下是本方法與該電路之實施例搭配附圖之更詳細說明。
第1圖展示未調變操作、取樣時間調變及功率調變的時序圖。
第2圖展示取樣時間調變的時序圖。
第3圖展示用於使OTA之GBW減小的電路圖。
第4圖展示該電路之一具體實施例。
第5圖展示根據第4圖之具體實施例的時序圖。
第6圖展示具有回授之電流積分器的電路圖及對應的時序圖。
根據本發明之一項態樣，取決於輸入電流位準，恰在取樣之前，於最後一個循環內使Tclk_DAC加倍。由於OTA之雜訊並未積分，因此僅取樣瞬間之瞬態雜訊才相關。積分時間之其餘部分期間之OTA雜訊功率無關。對於比輸入電流之一半範圍低之輸入位準，回授脈衝之頻率小於時脈頻率(在第1b圖之實施例中，以「Vout_fb」表示之脈衝之頻率為時脈信號「clk」之頻率之一半)。
當允許藉由增大回授時脈週期Tclk_DAC使OTA安定更長時間時，需要更小之跨導gm，因此相同輸出雜訊之功率更小。然而，回授時脈週期Tclk_DAC係連結至使輸出積分電壓Vout_int保持在要求電壓範圍內所需之回授脈衝之頻率。
因此，OTA之速度可在主要積分時間內設定為高，但對於取樣瞬間前最後一個循環內之更高雜訊濾波則更低，假使該循環內之信號範圍是低於一半範圍。最後一個條件很重要，因為最後一個DAC時脈循環必須加倍，因此僅允許出現一個回授脈衝。
結果是，更低的信號範圍達成低雜訊效能，其中高SNR(信號雜訊比)最為重要。對於更大之輸入範圍， DAC之雜訊有主導性，使得更高之OTA雜訊無關緊要。將最後一個循環之DAC週期增加N倍，使用於安定之可用時間增加N倍，從而在相同之輸出雜訊下節省N倍功率(假設功率與gm成比例，接近弱反轉之OTA輸入電晶體便是這種情況)。
第1a圖中繪示習知操作的時序圖，其展示指向右側之時間線上相關信號、量及參數之時間變化。表示為「clk」之信號為時脈信號，其提供時間週期Tclk作為電路中所用之最小時間單位。表示為「sample」之信號僅在取樣時間內才處高，其在這項實施例中等於時脈週期Tclk。表示為「clkDAC」之信號是為了回授迴路所提供之時脈信號，並且與習知操作期間之信號「clk」相同。因此，在第1a圖中，回授時脈週期Tclk_DAC與時脈週期Tclk相同。「Vout_fb」是第6a圖中指出之回授電壓。「Iin」為輸入電流，其在第1a圖之實施例中係假設恆定。「Vout_int」為輸出積分電壓，其在第6a圖之電路圖中有指出。「GBW」為OTA之增益頻寬乘積，「gm」是OTA之跨導，而「P」是OTA之消耗功率。
第1b圖中繪示藉由取樣時間調變來操作的時序圖。與根據第1a圖之習知操作相比較，對應於取樣時間Tsample之回授時脈週期Tclk_DAC增加。在第1b圖所示之實施例中，取樣是在延長回授時脈週期T*期間進行，其為正規回授時脈週期Tclk_DAC之N倍長(在第1b圖之實施例中尤其是兩倍長)。此外，使GBW在取樣期間減小。因此， 取樣時間增加，尤其是加倍。
在第1b圖中凸顯之規定時間間隔中，範圍檢查是基於就在取樣前的回授脈衝之數目進行。重要的是，可行性方面假設輸入電流之時間常數顯著低於取樣時間。此約束並不導致信號資訊損失，因為總積分時間是回授時脈週期Tclk_DAC之倍數。
第2圖中舉例說明兩種不同情境。當輸出積分電壓Vout_int在一進入取樣週期便剛好低於參考電壓Vref(在第6a圖中有指出)時，半範圍輸入出現輸出積分電壓Vout_int之最壞情況，第2a圖有繪示，亦即並未觸發回授。這導致輸出積分電壓Vout_int在需要取樣時為最大可能值，因為下一個回授脈衝延遲了兩個時脈週期Tclk。然而，如第2a圖所示，藉由限制延長回授時脈週期T*對低於半範圍之輸入信號之施用，可避免超過允許輸出範圍之風險。
對於高於半範圍之信號，Tclk_DAC保持等於Tclk以避免超出範圍條件，對應於根據第1a圖之習知操作。在這種情況下，DAC雜訊通常有主導性，相較於習知操作之功率消耗，仍可使功率消耗降低到一半。
第1c圖中繪示藉由功率調變之交替操作的時序圖。在根據第1c圖之方法中，回授時脈週期Tclk_DAC保持恆定，但供應功率P及跨導gm在取樣期間增大，相伴的是OTA之GBW減小。按照這個方式，大多數時脈循環可在降低之功率下執行。然而，最後一個循環中供應電流 之增加會導致供應雜訊，從而使準確度減損。如果一個晶片上整合大量具有移位取樣時間之並聯積分器，則主要供應線上之供應電流脈衝可能趨於平滑。
取樣期間OTA之GBW可藉由實施附加負載電容來減小，這可憑藉根據第3a圖之電路來達成，或者可藉由使取樣期間OTA之輸出電流衰減來減小，這可憑藉根據第3b圖之電路來達成。GBW亦可藉由降低跨導gm來減小，但是這不會產生關於雜訊之任何效益。
第3a圖為電路新增負載電容器之圖解，其可在OTA中實施。OTA之輸入及輸出係以對應之電壓Vin -、Vin +及Vout_OTA指出。第3a圖亦展示積分電容器Cint在OTA之負輸入(Vin -)與輸出(Vout_OTA)之間的連接。
第3b圖為用於減小輸出電流之電路之圖解，其可在OTA中實施。OTA之輸入及輸出係以對應之電壓Vin -、Vin +及Vout_OTA指出。第3b圖亦展示積分電容器Cint在OTA之負輸入(Vin -)與輸出(Vout_OTA)之間的連接。
第4圖為可運用所述方法之裝置的電路圖。該裝置可以是光電流讀出電路。藉由電流控制振盪器將光二極體電流轉換成電壓。
一個完全積分週期Tint內回授脈衝之總數ncount1+ncount2提供粗略類比數位轉換值，其與藉由數位化電流積分器之輸出電壓殘值Vresidue得到的精細轉換結果相結合。DAC回授係藉由週期性放電到虛擬地節點之預充電電容器來實現。實施兩個等效切換式電容器數位類比轉 換器SC DAC1、SC DAC2。第一切換式電容器數位類比轉換器SC DAC1預設為始終作用中。若需要兩個連續DAC脈衝，則啟動第二切換式電容器數位類比轉換器SC DAC2。按照這種方式，在觸發第一切換式電容器數位類比轉換器SC DAC1之後，於再次觸發第一切換式電容器數位類比轉換器SC DAC1之前，至少先提供一個時脈週期之時間間隔用於預充電。根據此概念，輸入電流高於一半範圍才啟動第二切換式電容器數位類比轉換器SC DAC2。第二切換式電容器數位類比轉換器SC DAC2之啟動觸發「out_of_range」旗標，其防止為了大輸入電流而啟動雙取樣時間方案。
第5圖為操作一裝置的時序圖，該裝置包含根據第4圖之電路。「Tint」為兩個取樣事件之間的積分週期。「Vpulse1」及「Vpulse2」是藉由控制器所提供之脈衝電壓，如第4圖所示。當信號「out_of_range」處高時，存在超出範圍條件。第5圖展示當需要緊密接連之回授脈衝、並且觸發後沒有時間充分復原第一切換式電容器數位類比轉換器SC DAC1時，在超出範圍條件下觸發第一切換式電容器數位類比轉換器SC DAC1後，如何使用第二切換式電容器數位類比轉換器SC DAC2。在超出範圍條件下，僅對應於正規回授時脈週期Tclk_OTA之時間間隔(第5圖中位置「A」處所示)才進行取樣，而不符合此條件時則增加取樣時間(第5圖中位置「B」處所示)。
本發明能夠就輸出殘餘取樣使積分階段中 消耗之功率降低N倍，尤其是降低兩倍。

Claims (14)

  1. 一種電流積分的方法，其包含：使用運算跨導放大器(OTA)與積分電容器(C int)之並聯連接將輸入電流(I in)轉換成輸出積分電壓(V out_int)，經由產生回授脈衝之數位類比轉換器(DAC,SC DAC1)，透過回授迴路，藉由將該積分電容器(C int)反復放電，使該輸出積分電壓(V out_int)降低，回授時脈週期(T clk_DAC)定義該等回授脈衝之接連升緣之間的時間間隔，以及在經過複數個回授時脈週期(T clk_DAC)之後，於延長回授時脈週期(T*)內取樣。
  2. 如申請專利範圍第1項所述之方法，其中該延長回授時脈週期(T*)是該回授時脈週期(T clk_DAC)的N倍長。
  3. 如申請專利範圍第1或2項所述之方法，其更包含：使該運算跨導放大器(OTA)之增益頻寬乘積(GBW)在取樣期間減小。
  4. 如申請專利範圍第1至3項中任一項所述之方法，其更包含：在取樣前先對該輸出積分電壓(V out_int)進行範圍檢查，該範圍檢查係基於取樣前回授脈衝之數目。
  5. 如申請專利範圍第1至4項中任一項所述之方法，其中該數位類比轉換器(DAC,SC DAC1)為切換式電容器數位類比轉換器。
  6. 如申請專利範圍第1至4項中任一項所述之方法，其中該數位類比轉換器(DAC,SC DAC1)為切換式電流源數位類比轉換器。
  7. 如申請專利範圍第1至6項中任一項所述之方法，其更包含：藉由在該回授迴路中應用再一數位類比轉換器(SC DAC2)，在該數位類比轉換器(SC DAC1)所產生之該等回授脈衝之間產生另外的回授脈衝。
  8. 一種電流積分的方法，其包含：使用運算跨導放大器(OTA)與積分電容器(C int)之並聯連接將輸入電流(I in)轉換成輸出積分電壓(V out_int)，經由產生回授脈衝之數位類比轉換器(DAC,SC DAC1)，透過回授迴路，藉由將該積分電容器(C int)反復放電，使該輸出積分電壓(V out_int)降低，對該運算跨導放大器(OTA)施加電功率(P)，以及僅對取樣時間(T sample)內之取樣才使該施加之電功率(P)升起。
  9. 一種用於電流積分之電路，其包含：積分電容器(C int)、運算跨導放大器(OTA)與回授迴路之並聯連接，該運算跨導放大器(OTA)係組配成用來將輸入電流(I in)轉換成輸出積分電壓(V out_int)，位在該回授迴路中之數位類比轉換器(DAC,SC DAC1)，該數位類比轉換器(DAC,SC DAC1)係組配成用來產生觸發該積分電容器(C int)放電之回授脈衝，回 授時脈週期(T clk_DAC)定義該等回授脈衝之接連升緣之間的時間間隔，以及組配成用來在經過複數個回授時脈週期(T clk_DAC)之後提供延長回授時脈週期(T*)之控制器。
  10. 如申請專利範圍第9項所述之電路，其中：該控制器係組配成用來在取樣前先對該輸出積分電壓(V out_int)進行範圍檢查，該範圍檢查係基於取樣前回授脈衝之數目。
  11. 如申請專利範圍第9或10項所述之電路，其中：該數位類比轉換器(DAC,SC DAC1)為切換式電容器數位類比轉換器。
  12. 如申請專利範圍第9或10項所述之電路，其中：該數位類比轉換器(DAC,SC DAC1)為切換式電流源數位類比轉換器。
  13. 如申請專利範圍第9至12項中任一項所述之電路，其更包含：位在該回授迴路中之再一數位類比轉換器(SC DAC2)，該控制器係組配成用來啟用該數位類比轉換器(SC DAC1)與該再一數位類比轉換器(SC DAC2)之交替操作。
  14. 一種用於電流積分之電路，其包含：積分電容器(C int)、運算跨導放大器(OTA)與回授迴路之並聯連接，該運算跨導放大器(OTA)係組配成用來將輸入電流(I in)轉換成輸出積分電壓(V out_int)， 位在該回授迴路中之數位類比轉換器(DAC,SC DAC1)，該數位類比轉換器(DAC,SC DAC1)係組配成用來產生觸發該積分電容器(C int)放電之回授脈衝，用於該運算跨導放大器(OTA)之電功率(P)供應器，以及組配成用來僅在取樣期間才使該施加之電功率(P)升起之控制器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3839833A1 (en) * 2019-12-16 2021-06-23 ams International AG Neural amplifier, neural network and sensor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939516B1 (en) * 1988-06-13 1993-10-26 Crystal Semiconductor Corporation Chopper stabilized delta-sigma analog-to-digital converter
US6366231B1 (en) * 2000-04-10 2002-04-02 General Electric Company Integrate and fold analog-to-digital converter with saturation prevention
US6480128B1 (en) * 2001-05-25 2002-11-12 Infineon Technologies Ag High-speed sample-and-hold circuit with gain
US6744394B2 (en) * 2002-05-10 2004-06-01 02Micro International Limited High precision analog to digital converter
US6778009B1 (en) * 2002-10-31 2004-08-17 National Semiconductor Corporation High gain and wide bandwidth switched capacitor amplifier having a dynamically loaded amplifier output
US6750796B1 (en) * 2003-03-27 2004-06-15 National Semiconductor Corporation Low noise correlated double sampling modulation system
US6869216B1 (en) * 2003-03-27 2005-03-22 National Semiconductor Corporation Digitizing temperature measurement system
EP1594230A1 (en) * 2004-05-05 2005-11-09 STMicroelectronics S.r.l. Switched capacitance circuit
DE102004022572B4 (de) * 2004-05-07 2012-02-16 Infineon Technologies Ag Integratorschaltung
WO2006034311A2 (en) * 2004-09-20 2006-03-30 The Trustees Of Columbia University In The City Of New York Low voltage track and hold circuits
DE102005042710B4 (de) * 2005-09-09 2007-04-26 Infineon Technologies Ag Vorrichtung und Verfahren zur spektralen Formung eines Referenztaktsignals
WO2010119456A2 (en) * 2009-04-03 2010-10-21 Secretary, Department Of Information Technology (Dit) Method and apparatus for low power continuous time delta sigma modulation
US9459833B2 (en) * 2012-09-28 2016-10-04 Maxim Integrated Products, Inc. System and method with specific ordered execution over physical elements
US8614587B1 (en) * 2013-03-12 2013-12-24 Cypress Semiconductor Corp. Capacitance sensing circuits and methods
US9218883B2 (en) * 2013-03-15 2015-12-22 West Virginia University Continuous-time floating gate memory cell programming
US9197241B2 (en) * 2013-12-20 2015-11-24 Nokia Technologies Oy Output power control for RF digital-to-analog converter
CN106027060B (zh) * 2016-05-20 2019-02-26 复旦大学 一种输入前馈式Delta-Sigma调制器
US10027338B2 (en) * 2016-06-10 2018-07-17 Analog Devices Global Buffer, and digital to analog converter in combination with a buffer
US10243578B2 (en) * 2017-02-23 2019-03-26 Qualcomm Incorporated Continuous-time delta-sigma ADC with scalable sampling rates and excess loop delay compensation
US10103744B1 (en) * 2017-04-12 2018-10-16 Analog Devices Global Power scaling a continuous-time delta sigma modulator

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