TW201917832A - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：連接構件，具有彼此相對的第一表面與第二表面且包括重佈線層；支撐構件，配置於所述連接構件的所述第一表面上，包括空腔，且具有上部區經倒角化的環繞所述空腔的內側壁；半導體晶片，配置於所述空腔中所述連接構件上，且具有電性連接至所述重佈線層的連接墊；至少一個電子組件，配置於所述半導體晶片與所述內側壁之間，且具有電性連接至所述重佈線層的連接端子；以及包封體，包封配置於所述空腔中的所述半導體晶片及所述至少一個電子組件。

Description

半導體封裝

本揭露是有關於一種半導體封裝。 [相關申請案的交叉參考]

本申請案主張於2017年10月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0135951號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。

半導體封裝就形狀及重量而言不斷需要薄化及減輕重量，且就功能而言需要以需要複雜性及多功能性的系統級封裝（system in package，SiP）形式實施。根據此種發展趨勢，一種扇出型晶圓級封裝（fan-out wafer level package，FOWLP）近來已被突顯，且已嘗試藉由對扇出型晶圓級封裝應用若干種技術來滿足半導體封裝的要求。

隨著嵌入半導體封裝中的電子組件的數目增加，在使用噴嘴的拾取及放置製程中可容易出現缺陷。具體而言，在安裝例如被動元件等小元件的製程中，因噴嘴與封裝結構之間的碰撞，可能會造成對準缺陷。

本揭露的態樣可提供一種可防止因在安裝電子組件的製程中的干擾或接觸而引起的缺陷且可平穩地供應用於包封體的樹脂的半導體封裝。

根據本揭露的態樣，可提供一種藉由對支撐構件的鄰近電子組件的側壁結構進行加工，而可防止因接觸而引起的缺陷且可平穩地供應用於包封體的樹脂的半導體封裝。

根據本揭露的態樣，一種半導體封裝可包括：連接構件，具有彼此相對的第一表面與第二表面且包括重佈線層；支撐構件，配置於所述連接構件的所述第一表面上，包括空腔，且具有環繞所述空腔的內側壁，所述內側壁包括倒角上部區；半導體晶片，配置於所述空腔中所述連接構件上，且具有電性連接至所述重佈線層的連接墊；至少一個電子組件，配置於所述半導體晶片與所述內側壁之間，且具有電性連接至所述重佈線層的連接端子；以及包封體，包封配置於所述空腔中的所述半導體晶片及所述至少一個電子組件。

根據本揭露的另一態樣，一種半導體封裝可包括：連接構件，具有彼此相對的第一表面與第二表面且包括重佈線層；支撐構件，配置於所述連接構件的所述第一表面上，包括第一空腔及第二空腔，且具有環繞所述第一空腔及所述第二空腔的側壁結構；半導體晶片，配置於所述第一空腔中所述連接構件上，且具有電性連接至所述重佈線層的連接墊；至少一個電子組件，配置於所述第二空腔中，且具有電性連接至所述重佈線層的連接端子；以及包封體，包封分別配置於所述第一空腔及所述第二空腔中的所述半導體晶片及所述至少一個電子組件，其中所述側壁結構具有所述側壁結構的上部區的寬度大於所述側壁結構的下部區的寬度，使得所述第二空腔的上部空間在所述側壁結構的鄰近所述至少一個電子組件的區中擴展的側壁加工區。

以下，將參照附圖闡述本揭露中的各例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。

在本文中，下側、下部分、下表面等用於指代相對於所述圖式的截面朝向扇出型半導體封裝的安裝表面的方向，而上側、上部分、上表面等用於指代與所述方向相反的方向。然而，定義這些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「例示性實施例」並非指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置

圖1為示出電子裝置系統的實例的示意性方塊圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。

端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，這些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的示意性立體圖。

參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝

一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，且被封裝並在電子裝置等中以封裝狀態使用。

由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差的封裝技術。

端視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的示意性剖視圖，且圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。

參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，例如氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。

因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。

然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖，且圖6為示出其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用包封體2290等來覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝

圖7為示出扇出型半導體封裝的示意性剖視圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。

在本製造製程中，連接構件2140可在半導體晶片2120外側形成包封體2130之後形成。在此種情形中，連接構件2140的製程是自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層來執行，且通孔2143因此可具有隨著通孔2143變得半導體晶片而變小的寬度（參見放大區）。

如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以厚度小於使用中介基板的扇入型半導體封裝的厚度實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。

扇出型半導體封裝意指一種如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且其是與例如中介基板等印刷電路板（PCB）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板中嵌入有扇入型半導體封裝。

以下將參照附圖闡述一種藉由對支撐構件的內側壁進行加工，可防止在安裝電子組件時出現缺陷且可平穩地供應用於包封體的模製材料的半導體封裝。

圖9為示出根據本揭露中的例示性實施例的半導體封裝的平面圖，且圖10為沿圖9所示半導體封裝的線A-A'截取的側面剖視圖。

參照圖9及圖10，根據本例示性實施例的半導體封裝100可包括：連接構件140及連接構件150，分別包括重佈線層142及重佈線層152；支撐構件110，配置於連接構件140及連接構件150上且具有空腔110X；半導體晶片120，配置於空腔110X中連接構件140及連接構件150上；以及包封體160，包封位於空腔110X中的半導體晶片120。

半導體封裝100可包括配置於空腔110X中的多個電子組件124。

半導體晶片120及所述多個電子組件124可安裝於空腔110X中，且半導體晶片120的連接墊120P及所述多個電子組件124的連接端子可電性連接至重佈線層142及重佈線層152。

半導體晶片120的面積可相對大於電子組件124的面積。所述多個電子組件124可配置於支撐構件110的內側壁與半導體晶片120之間的空間中。在本例示性實施例中，如圖10所示，所述多個電子組件124可沿半導體晶片120的兩個邊與支撐構件110的內側壁之間的空間安裝。

在用於本例示性實施例中的支撐構件110中，所有環繞空腔110X的內側壁的上部區可具有倒角上部區（或被稱為「側壁加工區」）R。如圖9所示，倒角上部區R相對於內側壁的下部區可具有台階。「倒角上部區」是指倒角上端區，且作為包括以下形式的含義來使用：其中內側壁的上部區經加工以具有較內側壁的下部區的寬度大的寬度使得空腔的上部空間擴展的形式。

倒角上部區R可使空腔110X的上部空間擴展。由於空腔的上部空間的擴展，當使用噴嘴鄰近內側壁安裝電子組件124時，內側壁與噴嘴相互碰撞的可能性可顯著降低。

當內側壁的下部區的厚度D變小時，側壁與噴嘴將相互碰撞的可能性可降低，但由於電子組件124的安裝區與內側壁之間存在空間且噴嘴的截面主要具有倒梯形形狀，因此當內側壁的下部區的厚度D為電子組件124的安裝高度H的三倍或少於三倍時，內側壁與噴嘴將相互碰撞的可能性可有效地降低。

另外，倒角上部區R可在所有環繞空腔110X的內側壁中使用，以使空腔110X的上部空間顯著擴展。具體而言，可產生使支撐構件110的內側壁與電子組件124及半導體晶片120之間的空間擴展的效果，且因此當供應模製材料時，可將用於包封體160的模製材料有效地注入直到鄰近內側壁的區。因此，半導體晶片120及電子組件124可穩定地結合至支撐構件。

在本例示性實施例中，示出其中所有環繞空腔110X的內側壁的上部區都具有倒角上部區R的支撐構件110的形式。然而，支撐構件110並非僅限於此，且鄰近所述多個電子組件124的側壁區可具有倒角上部區R。舉例而言，在根據本例示性實施例的所述多個電子組件124的陣列的情形中，兩個側壁可具有倒角上部區R。具體而言，當電子組件124具有矩形結構時，在圖10中在y方向上的陣列中的側壁與噴嘴將相互碰撞的可能性比在x方向上的陣列中更高。在此種情形中，倒角上部區R可僅形成於鄰近在y方向上的陣列的內側壁中。

半導體晶片120可包括：記憶體晶片，例如揮發性記憶體、非揮發性記憶體、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器、應用專用積體電路等。

所述多個電子組件124可包括各種被動元件，例如高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷、電磁干擾濾波器及多層陶瓷電容器，但並非僅限於此。舉例而言，所述多個電子組件124可為網路相關電子組件以及被動組件。

以下將更詳細地闡述根據本例示性實施例的半導體封裝100中所包括的各個組件。

支撐構件110可維持半導體封裝100的剛性。配置於支撐構件110的空腔110X中的半導體晶片120可由包封體160來固定。支撐構件110可提供半導體封裝100經擴展的佈線區，且提高設計的自由度。與本例示性實施例不同，支撐構件可具有特定配線結構（參見圖13及圖14A）。

可使用絕緣材料作為支撐構件110的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂浸入於例如玻璃纖維及/或無機填料等加強材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另一選擇，可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。作為另一實例，可使用具有優異剛性及導熱性的金屬。在此種情形中，可使用Fe-Ni系合金作為所述金屬。在此種情形中，亦可在Fe-Ni系合金的表面上形成Cu鍍層，以確保Fe-Ni系合金與包封體160、另一層間絕緣材料等之間的黏附力。支撐構件110並非僅限於此，而是亦可由玻璃、陶瓷、塑膠等形成。

連接構件140及連接構件150可被配置成基本上對半導體晶片120的連接墊120P進行重佈線。數十至數百個具有各種功能的連接墊120P可藉由連接構件140及連接構件150而進行重佈線，且可經由連接端子175物理連接及/或電性連接至外部設備。連接構件140及連接構件150可連接至半導體晶片120的連接墊120P，且支撐半導體晶片120。

在本例示性實施例中，連接構件140及連接構件150可分別包括配置於第一絕緣層141上的第一重佈線層142及配置於第二絕緣層151上第二重佈線層152。第一重佈線層142可藉由形成於第一絕緣層141中的第一通孔143連接至半導體晶片120的連接墊120P，且第二重佈線層152可藉由形成於第二絕緣層151中的第二通孔153連接至第一重佈線圖案142。重佈線層並非僅限於此，而是可包括單層或較上述層多的多層。

類似於上述其他絕緣體，絕緣層151可包含熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂浸入於例如無機填料等加強材料中的樹脂，且可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣層151的材料。第一重佈線層142及第二重佈線層152以及第一通孔143及第二通孔153可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金。

包封體160可被配置成保護半導體晶片120。在本例示性實施例中，包封體160的包封形式不受特別限制，但可為包封體160環繞半導體晶片120的形式。舉例而言，包封體160可覆蓋半導體晶片120，且可填充支撐構件110的空腔110X內的剩餘空間。如上所述，包封體160可使用倒角上部區R有效地填充此種空間。包封體160可填充空腔110X，藉以充當黏合劑，並減少半導體晶片120的彎曲（buckling）。包封體160可覆蓋半導體晶片120的除半導體晶片120的下表面以外的所有表面。包封體160可端視半導體晶片120的連接墊120P的位置及形狀而僅覆蓋半導體晶片120的部分下表面。在一些例示性實施例中，包封體160可包括由多種材料形成的多個層。舉例而言，空腔110X中的空間可利用第一包封體來填充，且支撐構件110的第一表面110A及半導體晶片120可利用與第一包封體不同的第二包封體來覆蓋。包封體160的材料不受特別限制，而是可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂浸入於例如玻璃纖維及/或無機填料等加強材料中的樹脂，例如預浸體、味之素構成膜等。另外，可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。在一些例示性實施例中，可使用包含玻璃纖維及/或無機填料及絕緣樹脂的材料作為包封體160的材料以有效地抑制半導體封裝的翹曲。在一些例示性實施例中，包封體160可包含導電顆粒以阻擋電磁波。舉例而言，導電顆粒可包括銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等，但並非僅限於此。

根據本例示性實施例的半導體封裝100可更包括配置於連接構件150之下的鈍化層170。鈍化層170可配置成保護連接構件140及連接構件150免受外部物理性或化學性損傷。鈍化層170可具有暴露出連接構件150的第二重佈線層152的至少部分的開口171。鈍化層170的材料不受特別限制，而是可為例如阻焊劑。在一些例示性實施例中，可使用與用作支撐構件110及/或連接構件150的材料的絕緣材料相同或相似的材料（例如，感光成像介電樹脂、味之素構成膜等）作為鈍化層170中的每一者的材料。

根據本例示性實施例的半導體封裝100可更包括配置於鈍化層170的開口171中且向外暴露的連接端子175。連接端子175可配置成將半導體封裝100物理連接或電性連接至外部設備。舉例而言，半導體封裝100可藉由連接端子175安裝於電子裝置的母板上。在一些例示性實施例中，可在第二重佈線層152上形成額外凸塊下金屬（underbump metallurgy，UBM）層，且可形成連接端子175。舉例而言，連接端子175可由銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、焊料等形成，但並非僅限於此，且連接端子175可具有各種結構，例如接腳、球、引腳等。

圖11A至圖11G為用於闡述一種製造圖9所示半導體封裝的方法的主要製程的剖視圖。

參照圖11A，可製備用作支撐構件110的基板。支撐構件110可為具有彼此相對的第一表面與第二表面的絕緣基板。絕緣基板的材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。當使用例如包含玻璃纖維的預浸體等具有高剛性的材料作為絕緣基板的材料時，支撐構件110可用作對半導體封裝100的翹曲進行控制的支撐工具。

然後，參照圖11B，可在支撐構件110中形成空腔110X以安裝半導體晶片及電子組件。

空腔110X可使用機械鑽機及/或雷射鑽機來形成。然而，空腔110X並非僅限於此，而是亦可藉由使用用於研磨的顆粒的噴砂方法、使用電漿的乾式蝕刻方法等來形成。當空腔110X是使用機械鑽機及/或雷射鑽機形成時，可執行例如過錳酸鹽方法等除膠渣製程以移除空腔110X中的樹脂膠渣。在本例示性實施例中，可藉由利用額外製程移除環繞空腔的上邊緣區（由虛線標示的區）來形成倒角上部區R。可使用與對空腔進行加工的製程相似的製程作為額外製程。舉例而言，當利用噴砂方法或乾式蝕刻方法時，可使用另一遮罩形成倒角上部區R，以便於對所期望側壁的上部分的內側進行額外加工。

然後，參照圖11C，可將黏合膜180貼合至支撐構件110的第二表面110B。

可使用可對第一連接構件110進行固定的任何材料作為黏合膜108。作為非限制性實例，可使用任何已知的膠帶等。任何已知的膠帶的實例可包括黏附力因熱處理而被弱化的熱固性黏合膠帶、黏附力因紫外射線照射而被弱化的紫外線可固化黏合膠帶等。

然後，參照圖11D，可在支撐構件110的空腔110X中配置半導體晶片120。

半導體晶片120可在空腔110X中黏合膜180上被配置成連接墊120P貼合至黏合膜180的面朝下形式。在安裝具有相對小的面積的電子組件之前，可形成具有相對大的面積的半導體晶片120。

然後，參照圖11E，可在支撐構件110的空腔110X中配置電子組件124。

在作為一般拾取及放置製程的本轉移製程中，可使用以真空抽吸方式來轉移電子組件124的噴嘴190。電子組件124可配置於環繞半導體晶片120及空腔110X的側壁的相對窄的空間中。

在本轉移製程中，當噴嘴190降下以配置電子組件124時，噴嘴190可鄰近支撐構件110的側壁。在此種情形中，倒角上部區R會充分地確保空腔的上部空間，且可防止噴嘴190與側壁之間的碰撞或干擾。因此，可有效地防止因碰撞及干擾而可能出現的電子組件124的對準缺陷。

然後，參照圖11F，可使用包封體160來包封半導體晶片120及電子組件124。

包封體160亦可藉由倒角上部區R有效地填充半導體晶片120及電子組件124與側壁之間的空間。包封體160可藉由任何已知的方法來形成，或可藉由將液相樹脂施加至黏合膜180以包封半導體晶片120並接著硬化所述液相樹脂來形成。可藉由此種硬化製程來將半導體晶片120及電子組件124固定至支撐構件110。作為施加液相樹脂的方法，舉例而言，可利用用刮板來施加油墨的網版印刷方法、以薄霧形式來施加油墨的噴霧印刷方法等。作為另一選擇，可利用層疊方法。舉例而言，可利用包括以下步驟的的方法：執行將液相樹脂在高溫下壓印預定時間的熱壓製程、對液相樹脂進行減壓並接著將液相樹脂冷卻至室溫、在冷壓製程中冷卻前驅物並接著分離作業工具等。

然後，參照圖11G，可將黏合膜180剝離，且可在半導體晶片120的主動面（配置有連接墊120P的表面）及支撐構件的第二表面110B上形成連接構件140及連接構件150。

黏合膜180的剝離製程不受特別限制，而是可藉由任何已知的方法來執行。舉例而言，當使用黏附力因熱處理而被弱化的熱固性黏合膠帶、黏附力因紫外射線照射而被弱化的紫外線可固化黏合膠帶等作為黏合膜180時，黏合膜180可在黏合膜180的黏附力因對黏合膜180進行熱處理而被弱化之後剝離，或者可在黏合膜180的黏附力因利用紫外射線照射黏合膜180而被弱化之後剝離。連接構件140及連接構件150可藉由以下方式來獲得：依序形成第一絕緣層141及第一重佈線層142，且接著在第一絕緣層141上形成第二絕緣層151及第二重佈線層152且接著分別在第一絕緣層141及第二絕緣層151中形成通孔143及通孔153。可在連接構件150上形成鈍化層170。

另外，可形成鈍化層170，且可在鈍化層170中形成開口171，以使得部分第二重佈線層152暴露，且可形成連接端子175以製造圖9所示半導體封裝。可在形成連接端子175之前形成凸塊下金屬（UBM）層。

可用於本例示性實施例中的倒角上部區可具有各種形狀而不限於台階結構，只要所述倒角上部區可使空腔的上部空間擴展即可。圖12A至圖12C為示出可用於本揭露中的例示性實施例中的各種核心的側壁結構的剖視圖。

可用於本例示性實施例中的支撐構件110a可具有在垂直方向上呈台階狀的倒角上部區Ra（參見圖12A）。與此種情形不同，支撐構件110b可具有截面為平緩折曲形狀或彎曲形狀的上部區Rb（參見圖12B）。若有必要，則如在圖12C所示支撐構件100c中一樣，可藉由對部分下部區以及上部區進行加工來提供具有經大致上平緩加工的表面的內側壁Rc。

這些各種形狀可因加工方式不同而產生。舉例而言，可藉由蝕刻製程來獲得平緩形狀，且可藉由機械加工來獲得垂直形狀。可藉由選擇適當的製程來製備具有所期望形狀的倒角上部區。

與本例示性實施例不同，支撐構件可包括配線結構。在此種情形中，在對上部區進行倒角化方面可能存在限制。舉例而言，對整個側壁或一個邊的整個區進行加工可對配線結構造成損壞。慮及此方面，可僅在鄰近電子組件的區中提供倒角上部區。在圖13至圖14B中示出根據此例示性實施例的半導體封裝200。

圖13為示出根據本揭露中的另一例示性實施例的半導體封裝的平面圖，且圖14A及圖14分別為沿圖13的半導體封裝的線X1-X1'及線X2-X2'截取的側面剖視圖。

參照圖13、圖14A及圖14B，可理解，除了具有配線結構的支撐構件210以及多個第一電子組件224A及多個第二電子組件224B的陣列、以及因其產生的內側壁結構的差異以外，根據本例示性實施例的半導體封裝200具有與圖9及圖10所示結構相似的結構。除非明確作出相反的闡述，否則根據本例示性實施例的組件可參考圖9及圖10所示半導體封裝100的相同或相似組件的說明來理解。

用於本例示性實施例中的支撐構件210可包括具有彼此相對的第一表面211A與第二表面211B的絕緣基板210。支撐構件210可包括實施於絕緣基板211上的配線結構。配線結構可包括：第一配線圖案231及第二配線圖案232，分別配置於絕緣基板211的第一表面211A及第二表面211B上；以及貫通孔215，將第一配線圖案231與第二配線圖案232彼此連接。

在本例示性實施例中，支撐構件210的第二配線圖案232可藉由第一通孔143連接至連接構件140的第一重佈線層142。包封體260可覆蓋支撐構件210的上表面，且可形成開口261，以使得支撐構件210的第一配線圖案231的一些區暴露。可在開口261中形成額外連接端子265。

如圖13所示，半導體封裝200可包括配置於空腔210X中的半導體晶片220以及多個第一電子組件224A及多個第二電子組件224B。兩個第一電子組件224A可配置於半導體晶片220與支撐構件的一個側壁之間，且兩個第二電子組件224B可配置於半導體晶片220與支撐構件的另一側壁之間。

由於用於本例示性實施例中的支撐構件210包括配線結構，因此可能無法自由地形成倒角上部區R。因此，如圖13所示，在本例示性實施例中，可僅在鄰近第一電子組件224A及第二電子組件224B的內側壁中設置倒角上部區R。若有必要，則如在本例示性實施例中一樣，可設置自內側壁向內以凹形凹入的第一額外安裝部分A以及第二額外安裝部分B1及B2，以充分地準備用於安裝第一電子組件224A及第二電子組件224B的空間。第一額外安裝部分A可被提供作為用於所述多個第一電子組件224A的一個空間，而第二額外安裝部分B1及B2可分別被提供作為用於所述多個第二電子組件224B的多個空間。第二額外安裝部分B1及B2以及設置於第二額外安裝部分B1及B2中的倒角上部區R可配置於多個貫通孔215之間。

倒角上部區R以及第一額外安裝部分A及第二額外安裝部分B1及B2可使空腔210X的下部空間以及上部空間額外擴展。具體而言，當使用具有配線結構的支撐構件時，可藉由局部加工來有效地防止因噴嘴的影響等而引起的對準缺陷。

圖15為示出根據本揭露中的另一例示性實施例的半導體封裝的側面剖視圖，且圖16為沿圖15所示半導體封裝的線B-B'截取的平面圖。

參照圖15及圖16，根據本例示性實施例的半導體封裝300可包括：支撐構件310，具有第一空腔310XA、第二空腔310XB及第三空腔310XC；半導體晶片120，配置於第一空腔310XA中且具有連接墊120P；一或多個第一電子組件324A，配置於第二空腔310XB中；一或多個第二電子組件324B，配置於第三空腔310XC中；以及連接構件140，配置於支撐構件310、半導體晶片120、第一電子組件324A及第二電子組件324B上，且包括電性連接至連接墊120P、第一電子組件324A及第二電子組件324B的重佈線層142。另外，半導體封裝300可更包括包封體360，包封體360包封支撐構件310、半導體晶片120、第一電子組件324A及第二電子組件324B，且填充第一空腔310XA、第二空腔310XB及第三空腔310XC的剩餘空間。

在本例示性實施例中，半導體封裝300可更包括：鈍化層170，配置於連接構件140上；凸塊下金屬層160，形成於鈍化層170的開口中且電性連接至重佈線層142；以及電性連接結構175，藉由凸塊下金屬層160電性連接至重佈線層142。

可在第一貫穿孔310XB及第二貫穿孔310XC的側壁結構的內壁上配置金屬層312，且金屬層312可延伸至支撐構件310的上表面及下表面。可在包封體360上配置背側金屬層332。背側金屬層332可藉由貫穿包封體360的至少部分的背側通孔333連接至金屬層312。可在背側金屬層332上配置鈍化層380。

如上所述，半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。在此種情形中，積體電路可例如為電源管理積體電路（power management IC，PMIC），但並非僅限於此。第一電子組件324A及第二電子組件324B可分別為多層陶瓷電容器（MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、電感器、珠粒或各種其他種類的濾波器等。如圖15及圖16所示，第一電子組件324A與第二電子組件324B可具有不同的厚度及尺寸。

如上所述，第二空腔310XB及第三空腔310XC可提供用於安裝例如被動元件等第一電子組件324A及第二電子組件324B的空間。在本例示性實施例中，示出其中兩個空腔被提供作為用於安裝電子組件的空間的形式，但在另一例示性實施例中，亦可使用一個空腔或另一數目的空腔。

環繞第二空腔310XB及第三空腔310XC的側壁結構可具有第一側壁加工區R1及第二側壁加工區R2，第一側壁加工區R1及第二側壁加工區R2在上述例示性實施例中被稱為倒角上部區。詳言之，如圖15及圖16所示，第一側壁加工區R1可具有其中側壁結構的上部區的寬度小於側壁結構的下部區的寬度使得第二空腔310XB的上部空間擴展的結構。同時，如圖16所示，第二側壁加工區R2可具有其中僅一部分的側壁使第三空腔310XC的上部空間擴展的形式。

第一側壁加工區R1及第二側壁加工區R2可形成於在環繞第二空腔310XB及第三空腔310XC的側壁結構中鄰近第一電子組件324A及第二電子組件324B的區中。示出其中所述多個電子組件配置於第一空腔310XB及第二空腔310XC中的形式，但亦可提供用於安裝一個被動元件的空腔。

如圖16所示，在第二空腔310XB的情形中，示出其中側壁加工區R1是沿所有側壁結構形成的形式。另一方面，在第三空腔310XC的情形中，第二側壁加工區R2可僅形成於側壁結構的一些區中。在本例示性實施例中，用於第三空腔310XC中的側壁加工區R2可僅形成於鄰近第二電子組件324B的相對小的電子組件324B'的在縱向方向上的寬度的內側壁中。

如上所述，根據本揭露中的例示性實施例，可提供一種可防止因在安裝電子組件的製程中的干擾或接觸而引起的缺陷且可平穩地供應用於包封體的樹脂的半導體封裝。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100、200、300‧‧‧半導體封裝

110、110a、110b、110c、210、310‧‧‧支撐構件

110A、211A‧‧‧第一表面

110B、211B‧‧‧第二表面

110X、210X‧‧‧空腔

120、220、2120、2220‧‧‧半導體晶片

120P、2122、2222‧‧‧連接墊

124、324B'、1120‧‧‧電子組件

140、150、2140、2240‧‧‧連接構件

141‧‧‧第一絕緣層

142‧‧‧重佈線層/第一重佈線層

143‧‧‧第一通孔

151‧‧‧第二絕緣層/絕緣層

152‧‧‧重佈線層/第二重佈線層

153‧‧‧第二通孔

160、260、360、2130、2290‧‧‧包封體

170、380、2150、2223、2250‧‧‧鈍化層

171、261、2251‧‧‧開口

175、265‧‧‧連接端子

180‧‧‧黏合膜

190‧‧‧噴嘴

211‧‧‧絕緣基板

215‧‧‧貫通孔

224A、324A‧‧‧第一電子組件

224B、324B‧‧‧第二電子組件

231‧‧‧第一配線圖案

232‧‧‧第二配線圖案

310XA‧‧‧第一空腔

310XB‧‧‧第二空腔

310XC‧‧‧第三空腔

312‧‧‧金屬層

332‧‧‧背側金屬層

333‧‧‧背側通孔

1000‧‧‧電子裝置

1010、2500‧‧‧主板

1020‧‧‧晶片相關組件

1030‧‧‧網路相關組件

1040‧‧‧其他組件

1050、1130‧‧‧照相機模組

1060‧‧‧天線

1070‧‧‧顯示器裝置

1080‧‧‧電池

1090‧‧‧訊號線

1100‧‧‧智慧型電話

1101、2121、2221‧‧‧本體

1110‧‧‧母板

2100‧‧‧扇出型半導體封裝

2141、2241‧‧‧絕緣層

2142‧‧‧重佈線層

2143、2243‧‧‧通孔

2160、2260‧‧‧凸塊下金屬層

2170、2270‧‧‧焊球

2200‧‧‧扇入型半導體封裝

2242‧‧‧配線圖案

2243h‧‧‧通孔孔洞

2280‧‧‧底部填充樹脂

2301、2302‧‧‧中介基板

A‧‧‧第一額外安裝部分

A-A'、B-B'、X1-X1'、X2-X2'‧‧‧線

B1、B2‧‧‧第二額外安裝部分

D‧‧‧厚度

H‧‧‧安裝高度

R、Ra‧‧‧倒角上部區

R1‧‧‧第一側壁加工區

R2‧‧‧第二側壁加工區

Rb‧‧‧上部區

Rc‧‧‧內側壁

x、y‧‧‧方向

結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的示意性方塊圖。 圖2為示出電子裝置的實例的示意性立體圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的示意性剖視圖。 圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6為示出其中扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7為示出扇出型半導體封裝的示意性剖視圖。 圖8為示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的平面圖。 圖10為沿圖9所示半導體封裝的線A-A'截取的側面剖視圖。 圖11A至圖11G為用於闡述一種製造圖9所示半導體封裝的方法的主要製程的剖視圖。 圖12A至圖12C為示出可用於本揭露中的例示性實施例中的各種核心的側壁結構的剖視圖。 圖13為示出根據本揭露中的另一例示性實施例的半導體封裝的平面圖。 圖14A及圖14B分別為沿圖13的半導體封裝的線X1-X1'及線X2-X2'截取的側面剖視圖。 圖15為示出根據本揭露中的另一例示性實施例的半導體封裝的側面剖視圖。 圖16為沿圖15所示半導體封裝的線B-B'截取的平面圖。

Claims (18)

1. 一種半導體封裝，包括： 連接構件，具有彼此相對的第一表面與第二表面且包括重佈線層； 支撐構件，配置於所述連接構件的所述第一表面上，包括空腔，且具有環繞所述空腔的內側壁，所述內側壁具有倒角上部區； 半導體晶片，配置於所述空腔中所述連接構件上，且具有電性連接至所述重佈線層的連接墊； 至少一個電子組件，配置於所述半導體晶片與所述內側壁之間，且具有電性連接至所述重佈線層的連接端子；以及 包封體，包封配置於所述空腔中的所述半導體晶片及所述至少一個電子組件。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述至少一個電子組件是多個電子組件，且 所述倒角上部區是多個倒角上部區。
3. 如申請專利範圍第2項所述的半導體封裝，其中所述多個倒角上部區排列成分別與所述多個電子組件對應。
4. 如申請專利範圍第1項所述的半導體封裝，其中所述至少一個電子組件是多個電子組件，且 所述多個電子組件是沿所述半導體晶片的至少一側排列。
5. 如申請專利範圍第1項所述的半導體封裝，其中所述倒角上部區環繞所述空腔。
6. 如申請專利範圍第1項所述的半導體封裝，其中部分所述內側壁不包括倒角上部區。
7. 如申請專利範圍第1項所述的半導體封裝，其中所述倒角上部區相對於所述內側壁的下部區具有台階。
8. 如申請專利範圍第7項所述的半導體封裝，其中所述下部區的高度是鄰近所述內側壁的所述電子組件的高度的三倍或少於三倍。
9. 如申請專利範圍第1項所述的半導體封裝，其中所述倒角上部區具有延伸至所述空腔的底表面的傾斜表面。
10. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐構件具有連接至所述重佈線層且延伸至所述支撐構件的上表面的多個貫通孔。
11. 如申請專利範圍第10項所述的半導體封裝，其中所述倒角上部區配置於所述多個貫通孔之間。
12. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐構件的配置有所述倒角上部區的部分的寬度小於所述支撐構件的其他部分的寬度。
13. 如申請專利範圍第1項所述的半導體封裝，其中所述倒角上部區具有彎曲形狀。
14. 一種半導體封裝，包括： 連接構件，具有彼此相對的第一表面與第二表面且包括重佈線層； 支撐構件，配置於所述連接構件的所述第一表面上，包括第一空腔及第二空腔，且具有環繞所述第一空腔及所述第二空腔的側壁結構； 半導體晶片，配置於所述第一空腔中所述連接構件上，且具有電性連接至所述重佈線層的連接墊； 至少一個電子組件，配置於所述第二空腔中，且具有電性連接至所述重佈線層的連接端子；以及 包封體，包封分別配置於所述第一空腔及所述第二空腔中的所述半導體晶片及所述至少一個電子組件， 其中所述側壁結構具有側壁加工區，在所述側壁加工區中所述側壁結構的上部區的寬度大於所述側壁結構的下部區的寬度，使得所述第二空腔的上部空間在所述側壁結構的鄰近所述至少一個電子組件的區中擴展。
15. 如申請專利範圍第14項所述的半導體封裝，其中所述第二空腔包括多個第二空腔，且 多個電子組件配置於所述多個第二空腔中的至少一者中。
16. 如申請專利範圍第14項所述的半導體封裝，其中所述側壁加工區形成於所有環繞所述第二空腔的所述側壁結構中。
17. 如申請專利範圍第14項所述的半導體封裝，其中所述側壁加工區僅形成於一部分的環繞所述第二空腔的所述側壁結構中。
18. 如申請專利範圍第14項所述的半導體封裝，其中所述側壁加工區包括第一側壁加工區及第二側壁加工區。