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TW201903858A - 半導體裝置的製造方法 - Google Patents

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TW201903858A
TW201903858A TW106138421A TW106138421A TW201903858A TW 201903858 A TW201903858 A TW 201903858A TW 106138421 A TW106138421 A TW 106138421A TW 106138421 A TW106138421 A TW 106138421A TW 201903858 A TW201903858 A TW 201903858A
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Inventor
陳勁達
陳彥廷
吳漢威
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台灣積體電路製造股份有限公司
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Abstract

提供半導體裝置的結構及其製造方法，在第一鰭片上形成第一功函數層，且與相鄰的第二鰭片相比，第一功函數層終止於更靠近第一鰭片。在第一功函數層上形成第二功函數層，且與相鄰的第一鰭片相比，第二功函數層終止於更靠近第二鰭片。在第二功函數層和第二鰭片上形成第三功函數層。在第三功函數層上形成導電層。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體製造技術，且特別關於鰭式場效電晶體結構及其製造方法。
金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)裝置是積體電路的基本建構元件。目前的金屬氧化物半導體(MOS)裝置通常具有由摻雜p型或n型雜質的多晶矽(polysilicon)形成的閘極電極，其係使用例如離子植入或熱擴散的摻雜技術。閘極電極的功函數(work function)可調整至矽的能帶邊緣。對於N型金屬氧化物半導體(NMOS)裝置而言，功函數可調整至靠近矽的傳導帶。對於P型金屬氧化物半導體(PMOS)裝置而言，功函數可調整至靠近矽的價帶。可藉由選擇適當的雜質達到調整多晶矽閘極電極的功函數。
採用多晶矽閘極電極的金屬氧化物半導體(MOS)裝置出現載子空乏效應，亦稱作多晶矽空乏效應(poly depletion effect)。當所施加的電場從靠近閘極介電層的閘極區帶走載子時會發生多晶矽空乏效應，進而形成空乏層。在n型摻雜的多晶矽層中，空乏層包含離子化的不移動的施體位置(donor sites)，而在p型摻雜的多晶矽層中，空乏層包含離子化的不移動的受體位置(acceptor sites)。空 乏效應導致有效閘極介電層厚度的增加，使得在半導體的表面產生反轉層(inversion layer)變得更加困難。
多晶矽空乏的問題可藉由形成金屬閘極電極獲得解決，其中用於N型金屬氧化物半導體(NMOS)裝置和P型金屬氧化物半導體(PMOS)裝置之金屬的閘極亦可具有能帶邊緣的功函數。因此，所得到的金屬閘極包含複數膜層，以滿足N型金屬氧化物半導體(NMOS)裝置和P型金屬氧化物半導體(PMOS)裝置的需求。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在第一鰭片和第二鰭片上形成第一介電層，在第一介電層中形成凹陷，第一鰭片和第二鰭片突出於凹陷的底部之上，在第一鰭片和第二鰭片上形成第一功函數層，在第一功函數層上形成第一圖案化遮罩，與第二鰭片相比，第一圖案化遮罩終止於更靠近第一鰭片，使得在第二鰭片上的第一功函數層暴露出來，由第二鰭片上方以及第一鰭片與第二鰭片之間的區域移除第一功函數層，與第二鰭片相比，第一功函數層終止於更靠近第一鰭片的位置，移除第一圖案化遮罩。此方法更包含在第一功函數層和第二鰭片上形成第二功函數層，在第二功函數層上形成第二圖案化遮罩，與第一鰭片相比，第二圖案化遮罩終止於更靠近第二鰭片，使得在第二鰭片上的第二功函數層暴露出來，由第二鰭片上方以及第一鰭片與第二鰭片之間的區域移除第二功函數層，與第一鰭片相比，第二功函數 層終止於更靠近第二鰭片的位置，移除第二圖案化遮罩。此方法更包含在第二功函數層和第二鰭片上形成第三功函數層，以及在第三功函數層上形成金屬層。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在第一鰭片上形成第一功函數層，與第二鰭片相比，第一功函數層終止於更靠近第一鰭片，在第一功函數層上形成第二功函數層，與第一鰭片相比，第二功函數層終止於更靠近第二鰭片，在第二功函數層上形成第三功函數層，第三功函數層延伸於第二鰭片上方，以及在第三功函數層上形成金屬層。
本發明的一些實施例提供半導體裝置，半導體裝置包含第一鰭片和第二鰭片，半導體裝置還包含第一功函數金屬層延伸於第一鰭片上，與第二鰭片相比，第一功函數金屬層終止於更靠近第一鰭片的第一位置，第一位置在第一鰭片與第二鰭片之間。半導體裝置更包含第二功函數金屬層延伸於第一功函數金屬層上，與第一鰭片相比，第二功函數金屬層終止於更靠近第二鰭片的第二位置，第二位置在第一鰭片與第二鰭片之間。半導體裝置還包含閘極電極位於第一鰭片和第二鰭片上。
102‧‧‧基底
102A‧‧‧主表面
104‧‧‧溝槽
106‧‧‧半導體條
108‧‧‧淺溝槽隔離區
202、204、206、208、211、212、214、216、218、220、224、226、228‧‧‧步驟
210‧‧‧突出的鰭片
210A‧‧‧第一鰭片
210B‧‧‧第二鰭片
310‧‧‧虛設閘極堆疊
312‧‧‧虛設閘極介電層
314‧‧‧虛設閘極電極
316‧‧‧硬遮罩層
318‧‧‧閘極間隔物
410、910‧‧‧凹陷
510‧‧‧源極/汲極區
608‧‧‧源極/汲極矽化物區
610‧‧‧層間介電層
710‧‧‧源極/汲極接觸物
1010‧‧‧閘極介電層
1110‧‧‧第一功函數層
1220‧‧‧第一遮罩
1222‧‧‧第一犧牲層
1224‧‧‧第一圖案化遮罩
12241‧‧‧第一邊緣
1510‧‧‧第二功函數層
1620‧‧‧第二遮罩
1622‧‧‧第二犧牲層
1624‧‧‧第二圖案化遮罩
16241‧‧‧第二邊緣
1650‧‧‧空隙
1910‧‧‧第三功函數層
2020‧‧‧閘極電極
C‧‧‧中央線
D1、D3、D5‧‧‧距離
D2、D4‧‧‧偏移距離
L1‧‧‧長度
T1、T3、T5‧‧‧水平厚度
T2、T4、T6‧‧‧垂直厚度
W1‧‧‧寬度
藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的觀點。值得注意的是，根據本產業的標準慣例，各個不同部件(feature)未必按照比例繪製。事實上，為了清楚地討論，各個不同部件的尺寸可隨意被增加或減 少。
第1-7、8A-20A、8B-20B圖係根據一些實施例說明形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的各個中間階段。
第21圖係根據一些實施例說明形成鰭式場效電晶體(FinFET)的製程流程圖。
以下敘述提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。下面描述了組件和配置的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，並非意圖限制本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者，在以下敘述中可使用空間上相關措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方位，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方位定位(旋轉 90度或在其他方位)，且在此使用的空間相關描述可依此相應地解讀。
根據各個不同的示範實施例提供電晶體及其製造方法。根據一些實施例圖示說明形成電晶體的各個中間階段，並討論一些實施例的一些變化。在各個不同的示意圖和說明實施例中，相似的參照標號用於標示相似的元件。在說明的示範實施例中，以形成鰭式場效電晶體(FinFETs)作為範例解釋本發明實施例，本發明實施例的觀點亦可適用於平面型電晶體(planar transistors)。
第1至20B圖係根據本發明的一些實施例說明製造鰭式場效電晶體(FinFETs)的各個中間階段。在此所述的製程係有關於形成多個具有不同操作特性的電晶體，這些電晶體共用一個共同閘極。舉例而言，在一實施例中，例如在反向器(inverter)中，p型電晶體和n型電晶體可共用一個共同閘極。在這些情況下，可能需要調整閘極電極，使得閘極電極的功函數針對特定操作特性做調整。在本文敘述中，當金屬層稱為功函數金屬時，表示此金屬層具有的功函數適用於個別的鰭式場效電晶體(FinFET)的類型，並且此金屬層在金屬閘極中的位置使其有影響或決定個別的鰭式場效電晶體(FinFET)之功函數的作用。舉例而言，當鰭式場效電晶體(FinFET)是n型鰭式場效電晶體(FinFET)時，功函數金屬最好具有低於中間能隙(mid-gap)功函數(約4.5電子伏特(eV))的低功函數。此個別的功函數金屬的功函數可稱為n型功函數，此n型功函數低於約4.3eV，且可在約 3.9eV至約4.3eV之間的範圍。當鰭式場效電晶體(FinFET)是p型鰭式場效電晶體(FinFET)時，功函數金屬最好具有高於中間能隙功函數的高功函數。此個別的功函數金屬的功函數可稱為p型功函數，此p型功函數高於約4.5eV，且可在約4.7eV至約5.1eV之間的範圍。
在後續描述中，提供範例是假設形成第一鰭片210A(參見例如第20B圖)具有三個功函數層，且形成第二鰭片210B(參見例如第20B圖)具有一個功函數層。在此範例中，假設第一鰭片210A是p型鰭式場效電晶體(FinFET)，且假設第二鰭片210B是n型鰭式場效電晶體(FinFET)。三個功函數層將形成於用在p型鰭式場效電晶體(FinFET)的第一鰭片210A上，且一個功函數層將形成於用在n型鰭式場效電晶體(FinFET)的第二鰭片210B上。三個功函數層可以是例如兩層p型功函數金屬(例如TiN或其他p型功函數金屬)以及一層n型功函數金屬(例如TiAl或其他n型功函數金屬)，而在n型鰭式場效電晶體(FinFET)的第二鰭片210B上將使用一層n型功函數金屬。
作為另一範例，第一鰭片210A可以是n型鰭式場效電晶體(FinFET)的一部份，且第二鰭片210B可以是p型鰭式場效電晶體(FinFET)的一部份。在此範例中，在第一鰭片210A上的三個功函數層可以是例如兩層n型功函數金屬(例如TiAl或其他n型功函數金屬)以及一層p型功函數金屬(例如TiN或其他p型功函數金屬)，而在p型鰭式場效電晶體(FinFET)的第二鰭片210B上將使用一層p型功函數金 屬。在本發明實施例的範疇中可使用其他材料、製程以及配置。
第1至20B圖所示的步驟也示意地反映在第21圖所示的製程流程。
第1圖顯示初始結構的透視示意圖。初始結構包含基底102，其具有半導體條(strip)106自基底102延伸。此個別的步驟在第21圖所示的製程流程中的步驟202說明。基底102由具有第一晶格常數的半導體材料形成。如後續將會詳細解釋，具有第二晶格常數之另一半導體層將形成於基底102的材料上，第二晶格常數不同於第一晶格常數。在一些實施例中，基底102包含結晶的矽基底(例如晶圓)，儘管也可使用其他適當的元素半導體，例如適當的化合物半導體(例如砷化鎵、碳化矽、砷化銦、磷化銦或類似材料)、或適當的合金半導體(例如碳化矽鍺、磷化鎵砷或磷化鎵銦)、或類似半導體。此外，基底102可包含磊晶層(epitaxial layer，epi-layer)，可將基底102應變(strain)以增強效能，及/或基底102可包含絕緣體上的矽(silicon-on-insulator，SOI)結構。
此外，基底102可包含其他部件。舉例而言，基底102可包含各個不同的摻雜區，視設計需求而定(例如p型基底或n型基底)。舉例而言，摻雜區可摻雜p型摻雜物例如硼或BF2、n型摻雜物例如磷或砷、及/或前述之組合。摻雜區也可配置用於n型鰭式場效電晶體(FinFET)及/或p型鰭式場效電晶體(FinFET)。
可使用例如光微影技術將基底102圖案化。舉例而言，在基底102上形成遮罩層(未顯示)，例如墊(pad)氧化物層以及其上方的墊氮化物層。墊氧化物層可以是薄膜，其包含例如使用熱氧化製程形成的氧化矽。墊氧化物層可作為基底102與其上方的墊氮化物層之間的黏著層，且墊氧化物層可作為蝕刻墊氮化物層的蝕刻停止層。在一實施例中，墊氮化物層由氮化矽形成，舉例而言，使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)。
可使用光微影技術將遮罩層圖案化。一般而言，光微影技術利用光阻材料(未顯示)，將其沉積、照光(曝光)及顯影，以移除部分的光阻材料。剩餘的光阻材料在後續的製程步驟例如蝕刻時保護其下方的材料，例如在此範例中的遮罩層。在此範例中，將光阻材料圖案化以定義墊氧化物層以及墊氮化物層。
圖案化遮罩接著用來將基底102暴露出的部分圖案化以形成溝槽104，藉此定義相鄰溝槽104之間的半導體條106，如第1圖所示。如後續將討論，後續將介電材料填入溝槽104，以形成相鄰於半導體條106的隔離區，例如淺溝槽隔離(shallow trench isolation，STI)區。在一些實施例中，溝槽104可以是彼此平行且相對於彼此緊密間隔的長條(由上視角度觀之)。在一些實施例中，溝槽104可以是連續的且圍繞半導體條106。
可形成隔離區例如淺溝槽隔離區108自基底102的頂面延伸至基底102中，其中基底102的頂面是基底或晶圓的主表面102A。基底102在相鄰的淺溝槽隔離區108之間的部分稱作半導體條106。根據一些示範實施例，半導體條106的頂面和淺溝槽隔離區108的頂面彼此可大體上有相同水平高度(在製程變化內)。
淺溝槽隔離區108可包含內襯(liner)氧化物(未顯示)。內襯氧化物由熱氧化物形成，此熱氧化物可透過基底102的表面層之熱氧化而形成。內襯氧化物亦可以是沉積氧化矽層，其係使用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma CVD，HDPCVD)或化學氣相沉積(CVD)形成。淺溝槽隔離區108亦可包含介電材料位於內襯氧化物上，其中介電材料可由流動式化學氣相沉積(Flowable CVD，FCVD)、旋轉塗佈(spin-on)或類似製程形成。
在一些實施例中，淺溝槽隔離區108可以是使用甲烷(SiH4)和氧氣(O2)作為反應前驅物，採用高密度電漿化學氣相沉積(HDPCVD)製程形成的氧化矽層。在其他實施例中，可使用次大氣壓化學氣相沉積(sub-atmospheric CVD，SACVD)製程或高深寬比填溝製程(high aspect-ratio process，HARP)形成淺溝槽隔離區108，其中製程氣體可包含四乙氧基矽烷(tetraethylorthsilocate，TEOS)和臭氧(O3)。在另一些其他實施例中，可使用旋塗式介電質(spin-on-dielectric，SOD)製程，例如使用氫矽倍半氧烷 (hydrogen silsesquioxane，HSQ)或甲基矽倍半氧烷(methy silsesquioxane，MSQ)形成淺溝槽隔離區108。也可使用其他製程和材料。可實施平坦化製程例如化學機械研磨(chemical mechanical polish，CMP)製程，以移除多餘的材料來形成如第1圖所示的淺溝槽隔離區108。
參考第2圖，讓淺溝槽隔離區108凹陷，使得半導體條106的頂部突出高於淺溝槽隔離區108的頂面，以形成突出的鰭片210。此個別的步驟在第21圖所示的製程流程中的步驟204說明。可使用一或多道蝕刻製程實施蝕刻。舉例而言，在淺溝槽隔離區108由氧化矽形成的實施例中，可利用使用NF3和NH3作為蝕刻氣體的乾式蝕刻製程，蝕刻氣體也可以包含氬氣。根據本發明的另一些實施例，可使用濕式蝕刻製程例如稀釋HF的濕式蝕刻，實施淺溝槽隔離區108之凹陷。
參考第3圖，在突出的鰭片210的頂面和側壁上形成虛設閘極堆疊310。此個別的步驟在第21圖所示的製程流程中的步驟206說明。虛設閘極堆疊310可包含虛設閘極介電層312以及在虛設閘極介電層312上的虛設閘極電極314。舉例而言，可使用多晶矽形成虛設閘極電極314，然而也可使用其他材料。虛設閘極堆疊310也可包含在虛設閘極電極314上之一或多個硬遮罩，例如硬遮罩層316。硬遮罩層316可由氮化矽、碳氮化矽或類似材料形成。虛設閘極堆疊310亦可具有縱長方向，其大體上垂直(例如在製程的變化內)於突出的鰭片210的縱長或軸向方向。
接著，在虛設閘極堆疊310的側壁上形成閘極間隔物318。根據本發明的一些實施例，閘極間隔物318由介電材料形成，例如氮化矽、氮碳氧化矽(silicon oxy-carbo-nitride，SiOCN)、氮碳化矽(silicon carbon-nitride，SiCN)，或金屬氧化物例如氧化鋁。根據本發明的一些實施例，閘極間隔物318由氮碳氧化矽(SiOCN)形成，且可具有單層結構。根據另一些實施例，閘極間隔物318具有複合結構，其包含複數層。舉例而言，閘極間隔物318可包含氧化矽層以及在氧化矽層上的氮化矽層。
可藉由異向性(anisotropically)蝕刻毯覆的(blanket)沉積層而形成閘極間隔物318。根據本發明的一些實施例，使用順應性(conformal)沉積方法例如原子層沉積(ALD)、化學氣相沉積(CVD)等形成間隔物層(未顯示)，使得間隔物層的側壁部分具有足夠的厚度。間隔物層的水平部分和垂直部分可具有大體上相同的厚度，例如垂直部分的垂直厚度與水平部分的水平厚度之間的差異小於水平厚度的20%。
實施異向性蝕刻，以移除間隔物層的水平部分。間隔物層剩餘的垂直部分形成閘極間隔物318，其位於虛設閘極堆疊310的側壁上。儘管未顯示，可保留部分的間隔物層相鄰於突出的鰭片210。
如第4圖所示，根據一些實施例，接著實施蝕刻步驟(此後稱為源極/汲極凹陷)，以蝕刻突出的鰭片210未被虛設閘極堆疊310和虛設閘極間隔物318覆蓋的部分。 此個別的步驟在第21圖所示的製程流程中的步驟208說明。凹陷可以是異向性的，因此突出的鰭片210在虛設閘極堆疊310和閘極間隔物318正下方的部分被保護且未被蝕刻。根據一些實施例，凹陷的半導體條106的頂面可低於淺溝槽隔離區108的頂面。因此，在淺溝槽隔離區108之間形成凹陷410。凹陷410位於虛設閘極堆疊310的相對側上。
接著，如第5圖所示，形成源極/汲極區510。可使用磊晶製程選擇性成長半導體材料於凹陷410中(參見第4圖)，形成源極/汲極區510。此個別的步驟在第21圖所示的製程流程中的步驟211說明。根據一些示範實施例，源極/汲極區510包含矽鍺或矽。磊晶區可原位(in situ)摻雜p型或n型雜質，視所得到的鰭式場效電晶體(FinFET)是p型鰭式場效電晶體或n型鰭式場效電晶體而定。舉例而言，當所得到的鰭式場效電晶體(FinFET)是p型鰭式場效電晶體(FinFET)時，可成長矽鍺硼(SiGeB)。反之，當所得到的鰭式場效電晶體(FinFET)是n型鰭式場效電晶體(FinFET)時，可成長矽磷(SiP)或矽碳磷(SiCP)。根據本發明的另一些實施例，磊晶區包含三五族(III-V)化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。在磊晶區填入凹陷410之後，磊晶區之進一步地磊晶成長讓磊晶區水平地擴張，並且可形成刻面(facets)。
在磊晶步驟之後，磊晶區可進一步植入p型或n型雜質以形成源極/汲極區510。根據本發明的另一些實施 例，在磊晶製程的過程中，磊晶區原位摻雜p型或n型雜質，並且省略植入步驟。磊晶區包含形成於淺溝槽隔離區108中的較低部分，以及形成於淺溝槽隔離區108的頂面之上的上方部分。較低部分的側壁被凹陷410(參見第4圖)的形狀塑形，可具有(大體上)筆直的邊緣，此邊緣也可以是大體上垂直的邊緣，其大體上垂直於基底102的主表面。
第6圖顯示在源極/汲極矽化物區608以及層間介電層(Inter-Layer Dielectric，ILD)610形成之後的結構之透視示意圖。此個別的步驟在第21圖所示的製程流程中的步驟212說明。在源極/汲極區510的表面上形成源極/汲極矽化物區60，其形成的製程包含沉積金屬層於源極/汲極區510上，且實施退火使上述金屬層與磊晶區暴露出的表面部反應，使得源極/汲極矽化物區608形成。
層間介電層610可包含單層或多層。舉例而言，在一些實施例中，沉積層間介電層襯底(未顯示)，且沉積層間介電層的填充材料於層間介電層襯底上。層間介電層襯底包含SiO2、SiCN、SiON、Si3N4以及SiNxHy，然而也可以使用其他適當的介電材料。層間介電層襯底還可進一步包含複數層，這些層包含前述材料的組合。可透過一或多道製程例如物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)沉積層間介電層襯底，儘管也可利用任何適當的製程。可使用其他材料及/或製程。
在一些實施例中，層間介電層的填充材料包含SiO2、SiCN、SiOC、SiON、Si3N4以及SiNxHy，然而也可以 使用其他適當的介電膜。隔離的介電質可在沉積之後進行固化(cured)或處理。舉例而言，固化可包含照射紫外光，而處理可包含在N2、O2、或H2O的環境下退火，並且在高於約200度的溫度範圍退火。在固化或處理之後，隔離的介電質可具有小於6的相對介電常數(relative permittivity)，例如小於5，且例如小於4。舉例而言，隔離的介電質可以是SiO2，其可由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或原子層沉積(ALD)的沉積製程、流動式化學氣相沉積(FCVD)、或旋塗式玻璃(spin-on-glass)製程形成。可實施平坦化製程例如化學機械研磨(CMP)以移除過量的材料，且暴露出虛設閘極堆疊310。
如第7圖所示，移除部分的層間介電層610以形成源極/汲極接觸件(contact)710。此個別的步驟在第21圖所示的製程流程中的步驟214說明。可使用光微影製程結合一或多道蝕刻製程將層間介電層610圖案化，以形成開口暴露出源極/汲極區510/源極/汲極矽化物區608。在層間介電層610由氧化矽形成的實施例中，蝕刻步驟可以是例如乾式蝕刻、化學蝕刻或濕式清潔製程。舉例而言，化學蝕刻可採用含氟的化學品，例如稀釋的氫氟(dHF)酸。也可使用其他材料及/或製程。
之後，可將一或多個導電層填入開口，以形成源極/汲極接觸件710。源極/汲極接觸件710可包含單層或多層結構。舉例而言，在一些實施例中，源極/汲極接觸件710包含一襯底，例如擴散阻障層、黏著層或類似襯底，以及 接觸填充物在開口中形成於接觸件襯底上。接觸件襯底可包含Ti、TiN、Ta、TaN或類似材料，其可由原子層沉積(ALD)、化學氣相沉積(CVD)或類似製程形成。接觸填充物可由沉積導電材料形成，導電材料例如一或多層的Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、前述之合金、前述之組合或類似材料，然而也可使用其他適當的金屬。可實施平坦化製程例如化學機械研磨(CMP)，以從層間介電層610的表面移除過量的材料，藉此形成如第7圖所示的源極/汲極接觸件710。
為了圖示說明的目的，前述製程一般敘述了鰭式場效電晶體(FinFET)的結構和形成方法。也可以使用其他結構和製程。舉例而言，可以使用多個磊晶區和不同的鰭片/磊晶形狀。此外，雖然前述的結構和圖式顯示每一個源極/汲極區有單一鰭片，然而多個鰭片可共享一個共同源極/汲極區，其中磊晶區是分開的或一起成長。一起成長的磊晶區可具有刻面的(faceted)上表面或相對平坦的上表面，並且磊晶區可包含空隙在磊晶區和層間介電層之間。在其他實施例中，可使用不同或額外的間隔物結構、遮罩、襯底及類似結構。
如後續參考第8A至20B圖將詳細敘述，以金屬閘極結構置換虛設閘極堆疊310，其中標示A的圖式是如第7圖所示的虛設閘極堆疊310周圍區域的平面示意圖，而標示B的圖式是沿著第7圖所示B-B’剖面。此外，在每一個突出的鰭片210上將形成一或多個的功函數層，使得功函數層 針對每一個電晶體之特定期望的電性特性做調整。舉例而言，在一些情況下，P型金屬氧化物半導體(PMOS)電晶體以及N型金屬氧化物半導體(NMOS)電晶體可具有共同閘極，例如用於反向器，但是可獨立於P型金屬氧化物半導體(PMOS)電晶體，調整N型金屬氧化物半導體(NMOS)電晶體的功函數層，以增加每一個電晶體的效能。因此，以下討論敘述兩個電晶體共享一個共同閘極但具有不同功函數層的裝置及其製造方法。
首先參考第8A和8B圖，其分別顯示第7圖所示的結構的平面示意圖和剖面示意圖，已在進行後續製程之前以作為參考。
之後，如第9A和9B圖所示，移除虛設閘極堆疊310(參見第8A及8B圖)，其包含硬遮罩層316、虛設閘極電極314以及虛設閘極介電層312，藉此形成凹陷910。此個別的步驟在第21圖所示的製程流程中的步驟216說明。移除製程可包含一或多道蝕刻製程。舉例而言，在層間介電層610包含氧化矽，硬遮罩層316包含氮化矽，虛設閘極電極314包含多晶矽，且虛設閘極介電層312包含氧化矽的實施例中，移除製程可包含使用乾式蝕刻或溼式蝕刻其中之一的選擇性蝕刻。在此範例中，可使用製程氣體包含CF4、CHF3、CH2F2、CH3F、NF3、SF6或前述之組合的乾式蝕刻，移除硬遮罩層316，並且可使用製程氣體包含CF4,、CHF3、NF3、SF6,、Br2、HBr、Cl2或前述之組合的乾式蝕刻，移除虛設閘極電極314。可選擇性使用稀釋氣體例如N2、O2 或Ar。在使用溼式蝕刻移除虛設閘極電極314的例子中，化學品可包含NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似的化學品。可使用溼式蝕刻製程例如稀釋氫氟酸，移除虛設閘極介電層312。也可使用其他製程和材料。在一些實施例中，凹陷910可具有寬度W1在約10奈米(nm)至約300nm，且其長度L1在約100nm至約2000nm。
接著，參考第10A和10B圖，根據一些實施例，在突出的鰭片210的通道區上形成一或多個閘極介電層1010。此個別的步驟在第21圖所示的製程流程中的步驟218說明。在一實施例中，閘極介電層1010包含一或多個高介電常數(high-k)介電層(例如，具有介電常數大於約3.9)，且可形成順應性的層沿著突出的鰭片210的側壁以及沿著閘極間隔物318和層間介電層610的頂面和側壁延伸。(為簡化說明，在標示A的平面示意圖中，閘極介電層1010未繪示於閘極間隔物318和層間介電層610上)。舉例而言，一或多個閘極介電層可包含一或多層的金屬氧化物或Hf、Al、Zr的矽酸鹽、前述之組合及前述之多層。其他適當的材料包含La、Mg、Ba、Ti、Pb、Zr之金屬氧化物型態、金屬合金氧化物型態及前述之組合。示範的材料包含MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、Si3N4、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy以及LaAlO3和類似材料。閘極介電層1010的形成方法包含分子束沉積(molecular-beam deposition，MBD)、原 子層沉積(ALD)、物理氣相沉積(PVD)以及類似方法。在一實施例中，閘極介電層1010的厚度可在約10埃(Å)至約25Å。
在一些實施例中，在形成閘極介電層1010之前，可在突出的鰭片210的通道區上形成界面層(未顯示)，且閘極介電層1010形成於此界面層上。界面層有助於緩衝後續形成的高介電常數(high-K)介電層與下方的半導體材料隔開。在一些實施例中，界面層是化學的氧化矽，其可由化學反應形成。舉例而言，可使用去離子水加臭氧(deionized water+ozone，DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化學的氧化物。其他實施例可利用不同材料或製程(例如熱氧化或沉積製程)形成界面層。在一實施例中，界面層的厚度可在約3Å至約7Å。界面層及/或閘極介電層1010可只在突出的鰭片210上延伸(例如未在淺溝槽隔離區108、閘極間隔物318或層間介電層610上)，視用來形成那些層的材料和製程而定。
之後，如第11A和11B圖所示，在突出的鰭片210上形成第一功函數(work function，WF)層1110。此個別的步驟在第21圖所示的製程流程中的步驟218說明。如後續將會詳細討論，功函數結構包含一或多個金屬層，其將形成於突出的鰭片210上，其中針對每一個特定的電晶體，功函數金屬將被圖案化。可調整閘極電極的功函數至矽或其他下方的半導體材料之能帶邊緣。對於N型金屬氧化物半導體(NMOS)裝置而言，可調整功函數至靠近矽的傳導帶，而對於P型金屬氧化物半導體(PMOS)裝置而言，可調整功函數 至靠近矽的價帶，以增加電晶體的效能。
在一實施例中，經由沉積例如順應性沉積方法，例如原子層沉積(ALD)或化學氣相沉積(CVD)，形成第一功函數層1110，使其水平部分的水平厚度T1和垂直部分的垂直厚度T2具有大體上彼此相同的厚度。舉例而言，水平厚度T1與垂直厚度T2之間的差異可小於水平厚度T1的約20%或10%。水平厚度T1可在約5Å至約30Å之間的範圍。
第12A至12B圖係根據一些實施例說明後續將第一功函數層1110圖案化的第一遮罩1220之形成。此個別的步驟在第21圖所示的製程流程的步驟220說明。第一遮罩1220可包含一或多層的遮罩材料。舉例而言，第12A和12B圖顯示第一犧牲層1222形成於第一功函數層1110上。第一犧牲層1222可由底部抗反射塗層(bottom antireflective coating，BARC)形成。一般而言，在光微影的圖案化期間，在曝光製程的過程中，光可被下方材料的表面反射並且回到光阻材料中，其中反射的光可改變光阻的期望圖案。底部抗反射塗層(BARC)可由具有適當折射率n的材料形成，以限制或防止曝光的光線反射回到光阻材料中。在一些實施例中，第一犧牲層1222可由例如介電材料、有機材料或類似的材料形成，且可由例如旋轉塗佈、電漿輔助化學氣相沉積(PECVD)、化學氣相沉積(CVD)或類似製程形成。在一些實施例中，第一犧牲層1222可以是光阻下方膜，如美國專利編號(U.S.Patent No.)8,481,247中所述，此專利全體皆引用作為本文的參考文獻。此外，第一遮罩1220可包含 一或多個額外的遮罩層，例如第一圖案化遮罩1224。在一些實施例中，第一圖案化遮罩1224可以是已曝光和顯影的光阻，以形成如第12A和12B圖所示的圖案。除了光阻遮罩之外或替代光阻遮罩，可使用額外的遮罩，例如氧化矽、氮化矽、前述之組合或類似遮罩，以在蝕刻的過程中提供額外的保護。
如第12A和12B圖所示，第一圖案化遮罩1224的第一邊緣12241從相鄰鰭片之間的中央線C朝著第一鰭片210A偏移距離D2(後續稱為偏移距離D2)，相鄰鰭片在圖中顯示為第一鰭片210A和第二鰭片210B。如後續參考第16A和16B圖將詳細討論，第一圖案化遮罩1224的第一邊緣12241朝著第一鰭片210A偏移使得後續的遮罩提供較佳的覆蓋，且對後續的功函數層提供更均勻的圖案化。
在一些實施例中，第一鰭片210A與第二鰭片210B之間的距離D1為約30nm至約100nm，且偏移距離D2介於約6nm與約40nm之間。在一些實施例中，偏移距離D2為第一鰭片210A與第二鰭片210B之間的距離D1的約20%至約40%。
接著，如第13A和13B圖所示，使用第一圖案化遮罩1224做為蝕刻遮罩，將第一犧牲層1222以及第一功函數層1110圖案化。此個別的步驟在第21圖所示的製程流程中的步驟220說明。在第一犧牲層1222由底部抗反射塗層(BARC)形成的實施例中，可使用乾式蝕刻製程蝕刻第一犧牲層1222，或使用其他適當的蝕刻製程。在使用乾式蝕刻 的例子中，製程氣體可包含N2、O2、CH4、CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或前述之組合。可選擇性使用稀釋氣體例如N2、O2或Ar。在一些實施例中，可將第一犧牲層1222圖案化做為光阻下方膜，如美國專利號(U.S.Patent No.)8,481,247中所述，此專利全體皆引用作為本文的參考文獻。之後，可使用濕式蝕刻製程或其他適當的蝕刻製程，以將下方的第一功函數層1110圖案化。舉例而言，在第一功函數層1110由TiN形成的實施例中，可使用採用NH4OH+H2O2+H2O(APM)及/或類似蝕刻劑的濕式蝕刻製程。也可使用其他製程或材料。
第14A和14B圖顯示第一圖案化遮罩1224以及第一犧牲層1222之移除。此個別的步驟在第21圖所示的製程流程的步驟220說明。在第一圖案化遮罩1224由圖案化光阻形成的實施例中，可使用在N2、H2、O2的環境中且溫度在約150℃至約350℃的灰化(ashing)製程，移除第一圖案化遮罩1224。在第一犧牲層1222由底部抗反射塗層(BARC)形成的實施例中，可使用例如在N2、H2、O2的環境中且溫度在約150℃至約350℃的灰化製程，移除第一犧牲層1222。在一些實施例中，如第14B圖所示，第一功函數層1010的邊緣從第一鰭片210A延伸距離D3，距離D3為約10nm至約40nm。
之後，如第15A和15B圖所示，在第一鰭片210A之區域的第一功函數層1110上以及在第二鰭片210B上形成第二功函數層1510。此個別的步驟在第21圖所示的製程流 程的步驟222說明。在一實施例中，經由沉積例如順應性沉積方法，例如原子層沉積(ALD)或化學氣相沉積(CVD)，形成第二功函數層1510，使第二功函數層1510之水平部分的水平厚度T3和垂直部分的垂直厚度T4具有大體上彼此相同的厚度。舉例而言，水平厚度T3與垂直厚度T4之間的差異可小於水平厚度T3的約20%或10%。水平厚度T3可在約5Å至約50Å之間的範圍。
第16A和16B圖係根據一些實施例說明後續將第二功函數層1510圖案化的第二遮罩1620之形成。此個別的步驟在第21圖所示的製程流程的步驟224說明。第二遮罩1620可包含一或多層的遮罩材料。舉例而言，第16A和16B圖顯示第二犧牲層1622形成於第二功函數層1510上。第二犧牲層1622可由底部抗反射塗層(BARC)形成，其可由與前述第一犧牲層1222相似的材料形成，且可藉由相似的製程形成。此外，第二遮罩1620可包含一或多個額外的遮罩層，例如第二圖案化遮罩1624。在一些實施例中，第二圖案化遮罩1624可以是已曝光和顯影的光阻，以形成如第16A和16B圖所示的圖案。除了光阻遮罩之外或是替代光阻遮罩，可使用額外的遮罩，例如氧化矽、氮化矽、前述之組合或類似材料，以在蝕刻的過程中提供額外的保護。
如第16A和16B所示，第二圖案化遮罩1624從第一鰭片210A與第二鰭片210B之間的中央線C朝著第二鰭片210B偏移。在一些實施例中，在形成各個不同層(例如第一功函數層1110以及第二功函數層1510)之後，層間介電層 610中開口的尺寸可能會在後續的蝕刻製程過程中阻礙或防止後續的遮罩，讓後續的遮罩無法充分地覆蓋及保護下方的層。因此，可能會在例如第二犧牲層1622中形成空隙，並且在將第二功函數層1510圖案化的蝕刻製程過程中，第二犧牲層1622中的空隙可能會讓蝕刻劑移除不希望移除的第二功函數層1510在第一鰭片210A上的部份。為了圖示說明的目的，空隙在第16B圖中以參考標號1650標示的虛線區顯示。如圖所示，藉由偏移第一圖案化遮罩1224的第一邊緣12241朝向第一鰭片210A，且偏移第二圖案化遮罩1624的第二邊緣16241朝向第二鰭片210B，保留足夠量的第二犧牲層1622，以防止蝕刻進入空隙1650中和進入功函數層中。
在一些實施例中，從中央線C朝向第二鰭片210B之偏移距離D4在約6nm與約40nm之間。在一些實施例中，偏移距離D4為第一鰭片210A與第二鰭片210B之間的距離D1的約20%至約40%。在一些實施例中，如第17B圖所示，第二功函數層1510的邊緣從第一鰭片210A延伸距離D5，距離D5為約20nm至約90nm。
接著，如第17A和18B圖所示，使用第二圖案化遮罩1624做為蝕刻遮罩，將第二犧牲層1622和第二功函數層1510圖案化。此個別的步驟在第21圖所示的製程流程中的步驟224說明。在第二犧牲層1622由底部抗反射塗層(BARC)形成的實施例中，可使用乾式蝕刻製程蝕刻第二犧牲層1622，或使用其他適當的蝕刻製程。在使用乾式蝕刻的例子中，製程氣體可包含N2、O2、CH4、CF4、CHF3、NF3、 SF6、Br2、HBr、Cl2或前述之組合。可選擇性使用稀釋氣體例如N2、O2或Ar。在一些實施例中，可將第二犧牲層1622圖案化做為光阻下方膜，如美國專利號(U.S.Patent No.)8,481,247中所述，此專利全體皆引用作為本文的參考文獻。之後，可使用濕式蝕刻製程或其他適當的蝕刻製程，以將下方的第二功函數層1510圖案化。舉例而言，在第二功函數層1510由TiN形成的實施例中，可使用採用NH4OH+H2O2+H2O(APM)及/或類似蝕刻劑的濕式蝕刻製程。也可使用其他製程或材料。
第18A和18B圖顯示第二圖案化遮罩1624和第二犧牲層1622之移除。此個別的步驟在第21圖所示的製程的步驟224說明。在第二圖案化遮罩1624由圖案化光阻形成的實施例中，可使用在N2、H2或O2的環境中且溫度在約150℃至約350℃的灰化製程，移除第二圖案化遮罩1624。在第二犧牲層1622由底部抗反射塗層(BARC)形成的實施例中，可使用在N2、H2或O2的環境中且溫度在約150℃至約350℃的灰化製程，移除第二犧牲層1622。
之後，如第19A和19B圖所示，在第一鰭片210A之區域的第二功函數層1510上以及在第二鰭片210B上形成第三功函數層1910。此個別的步驟在第21圖所示的製程流程的步驟226說明。在一實施例中，經由沉積例如順應性沉積方法，例如原子層沉積(ALD)或化學氣相沉積(CVD)，形成第三功函數層1910，使第三功函數層1910之水平部分的水平厚度T5和垂直部分的垂直厚度T6具有大體上彼此相同 的厚度。舉例而言，水平厚度T5與垂直厚度T6之間的差異可小於水平厚度T5的約20%或10%。水平厚度T5可在約5Å與約50Å之間的範圍。
第20A和20B圖係根據一實施例顯示將閘極電極2020填入剩餘的開口。此個別的步驟在第21圖所示的製程流程中的步驟228說明。閘極電極2020可以是金屬，其擇自於由W、Cu、Ti、Ag、Al、TiAl、TaAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt及Zr所組成的組群。在一些實施例中，閘極電極2020包含金屬，其係擇自於由TiN、WN、TaN及Ru所組成的族群。可使用金屬合金，例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni以及Ni-Ta，及/或可使用金屬氮化物，例如WNx、TiNx、MoNx、TaNx以及TaSixNy。在一些實施例中，閘極電極2020的厚度在約5nm至約100nm的範圍。可使用適當的製程例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或前述之組合，形成閘極電極2020。可實施平坦化製程例如化學機械研磨(CMP)，由層間介電層610的上表面移除閘極介電層1010、第一功函數層1110、第二功函數層1510、第三功函數層1910以及閘極電極2020的過量材料。
可實施其他其他製程。舉例而言，可形成額外的介電層，並且可形成金屬層，以互相連接各個不同的電晶體及/或其他裝置以形成電路，可形成外部連接器，可實施單離(singulation)製程及/或類似製程。
材料和製程描述了第一鰭片210A是具有三個 功函數層的P型金屬氧化物半導體(PMOS)電晶體，且第二鰭片210B是具有一個功函數層的N型金屬氧化物半導體(NMOS)電晶體的範例。舉例而言，第一鰭片210A可以是具有三個功函數層的P型金屬氧化物半導體(PMOS)，其中第一功函數層是TiN或其他p型金屬，第二功函數層是TiN或其他p型金屬，且第三功函數層是TiAl或其他n型金屬。在此範例中，第二鰭片210B可以是具有TiAl或其他n型金屬之單一功函數層的N型金屬氧化物半導體(NMOS)。
作為其他範例，其中第一鰭片210A是具有三個功函數層的N型金屬氧化物半導體(NMOS)，且第二鰭片210B是具有一個功函數層的P型金屬氧化物半導體(PMOS)。可使用其他材料及配置。舉例而言，第一鰭片210A可以是具有三個功函數層的N型金屬氧化物半導體(NMOS)，其中第一功函數層是TiAl或其他n型金屬，第二功函數層是TiAl或其他n型金屬，且第三功函數層是TiN或其他p型金屬。在此範例中，第二鰭片210B可以是具有TiN或其他p型金屬之單一功函數層的P型金屬氧化物半導體(PMOS)。
根據本發明的一些實施例，提供半導體裝置的製造方法。此方法包含在第一鰭片和第二鰭片上形成第一介電層，在第一介電層中形成凹陷，第一鰭片和第二鰭片突出於凹陷的底部之上，在第一鰭片以及第二鰭片上形成第一功函數層，在第一功函數層上形成第一圖案化遮罩，相較於第二鰭片，第一圖案化遮罩終止於更靠近第一鰭 片，使得在第二鰭片上的第一功函數層暴露出，從第二鰭片上以及第一鰭片與第二鰭片之間的區域上移除第一功函數層，相較於第二鰭片，第一功函數層終止於更靠近第一鰭片的位置，以及移除第一圖案化遮罩。此方法還包含在第一功函數層以及第二鰭片上形成第二功函數層，在第二功函數層上形成第二圖案化遮罩，相較於第一鰭片，第二圖案化遮罩終止於更靠近第二鰭片，使得在第二鰭片上的第二功函數層暴露出，從第二鰭片上以及第一鰭片與第二鰭片之間的區域上移除第二功函數層，相較於第一鰭片，第二功函數層終止於更靠近第二鰭片的位置，以及移除第二圖案化遮罩。此方法更包含在第二功函數層以及第二鰭片上形成第三功函數層，以及在第三功函數層上形成金屬層。
在一些實施例中，上述方法更包含在形成第一功函數層之前，在第一鰭片和第二鰭片上形成閘極介電層。
在一些實施例中，其中第一功函數層沿著凹陷的側壁延伸。
在一些實施例中，其中第二功函數層沿著凹陷的側壁延伸。
在一些實施例中，其中形成第一圖案化遮罩包含在第一功函數層上形成第一遮罩層，第一遮罩層填充凹陷，在第一遮罩層上形成第一光阻層，將第一光阻層圖案化，以形成第一圖案化光阻層，以及使用第一圖案化光阻層作為遮罩，將第一遮罩層圖案化。
在一些實施例中，其中形成第二圖案化遮罩包含在第二功函數層上形成第二遮罩層，第二遮罩層填充凹陷，在第二遮罩層上形成第二光阻層，將第二光阻層圖案化，以形成第二圖案化光阻層，以及使用第二圖案化光阻層作為遮罩，將第二遮罩層圖案化。
在一些實施例中，其中從第一鰭片至第一功函數層的邊緣的距離為10nm至40nm。
在一些實施例中，其中從第一鰭片至第二功函數層的邊緣的距離為20nm至90nm。
根據本發明的一些實施例，提供半導體裝置的製造方法。此方法包含在第一鰭片上形成第一功函數層，相較於第二鰭片，第一功函數層終止於更靠近第一鰭片，在第一功函數層上形成第二功函數層，相較於第一鰭片，第二功函數層終止於更靠近第二鰭片，在第二功函數層上形成第三功函數層，第三功函數層在第二鰭片上延伸，以及在第三功函數層上形成金屬層。
在一些實施例中，其中金屬層是閘極電極。
在一些實施例中，在形成第一功函數層之前，此方法更包含在第一鰭片和第二鰭片上形成介電層，以及在介電層中形成凹陷，第一鰭片和第二鰭片從凹陷的底部突出。
在一些實施例中，其中第一功函數層和第二功函數層沿著凹陷的側壁形成。
在一些實施例中，其中凹陷的寬度從100nm至 2000nm。
在一些實施例中，其中第一功函數層的厚度為5Å至30Å。
在一些實施例中，其中第二功函數層的厚度為5Å至50Å。
根據本發明的一些實施例，提供半導體裝置。此裝置包含第一鰭片和第二鰭片，以及第一功函數金屬層延伸於第一鰭片上，相較於第二鰭片，第一功函數金屬層終止於更靠近第一鰭片的第一位置，第一位置在第一鰭片與第二鰭片之間。此裝置更包含第二功函數金屬層延伸於第一功函數金屬層上，相較於第一鰭片，第二功函數金屬層終止於更靠近第二鰭片的第二位置，第二位置在第一鰭片與第二鰭片之間，以及閘極電極在第一鰭片和第二鰭片上。
在一些實施例中，在形成閘極電極之前，上述裝置更包含第三功函數金屬層形成於第一鰭片和第二鰭片上，且閘極電極形成於第三功函數金屬層上。
在一些實施例中，其中第一功函數金屬層從第一鰭片與第二鰭片之間的中間點朝第一鰭片終止於第一鰭片與第二鰭片之間的距離的20%至40%。
在一些實施例中，其中第二功函數金屬層從第一鰭片與第二鰭片之間的中間點朝第二鰭片終止於第一鰭片與第二鰭片之間的距離的20%至40%。
在一些實施例中，其中第一功函數金屬層終止 於一距離，此距離為從第一鰭片的側壁算起約10nm至40nm。
前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明實施例的精神與範疇，並且在不悖離本發明實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置的製造方法，包括：在一第一鰭片和一第二鰭片上形成一第一介電層；在該第一介電層中形成一凹陷，該第一鰭片和該第二鰭片突出於該凹陷的一底部之上；在該第一鰭片和該第二鰭片上形成一第一功函數層；在該第一功函數層上形成一第一圖案化遮罩，與該第二鰭片相比，該第一圖案化遮罩終止於更靠近該第一鰭片，使得在該第二鰭片上的該第一功函數層暴露出來；從該第二鰭片上方和該第一鰭片與該第二鰭片之間的一區域上移除該第一功函數層，與該第二鰭片相比，該第一功函數層終止於更靠近該第一鰭片的一位置；移除該第一圖案化遮罩；在該第一功函數層和該第二鰭片上形成一第二功函數層；在該第二功函數層上形成一第二圖案化遮罩，與該第一鰭片相比，該第二圖案化遮罩終止於更靠近該第二鰭片，使得在該第二鰭片上的該第二功函數層暴露出來；從該第二鰭片上方和該第一鰭片與該第二鰭片之間的一區域上移除該第二功函數層，與該第一鰭片相比，該第二功函數層終止於更靠近該第二鰭片的一位置；移除該第二圖案化遮罩；在該第二功函數層和該第二鰭片上形成一第三功函數層；以及 在該第三功函數層上形成一金屬層。
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