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TW201903554A - 電流鏡陣列的電子電路及方法 - Google Patents

電流鏡陣列的電子電路及方法 Download PDF

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TW201903554A
TW201903554A TW107102584A TW107102584A TW201903554A TW 201903554 A TW201903554 A TW 201903554A TW 107102584 A TW107102584 A TW 107102584A TW 107102584 A TW107102584 A TW 107102584A TW 201903554 A TW201903554 A TW 201903554A
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梅珍 昂
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Abstract

本發明提供一種的電流鏡陣列的電子電路及方法。此電子電路包含複數個電流鏡元件，其實體佈置在陣列中並且被配置為接收數位字元，以進一步接收參考電流，並且透過將數位字元透過鏡像參考電流而轉換成輸出電流。電流鏡元件包含（i）第一電流鏡元件，其沿著陣列的周邊佈置，並被配置為產生獨立於數位字元的輸出電流的固定基準分量，以及（ii）第二電流鏡元件，其佈置在陣列的內部，並被配置為產生取決於數位字元的輸出電流的可編程分量。

Description

電流鏡陣列的電子電路及方法
本發明涉及時脈訊號的產生技術領域，具體涉及使用電流鏡元件產生時脈訊號的電路及方法。
電流鏡電路用於各種各樣的應用中。電流鏡電路通常旨在透過控制另一個主動裝置中的電流來複製或鏡像(mirror)出流經主動裝置(例如，電晶體)的電流。電流鏡像電路通常被設計成使得其輸出電流獨立於負載。電流鏡元件可以鏡像恆定電流(constant current)，例如，應用在恆定電流源-CCS中；或時變電流(time-varying current)，例如應用在電流放大器中。
這裡描述的本發明的實施例提供了包含複數個電流鏡元件的電子電路。電流鏡元件係實體佈置在陣列中並且被配置為接收數位字元，以進一步接收參考電流並且透過鏡像參考電流將數位字元轉換成輸出電流。電流鏡元件包含(i)複數個第一電流鏡元件，其沿著陣列的周邊佈置，並被配置用於產生獨立於數位字元的輸出電流的固定基準分量(fixed baseline component)，以及(ii)複數個第二電流鏡元件，其佈置在陣列的內部，並被配置用於產生取決於數位字元的輸出電流的可編程分量(programmable component)。
在一些實施例中，每個電流鏡元件包含一個或複數個電晶體，並且陣列中的電流鏡元件的電晶體係排列成複數個行和複數個列，使得屬於第二電流鏡元件的任何電晶體在所有側上被相鄰電晶體圍繞。在一實施例中，陣列包含至少一個虛擬電晶體(dummy transistor)。
在一些實施例中，數位字元指定時脈訊號的頻率，並且電路還包含訊號產生電路，訊號產生電路被配置為產生時脈訊號並且響應於由電流鏡元件產生的輸出電流來調整時脈訊號的頻率。在一實施例中，複數個電流鏡元件還被配置為透過鏡像該參考電流來產生附加輸出電流，並且訊號產生電路被配置為基於輸出電流產生時脈訊號的正部分，以及基於附加輸出電流產生時脈訊號的負部分。
根據本發明的實施例，另外提供了一種包含接收數位字元的方法。透過使用實體佈置在陣列中的複數個電流鏡元件透過鏡像參考電流來將數位字元轉換成輸出電流，(i)使用沿著陣列的周邊佈置的第一電流鏡元件產生獨立於數位字元的輸出電流的固定基準分量，以及(ii)使用佈置在陣列的內部的第二電流鏡元件，根據數位字元來產生輸出電流的可編程分量。
根據本發明的實施例，還提供了一種用於製造電子電路的方法。該方法包含沿著陣列的周邊佈置複數個第一電流鏡元件，第一電流鏡元件被配置為產生獨立於提供給電子電路的數位字元的輸出電流的固定基準分量。佈置在陣列的內部的第二電流鏡元件配置成產生取決於數位字元的輸出電流的可編程分量。
附圖說明從下面結合附圖對本發明的實施例的詳細描述中可以更全面地理解本發明，其中：
概觀
這裡描述的本發明的實施例提供了用於數位到電流(digital-to-current，D2I)轉換的改進的電子電路以及相關的方法。在一些實施例中，所揭露的D2I轉換電路被用作可編程頻率時脈訊號產生器的一部分。
在揭露的實施例中，D2I電路被配置為接收數位字元，以進一步接收參考電流，並且透過鏡像參考電流將數位字元轉換成輸出電流。D2I電路包含實體佈局成二維陣列(two-dimensional array)(稱為電流鏡陣列-CMA)的複數個電流鏡元件。
CMA中的一些電流鏡元件(稱為“固定電流鏡元件”)被配置為產生獨立於數位字元的輸出電流的固定基準分量。剩餘的電流鏡元件(稱為“可選電流鏡元件(selectable current-mirror devices)”)被配置為產生取決於數位字元的輸出電流的可編程分量。
如下面將詳細解釋的，CMA的實體佈局是根據兩種設計考慮來設計的。首先考慮的是可選電流鏡元件通常比固定電流鏡元件對性能變化更敏感。這種差異的一個原因是，在可選電流鏡元件中校正D2I電路以補償固定電流鏡元件中的錯誤是相當簡單的。
第二個設計考慮是沿著陣列周邊的電流鏡元件相對於位於陣列內部的電流鏡元件，典型地遭受導致更大性能變化的“邊緣效應(edge effects)”。這種差異的一個原因是位於陣列內部的電流鏡元件都具有與其周圍相鄰裝置相同的對稱佈置。另一方面，沿著周邊的電流鏡元件具有相鄰裝置的不同的，不對稱的佈置。
基於上述兩個設計考慮，所揭露的D2I電路被設計用於最佳性能和最小化晶片面積。在所揭露的實施例中，CMA的實體佈局被設計為使得(i)固定電流鏡元件沿著陣列的周邊佈置，並且(ii)可選電流鏡元件佈置在陣列的內部。
在這個方案中，敏感的裝置位於內部的對稱且可重複(repeatable)的環境中。易受邊緣效應的周邊用於放置較不敏感的裝置。
透過使用這種解決方案，D2I轉換電路能夠在廣泛的製程變化和工作條件下產生高精度的可編程輸出電流，而無需複雜的校正。由於所揭露的解決方案消除了沿著周邊需要(或者至少減少了)專用虛擬裝置的數量，所以所揭露的D2I轉換電路可以在小晶片區域上實現。基於這種D2I轉換電路的時脈產生器因此可以實現高精度、小尺寸和低成本。
系統描述
第1圖是根據本發明的實施例的時脈產生器電路20的示意性方塊圖。時脈產生器20產生時脈訊號，例如用於為積體電路(Integrated Circuit，IC)中的電子電路提供時脈。時脈訊號(在圖中表示為“CLOCK OUT”)具有由數位字元(在本實施例中，圖中表示為A[4：0]的5位元字元)設定的可編程頻率。
在一個例示性實施例中，時脈產生器20被配置為產生100-120MHz之間的時脈頻率(即，具有100MHz的基準時脈頻率，以及0-20MHz之間的可編程補償)。或者，可以使用任何其他合適的頻率範圍。時脈產生器20使用本文詳細描述的技術，在不同製程、電壓和溫度(PVT)條件下，產生具有高度準確的頻率和占空比的時脈訊號。
在本實施例中，時脈產生器20包含電流源電路24，表示為CMA1和CMA2的兩個電流鏡陣列28，以及比較器和鎖存器電路32。電流源24包含表示為AMP的運算放大器(operational amplifier)，表示為NREF的負通道金屬氧化物半導體(NMOS)場效電晶體(FET)，表示為PB的正通道MOS(PMOS)FET以及表示為R的電阻。電流源電路24連接到電源電壓VDD，並接收表示為VREF的精確參考電壓作為輸入。電流源產生表示為IREF的調節參考電流，其中IREF = VREF/R。調節參考電流IREF流過電晶體PB，從而產生表示為PBIAS的偏置訊號(bias signal)。
每個CMA28(CMA1和CMA2中的每一個)包含電流鏡元件的陣列，其鏡像由電流源電路24產生的電流。每個CMA接收偏置訊號PBIAS和數位字元A[4：0]作為輸入。CMA啟動當前鏡像裝置的選定子集(subset)，具體取決於數位字元A[4：0]的值。結果，CMA產生表示為VC的輸出電流訊號(對於CMA1為VC1、對於CMA2為VC2)，其幅度(magnitude)取決於數位字元的值。換句話說，每個CMA都是一個可編程的“數位到電流”(D2I)轉換器。CMA28的內部結構和實體佈局如第2圖和第3圖所示。
兩個輸出電流訊號VC1和VC2作為輸入提供給比較器和鎖存器電路32。如下所述，輸出電流訊號VC1(由CMA1產生)控制時脈訊號的正部分的持續時間，訊號VC2(由CMA2產生)控制時脈訊號的負部分的持續時間。
在本實施例中，比較器和鎖存器電路32包含表示為COMP1和COMP2的兩個比較器以及表示為LATCH的雙輸入置位複位鎖存器(dual-input set-reset latch)。比較器和鎖存器電路32透過由CMA1驅動的充電週期以及由CMA2驅動充電週期產生時脈訊號的每個週期。當使能訊號(enable signal)(表示為EN)被斷言(assert)時，時脈產生過程開始。
在斷言EN之後，CMA1的充電週期開始。輸出電流訊號VC1開始對電容C1充電，C1兩端的電壓逐漸升高。比較器COMP1將電容C1兩端的電壓與參考電壓VREF進行比較。當C1兩端的電壓達到VREF時，COMP1的輸出(表示為O1)上升到邏輯值“1”，啟動LATCH的SET輸入。LATCH的啟動導致三個事件：
LATCH的輸出透過緩衝器BUFF將CLOCK OUT設定為邏輯值“1”。時脈週期的正部分開始。
訊號F2上升到邏輯值“1”，其導通(switches-on)使電容C1放電的NMOS電晶體N1(準備下一個CMA1的充電循環)。
訊號F1下降到邏輯值“0”並觸發CMA2開始其充電週期。
CMA2的充電週期從輸出電流訊號VC2向電容C2充電開始。C2兩端的電壓逐漸升高。比較器COMP2將電容C2兩端的電壓與參考電壓VREF進行比較。當C2上的電壓達到VREF時，COMP2的輸出(表示為O2)上升到邏輯值“1”，啟動LATCH的RESET輸入。LATCH的啟動導致三個事件：
LATCH的輸出經由緩衝器將CLOCK OUT設定為邏輯值“0”。時脈週期的負部分開始。
訊號F1上升到邏輯值“1”，其導通使電容C2放電的NMOS電晶體N2(準備下一個CMA2的充電循環)。
訊號F2下降到邏輯值“0”並觸發CMA1開始其充電週期。
只要使能訊號EN為高，就重複上述過程，產生CLOCKOUT的連續週期。如果EN設定為“0”，則時脈訊號被禁用。
從以上描述中可以看出，“CLOCKOUT”訊號的頻率精確度由VC1和VC2的精確度(更具體地，由VC1+VC2的精確度)決定。另外，“CLOCKOUT”訊號的工作週期的精確度由VC1/VC2的精確度決定。例如，為了保持50％的精確工作週期，保持VC1=VC2是重要的。這些關係通常應當在時脈產生器20的指定範圍的操作條件以及預期的製造過程變化上維持。
電流鏡陣列配置
第2圖是根據本發明的實施例示出基於CMA28的數位到電流(D2I)轉換電路的圖。如上所述，每個CMA28用作可編程“數位到電流”(D2I)轉換器。CMA輸出(用VC表示)是一個電流訊號，其幅度取決於數位字元A[4：0]的值。時脈產生器20(第1圖)的CMA1和CMA2可以以這種方式實現，其中VC1對應於CMA1的輸出(VC)，而VC2對應於CMA2的輸出(VC)。
在本實施例中，CMA28包含表示為P0、P1、P2、P3、P4和PDC的六個電流鏡元件。電流鏡元件的源極連接到電源電壓VDD。電流鏡元件的汲極經由相應的開關36連接到CMA的輸出(圖中表示為VC)。電流鏡元件的閘極連接到從電流源電路24(見第1圖)接收的偏置訊號PBIAS。
電流鏡元件P0、P1、P2、P3和P4是可選的。對於這些電流鏡元件，開關36的閘極由數位字元的相應位元A[0]、A[1]、A[2]、A[3]和A[4]控制。因此，對於P0、P1、P2、P3和P4中的每一個，由電流鏡元件產生的電流可以連接到輸出(VC)或根據相應的位元值是“0”還是“1”而從輸出端斷開。
另一方面，電流鏡元件PDC被固定。電流鏡元件的開關36維持接地。無論A[4：0]的位元值如何，電流鏡元件PDC產生的電流都連接到輸出(VC)。
在本實施例中，每個電流鏡元件包含一個或複數個PMOS電晶體。具體而言，P0包含單個PMOS，P1包含並聯連接的2個PMOS電晶體(即，源極彼此連接，並且類似地，汲極彼此連接)，P2包含並聯連接的4個PMOS電晶體，P3包含PMOS並聯連接的8個電晶體，並且P4包含並聯連接的16個PMOS電晶體。PDC也包含並聯連接的16個PMOS電晶體。
使用這種二進位配置，CMA28在CMA輸出將A[4：0]的32個可能的值轉換為32個不同的VC大小。參考第1圖，CMA1以這種方式將A[4：0]轉換為VC1，並且CMA2以這種方式將A[4：0]轉換為VC2。
PDC產生的電流設定VC的基準分量。由P0、P1、P2、P3和P4的選定子集產生的電流之和設定VC的可編程分量。當在第1圖的時脈產生器20中運作時，由PDC產生的電流設訂固定的基準頻率，該頻率可以由時脈產生器產生。由選定的P0、P1、P2、P3和P4的子集產生的電流之和設定相對於時脈訊號的基準頻率的可編程頻率補償(programmable frequency offset)。
第1圖和第2圖的電路配置是為了概念清晰而選擇的例示性配置。在替代實施例中，所揭露的技術可以使用任何其他合適的配置來實現。例如，CMA28可以包含任何合適數量的可選電流鏡元件，不一定是二進位配置。數位字元A[0：n]可以包含任何適當數量的位元。基準分量的大小和VC的可編程分量(以及時脈頻率)的解析度(resolution)可以設定為任何合適的值。進一步可選地，時脈產生器20可以使用單個CMA或以任何其它合適的方式來實現。
在一些實施例中，時脈產生器電路20的一些或全部元件可以使用常規的互補金屬氧化物半導體(CMOS)製程製造，可能與嵌入其中的電子電路(例如，IC)的其餘部分一起製造。另外地或可選地，時脈產生器電路20的一些或全部元件可以用專用積體電路(Application-Specific Integrated Circuit，ASIC)或現場可編程門陣列(Field-Programmable Gate Array，FPGA)製造，或者甚至使用獨立元件。
電流鏡像陣列實體佈局注意事項
如上所述，在第1圖和第2圖的實施例中，時脈產生器20的CMA28包含以下電流鏡元件：
表1：每種電流鏡元件的電晶體數量
在這個例子中，PMOS電晶體的總數是2+4+8+16+32+32=94。在一些實施例中，CMA1和CMA2被實現為合適的IC的一部分，其中94個電晶體佈置在基板上並且與另外的CMA硬體互連。
可以選擇各種可能的實體佈局來放置94個電晶體。一個主要的設計考慮是將不同電流鏡元件之間的電氣和功能表現和性能的變化最小化。換句話說，期望每個電流鏡元件將控制在基本上相同的物理和電氣環境，以保證電氣和功能表現和性能的相似性。
當將PMOS電晶體置於陣列中時，位於陣列周邊的電晶體控制為與位於陣列內部的電晶體不同的條件。例如，位於陣列內部的電晶體都具有與其周圍電晶體相同的對稱佈置。另一方面，沿著周邊的電晶體的相鄰電晶體具有不同的、不對稱的佈置。
由於這種“邊緣效應”，沿著周邊的電晶體的性能通常比陣列內部的電晶體的性能更不平均，可重複性更低。
另一個設計考慮是可選電流鏡元件(P0-P4)比固定電流鏡元件(PDC)對性能變化更敏感。這種差別的一個原因是，在一些實施例中，時脈產生器20的時脈頻率在生產期間被校正。最小基準時脈頻率(由固定電流鏡元件PDC決定)的校正相對簡單直接。許多可能的補償頻率的校正(由可選電流鏡元件P0-P4決定)是相當複雜、冗長、耗費記憶體並且昂貴的。
另一個造成固定電流鏡元件和可選擇電流鏡元件之間的性能差異敏感度不同的原因是固定電流鏡元件(PDC)不影響時脈產生器20的頻率步階大小(step-size)(也稱為“頻率斜率(frequency slope”)。可選電流鏡元件之間的失配(mismatch)可能在斜率中產生不希望的(正或負)的“跳位(jump)”，這會降低校正精度，並且可能產生時脈抖動(clock jitter和其他損傷。當在時脈產生器的操作期間實時執行校正時，這些效果尤其顯著，例如克服溫度漂移(temperature drift)和電源電壓變化。
鑑於上述設計考慮，在本發明的一些實施例中，選擇CMA28的實體佈局，使得(i)固定電流鏡元件(PDC)的PMOS電晶體沿著陣列的周邊設置(ii)可選電流鏡元件(P0、P1、P2、P3和P4)的PMOS電晶體設置在陣列的內部。這種佈局提供了最好的性能和最佳的面積利用率，因為較敏感的電晶體放置在性能變化較小的位置，反之亦然。
第3圖是根據本發明的實施例的時脈產生器20的CMA1和CMA2的聯合實體佈局(joint physical layout)的示意圖。圖中對應於其中實現CMA1和CMA2的IC的晶片區域的頂視圖。圖中的每個位置(“單元(cell)”)對應於相應的PMOS電晶體，並且用其所屬的電流鏡元件(P0、P1、P2、P3、P4或PDC)的類型標記。
從圖中可以看出，屬於可選電流鏡元件(P0、P1、P2、P3和P4)的所有電晶體都位於陣列的內部。屬於固定電流鏡元件(PDC)的電晶體位於陣列的周邊。每種類型的電流鏡元件的電晶體數量與上表1中最右邊的行相匹配。
在本實施例中，陣列是二維的，即電流鏡元件的電晶體係排列成複數個行和複數個列。所選擇的佈局確保了屬於可選電流鏡元件的任何電晶體都被相鄰電晶體所包圍。
還要注意的是，在這個實施例中，CMA1和CMA2兩者的電晶體被混合在相同的單個陣列的佈局中。結果，CMA1的輸出電流(VC1)與CMA2的輸出電流(VC2)緊密匹配，從而提供具有高精度工作週期的時脈訊號。
在本實施例中，電晶體的總數是94，而陣列中的總位置數是99。剩下的五個位置都填充有虛擬電晶體(圖中標記為“DUM”)。虛擬電晶體在時脈產生器中不具有功能性作用，並被添加以便為與其相鄰的功能電晶體提供更均勻的環境。
第3圖中所示的CMA1和CMA2的實體佈局是一個例示性佈局，其被選擇來說明所揭露的技術的原理。在替代實施例中，可以使用任何其他合適的佈局。例如，可以容許與上述規則(內部的可選電流鏡元件的電晶體，沿著周邊的固定電流鏡元件的電晶體)的輕微偏差。
在一個替代實施例中，可選電流鏡元件中電晶體的總數量是每個CMA69個。得到的頻率步階表示為x0.25、x0.5、x1、x2、x4、x8、x16、x32。分步(fractional steps)(x0.25和x0.5)分別透過串聯4個或2個電晶體來實現。另外，固定電流鏡元件中的電晶體數量是每個CMA16個。每個CMA還包含用於“額外(extra)”電流鏡元件的8個電晶體。“額外”電流鏡元件包含例如用於粗調頻率(coarse frequency tuning)的裝置，因此也不具有嚴格的匹配要求。另外，兩個CMA包含22個虛擬電晶體。
在該實施例中，包含CMA1和CMA2的陣列的尺寸是16×13的電晶體(總共208個)。所有可選電流鏡元件都佈置在陣列的內部。陣列的周長由(i)固定電流鏡元件、(ii)“額外”電流鏡元件和(iii)10個虛擬電晶體組成。陣列內部分佈有12個附加的虛擬電晶體。在這個實施例中控制CMA的數位字元是8位字元，表示為A[7：0]。控制總線包含4個附加位元，用於控制“額外”裝置進行粗調。
另外，在該實施例中，CMA的每個分支(即，x1分支、x2分支、x4分支、x8分支、x16分支和PDC分支)包含與分支的電流鏡元件串聯連接的附加PMOS裝置。這些額外的PMOS裝置用於共源共閘，用於改善電流鏡元件(P0~P4和PDC裝置)的VDS效應。當裝置的汲極-源極電壓(VDS)發生變化時，VDS效應會導致裝置中的電流發生變化。額外的級聯(cascode)裝置消除了這種影響，保持了VDS常數，從而提高了電流鏡元件的精度和裝置之間的電流匹配。額外的共源共閘裝置的閘極被在電流源電路24中產生的訊號PCAS偏置。
儘管這裡描述的實施例主要涉及時脈產生器，但是本文描述的方法和系統還可以用於涉及D2I轉換的其他應用和電路，即將數位元值轉換成電流，例如通用的數位到類比轉換器(DAC)。
因此將意識到，上述實施例是作為例子引用的，並且本發明不限於上文已經特別示出和描述的內容。相反，本發明的範圍包含上文描述的各種特徵的組合和子組合，以及本領域技術人員在閱讀前述描述時將會想到的未在現有技術出現過的變化和修改。在本專利申請中透過引用併入的文件被認為是本申請的組成部分，除了在這些併入的文件中以與在本說明書中明確地或隱含地定義的定義衝突的方式定義的任何術語應該考慮本說明書中的定義。
20‧‧‧時脈產生器
24‧‧‧電流源電路
28、CMA1、CMA2‧‧‧電流鏡陣列
32‧‧‧比較器和鎖存器電路
36‧‧‧開關
AMP‧‧‧運算放大器
A[0]、A[1]、A[2]、A[3]、A[5]、A[4‧‧‧0]‧‧‧數位字元
BUFF‧‧‧緩衝器
C1、C2‧‧‧電容
CLOCK OUT‧‧‧時脈訊號
COMP1、COMP2‧‧‧比較器
DUM‧‧‧虛擬電晶體
EN‧‧‧使能訊號
F1、F2‧‧‧訊號
IREF‧‧‧調節參考電流
LATCH‧‧‧鎖存器
N1、N2‧‧‧NMOS電晶體
NREF‧‧‧負通道金屬氧化物半導體場效電晶體
O1、O2‧‧‧COMP的輸出
P0、P1、P2、P3、P4、PDC‧‧‧電流鏡元件
PB‧‧‧電晶體
PBIAS‧‧‧偏置訊號
R‧‧‧電阻
VC、VC1、VC2‧‧‧輸出電流訊號
VDD‧‧‧電源電壓
VREF‧‧‧精確參考電壓
X1、X2、X4、X8、X16‧‧‧頻率步階
第1圖係繪示根據本發明實施例的時脈產生器的示意性方塊圖；
第2圖係繪示根據本發明實施例的第1圖的時脈產生器中使用的數位到電流(D2I)轉換電路；以及
第3圖係繪示根據本發明實施例的一對電流鏡陣列的實體佈局。

Claims (7)

  1. 一種電流鏡陣列的電子電路，包含： 複數個電流鏡元件，該複數個電流鏡元件係實體佈置在一陣列中並且被配置為接收一數位字元以及接收一參考電流，並且透過鏡像該參考電流以將該數位字元轉換為一輸出電流， 其中該複數個電流鏡元件包含： (i)一第一電流鏡元件，沿著該陣列的周邊佈置並且被配置為產生獨立於該數位字元的該輸出電流的一固定基準分量；以及 (ii)一第二電流鏡元件，佈置在該陣列的內部，並被配置為產生取決於該數位字元的該輸出電流的一可編程分量。
  2. 如申請專利範圍第1項所述之電子電路，其中該複數個電流鏡元件中的每一個電流鏡元件包含至少一電晶體，並且該陣列中的該複數個電流鏡元件的該複數個電晶體係排列成複數個行和複數個列，使得屬於該第二電流鏡元件的所有該電晶體在每一側皆有相鄰的電晶體圍繞。
  3. 如申請專利範圍第1項所述之電子電路，其中該陣列包含至少一虛擬電晶體。
  4. 如申請專利範圍第1項所述之電子電路，其中該數位字元指定一時脈訊號的一頻率，並且該電子電路包含一訊號產生電路，該訊號產生電路配置為產生該時脈訊號，並且響應於由該複數個電流鏡元件組成的該陣列產生的該輸出電流來調整該時脈訊號的頻率。
  5. 如申請專利範圍第4項所述之電子電路，其中，該複數個電流鏡元件還被配置為透過鏡像該參考電流以產生一附加輸出電流，並且該訊號產生電路被配置為基於該輸出電流產生該時脈訊號的正部分，並基於該附加輸出電流產生該時脈訊號的負部分。
  6. 一種電流鏡陣列的運行方法，包含： 接收一數位字元；以及 透過使用實體佈置在一陣列中的複數個電流鏡元件藉由鏡像一參考電流以將該數位字元轉換為一輸出電流： (i)使用沿著該陣列的周邊佈置的一第一電流鏡元件，產生獨立於該數位字元的該輸出電流的一固定基準分量；以及 (ii)使用佈置在該陣列的內部中的一第二電流鏡元件，根據該數位字元來產生該輸出電流的一可編程分量。
  7. 一種製造電流鏡陣列的電子電路的方法，包含： 沿著陣列的周邊佈置一第一電流鏡元件，該第一電流鏡元件被配置為產生獨立於提供給該電子電路的一數位字元的一輸出電流的一固定基準分量；以及 在該陣列的內部佈置一第二電流鏡元件，該第二電流鏡元件被配置為產生取決於該數位字元的該輸出電流的一可編程分量。
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