TW201909565A - N位元數位-類比轉換器及其製造方法 - Google Patents

Abstract

一種N位元數位-類比轉換器及其製造方法。N位元數位-類比轉換器（DAC）是基於：第一級，包括與數位輸入的較高階位元對應的第一組電阻器；以及第二級，包括與所述數位輸入的較低階位元對應的第二組電阻器。多個傳送電晶體被配置成將因應於數位輸入而選擇的所述第一級中的所述第一組電阻器的第一子集連接至因應於所述數位輸入而選擇的所述第二級中的所述第二組電阻器的第二子集。提供一種用於減小因應於數位輸入而選擇的所述多個傳送電晶體中的傳送電晶體的導通電阻之和的變化的構件，藉此在較寬的範圍上在數位-類比轉換器的輸出電壓中產生更均勻的階躍。

Description

N位元數位-類比轉換器及其製造方法

本發明是有關於適合在積體電路上實作的數位-類比轉換器。

數位-類比轉換器（DAC）接收表示電壓位準的數位輸入，並將所述數位輸入轉換成類比訊號。能夠基於大的數位輸入以高解析度產生類比訊號的數位-類比轉換器可為複雜的，且可在積體電路上需要大量的區域。

已基於具有恆定值的電阻器串開發出了一種類型的數位-類比轉換器。所述電阻器串可由以負反饋組態（negative feedback configuration）配置的運算放大器（operational amplifier）驅動，其中輸出電壓位準根據所述電阻器串中的所選擇電阻器的數目而變化。每一電阻器上的旁路節點（bypass node）連接至傳送電晶體，所述傳送電晶體在其中保持相對恆定的反饋電壓的電路中將所述節點連接至反饋節點。針對給定數位輸入在所述電阻器串中所選擇的電阻器的數目是根據哪一傳送電晶體被輸入解碼器賦能而確定。

在電阻器串DAC中的輸出電壓中的每一階躍的準確度根據所述電阻器串中的每一電阻器的電阻的均勻性而變化。為達成解碼相對大的數位輸入所需的高解析度，所述電阻器串中的電阻器的數目及所需的傳送電晶體的數目可為極高的。舉例而言，10位元輸入可需要（2¹⁰ -1）個或1023個串聯排列的精密電阻器及2¹⁰ 個傳送電晶體。極大數目的電阻器及傳送電晶體使得難以以高均勻性進行製造，且在積體電路上需要大的區域。

為了減小所需的電阻器的數目，可分兩級來實作電阻器串DAC，其中上級包括2^N-M -1個串聯的電阻器，且下級需要2^M 個串聯的電阻器。以其中M為2的10位元為例，可使用包括2⁸ -1個電阻器的上級及包括2² 個電阻器的下級，一共259個電阻器。所需要的傳送電晶體的數目亦減小。然而，兩級式電阻器串DAC需要傳送電晶體的更複雜的配置，所述傳送電晶體針對每一所選擇電阻值包括至少二個傳送電晶體。此外，傳送電晶體的電阻是反饋回路的一部分，因此所選擇的傳送電晶體的導通電阻的變化可減小輸出電壓位準的改變的準確度及均勻性。

需要提供一種適合用於積體電路中的具有較低成本、高解析度、及高準確度的數位-類比轉換器。

闡述了基於電阻器串的經改良的數位-類比轉換器（DAC），所述數位-類比轉換器可以高解析度、高準確度以及相對低的成本製成。

本文中所述的數位-類比轉換器的實施例包括電阻器串的包括至少第一級及第二級的多個級。第一級可具有與輸出電壓中的較高階階躍（step）對應的電阻器串，且第二級可具有與輸出電壓中的較低階階躍對應的電阻器串。傳送電晶體被配置成耦合所述第一級與所述第二級，以使得因應於數位輸出訊號而提供所述第一級及所述第二級中的電阻器的各種組合。提供構件，所述構件呈各種組態以用於減小用於任意特定數位輸入的傳送電晶體的導通電阻（R_ON ）之和的變化。因此，提高了數位-類比轉換器的準確度。

闡述了具有兩個級的數位-類比轉換器，所述數位-類比轉換器包括放大器，所述放大器具有連接至電壓參考點的第一輸入及連接至反饋訊號的第二輸入，並在輸出節點上產生輸出電壓。所述第一級包括在輸出節點與電路中的第二節點之間串聯連接的第一組電阻器，所述第二節點位於第一級與第二級之間的中間位置。所述第一組電阻器可具有（2^N-M -1）個成員，所述（2^N-M -1）個成員在一些實施例中可由具有相同電阻RD的電阻器組成。

第二組電阻器串聯連接於電路中的第二節點與第三節點之間。所述第二組電阻器具有（2^M -1）個成員，所述（2^M -1）個成員在一些實施例中可由具有等於RD/M的相同電阻的電阻器組成。

反饋電路連接於第三節點與電源供應參考電壓（例如，地電壓）之間。反饋電路根據所述第三節點處的電壓來向放大器提供反饋訊號。

傳送電晶體被配置成因應於數位輸入訊號選擇一對傳送電晶體，針對數位輸入的每一值在輸出節點與第三節點之間將來自第一組的電阻器的子集與來自第二組的電阻器的子集串聯連接。闡述一個實施例，所述實施例具有：第一群組傳送電晶體，具有（2^N-M ）個成員並與第一組電阻器耦合；以及第二群組傳送電晶體，具有（2^M ）個成員並與第二組電阻器耦合。第一群組中的傳送電晶體連接於第一組中的電阻器各自的節點與第二節點之間。第二群組中的傳送電晶體連接於第二組中的電阻器各自的節點與第二節點之間。因此，使用包括第一群組的一個成員及第二群組的一個成員的一對傳送電晶體來將兩個級耦合於一起。解碼器連接至數位輸入，並針對數位輸入的不同值而向所選擇的不同對傳送電晶體供應閘極電壓。所選擇的每一對傳送電晶體包括因應於數位輸入的較高階位元而選擇的第一群組中的傳送電晶體與因應於所述數位輸入中的較低階位元而選擇的第二群組中的傳送電晶體。

在一個實施例中，藉由在至少第一群組中或第二群組中以不同的有效尺寸來實作傳送電晶體，所選擇的成對的傳送電晶體的導通電阻R_ON 之和變得更均勻。舉例而言，第二群組中的傳送電晶體包括電晶體T(i)，其中i為2^M 至1，所述電晶體T(i)分別連接至解碼器的與數位輸入的M個較低階位元的解碼值對應的輸出，且對於群組中任意給定電晶體而言與輸入訊號的較低階位元的第一值對應的電晶體T(i)的有效尺寸大於與較低階位元的低於第一值的第二值對應的電晶體T(i-1)的有效尺寸。因此，在選擇時電晶體T(i)的導通電阻小於電晶體T(i-1)的導通電阻。此事實上補償由於以下而發生的第一群組中的傳送電晶體的導通電阻的變化：根據數位輸入訊號的較低階位元，第二節點上的電壓根據電阻器串中所包括的第二組電阻器的子集而變化。

在另一實施例中，解碼器被配置成向所選擇傳送電晶體施加閘極電壓，所述閘極電壓具有根據數位輸入訊號而變化的電壓位準。在一個實例中，施加至第一群組中的傳送電晶體的閘極電壓因應於數位輸入訊號的較低階位元而被設定至一值。如此一來，傳送電晶體上的過驅動電壓可變得更恆定，藉此減小所選擇的傳送電晶體的導通電阻的變化。

藉由閱讀各圖式、詳細說明、及隨附申請專利範圍可看出本發明技術的其他態樣及優點。

參照圖1至圖6來提供對本發明實施例的詳細說明。

圖1是兩級式N位元數位-類比轉換器（在本實例中N=10）的示意圖，所述數位-類比轉換器包括如上所述用於減小所選擇的成對傳送電晶體的導通電阻R_ON 之和的變化的構件。僅出於舉例說明目的，在10位元實施例中，電路可被配置成產生高達25伏特的輸出電壓，在所述實施例中具有1024個階躍，每一階躍具有約24.4毫伏特。

所述電路包括在節點11上產生類比輸出VOUT的運算放大器10。對運算放大器10的輸入包括在「+」輸入端上的參考電壓VREF以及在「-」輸入端上的反饋電壓VFB。參考電壓VREF可利用帶隙參考點或其他類型的適當的電壓參考點產生。反饋電壓VFB如以下所述產生在電阻器串上。

一個電阻器串連接在運算放大器10的輸出上的節點11與參考電阻器RREF上的反饋第三節點之間。所述電阻器串包括第一電壓位移電阻器（first voltage shift resistor）RS1、串聯連接於輸出節點與中間點之間的第一組數位-類比轉換器電阻器12、第二節點13、串聯連接於第二節點13與第三節點15之間的第二組數位-類比轉換器電阻器14、以及第二電壓位移電阻器RS2。第一組數位-類比轉換器電阻器12中的電阻器具有均勻的電阻RD，其中均勻的電阻應被理解為鑒於數位-類比轉換器的目的而包括一些變化。電壓位移電阻器RS1及RS2可用於根據具體實作方式的設計要求來調整輸出電壓範圍，且針對任意特定實作方式而言可為可選的。

以上述N位元數位-類比轉換器（N=10）為例，第一組數位-類比轉換器電阻器12具有（2^N-M -1）個成員（M為小於N的正整數），其對於其中M為2的10位元數位-類比轉換器而言等於255。第二組數位-類比轉換器電阻器14具有（2^M -1）個成員，其對於其中M為2的10位元數位-類比轉換器而言等於3。第一組數位-類比轉換器電阻器12中的電阻器具有均勻的電阻RD。第二組電阻器14中的電阻器具有均勻的電阻RD/4，其中分母4是2^M 。

反饋電路包括相對於輸出電壓VOUT連接於第三（反饋）節點15與電源供應參考電壓（例如，地電壓）之間的電阻器RREF、以及將反饋電壓VFB連接至運算放大器10的訊號線。此反饋電路根據第三節點15處的電壓來供應VFB，所述電壓藉由流過電阻器RREF以及第一組電阻器及第二組電阻器的所選擇子集的電流來確定。在此實例中，第三節點15處的電壓被直接供應至運算放大器10作為VFB。在其他實施例中，在反饋通路中可存在其他電路元件。

所述電路包括具有（2^N-M ）個成員的第一群組傳送電晶體，在本實例中所述成員包括傳送電晶體2-0、2-1、2-2、…、2-255。第一群組中的傳送電晶體連接於第一組電阻器中的串聯連接的電阻器的各自的較高階電壓節點VH[0]至VH[N-M-1]與第二節點13之間。

所述電路包括具有（2^M ）個成員的第二群組傳送電晶體，在本實例中所述成員包括傳送電晶體3-0、3-1、3-2、3-3。第二群組中的傳送電晶體連接於第二節點13與第二組電阻器中的串聯連接的電阻器的較低階電壓節點VL[M-1]至VL[0]之間。

數位-類比轉換器包括解碼器，所述解碼器包括較高階解碼器41及較低階解碼器42。N位元數位輸入訊號In[N-1:0]在本實例中被劃分成較高階訊號In[9:2]以及較低階訊號In[1:0]，其中N為10且M為2。較高階解碼器41產生2^N-M 個輸出Dec_1[255:0]，所述輸出中的每一者被供應至第一群組傳送電晶體中的對應傳送電晶體。較低階解碼器42產生2^M 個輸出Dec_2[3:0]，所述輸出中的每一者被供應至第二群組傳送電晶體中的對應傳送電晶體。解碼器運作以針對數位輸入的每一值而向所選擇的成對傳送電晶體供應閘極電壓。所選擇的每一對傳送電晶體包括因應於數位輸入的N-M個較高階位元而選擇的第一群組中的所選擇傳送電晶體與因應於數位輸入中的M個較低階位元而選擇的第二群組中的所選擇傳送電晶體。

在圖1所示的實施例中，傳送電晶體3-0、3-1、3-2、3-3中的每一者，或電晶體2-0、2-1、2-2、2-225中的每一者，根據其在電路中的位置進行配置，俾使其具有有效尺寸以減小所選擇的不同對傳送電晶體中的傳送電晶體的導通電阻R_ON 之和的變化。有效尺寸可藉由電晶體通道的寬度w及長度l的變化、以及用於每一傳送電晶體的電晶體通道的數目m的變化進行配置。因此，如圖1所示，以傳送電晶體3-0、3-1、3-2、3-3為例，傳送電晶體3-3根據可變的參數(w,1,m)₃ 進行配置；傳送電晶體3-2根據可變的參數(w,1,m)₂ 進行配置；傳送電晶體3-1根據可變的參數(w,1,m)₁ 進行配置；且傳送電晶體3-0根據可變的參數(w,1,m)₀ 進行配置。電晶體的有效尺寸亦可使用電晶體的其他幾何特徵進行設定，其中第一組電阻器或第二組電阻器的導通電阻根據有效尺寸而變化。

在運算中，圖1所示的電路產生輸出電壓VOUT，所述輸出電壓VOUT根據VREF及被所選擇的一對傳送電晶體留在電流通路中的電阻器而變化。當較高階位元是[00000000]時，斷言訊號Dec_1[0]接通傳送電晶體2-0，其繞過將較高階電壓節點VH[0]連接至第二節點13的第一組電阻器12，俾使自所述第一組選擇的電阻器的子集等於空集。當較高階位元指示例如[00000010]等中間值時，斷言訊號Dec_1[2]接通傳送電晶體2-2、將較高階電壓節點VH[2]連接至第二節點13、並經由傳送電晶體2-2繞過位於較高階電壓節點VH[2]之下的電阻器，俾使自第一組選擇的電阻器的子集等於包括兩個成員。當較高階位元指示此配置的最大值[11111111]時，則斷言訊號Dec_1[255]經由傳送電晶體2-225將較高階電壓節點VH[255]連接至第二節點13，俾使自第一組選擇的電阻器的子集等於第一組。

此外，當較低階位元是[00]時，斷言訊號Dec_2[0]接通傳送電晶體3-0、將較低階電壓節點VL[0]連接至第二節點13，俾使自第二組中選擇的電阻器的子集等於空集。當較低階位元是[01]時，斷言訊號Dec_2[1]接通傳送電晶體3-1、將較低階電壓節點VL[1]連接至第二節點13。當較低階位元是[10]時，斷言訊號Dec_2[2]接通傳送電晶體3-2、將較低階電壓節點VL[2]連接至第二節點13。當較低階位元是[11]時，斷言訊號Dec_2[3]接通傳送電晶體3-3、將較低階電壓節點VL[3]連接至第二節點13。

因此，對於將由N位元數位-類比轉換器產生的2^N 個電壓位準中的每一者，由較高階解碼器及較低階解碼器選擇一對傳送電晶體。

所選擇的一對傳送電晶體確定包括在放大器的反饋通路中的第一組電阻器的子集中的電阻器的數目以及第二組電阻器的子集中的電阻器的數目。

位於輸出節點11與反饋節點15之間的電阻器的電阻與所選擇的一對傳送電晶體的電阻之和可被稱為R1。參考電阻器RREF的電阻可被稱為R2。由運算放大器產生的輸出電壓如圖1所示被配置成負反饋，正增益電路可藉由以下函數來確定： 方程式1：VOUT=VREF(1+R1/R2)

R1的值根據所選擇的一對傳送電晶體而變化。為達成準確的數位-類比轉換器，使數位輸入中的每一階躍在類比輸出VOUT中產生對應的均勻階躍是可取的。這些階躍的準確性在很大程度上根據第一組電阻器中的電阻RD的均勻性而變化，對於較高階位元而言，還根據第二組電阻器中的電阻RD/M的均勻性而變化。然而，在此電路中，準確性還取決於所選擇的一對傳送電晶體的導通電阻R_ON 之和的均勻性。

出於本說明的目的，可藉由以下方程式來表徵傳送電晶體的導通電阻R_ON 。 方程式2：在方程式2中，k’是常數。Vt是MOSFET的臨限電壓。VGS是施加至MOSFET的閘極至源極電壓（gate to source voltage）。參數（W/L）表示與電晶體的有效尺寸對應的通道組態，其根據（w, 1, m）參數而變化，參數（w, 1, m）如上所述定義寬度w、長度l、以及通道的數目m。

由於第一群組傳送電晶體中的傳送電晶體中的每一者的電壓V_GS 取決於第二節點13處的電壓，電壓根據第二群組傳送電晶體中的所選擇的一個傳送電晶體而變化。因此，第一群組中的傳送電晶體的V_GS 及導通電阻R_ON 根據輸入訊號的較低階位元而變化。

此外，臨限電壓Vt根據源極端兩端的電壓V_SB 及MOSFET傳送電晶體的本體的本體效應（body effect）而變化。因此在第二節點13處的源極電壓的變化可對臨限電壓Vt的變化產生影響，且因此在一些配置中對導通電阻R_ON 的變化產生影響。因此，與節點13處的電壓一樣，導通電阻根據數位輸入的較低階位元而變化。

下表說明如何在一個實施例中使成對的電晶體的導通電阻之和變得更均勻。

表的第一行是以十進位形式表示的數位輸入。當電晶體大小（W/L）是均勻的時，在第二行中示出的第一群組中的傳送電晶體的導通電阻是藉由閘極至源極電壓VGS0-VGS3以及源極至本體（source to body）電壓VSB0-VSB3的變化而確定。

如在第三行中所示的第二群組中的電晶體的導通電阻同樣根據閘極至源極電壓VGS0-VGS3以及源極至本體電壓VSB0-VSB3的變化而變化，且藉由電晶體的有效尺寸(W/L)0至(W/L)3，VGS及VSB在圖1所示實施例中在第二群組中的變化很小。因此藉由改變有效尺寸W/L，第二群組中的電晶體的導通電阻可得到調整。

如此一來，自第一群組及第二群組選擇的任意給定對傳送電晶體的導通電阻之和可如在最後一行中所示為常數Ron_Constant（在製造及運算公差內）。

圖2至圖4說明第二群組中的傳送電晶體的替代配置，藉此傳送電晶體的有效尺寸可根據電路中的傳送電晶體的邏輯位置來設定。出於本說明的目的，較大的有效尺寸具有較低的W/L，且因此具有較低的導通電阻R_ON 。

圖2說明其中傳送電晶體包括分別具有變化的寬度w0、w1、w2及w3的主動區域130a、131a、132a及133a的實施例。通道的長度由位於主動區域之上的閘極130b、131b、132b及133b的寬度確定，且在此實例中長度l0至l3是均勻的。圖2所示傳送電晶體的通道及主動區域設置在耦合至地的井135中，井135針對傳送電晶體中的每一者靠近地建立本體電壓VB。在此實例中，具有閘極133b的電晶體具有最大有效尺寸並耦合至對應於圖1所示電晶體3-3的訊號Dec_2[3]。具有閘極132b的電晶體具有第二大有效尺寸並耦合至對應於圖1所示電晶體3-2的訊號Dec_2[2]。具有閘極131b的電晶體具有第三大有效尺寸並耦合至對應於圖1所示電晶體3-1的訊號Dec_2[1]。具有閘極130b的電晶體具有最小有效尺寸並耦合至對應於圖1所示電晶體3-0的訊號Dec_2[0]。

此配置不僅補償第一群組傳送電晶體中的傳送電晶體的導通電阻的變化，而且補償第二群組傳送電晶體中的傳送電晶體的導通電阻的變化。當在第二群組傳送電晶體中選擇電晶體3-3時，節點13處的電壓VPG對應於較低階電壓節點VL[3]，其為較低階電壓節點的最高電壓位準。因此，第一群組中的所選擇傳送電晶體上的過激勵VGS電壓是（Dec_1[i]-VL[3]），其為由電路產生的最低過驅動電壓。選擇第二群組中的其他傳送電晶體會產生類似的效果，俾使第一群組中的所選擇傳送電晶體的過激勵VGS電壓根據輸入數位訊號的較低階位元而變化。第二群組中的電晶體的有效尺寸因此被設定成補償過驅動電壓的這些變化，以使得所選擇的成對電晶體中的導通電阻之和的變化減小，且對於任意所選擇的成對電晶體，所述和可近似相同。因此，數位-類比轉換器的輸出電壓的階躍大小變得更均勻。

圖3說明替代實施例，在所述替代實施例中傳送電晶體包括分別具有變化的寬度w0、w1、w2及w3的主動區域230a、231a、232a及233a，其中w0與w1是一個寬度，且w2與w3是不同的寬度。通道的長度由位於主動區域之上的閘極230b、231b、232b及233b的寬度確定，且在此實例中長度l0至l3變化。圖3所示傳送電晶體的通道及主動區域設置在耦合至地的井235中，井235針對傳送電晶體中的每一者靠近地建立本體電壓VB。在此實例中，具有閘極233b的電晶體具有最大有效尺寸並耦合至對應於圖1所示電晶體3-3的訊號Dec_2[3]。具有閘極232b的電晶體具有第二大有效尺寸並耦合至對應於圖1所示電晶體3-2的訊號Dec_2[2]。具有閘極231b的電晶體具有第三大有效尺寸並耦合至對應於圖1所示電晶體3-1的訊號Dec_2[1]。具有閘極230b的電晶體具有最小有效尺寸並耦合至對應於圖1所示電晶體3-0的訊號Dec_2[0]。

圖4說明替代實施例，在所述替代實施例中傳送電晶體包括例如可利用鰭式電晶體（finFET）技術及其他佈局技術來實作的可變數目的通道，具有耦合於一起以實際上形成單個電晶體的源極區域330a、331a、332a及333a、以及汲極區域330c、331c、332c及333c。電晶體的有效尺寸根據通道線的數目m而變化。通道的長度由位於主動區域之上的閘極330b、331b、332b及333b的寬度確定，且在此實例中長度相同。圖4所示傳送電晶體的通道及主動區域設置在耦合至地的井335中，井335針對傳送電晶體中的每一者靠近地建立本體電壓VB。在此實例中，具有閘極333b的電晶體具有最大有效尺寸並耦合至對應於圖1所示電晶體3-3的訊號Dec_2[3]。具有閘極332b的電晶體具有第二大有效尺寸並耦合至對應於圖1所示電晶體3-2的訊號Dec_2[2]。具有閘極331b的電晶體具有第三大有效尺寸並耦合至對應於圖1所示電晶體3-1的訊號Dec_2[1]。具有閘極330b的電晶體具有最小有效尺寸並耦合至對應於圖1所示電晶體3-0的訊號Dec_2[0]。

圖5示意性地說明三重井電晶體，其中源極端耦合至本體以使得源極至本體電壓VSB獨立於源極上的電壓而為0伏特。三重井電晶體433包括隔離井435，在隔離井435內，通道以及源極端及汲極端以使其與塊狀半導體本體（bulk semiconductor body）隔離的方式實作。如此一來，源極端436可直接連接至隔離井435，使得VSB等於0伏特。在一些實施例中，第一群組傳送電晶體中的電晶體利用三重井電晶體實作，以消除由臨限電壓的改變引起的導通電阻的變化，其中臨限電壓的改變是由本體效應引起。在一些實施例中，第一群組及第二群組中的所有傳送電晶體皆是利用三重井電晶體而實作。

在如同圖1所示者的實施例中，解碼器產生恆定電壓（例如，VDD）作為第一群組及第二群組中任意所選擇傳送電晶體的閘極電壓。因此，任意給定輸入節點的閘極至源極過驅動電壓及源極至基底電壓（source to substrate voltage）可如下表所示變化。

在表中，代碼是以十進位形式表示的數位輸入。閘極電壓VG恆定在VDD。電壓Vstep對應於藉由選擇電阻值為RD/4的第二組電阻器中的每一額外電阻器而發生的電壓階躍。第三行中的源極電壓VS對應於圖1所示電路中的節點13處的電壓VPG。第一行中的代碼對應於輸入數位訊號In[9:0]的三個較低階位元，且在整個範圍中在四個階躍圖案中重複。本體電壓VB在本實例中為地電壓，且閘極至源極電壓VGS列出於第五行中。源極至基底電壓VSB列出於第四行中。如上所述，VGS及VSB的這些變化（尤其對於第一群組中的電晶體而言）可對電晶體的導通電阻產生影響。

圖6說明解碼器的替代實施方式，所述解碼器用於為第一群組及第二群組中的傳送電晶體產生閘極電壓。所述解碼器包括較高階解碼器541及較低階解碼器542。數位輸入訊號In[N-1:0]在本實例中被劃分成較高階訊號In[9:2]以及較低階訊號In[1:0]，其中N為10且M為2。較高階解碼器541產生2^N-M 個輸出Dec_1[255:0]，所述輸出中的每一者被供應至第一群組傳送電晶體中的對應傳送電晶體。較低階解碼器542產生2^M 個輸出Dec_2[3:0]，所述輸出中的每一者被供應至第二群組傳送電晶體中的對應傳送電晶體。解碼器運作以針對數位輸入的不同值而向所選擇的不同對傳送電晶體供應閘極電壓。所選擇的每一對傳送電晶體包括因應於數位輸入的N-M個較高階位元而選擇的第一群組中的所選擇傳送電晶體與因應於數位輸入中的M個較低階位元而選擇的第二群組中的所選擇傳送電晶體。在本實施例中，解碼器包括在線545上產生供應電壓VPWR的可變電源供應543，供應電壓VPWR用於驅動較高階解碼器及較低階解碼器，俾使輸出Dec_1[255:0]的電壓具有根據較低階輸入位元In[1:0]而變化的位準。較高階解碼器541包括充當開關的電路，所述開關將輸出VPWR或VPWR的函數連接至所選擇的解碼器輸出以作為第一群組中的所選擇傳送電晶體的閘極電壓。在一些實施例中，施加至第二群組中的所有傳送閘極的輸出Dec_2[3:0]的電壓位準保持恆定。在其他實施例中，施加至第二群組電晶體的電壓位準也可根據數位輸入而變化。

此解碼器可補償第一群組傳送電晶體中的傳送電晶體的導通電阻的變化。當在第二群組傳送電晶體中選擇電晶體3-0時，節點13處的電壓VPG對應於較低階電壓節點VL[0]，其為較低階電壓節點中的最低電壓節點。解碼器因應於輸入位元In[1:0]選擇傳送電晶體3-0而產生設定為最低值的電壓Dec_[i]，以補償較低階電壓節點VL[0]的電壓。當在第二群組傳送電晶體中選擇電晶體3-1時，節點13處的電壓VPG對應於較低階電壓節點VL[1]，其為較低階電壓節點中的第三高電壓節點。解碼器因應於輸入位元In[1:0]選擇傳送電晶體3-1而產生增大第一量的電壓Dec_2[i]，以補償較低階電壓節點VL[1]的電壓。當在第二群組傳送電晶體中選擇電晶體3-2時，節點13處的電壓VPG對應於較低階電壓節點VL[2]，其為較低階電壓節點中的第二高電壓節點。解碼器因應於輸入位元In[1:0]選擇傳送電晶體3-2而產生增大第二量的電壓Dec_2[i]，以補償較低階電壓節點VL[2]的電壓。當在第二群組傳送電晶體中選擇電晶體3-3時，節點13處的電壓VPG對應於較低階電壓節點VL[3]，其為較低階電壓節點中的最高電壓節點。解碼器因應於輸入位元In[1:0]選擇傳送電晶體3-3而產生增大第三量的電壓Dec_2[i]，以補償較低階電壓節點VL[3]的電壓。

下表說明其中藉由使用如同圖6所示者的解碼器來改變電壓VPWR可在傳送電晶體上產生更均勻的閘極至源極電壓的方式。

在表中，代碼是以十進位形式表示的數位輸入。第一群組中的傳送電晶體上的閘極電壓VG陳述於第二行中。源極電壓VS對應於在第一群組中的電阻器串上的對應節點處的電壓，如由輸入的較低階位元所確定。基底電壓在本實例中是藉由將井耦合至節點VL[0]而建立的節點VL[0]的電壓。因此，VGS等於過驅動電壓Vod，且所選擇的傳送電晶體上的源極至基底VSB電壓接近恆定的0伏特，藉此僅改變所列出的Vstep電壓。此外，在一些實施例中，傳送電晶體可使用三重井電晶體實作，藉此使得VSB等於零。

圖6所示的解碼器電路可單獨使用或與第二群組中的傳送電晶體的有效尺寸的變化結合使用，作為用於減小所選擇成對傳送電晶體中的導通電阻R_ON 之和的變化的構件。

在本文中所述的實施例中，數位-類比轉換器包括兩級。藉由利用本文中所述的技術來減小或消除位於所述級之間的傳送電晶體的導通電阻的變化，電阻器串DAC可利用兩級或更多級來實作。

儘管是藉由參照以上所詳述的較佳實施例及實例來揭露本發明，然而應理解，這些實例旨在為說明性的而非具有限制意義。應預期，對於熟習此項技術者而言將顯而易見的是存在將落於本發明的精神及以下申請專利範圍的範圍內的潤飾及組合。

2-0、2-1、2-2、2-225‧‧‧傳送電晶體

3-0、3-1、3-2、3-3‧‧‧傳送電晶體

10‧‧‧運算放大器

11‧‧‧節點/輸出節點

12‧‧‧數位-類比轉換器電阻器/第一組電阻器

13‧‧‧第二節點/節點

14‧‧‧第二組數位-類比轉換器電阻器

15‧‧‧第三（反饋）節點

41‧‧‧較高階解碼器

42‧‧‧較低階解碼器

130a、131a、132a、133a‧‧‧主動區域

130b、131b、132b、133b‧‧‧閘極

135、235、335‧‧‧井

230a、231a、232a、233a‧‧‧主動區域

230b、231b、232b、233b‧‧‧閘極

330a、331a、332a、333a‧‧‧源極區域

330b、331b、332b、333b‧‧‧閘極

330c、331c、332c、333c‧‧‧汲極區域

433‧‧‧三重井電晶體

435‧‧‧隔離井

436‧‧‧源極端

541‧‧‧較高階解碼器

542‧‧‧較低階解碼器

543‧‧‧可變電源供應

545‧‧‧線

Dec_1、Dec_1[0]、Dec_1[1]、Dec_1[2]、Dec_1[255]、Dec_1[n]‧‧‧訊號

Dec_1[255:0]‧‧‧輸出

Dec_2、Dec_2[0]、Dec_2[1]、Dec_2[2]、Dec_2[3]‧‧‧訊號

Dec_2[3:0]‧‧‧輸出

GND‧‧‧地

In[1:0]‧‧‧較低階訊號/較低階輸入位元

In[9:2]‧‧‧較高階訊號

l0、l1、12、l3‧‧‧長度

m0、m1、m2、m3‧‧‧數目

RD、RD/4‧‧‧電阻

RREF‧‧‧參考電阻器

RS1‧‧‧第一電壓位移電阻器

RS2‧‧‧第二電壓位移電阻器

VFB‧‧‧反饋電壓

VGS‧‧‧電壓

VH[0]、VH[1]、VH[2]、VH[255]、VH[n]‧‧‧較高階電壓節點

VL[0]、VL[1]、VL[2]、VL[3]‧‧‧較低階電壓節點/電壓

VOUT‧‧‧類比輸出/輸出電壓

VPG‧‧‧電壓

V_PWR‧‧‧供應電壓

VREF‧‧‧參考電壓

VSB‧‧‧電壓

w0、w1、w2、w3‧‧‧寬度

(w,1,m)₃、(w,1,m)₂、(w,1,m)₁、(w,1,m)₀‧‧‧參數

圖1是包括本文中所述技術的兩級式數位-類比轉換器的示意圖。

圖2是適合用於如同圖1所示者的電路中的、第二群組中的傳送電晶體的佈局圖。

圖3是適合用於如同圖1所示者的電路中的、第二群組中的傳送電晶體的替代佈局圖。

圖4是適合用於如同圖1所示者的電路中的、第二群組中的傳送電晶體的另一替代佈局圖。

圖5說明適合用於如同圖1所示者的電路中的三重井電晶體。

圖6說明可用於如同圖1所示者的電路中的替代解碼器配置。

Claims (19)

1. 一種N位元數位-類比轉換器，包括： 第一級，包括與數位輸入的較高階位元對應的第一組電阻器； 第二級，包括與所述數位輸入的較低階位元對應的第二組電阻器； 多個傳送電晶體，被配置成將因應於所述數位輸入而選擇的所述第一級中的所述第一組電阻器的第一子集，連接至因應於所述數位輸入而選擇的所述第二級中的所述第二組電阻器的第二子集，其中所述多個傳送電晶體中的傳送電晶體具有不同的有效尺寸，所述有效尺寸被配置成減小用於連接所述第一組電阻器或所述第二組電阻器的不同所選擇子集的所述多個傳送電晶體中的傳送電晶體的導通電阻之和的變化。
2. 如申請專利範圍第1項所述的數位-類比轉換器，包括： 放大器，具有連接至電壓參考點的第一輸入及連接至反饋訊號的第二輸入，並在輸出節點上產生輸出電壓； 其中所述第一組電阻器串聯連接於所述輸出節點與第二節點之間，所述第一組具有（2^N-M -1）個成員，其中M為小於N的正整數； 且所述第二組電阻器串聯連接於所述第二節點與第三節點之間，所述第二組具有（2^M -1）個成員；以及 反饋電路，連接於所述第三節點與電源供應參考電壓之間，根據所述第三節點處的電壓來提供所述反饋訊號。
3. 如申請專利範圍第1項所述的數位-類比轉換器，其中所述多個傳送電晶體包括第一群組傳送電晶體及第二群組傳送電晶體，所述第一群組傳送電晶體具有（2^N-M ）個成員，所述第一群組中的所述傳送電晶體連接於所述第一組中的所述電阻器各自的節點與中間節點之間，所述第二群組傳送電晶體具有（2^M ）個成員，所述第二群組中的所述傳送電晶體連接於所述中間節點與所述第二組中的所述電阻器各自的節點之間，其中M為小於N的正整數，所述第一群組傳送電晶體或所述第二傳送電晶體的有效尺寸可被調整。
4. 如申請專利範圍第3項所述的數位-類比轉換器，包括： 解碼器，連接至數位輸入，並針對所述數位輸入的不同值而向所選擇的不同對傳送電晶體供應閘極電壓，所選擇的每一對傳送電晶體包括因應於所述數位輸入的N-M個較高階位元而選擇的所述第一群組中的傳送電晶體以及因應於所述數位輸入中的M個較低階位元而選擇的所述第二群組中的傳送電晶體。
5. 如申請專利範圍第3項所述的數位-類比轉換器，其中所述第二群組中的所述傳送電晶體包括電晶體T(i)，其中i為2^M 至1，所述電晶體T(i)分別連接至所述解碼器的與所述數位輸入的所述M個較低階位元的解碼值對應的輸出，且電晶體T(i)的有效尺寸大於電晶體T(i-1)的有效尺寸。
6. 如申請專利範圍第3項所述的數位-類比轉換器，其中所述第一群組中的所述傳送電晶體具有共用的通道組態，且所述第二群組中的傳送電晶體的所述通道組態變化，以補償因所述第一群組中的所述傳送電晶體上的過驅動電壓的變化而引起的所述第一群組的導通電阻的變化。
7. 如申請專利範圍第3項所述的數位-類比轉換器，其中所述第一群組中的所述傳送電晶體包括三重井電晶體，所述三重井電晶體的源極端連接至其各自的通道井。
8. 如申請專利範圍第4項所述的數位-類比轉換器，其中所述解碼器被配置成對所述第一群組中的所述所選擇傳送電晶體施加閘極電壓，所述閘極電壓具有根據所述數位輸入的所述M個較低階位元而變化的電壓位準。
9. 如申請專利範圍第1項所述的數位-類比轉換器，其中所述多個傳送電晶體中的所述傳送電晶體包括三重井電晶體，所述三重井電晶體的源極端連接至其各自的通道井。
10. 一種製造N位元數位-類比轉換器的方法，包括： 形成第一級，所述第一級包括與數位輸入的較高階位元對應的第一組電阻器； 形成第二級，所述第二級包括與所述數位輸入的較低階位元對應的第二組電阻器； 形成多個傳送電晶體，所述多個傳送電晶體被配置成將因應於所述數位輸入而選擇的所述第一級中的所述第一組電阻器的第一子集連接至因應於所述數位輸入而選擇的所述第二級中的所述第二組電阻器的第二子集，其中所述多個傳送電晶體中的傳送電晶體具有不同的有效尺寸，所述有效尺寸被配置成減小用於連接所述第一組電阻器或所述第二組電阻器的不同所選擇子集的所述多個傳送電晶體中的傳送電晶體的導通電阻之和的變化。
11. 如申請專利範圍第10項所述的方法，包括： 形成放大器，所述放大器具有連接至電壓參考點的第一輸入及連接至反饋訊號的第二輸入，並在輸出節點上產生輸出電壓； 其中所述第一組電阻器串聯連接於所述輸出節點與第二節點之間，所述第一組具有（2^N-M -1）個成員，其中M為小於N的正整數； 且所述第二組電阻器串聯連接於所述第二節點與第三節點之間，所述第二組具有（2^M -1）個成員；以及 形成反饋電路，所述反饋電路連接於所述第三節點與電源供應參考電壓之間，根據所述第三節點處的電壓來提供所述反饋訊號。
12. 如申請專利範圍第10項所述的方法，其中所述多個傳送電晶體包括第一群組傳送電晶體及第二群組傳送電晶體，所述第一群組傳送電晶體具有（2^N-M ）個成員，所述第一群組中的所述傳送電晶體連接於所述第一組中的所述電阻器各自的節點與中間節點之間，所述第二群組傳送電晶體具有（2^M ）個成員，所述第二群組中的所述傳送電晶體連接於所述中間節點與所述第二組中的所述電阻器各自的節點之間，其中M為小於N的正整數，所述第一群組傳送電晶體或所述第二傳送電晶體的有效尺寸可被調整。
13. 如申請專利範圍第12項所述的方法，包括： 形成解碼器，所述解碼器連接至數位輸入，並針對所述數位輸入的不同值而向所選擇的不同對傳送電晶體供應閘極電壓，所選擇的每一對傳送電晶體包括因應於所述數位輸入的N-M個較高階位元而選擇的所述第一群組中的傳送電晶體以及因應於所述數位輸入中的M個較低階位元而選擇的所述第二群組中的傳送電晶體。
14. 如申請專利範圍第12項所述的方法，其中所述第二群組中的所述傳送電晶體包括電晶體T(i)，其中i為2^M 至1，所述電晶體T(i)分別連接至所述解碼器的與所述數位輸入的所述M個較低階位元的解碼值對應的輸出，且電晶體T(i)的有效尺寸大於電晶體T(i-1)的有效尺寸。
15. 如申請專利範圍第12項所述的方法，其中所述第一群組中的所述傳送電晶體具有共用通道組態，且所述第二群組中的傳送電晶體的通道組態變化，以補償因所述第一群組中的所述傳送電晶體上的過驅動電壓的變化而引起的所述第一群組的變化。
16. 如申請專利範圍第12項所述的方法，其中所述第一群組中的所述傳送電晶體包括三重井電晶體，所述三重井電晶體的源極端連接至其各自的通道井。
17. 如申請專利範圍第13項所述的方法，其中所述解碼器被配置成對所述第一群組中的所述所選擇傳送電晶體施加閘極電壓，所述閘極電壓具有根據所述數位輸入的所述M個較低階位元而變化的電壓位準。
18. 如申請專利範圍第10項所述的方法，其中所述多個傳送電晶體中的所述傳送電晶體包括三重井電晶體，所述三重井電晶體的源極端連接至其各自的通道井。
19. 一種N位元數位-類比轉換器，包括： 第一級，包括與數位輸入的較高階位元對應的第一組電阻器； 第二級，包括與所述數位輸入的較低階位元對應的第二組電阻器； 多個傳送電晶體，被配置成將因應於所述數位輸入而選擇的所述第一級中的所述第一組電阻器的第一子集連接至因應於所述數位輸入而選擇的所述第二級中的所述第二組電阻器的第二子集；以及 構件，用於減小因應於所述數位輸入而選擇的所述多個傳送電晶體中的傳送電晶體的導通電阻之和的變化。