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TW201909286A - 形成閘極接觸點的導電間隔物的方法以及所得裝置 - Google Patents

形成閘極接觸點的導電間隔物的方法以及所得裝置 Download PDF

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TW201909286A
TW201909286A TW107112085A TW107112085A TW201909286A TW 201909286 A TW201909286 A TW 201909286A TW 107112085 A TW107112085 A TW 107112085A TW 107112085 A TW107112085 A TW 107112085A TW 201909286 A TW201909286 A TW 201909286A
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丹尼爾 恰尼莫蓋姆
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Abstract

一種方法包括在半導體基板的第一區域上方形成第一閘極結構。鄰近該第一閘極結構形成第一側壁間隔物。凹入該第一閘極結構及該第一側壁間隔物，以定義第一閘極接觸空腔。在該第一閘極接觸空腔中形成第二側壁間隔物。在該第一閘極接觸空腔中形成第一導電閘極接觸點。移除該第二側壁間隔物，以定義第一間隔物空腔。在該第一間隔物空腔中形成導電材料，以形成接觸該第一導電閘極接觸點的第一導電間隔物。

Description

形成閘極接觸點的導電間隔物的方法以及所得裝置
本揭示內容通常關於積體電路的製造，尤其涉及形成閘極接觸的導電間隔物(spacer)的各種方法以及所得裝置。
在例如微處理器、儲存裝置等當前的積體電路中，在有限的芯片面積上設置並運行有大量的電路元件，尤其是場效應電晶體(field effect transistor；FET)。FET具有各種不同的配置，例如平面裝置、FinFET裝置、納米線裝置等。這些FET裝置通常以開關模式操作，也就是說，這些裝置呈現高導通狀態(開狀態；on-state)和高阻抗狀態(關狀態；off-state)。場效應電晶體的狀態由閘極電極控制，在施加適當的控制電壓後，該閘極電極控制在汲極區與源極區之間所形成的溝道區的電導率。
為提升FET的操作速度並增加積體電路裝置上的FET的密度，多年來，裝置設計人員已大幅降低了FET的物理尺寸，尤其電晶體裝置的溝道長度。由於電晶體裝置的尺寸降低，因此隨著裝置的更新換代增加了電路組件 的操作速度，並且在此期間也增加了此類產品中的“封裝密度”，也就是每單位面積的電晶體裝置的數目。通常，由於當前積體電路中的大量電路元件以及所需的複雜佈局，因此無法在製造該些電路元件的同一裝置層級內建立各電路元件的電性連接或“線路佈置”。因此，在形成於該產品的該裝置層級上方的一個或複數個額外堆疊的所謂“金屬化層”中形成各種電性連接，其構成該積體電路產品的總體線路圖案。這些金屬化層通常由絕緣材料層以及形成於該材料層中的導電金屬線或導電通孔組成。一般來說，該些導線提供層級內部的電性連接，而該導電通孔提供不同層級金屬線之間的層級間連接或垂直連接。這些導線及導電通孔可由各種不同材料例如銅組成，具有適當的阻擋層等。積體電路產品中的第一金屬化層通常被稱為“M1”層。而用以在該M1層與下方層級導電結構之間建立電性連接的導電通孔(下面將作更詳細解釋)通常被稱為“V0”通孔。位於這些金屬化層中的導線及導電通孔通常由銅組成，且它們通過已知的鑲嵌或雙鑲嵌技術形成於絕緣材料層中。
第1A圖顯示由形成於半導體基板12中及上方的複數個電晶體裝置11組成的示例積體電路產品10的剖視圖。第1B圖顯示單個電晶體裝置11的簡單平面視圖。這些附圖顯示複數個所謂“CA接觸點”結構14，用以建立與裝置11的簡單示意源極/汲極區20的電性連接；以及閘極接觸點結構16，其有時被稱為“CB接觸”結構，經 形成以建立與該電晶體裝置的閘極結構的電性接觸點。如第1B圖中所示，CB閘極接觸點16通常垂直位於圍繞裝置11的隔離材料13上方，也就是，CB閘極接觸點16通常不位於基板12中所定義的主動區上方，但它可能在一些先進架構中。
請參照第1A至1B圖，電晶體11包括示例閘極結構22(也就是閘極絕緣(介電)層22A及閘極電極22B)、閘極覆蓋層24、側壁間隔物26以及簡單示意的源極/汲極區20。如上所述，在流程的此點，在基板12中也已形成隔離區13。在第1A圖中所示的製造點，在基板12上方已形成絕緣材料層30A、30B，也就是層間介電材料。其它材料層例如接觸蝕刻停止層及類似物未顯示於附圖中。附圖中還顯示示例抬升式磊晶源極/汲極(S/D)區32以及通常包括所謂“溝槽矽化物”(trench silicide；TS)結構36的源極/汲極接觸點結構34。CA接觸點結構14可為分立接觸元件的形式，也就是從上方觀看時具有通常類似方形的形狀(如第1B圖中所示)或圓柱狀的一個或多個形成於層間介電材料中個個別接觸塞。在其它應用中(第1B圖中未顯示)，CA接觸點結構14也可為線型特徵，其接觸下方的線型特徵例如接觸源極/汲極區20的TS結構36(TS結構36是通常沿平行於閘極結構22的方向貫穿源極/汲極區20上的整個主動區的線型特徵)。TS結構36、CA接觸14及CB接觸點16在業內都被視為裝置級接觸點。
在一個具體實施例中，形成TS結構36、CA 接觸點14及CB接觸點16的流程可為如下所述。在沉積第一絕緣材料層30A以後，在第一絕緣材料層30A中形成TS開口(opening)，以暴露下方源極/汲極區20。隨後，穿過該TS開口形成傳統金屬矽化物，接著在該金屬矽化物區域上形成鎢(未單獨顯示)，並對閘極覆蓋層24的頂部向下執行化學機械拋光(chemical mechanical polishing；CMP)製程。接著，沉積第二絕緣材料層30B，並在第二絕緣材料層30B中形成針對CA接觸點14的接觸開口，以暴露位於源極/汲極區20上方的下方鎢金屬化的部分。接著，在遮蔽針對CA接觸點14的開口期間，在第二絕緣材料層30B中並穿過閘極覆蓋層24形成針對CB接觸點16的開口，以暴露閘極電極22B的部分。通常，CB接觸點16可為圓形或方形塞的形式。隨後，通過執行一個或複數個共同金屬沉積及CMP製程操作(利用第二絕緣材料層30B作為拋光停止層以移除位於該些接觸開口外部的多餘導電材料)，在第二絕緣材料層30B中的相應口中形成導電CA接觸點14及導電CB接觸點16。CA接觸點14及CB接觸點16通常包含均勻金屬體，例如鎢，且還可包括位於該均勻金屬體與絕緣材料層30B之間的一個或多個金屬阻擋層(未顯示)。如上所述，源極/汲極接觸點結構34、CA接觸點14及CB接觸點16在業內都被視為裝置層級接觸。
請繼續參照第1A圖，其顯示IC產品10的多層級金屬化系統的部分。更具體地說，第1A圖顯示該多層級金屬化系統的所謂M1金屬化層的示例。該M1金 屬化層形成於絕緣材料層38例如低k絕緣材料中。該M1金屬化層通常包括多條根據需求佈線橫跨在IC產品10的金屬線42。形成複數個導電通孔-所謂V0通孔40，以在該M1金屬化層與該裝置層級接觸-CA接觸點14及CB接觸點16之間建立電性連接。金屬化線42通常通過橫跨大體整個基板的絕緣材料層38中形成長的連續溝槽來形成。隨後，用一種或多種導電材料填充這些溝槽，以及執行一個或多個化學機械拋光(CMP)製程以移除該些溝槽外部的多餘導電材料。
第1B圖顯示示例電晶體裝置11的簡單平面視圖，僅顯示裝置11的裝置層級接觸點-CA接觸點14及CB接觸點16-以及它們的相對裝置。第1B圖中還顯示閘極覆蓋層24、側壁間隔物26以及形成於源極/汲極區20上方的溝槽矽化物結構36。如上所述，整個CB閘極接觸點16垂直位於圍繞產品10的隔離區13上方，也就是，CB閘極接觸點16不位於基板12中所定義的主動區上方。CB閘極接觸點16通常位於隔離區13上方，以避免或減少在CB接觸點16與TS結構36之間形成電性短路的機會，也就是，依據試圖防止此類電性短路的各種設計規則，這兩個結構之間必須保持最小間距43。遺憾的是，CB接觸點16僅位於隔離區13上方的要求涉及面積損失(penalty)。需要一種用以在該裝置的主動區上方形成CB閘極接觸16的方法，以節約積體電路產品上的寶貴繪圖空間(plot space)。
本揭示內容涉及在主動區上方形成電晶體的閘極接觸的各種方法以及所得裝置，從而可避免或至少減輕上述問題的其中一個或複數個的影響。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
一般來說，本揭示內容涉及在閘極接觸上形成導電間隔物的各種方法以及所得裝置。所揭露的一種示例方法包括：除其它以外，在半導體基板的第一區域上方形成第一閘極結構。形成鄰近該第一閘極結構的第一側壁間隔物。凹入該第一閘極結構及該第一側壁間隔物，以定義第一閘極接觸空腔。在該第一閘極接觸空腔中形成第二側壁間隔物。在該第一閘極接觸空腔中形成第一導電閘極接觸點。移除該第二側壁間隔物，以定義第一間隔物空腔。在該第一間隔物空腔中形成導電材料，以形成接觸該第一導電閘極接觸點的第一導電間隔物。
除此之外，另一種方法包括：在半導體基板上方形成複數個閘極結構。形成鄰近各該複數個閘極結構的第一側壁間隔物。凹入該複數個閘極結構及該第一側壁間隔物，以定義第一閘極接觸空腔。在該第一閘極接觸空腔中形成第二側壁間隔物。在該第一閘極接觸空腔中形成 第一導電閘極接觸點。在該複數個閘極結構的第一子集上方形成遮罩層。移除未被該遮罩層覆蓋的該複數個閘極結構的第二子集的該第二側壁間隔物，以定義第一間隔物空腔。在該第一間隔物空腔中形成導電材料，以形成接觸該複數個閘極結構的該第二子集的該第一導電閘極接觸點的第一導電間隔物。
所揭露的一種示例裝置包括：除其它以外，位於半導體基板上方的第一閘極結構，鄰近該第一閘極結構的第一側壁間隔物，接觸該第一閘極結構的第一導電閘極接觸點，以及接觸該第一側壁間隔物以及該第一導電閘極接觸點的側壁的第一導電間隔物。
10‧‧‧電路產品
11‧‧‧電晶體裝置
12‧‧‧半導體基板
13‧‧‧隔離材料/隔離區
14‧‧‧CA接觸點
16‧‧‧閘極接觸點結構
20‧‧‧源極/汲極區
22A‧‧‧閘極絕緣(介電)層
22B‧‧‧閘極電極
24‧‧‧閘極覆蓋層
26‧‧‧側壁間隔物
30A‧‧‧絕緣材料層/第一絕緣材料層
30B‧‧‧絕緣材料層/第二絕緣材料層
32‧‧‧抬升式磊晶源極/汲極
36‧‧‧溝槽矽化物結構/TS結構
38‧‧‧絕緣材料層
40‧‧‧通孔
42‧‧‧金屬線/金屬畫線
100‧‧‧積體電路產品/產品/IC產品
102‧‧‧半導體基板/基板
102X‧‧‧主動區
104A‧‧‧CB交叉耦接區
104B‧‧‧主動區
104C‧‧‧STI(淺溝槽隔離)區
106A‧‧‧閘極結構
106B‧‧‧閘極結構
106C‧‧‧閘極結構
108A‧‧‧側壁間隔物
108B‧‧‧側壁間隔物
108C‧‧‧側壁間隔物
110A‧‧‧磊晶半導體材料
110B‧‧‧磊晶半導體材料
112‧‧‧介電層
114A‧‧‧空腔
114B‧‧‧空腔
114C‧‧‧空腔
116A‧‧‧內間隔物
116B‧‧‧內間隔物
116C‧‧‧內間隔物
118A‧‧‧覆蓋層
118B‧‧‧覆蓋層
118C‧‧‧覆蓋層
120A‧‧‧溝槽矽化物接觸點/TS接觸點
120B‧‧‧溝槽矽化物接觸點/TS接觸點
122‧‧‧介電層
124A‧‧‧CB空腔
124B‧‧‧CB空腔
124C‧‧‧CB空腔
126A‧‧‧CB接觸點
126B‧‧‧CB接觸點
126C‧‧‧CB接觸點
128‧‧‧圖案化遮罩
130A‧‧‧間隔物空腔
130C‧‧‧間隔物空腔
132A‧‧‧導電間隔物
132C‧‧‧導電間隔物
134‧‧‧介電層
136B‧‧‧CA接觸點
136C‧‧‧CA接觸點
參照下面結合附圖所作的說明可理解本揭示內容，該些附圖中類似的附圖標記表示類似的元件，且其中：第1A至1B圖顯示積體電路產品的裝置層級接觸及金屬化層的各種示例現有技術佈置。
第2A至2N圖顯示本文中所揭露的用以在主動區上方形成電晶體的閘極接觸點的各種新穎方法以及所得裝置。
儘管本文中所揭露的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭露的 特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本揭示內容所執行的常規程序。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本揭示內容與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本揭示內容的示例。本文中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常或慣用意思不同的定義。若術語或詞組意圖具有特別意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特別定義的定義方式明確表示於說明書中。
本揭示內容涉及在主動區上方形成電晶體的導電閘極接觸點結構(CB)的各種方法以及所得裝置。本 文中所揭露的方法及裝置可用於製造使用各種技術例如NMOS、PMOS、CMOS等的產品，且它們可用於製造各種不同的裝置，例如存儲器產品、邏輯產品、ASIC等。在完整閱讀本申請以後，本領域的技術人員將瞭解，本文中所揭露的發明可用於形成使用具有各種不同配置的電晶體裝置(例如平面裝置、FinFET裝置、納米線裝置等)的積體電路產品。此類裝置的閘極結構可通過“先閘極”或“替代閘極”製造技術形成。因此，當前揭露的發明不應當被認為限於任意特定形式的電晶體或形成電晶體裝置的閘極結構的方式。當然，本文中所揭露的發明不應當被認為限於本文中所示及所述的例子。現在通過參照附圖來更詳細地說明本文中所揭露的方法及裝置的各種示例實施例。下面所述的各種材料層可通過任意各種不同的已知技術形成，例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、熱生長製程、旋塗技術等。而且，本文中及附圖中所使用的詞語“相鄰”將作廣義解釋，且應當被解釋為涵蓋一個特徵實際接觸另一個特徵或者鄰近另一個特徵的情形。
第2A至2N圖顯示本文中所揭露的用以在形成於積體電路(IC)產品100上的電晶體的閘極接觸點結構(CB)上形成導電間隔物的各種新穎方法，該產品可包括數個不同區域，在該些區域上方可形成CB接觸。附圖包含簡單平面視圖，顯示在附圖中作各種剖視圖的位置。該平面視圖顯示最終將形成於半導體基板102上方的鰭片、 閘極、溝槽矽化物(TS)源極/汲極接觸點、閘極接觸點結構(CB)，以及源極/汲極接觸點結構(CA)。如第2A圖中所示，視圖X1-X1及X2-X2是沿與該裝置的閘極長度方向對應的方向穿過該裝置所做的剖視圖。不是所有視圖都顯示於每張附圖中。還應當注意，儘管一些附圖包含產品100的平面視圖，但不是剖視圖中所示的製程的所有態樣都會被顯示於該平面視圖中，以避免使附圖過度複雜。
請繼續參照第2A圖，示例IC產品100將形成於半導體基板102中及上方。該基板可具有不同的區域，在這些區域上方可形成CA及CB接觸點，例如CB交叉耦接區104A(也就是，提供SRAM中的閘極至源極/汲極交叉耦接)、位於主動區104B(也就是，高密度區)上方的CB，以及位於STI(淺溝槽隔離)區104C(也就是，較低密度區)上方的CB。產品100可包括NMOS電晶體、PMOS電晶體或兩種類型的電晶體。該電晶體可具有任意所需配置，例如FinFET裝置、平面裝置等。此外，各種摻雜區例如環狀注入區、阱區等未顯示於附圖中。基板102可具有各種配置，例如所示塊體矽配置。基板102也可具有絕緣體上矽(silicon-on-insulator；SOI)配置，其包括塊體矽層、埋置絕緣層以及主動層，其中，在該主動層中及上方形成半導體裝置。基板102可由矽製成，或者它可由矽以外的材料製成。因此，術語“基板”或“半導體基板”應當被理解為涵蓋所有半導體材料以及此類材料的所有形式。
第2A圖顯示處於已執行數個製程操作的製 造點的產品100。首先，在基板102中形成隔離區104，以定義主動區(102X)，在該主動區可形成電晶體裝置。在所示例子中，主動區102X包括複數個鰭片。接著，在個別區104A、104B、104C中的基板102上方形成複數個示例閘極結構106A、106B、106C。各閘極結構106A、106B、106C包括側壁間隔物108A、108B、108C。為形成側壁間隔物108A、108B、108C，執行共形沉積製程，以在基板102上方形成共形間隔物材料層，例如氮化矽，隨後執行非等向性蝕刻製程。閘極結構106A、106B、106C通常分別包括閘極絕緣層(未單獨顯示)，例如二氧化矽或高k(k值大於10)絕緣材料，以及充當閘極電極的一個或多個導電材料層(未單獨顯示)，例如金屬、金屬合金、氮化鈦、氮化鉭、鎢、鋁、多晶矽等。側壁間隔物108A、108B、108C通常由氮化矽形成。閘極結構106A、106B、106C可通過已知的“先閘極”或“替代閘極”製造技術形成。在形成閘極結構106A、106B、106C及間隔物108A、108B、108C以後，在該電晶體裝置的源極/汲極區中形成可選的磊晶半導體材料110A、110B。磊晶半導體材料110A、110B無需在所有實施例中都形成。閘極結構106A、106B、106C的物理尺寸及閘極結構106A、106B、106C的閘極間距可依據特定應用而變化。第2A圖中還顯示介電層112，例如低k介電質或二氧化矽，其沉積於橫向隔開的閘極結構106A、106B、106C之間的基板102上方。
第2B圖顯示在執行一個或複數個蝕刻製程 以相對介電層112選擇性凹入閘極結構106A、106B、106C及間隔物108A、108B、108C從而定義空腔114A、114B、114C以後的產品100。
第2C圖顯示執行數個製程操作以後的產品100。在凹入側壁間隔物108A、108B、108C上方的空腔114A、114B、114C中形成內間隔物116A、116B、116C。形成共形間隔物材料層(例如，矽碳氧化物(SiCO))並執行非等向性蝕刻製程以移除該共形層的水平部分，從而導致形成內間隔物116A、116B、116C。內間隔物116A、116B、116C是由不同於間隔物108A、108B、108C的材料構成，以允許隨後的選擇性蝕刻。內間隔物116A、116B、116C可具有與間隔物108A、108B、108C相同的橫向厚度或者它們可具有不同的橫向厚度，取決於該間隔物材料層的厚度。
第2D圖顯示執行一個或複數個製程以形成覆蓋層118A、118B、118C(例如，氮化矽)來填充空腔114A、114B、114C以後的產品100。可執行覆被(blanket)沉積製程，接著執行平坦化製程，以定義覆蓋層118A、118B、118C。
第2E圖顯示執行一個或多個製程以在定義源極/汲極區的磊晶半導體材料110A、110B上方形成溝槽矽化物(TS)接觸點120A、120B(例如，金屬矽化物或金屬矽化物與金屬的組合)以後的產品。TS接觸點120A、120B也可被稱為源極/汲極(SD)接觸。利用圖案化遮罩 (未顯示)執行蝕刻製程，以移除位於磊晶半導體材料110A、110B上方的介電層112，從而定義空腔。執行一個或多個製程(例如，清洗、沉積、退火、平坦化等)，以用導電矽化物材料填充該空腔，從而定義TS接觸點120A、120B。在一個例子中，TS接觸點120A、120B為線型結構，其延伸出入第2E圖中的圖示頁面，在區域104B中(沿與該裝置的閘極寬度方向對應的方向)大體上延伸主動區102X的整個長度。
第2F圖顯示執行一個或多個製程以後的產品100。執行蝕刻製程以凹入TS接觸點120A、120B，並執行沉積製程以在凹入TS接觸120A、120B及覆蓋層118A、118B、118C上方形成介電層122(也就是，顯示為與介電層112合併)。
第2G圖顯示執行一個或多個製程以在介電層122中圖案化CB空腔124A、124B、124C以後的產品100。在介電層122上方形成圖案化堆疊(例如，OPL(有機平坦化層)、光阻、BARC(底部抗反射塗層)等-未顯示)並對其圖案化以定義與CB空腔124A、124B、124C對應的空腔。通過該圖案化空腔執行蝕刻製程以定義CB空腔124A、124B、124C。
第2H圖顯示執行一個或多個蝕刻製程以選擇性移除覆蓋層118A、118B、118C的暴露部分以後的產品100。
第2I圖顯示執行一個或多個製程(例如，沉 積及平坦化)以在CB空腔124A、124B、124C中形成CB接觸點126A、126B、126C(例如，鎢或某種其它導電金屬或材料)以後的產品100。
第2J圖顯示在CB接觸點126B上方形成圖案化遮罩128(例如，OPL、光阻、BARC等)，並執行蝕刻製程以凹入CB接觸點126A、126C以後的產品100。圖案化遮罩128防止CB接觸點126B的凹入。
第2K圖顯示執行蝕刻製程以移除內間隔物116A、116C，從而定義間隔物空腔130A、130C以後的產品100。由於內間隔物116A、116C由不同於間隔物108A、108C的材料製成，因此該蝕刻可為選擇性的。
第2L圖顯示執行一個或複數個製程以後的產品100。執行灰化製程以移除遮罩128。執行沉積製程(例如，原子層沉積)以在間隔物空腔130A、130C中形成導電間隔物132A、132C(例如，TiN、ALD、W、Ru等)。執行回蝕刻以將該導電材料的高度降低至大致與CB接觸點126A、126C相同的高度。
第2M圖顯示執行沉積製程以在凹入TS接觸點120A、120B及覆蓋層118A、118B、118C上方形成介電層134(也就是，顯示為與介電層122合併)以後的產品100。
第2N圖顯示執行數個製程以在介電層134中形成CA接觸點136B、136C以後的產品100。執行圖案化蝕刻製程以在介電層134中定義CA空腔，從而暴露區 域104B中的TS接觸點120B以及由CB接觸點126C及導電間隔物132C定義的組合結構。
導電間隔物132A通過將CB接觸126A(也就是，與閘極結構106耦接)與TS接觸120A(也就是，與源極/汲極磊晶材料110A耦接)耦接來提供閘極至源極/汲極交叉連接。導電間隔物132C為CA接觸點136C提供較寬的著陸區，以與CB接觸點126C相接。由於在形成導電間隔物132A、132C的製程步驟期間遮蔽區域104B，因此CB接觸126B(見第2M圖)可形成於主動區上方，從而縮小單位單元尺寸。在集成流程中可實現針對不同區域104A、104B、104C的這些不同目標。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭露的特定具體實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面所揭露的特定實施例進行修改或變更，且所有此類變更落入本發明的範疇及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範 圍如下面的申請專利範圍所述。

Claims (20)

  1. 一種方法，包括：在半導體基板的第一區域上方形成第一閘極結構；形成鄰近該第一閘極結構的第一側壁間隔物；凹入該第一閘極結構及該第一側壁間隔物，以定義第一閘極接觸空腔；在該第一閘極接觸空腔中形成第二側壁間隔物；在該第一閘極接觸空腔中形成第一導電閘極接觸點；移除該第二側壁間隔物，以定義第一間隔物空腔；以及在該第一間隔物空腔中形成導電材料，以形成接觸該第一導電閘極接觸點的第一導電間隔物。
  2. 如申請專利範圍第1項所述的方法，進一步包括：在該第一閘極接觸空腔中形成第一閘極覆蓋層；在該第一閘極覆蓋層上方形成介電層；在該介電層中形成第二閘極接觸空腔，從而暴露該第一閘極覆蓋層；移除該第一閘極覆蓋層；以及在移除該第一閘極覆蓋層以後，形成該第一導電閘極接觸點。
  3. 如申請專利範圍第2項所述的方法，其中，形成該第一導電閘極接觸點進一步包括在該第一及第二閘極接觸 空腔中形成該第一導電閘極接觸點，且該方法進一步包括：凹入該第一導電閘極接觸點，以暴露至少一部分的該第二側壁間隔物；以及在凹入該第一導電閘極接觸點以後，移除該第二側壁間隔物。
  4. 如申請專利範圍第3項所述的方法，進一步包括：在該第一導電閘極接觸點及該第一導電間隔物上方形成第二介電層；以及在該第二介電層中形成接觸該第一導電閘極接觸點的第二導電閘極接觸點。
  5. 如申請專利範圍第4項所述的方法，其中，該第二導電閘極接觸點接觸至少一部分的該第一導電間隔物。
  6. 如申請專利範圍第3項所述的方法，進一步包括：形成鄰近該第一閘極結構的第一源極/汲極(SD)區；以及形成接觸該第一SD區的第一SD接觸點，其中，該第一導電間隔物接觸該第一SD接觸點及該第一閘極接觸點。
  7. 如申請專利範圍第1項所述的方法，進一步包括：在該第一閘極結構上方形成第一介電層；以及在凹入該第一閘極結構及該第一側壁間隔物之前，平坦化該第一介電層以暴露該第一閘極結構及該第一側壁間隔物，其中，該第一閘極接觸空腔定義於該第一 介電層中。
  8. 一種方法，包括：在半導體基板上方形成複數個閘極結構；鄰近各該複數個閘極結構形成第一側壁間隔物；凹入該複數個閘極結構及該第一側壁間隔物，以定義第一閘極接觸空腔；在該第一閘極接觸空腔中形成第二側壁間隔物；在該第一閘極接觸空腔中形成第一導電閘極接觸點；在該複數個閘極結構的第一子集上方形成遮罩層；移除未被該遮罩層覆蓋的該複數個閘極結構的第二子集的該第二側壁間隔物，以定義第一間隔物空腔；以及在該第一間隔物空腔中形成導電材料，以形成接觸該複數個閘極結構的該第二子集的該第一導電閘極接觸點的第一導電間隔物。
  9. 如申請專利範圍第8項所述的方法，進一步包括：在該第一閘極接觸空腔中形成第一閘極覆蓋層；在該第一閘極覆蓋層上方形成第一介電層；在該介電層中形成第二閘極接觸空腔，從而暴露該第一閘極覆蓋層；移除該第一閘極覆蓋層；以及在移除該第一閘極覆蓋層以後，形成該第一導電 閘極接觸點。
  10. 如申請專利範圍第8項所述的方法，其中，形成該第一導電閘極接觸點進一步包括在該第一及第二閘極接觸空腔中形成該第一導電閘極接觸點，其中，該遮罩層形成於該複數個閘極結構的該第一子集的該第一導電閘極接觸點上方。
  11. 如申請專利範圍第10項所述的方法，進一步包括：凹入該複數個閘極結構的該第二子集的該第一導電閘極接觸點，以暴露至少一部分的該第二側壁間隔物；以及在凹入該第一導電閘極接觸點以後，移除該第二側壁間隔物。
  12. 如申請專利範圍第11項所述的方法，進一步包括：在該第一導電閘極接觸點及該第一導電間隔物上方形成第二介電層；以及在該第二介電層中形成接觸該第一導電閘極接觸點的第二導電閘極接觸點，該第二導電閘極接觸點用於該複數個閘極結構的該第二子集。
  13. 如申請專利範圍第12項所述的方法，其中，該第二導電閘極接觸點接觸至少一部分的該第一導電間隔物。
  14. 如申請專利範圍第12項所述的方法，進一步包括：形成鄰近該複數個閘極結構的第一源/漏(S/D)區；以及形成接觸該第一SD區的第一SD接觸點，其中， 該複數個閘極結構的該第二子集中的該第一導電間隔物接觸該第一SD接觸點及該第一閘極接觸點。
  15. 如申請專利範圍第8項所述的方法，其中，該複數個閘極結構的該第一子集形成於主動區上方，且該複數個閘極結構的該第二子集形成於該主動區外部的隔離區上方。
  16. 如申請專利範圍第8項所述的方法，進一步包括：在該複數個閘極結構上方形成第一介電層；以及在凹入該第一閘極結構及該第一側壁間隔物之前，平坦化該第一介電層以暴露該第一閘極結構及該第一側壁間隔物，其中，該第一閘極接觸空腔定義於該第一介電層中。
  17. 一種裝置，包括：第一閘極結構，位於半導體基板上方；第一側壁間隔物，鄰近該第一閘極結構；第一導電閘極接觸點，接觸該第一閘極結構；以及第一導電間隔物，接觸該第一側壁間隔物以及該第一導電閘極接觸點的側壁。
  18. 如申請專利範圍第17項所述的裝置，進一步包括：第一源極/汲極(SD)區，鄰近該第一閘極結構；以及第一SD接觸點，接觸該SD區，其中，該第一導電間隔物接觸該第一SD接觸點及該第一閘極結構。
  19. 如申請專利範圍第17項所述的裝置，進一步包括通過隔離結構定義於該半導體基板中的主動區，其中，該第一導電閘極結構形成於該主動區外部的該隔離結構上方。
  20. 如申請專利範圍第17項所述的裝置，進一步包括：介電層，位於該第一導電閘極接觸點上方；以及第二導電閘極接觸點，位於該介電層中，其中，該第二導電閘極接觸點接觸該第一導電閘極接觸點以及至少一部分的該第一導電間隔物。
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