[go: up one dir, main page]

TW201906176A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201906176A
TW201906176A TW106128213A TW106128213A TW201906176A TW 201906176 A TW201906176 A TW 201906176A TW 106128213 A TW106128213 A TW 106128213A TW 106128213 A TW106128213 A TW 106128213A TW 201906176 A TW201906176 A TW 201906176A
Authority
TW
Taiwan
Prior art keywords
layer
stepped structure
magnetic stack
magnetic
metal layer
Prior art date
Application number
TW106128213A
Other languages
English (en)
Inventor
古進譽
周建志
陳承先
黃宏麟
陳季丞
巫洸毅
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201906176A publication Critical patent/TW201906176A/zh

Links

Classifications

    • H10W44/501
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/20Inductors
    • H10W20/40
    • H10W20/497
    • H10W72/01223
    • H10W72/01225
    • H10W72/01235
    • H10W72/01238
    • H10W72/01935
    • H10W72/252
    • H10W72/29
    • H10W72/9415
    • H10W72/952

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

一種半導體裝置包括電感器結構,且所述電感器結構位於基底上且包括第一金屬層、磁性堆疊、聚合物層以及第二金屬層。所述第一金屬層位於所述基底之上。所述磁性堆疊位於所述第一金屬層之上且具有實質上Z字形的側壁。所述聚合物層位於所述第一金屬層之上且包封所述磁性堆疊。所述第二金屬層位於所述聚合物層之上。

Description

半導體裝置
本發明實施例是有關於一種半導體裝置。
半導體裝置被用於例如個人電腦、手機、數位相機以及其他電子設備等各種電子應用中。半導體裝置通常是藉由以下方式來製作:在半導體基底上依序沉積絕緣層或介電層、導電層以及半導體層;以及利用微影(lithography)對所述各種材料層進行圖案化,以在其上面形成電路元件及元件。
一般來說,電感器是一種被動電子元件,其可在電流穿過所述電感器時所產生的磁場中儲存能量。電感器可用於各種應用中。然而,存在許多與電感器相關的挑戰。
本發明實施例的一種半導體裝置包括電感器結構,且所述電感器結構位於基底上且包括第一金屬層、磁性堆疊、聚合物層以及第二金屬層。所述第一金屬層位於所述基底之上。所述磁性堆疊位於所述第一金屬層之上且具有實質上Z字形的側壁。所述聚合物層位於所述第一金屬層之上且包封所述磁性堆疊。所述第二金屬層位於所述聚合物層之上。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然,這些僅僅為實例而非用以限制。舉例來說,在以下描述中,在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例,且也可包括第一特徵與第二特徵之間可形成有額外特徵,使得第一特徵與第二特徵可不直接接觸的實施例。此外,本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見,且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
此外,為了易於描述附圖中所示出的一個構件或特徵與另一元件或特徵的關係,本文中可使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「位於…上(on)」、「位於…之上(over)」、「上覆的(overlying)」、「上方(above)」、「上部的(upper)」及類似術語的空間相對術語。除了附圖中所示出的定向之外,所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向),而本文所用的空間相對術語相應地作出解釋。
上述內容還可包括其他特徵及製程。舉例來說,可包括測試結構以幫助進行三維(3D)封裝或三維積體電路(3DIC)裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試墊,所述測試墊可用以測試3D封裝或3DIC、使用探針(probe)及/或探針卡(probe card)等。所述驗證測試可對中間結構及最終結構進行測試。另外,本文中所公開的結構及方法可結合包含對已知良好晶粒的中間驗證的測試方法論一起使用,以提高產量(yield)及降低成本。
圖1是根據一些實施例的半導體裝置的示意性剖視圖。圖2是根據一些實施例的電感器結構的示意性剖視圖。圖3是根據一些實施例的電感器結構的簡化俯視圖,其中圖2是沿圖3所示的線A-A截取的剖視圖。
參照圖1及圖2,提供基底100。在一些實施例中,基底100是例如矽基底、絕緣體上矽(silicon-on-insulator,SOI)基底、矽鍺基底(silicon germanium substrate)或由其他適當的半導體材料形成的基底等半導體基底。根據設計要求,基底100可為P型基底或N型基底且在基底100中可具有摻雜區。
基底100可具有第一區域10及與第一區域10相鄰的第二區域20。在一些實施例中,第一區域10是在其中形成電感器結構的電感器區域,且第二區域20是用於將電感器結構結合到特殊應用積體電路(application specific integrated circuit,ASIC)的封裝區域。在一些實施例中,第二區域20提供可放置電性連接件(例如,球/凸塊)的電性連接。
在第一區域10中的基底100上形成電路102。在一些實施例中,電路102包括由介電層及電極層形成的閘極堆疊。介電層可包括介面層(interfacial layer,IL)及介電常數大於約4、大於約8、或者甚至大於約10的高介電常數層。介電層藉由以下適當的技術沉積而成:例如,化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、熱氧化、或其組合等。電極層可包括單個層或多個層,例如金屬層、襯層(liner layer)、潤濕層、黏合層、或其組合等,且可藉由ALD、PVD、或CVD等來形成。
在第一區域10及第二區域20中的基底100之上形成層間介電(inter-layer dielectric,ILD)層104。在一些實施例中,層間介電層104覆蓋電路102。在一些實施例中,層間介電層104包含介電常數小於約4、小於約3.5、或者甚至小於約3的低介電常數介電材料。低介電常數材料包含磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、碳氧化矽(SiOxCy)、旋塗玻璃(Spin-On-Glass,SOG)、旋塗聚合物(Spin-On-Polymer,SOP)、或其組合等。層間介電層104可藉由例如旋塗、CVD、或電漿增強型CVD(plasma-enhanced CVD,PECVD)等適當的方法來形成。層間介電層104可具有單層式或多層式結構。
貫穿層間介電層104形成接觸窗105,以向電路102提供電接觸。在一些實施例中,藉由微影及蝕刻製程在層間介電層104中形成開口。所述開口可襯有擴散阻擋層(diffusion barrier layer)及/或黏合層(圖中未示出),並填充有導電性材料。在一些實施例中,擴散阻擋層包含TaN、Ta、TiN、Ti、CoW、或其組合等,且導電性材料包含銅、鎢、鋁、銀、或其組合等。
在第一區域10及第二區域20中的基底100之上形成內連結構107。在一些實施例中,內連結構107形成在層間介電層104上。在一些實施例中,內連結構107包括一個或多個金屬間介電(inter-metal dielectric,IMD)層106以及嵌置在IMD層106中的相關聯的金屬化特徵結構108(例如,金屬層及通孔)。一般來說,一個或多個IMD層106及相關聯的金屬化特徵結構108用於使電路102彼此內連並提供外部電性連接。IMD層106包含介電常數小於約4、小於約3.5、或者甚至小於約3的低介電常數介電材料。低介電常數材料包含PSG、BPSG、FSG、SiOxCy、SOG、SOP、或其組合等。IMD層106藉由例如旋塗、CVD、或PECVD等適當的方法來形成。
在一些實施例中,可在介電層中相鄰的介電層(例如,ILD層104與IMD層106)之間安置一個或多個絕緣蝕刻終止層(圖中未示出)。絕緣蝕刻終止層是由與相鄰層具有不同蝕刻選擇性的介電材料形成。在一些實施例中,絕緣蝕刻終止層可由SiN、SiCN、SiCO、或其組合等形成,且可藉由例如CVD或PECVD等適當的方法來形成。
在第一區域10及第二區域20中的基底100之上形成保護層110。在一些實施例中,保護層110形成在IMD層106上。在一些實施例中,保護層110可由以下介電材料形成:例如,SiN、電漿增強型氧化物(plasma-enhanced oxide,PEOX)、電漿增強型SiN(PE-SiN)、電漿增強型未摻雜矽酸鹽玻璃(plasma-enhanced undoped silicate glass,PE-USG)、高密度電漿( high density plasma,HDP)化學氣相沉積(CVD)氧化物、或其組合等。保護層110被形成用來保護位於下部的層免受各種環境污染。
然後在第一區域10中的基底100上形成電感器結構1/1a。在一些實施例中,電感器結構1/1a包括:鈍化後內連結構PPI,其位於基底100之上且是螺旋形(如圖3所示);以及磁性堆疊124,位元於所述螺旋形的中心區中。
在一些實施例中,鈍化後內連結構PPI包含銅或銅合金。在替代實施例中,鈍化後內連結構PPI可包括塗布有無電鍍鎳無電鍍鈀浸金(electro-less nickel electro-less palladium immersion gold,ENEPIG)的銅層,ENEPIG包括鎳層、位於鎳層上的鈀層以及位於鈀層上的金層。所述金層可利用浸鍍形成。在另一些替代實施例中,可使用其他導電性材料來形成鈍化後內連結構PPI。在一些實施例中,鈍化後內連結構PPI可被稱為重佈線層(redistribution layer,RDL)。
在一些實施例中,鈍化後內連結構PPI包括第一金屬層113、第二金屬層132以及位於所述兩者之間的多個通孔131。具體來說,第二金屬層132經由通孔131電性連接到第一金屬層113,且第一金屬層113、通孔131以及第二金屬層132構成螺旋結構,如圖3所示。
在一些實施例中,電感器結構1/1a包括第一金屬層113、磁性堆疊124、聚合物層130以及第二金屬層132。第一金屬層113位於保護層110之上。磁性堆疊124位元於第一金屬層113之上。聚合物層130位於第一金屬層113之上並包封磁性堆疊124。第二金屬層132位於聚合物層130之上。
應注意,在一些實施例中,磁性堆疊124具有實質上Z字形(zigzag shaped)的側壁。在替代實施例中,磁性堆疊124具有實質上西格瑪(Σ)形的側壁。具體來說,磁性堆疊124具有一系列臺階或階梯,且這些臺階構成Z字形或Σ形側壁輪廓。在一些實施例中,在說明書通篇中將磁性堆疊124闡述為具有Z字形臺階式輪廓。磁性堆疊124的此種Z字形臺階式輪廓是藉由二微影二蝕刻(two-photo-two-etch,2P2E)製程而產生,以下將參照圖4A至圖4H對其進行詳細闡述。
從另一個角度來看,磁性堆疊124形成有寬的頂部/肩部及狹窄的中部/腰部。具體來說,磁性堆疊124可被闡述為具有狹窄中部輪廓(narrow-middle profile)。在一些實施例中,所述狹窄中部輪廓表示在其中間部分處狹窄的輪廓。在一些實施例中,磁性堆疊124的頂部部分的尺寸小於磁性堆疊124的底部部分的尺寸,如圖1至圖2所示。然而,本發明實施例並不僅限於此。在替代實施例中,磁性堆疊124的頂部部分的尺寸可實質上等於或大於磁性堆疊124的底部部分的尺寸。
在一些實施例中,磁性堆疊124包括例如但不限於第一臺階式結構122-1以及位於第一臺階式結構122-1下方的第二臺階式結構122-2。第一臺階式結構122-1及第二臺階式結構122-2中的每一個具有多個臺階,且第一臺階式結構122-1的最下部臺階與第二臺階式結構122-2的最上部臺階相鄰且物理接觸。在一些實施例中,第一臺階式結構122-1的下部臺階(例如,最下部臺階)的尺寸大於第二臺階式結構122-2的上部臺階(例如,最上部臺階)的尺寸,其使得在磁性堆疊124的側壁上且在第一臺階式結構122-1與第二臺階式結構122-2之間的界面處存在凹口N。
出於簡潔及清晰的目的,將圖2所示的第一臺階式結構122-1及第二臺階式結構122-2說明為分別具有三個臺階及兩個臺階。圖2所示的此種五臺階式磁性堆疊124僅是圖1所示磁性堆疊124的一種實例。換句話說,第一臺階式結構122-1或第二臺階式結構122-2的臺階數目不受本公開內容的實施例限制。
如圖2所示,第一臺階式結構122-1從底部到頂部具有臺階121a至121c,且第二臺階式結構122-2從底部到頂部具有臺階123a及123b。第一臺階式結構122-1的最下部臺階121a與第二臺階式結構122-2的最上部臺階123b相鄰且物理接觸,且第一臺階式結構122-1的最下部臺階121a的尺寸大於第二臺階式結構122-2的最上部臺階123b的尺寸。
在一些實施例中,與第一臺階式結構122-1的至少一個臺階的隅角相切的線L1和第一臺階式結構122-1的底表面之間的夾角θ1介於約5度至60度範圍內。類似地,與第二臺階式結構122-2的至少一個臺階的隅角相切的線L2和第二臺階式結構122-2的底表面之間的夾角θ2介於約5度至60度範圍內。在一些實施例中,夾角θ1實質上等於夾角θ2,如圖2所示。然而,本發明實施例並不僅限於此。在替代實施例中,夾角θ1可大於或小於夾角θ2。
提供圖2所示的五臺階式磁性堆疊124是出於說明目的,且不應將其視為限制本公開內容。所屬領域中的技術人員應理解,第一臺階式結構122-1或第二臺階式結構122-2的臺階數目可根據製程要求進行調整。在一些實施例中,第一臺階式結構122-1的臺階數目大於第二臺階式結構122-2的臺階數目。在替代實施例中,第一臺階式結構122-1的臺階數目等於第二臺階式結構122-2的臺階數目。在另一些替代實施例中,第一臺階式結構122-1的臺階數目小於第二臺階式結構122-2的臺階數目。
在一些實施例中,磁性堆疊124包括多個單元層,且每一單元層構成磁性堆疊124的一個臺階。在一些實施例中,每一單元層從底部到頂部包括導電性蝕刻終止層116、磁性層118以及絕緣蝕刻緩衝層120。
在一些實施例中,導電性蝕刻終止層116包含金屬或金屬氮化物。在一些實施例中,導電性蝕刻終止層116包含非磁性金屬材料。舉例來說,導電性蝕刻終止層116包含Ti、TiN、TiW、W、WN、TaN、或其組合等。導電性蝕刻終止層116可藉由例如PVD、CVD等適當的方法來形成。
在一些實施例中,磁性層118包含磁性金屬材料,所述磁性金屬材料含有鈷(Co)、鋯(Zr)、鉭(Ta)、鈮(Nb)、錸(Re)、釹(Nd)、鐠(Pr)、鏑(Dy)、或其組合。在一些實施例中,磁性層118包括含有鈷(Co)及鋯(Zr)的非晶鈷(Co)合金。鋯(Zr)有助於使鈷(Co)成為非晶形。在一些實施例中,磁性層118包括鈷-鋯(CoZr)合金,其具有一種或多種額外元素,例如,鉭(Ta)及鈮(Nb)。在一些其他實施例中,磁性層118包括鈷-鋯(CoZr)合金,所述鈷-鋯合金具有一種或多種有助於增大鈷-鋯(CoZr)合金的鐵磁共振(ferromagnetic resonance)的額外元素,例如,稀土元素。所述稀土元素包括錸(Re)、釹(Nd)、鐠(Pr)、或鏑(Dy)。在一些實施例中,磁性層118包括CoZrTa、CoZr、CoZrRe、NiFe或其組合。磁性層118可藉由例如PVD、CVD等適當的方法來形成。
在一些實施例中,絕緣蝕刻緩衝層120包括金屬氧化物。在一些實施例中,絕緣蝕刻緩衝層120包括磁性層118的磁性金屬材料的氧化物。舉例來說,絕緣蝕刻緩衝層120包括CoZrTa、CoZr、CoZrRe、或NiFe的氧化物。絕緣蝕刻緩衝層12可藉由例如PVD、CVD等適當的方法來形成。
在一些實施例中,磁性層118的厚度是導電性蝕刻終止層116或絕緣蝕刻緩衝層120的厚度的至少20倍。舉例來說,導電性蝕刻終止層116、磁性層118以及絕緣蝕刻緩衝層120的厚度比是約1:40:2至1:50:2。
在一些實施例中,磁性層118對絕緣蝕刻緩衝層120的蝕刻選擇性小於磁性層118對導電性蝕刻終止層116的蝕刻選擇性。舉例來說,磁性層118對絕緣蝕刻緩衝層120的蝕刻選擇性介於約250:1至200:1的範圍內,且磁性層118對導電性蝕刻終止層116的蝕刻選擇性介於約250:1至200:1的範圍內。
磁性堆疊124藉由聚合物層130及絕緣層115與鈍化後內連結構PPI絕緣。在一些實施例中,絕緣層115設置在磁性堆疊124的底部與第一金屬層113之間。在一些實施例中,絕緣層115包含氧化矽、氮化矽、氮氧化矽或其組合。絕緣層115可藉由例如CVD、ALD、PVD、或熱氧化等適當的方法來形成。在一些實施例中,聚合物層130包封磁性堆疊124的側壁及頂部。在一些實施例中,聚合物層130可由例如環氧樹脂、聚醯亞胺、苯環丁烷(benzocyclobutene,BCB)、或聚苯并噁唑(polybenzoxazole,PBO)等聚合物形成。聚合物層130可藉由例如旋轉塗布法、疊層法、或沉積法等適當的方法來形成。
在一些實施例中,電感器結構1/1a中進一步包括另一聚合物層134。聚合物層134形成在聚合物層130上並包封第二金屬層132。在一些實施例中,聚合物層134可由例如環氧樹脂、聚醯亞胺、苯環丁烷(BCB)、或聚苯并噁唑(PBO)等聚合物形成。聚合物層134的材料可相同於或不同於聚合物層130的材料。聚合物層134可藉由例如旋轉塗布法、疊層法、或沉積法等適當的方法來形成。
在一些實施例中,在第一區域10中形成電感器結構1之後,在基底100之上的第二區域20中形成凸塊下金屬(under bump metallization,UBM)層138及凸塊140。
在一些實施例中,進一步在第二區域20中的基底100上形成聚合物層130。在一些實施例中,可對聚合物層130進行平面化步驟,以使得第一區域10中聚合物層130的頂表面實質上與第二區域20中聚合物層130的頂表面共面,如圖1所示。所述平面化步驟包括回蝕刻製程(etching back process)、化學機械研磨(chemical mechanical polishing,CMP)製程、或同時包括所述兩種製程。
在一些實施例中,當第二金屬層132形成在第一區域10中的聚合物層130上時,在第二區域20中的螺旋結構(如圖3所示)的兩端形成兩個連接墊P。此外,進一步在第二區域20中的連接墊P上形成聚合物層134。
凸塊下金屬層138形成在連接墊P之上並電性連接到連接墊P。在一些實施例中,凸塊下金屬層138包含銅、鎳、鈦、或其組合等,且是藉由電鍍製程而形成。凸塊140形成在凸塊下金屬層138之上並電性連接到凸塊下金屬層138。在一些實施例中,凸塊140包含具有低電阻率的導電性材料,例如Sn、Pb、Ag、Cu、Ni、Bi、或其合金,且可藉由例如蒸鍍、鍍覆、球滴(ball drop)、或網版印刷等適當的製程來形成。因此完成製造包括電感器結構1/1a及凸塊140的半導體結構。
以下將參照圖4A至圖4H詳細闡述形成具有Z字形臺階式輪廓的磁性堆疊的方法。圖4A至圖4H是根據一些實施例的形成電感器結構的方法的示意性剖視圖。
參照圖4A,在基底100上設置電路102、接觸窗105、內連結構107以及保護層110。之後,在保護層110上形成第一金屬層113,並在第一金屬層113上形成絕緣層115。以上已闡述了這些元件的材料、設置以及形成方法,於此便不再贅述。
之後,在第一金屬層113上毯覆式形成磁性堆疊124,其中絕緣層115插入在第一金屬層113與磁性堆疊124之間。在一些實施例中,磁性堆疊124包括多個單元層。在一些實施例中,每一單元層從底部到頂部包括導電性蝕刻終止層116、磁性層118以及絕緣蝕刻緩衝層120。以上已闡述了導電性蝕刻終止層116、磁性層118以及絕緣蝕刻緩衝層120的材料及形成方法,於此便不再贅述。
繼續參照圖4A,進行第一微影步驟以在磁性堆疊124上形成第一光阻層126。在一些實施例中,形成第一光阻層126的方法包括:在磁性堆疊124上塗布光阻材料,利用微影罩幕(或被稱為光罩)曝光光阻材料,並顯影被暴露出的光阻材料。在一些實施例中,第一光阻層126包括:在被暴露至光時可光溶解的正型光阻材料。在替代實施例中,第一光阻層126包括:負型光阻材料。
參照圖4B及圖4C,利用第一光阻層126作為蝕刻罩幕對磁性堆疊124的上部部分進行第一蝕刻步驟,因此所述上部部分被蝕刻以形成第一臺階式結構122-1。在一些實施例中,所述第一蝕刻步驟是用以局部地移除磁性堆疊124的上部部分的濕式蝕刻步驟。在一些實施例中,在所述第一蝕刻步驟中使用的蝕刻溶液包括含有HNO3 、HCl、H2 O2 、HF、或其組合的酸溶液。在一些實施例中,蝕刻溶液包含HNO3 、HCl及H2 O2 。在替代實施例中,蝕刻溶液包含HF、HNO3 及水。
在一些實施例中,如圖4B所示,第一蝕刻步驟在X方向上的橫向蝕刻速率大於第一蝕刻步驟在Y方向上的垂直蝕刻速率。因此,對磁性堆疊124的橫向部分進行的蝕刻多於對同一磁性堆疊124的垂直部分進行的蝕刻。藉由恰當地控制蝕刻時間,磁性堆疊124的上部部分被圖案化以形成第一臺階式結構122-1,而磁性堆疊124的下部部分保持實質上完整。在一些實施例中,第一臺階式結構122-1具有一系列臺階,且上部臺階的尺寸小於下部臺階的尺寸。具體來說,如圖4B所示,第一臺階式結構122-1從底部到頂部具有臺階121a至121c,且臺階121a至121c的尺寸朝第一光阻層126逐漸減小。在形成第一臺階式結構122-1之後,移除第一光阻層126,如圖4C所示。
參照圖4D,進行第二微影步驟以形成第二光阻層128,第二光阻層128覆蓋第一臺階式結構122-1並暴露出磁性堆疊124的下部部分。在一些實施例中,形成第二光阻層128的方法包括:在磁性堆疊124上塗布光阻材料,利用微影罩幕曝光光阻材料,並顯影被暴露出的光阻材料。在一些實施例中,第二光阻層128包括在被暴露至光時可光溶解的正型光阻材料。在替代實施例中,第二光阻層128包括負型光阻材料。
在一些實施例中,第一光阻層126及第二光阻層128是使用同一微影罩幕來界定。在一些實施例中,第二微影步驟的微影配方(photolithography recipe)與第一微影步驟的微影配方相同。也就是說,第一微影步驟與第二微影步驟是利用相同製程參數進行。舉例來說,第一微影步驟與第二微影步驟是利用相同光阻材料、相同微影罩幕、相同曝光能量以及相同顯影時間來進行。在替代實施例中,所述製程參數中的至少一個在第一微影步驟與第二微影步驟中不同。
參照圖4E及圖4F,利用第二光阻層128作為蝕刻罩幕對磁性堆疊124的下部部分進行第二蝕刻步驟,因此所述下部部分被蝕刻以形成位於第一臺階式結構122-1下方的第二臺階式結構122-2。
在一些實施例中,所述第二蝕刻步驟是用以局部地移除磁性堆疊124的下部部分的濕式蝕刻步驟。在一些實施例中,在所述第二蝕刻步驟中使用的蝕刻溶液包括含有HNO3 、HCl、H2 O2 、HF、或其組合的酸溶液。在一些實施例中,蝕刻溶液包含HNO3 、HCl及H2 O2 。在替代實施例中,蝕刻溶液包含HF、HNO3 及水。
在一些實施例中,如圖4E所示,第二蝕刻步驟在X方向上的橫向蝕刻速率大於第二蝕刻步驟在Y方向上的垂直蝕刻速率。因此,對磁性堆疊124的橫向部分進行的蝕刻多於對同一磁性堆疊124的垂直部分進行的蝕刻。藉由恰當地控制蝕刻時間,磁性堆疊124的下部部分被圖案化以形成第二臺階式結構122-2。在一些實施例中,第二臺階式結構122-2具有一系列臺階,且上部臺階的尺寸小於下部臺階的尺寸。具體來說,如圖4E所示,第二臺階式結構122-2從底部到頂部具有臺階123a至123b,且臺階123a至123b的尺寸朝第二光阻層128逐漸減小。在形成第二臺階式結構122-2之後,移除第二光阻層128,如圖4F所示。
在一些實施例中,第一蝕刻步驟與第二蝕刻步驟是使用同一種蝕刻溶液來進行。根據第一臺階式結構122-1或第二臺階式結構122-2的臺階數目而定,第二蝕刻步驟的蝕刻時間可與第一蝕刻步驟的蝕刻時間相同或不同。在替代實施例中,第一蝕刻步驟與第二蝕刻步驟視需要使用不同的蝕刻溶液來進行。
參照圖4G,在基底100之上形成聚合物層130並使聚合物層130覆蓋第一臺階式結構122-1及第二臺階式結構122-2。
參照圖4H,在聚合物層130上方形成第二金屬層132。在一些實施例中,藉由微影及蝕刻製程在聚合物層130中形成開口。將導電性材料填充在開口中以形成通孔131及第二金屬層132。第二金屬層132經由通孔131電性連接到第一金屬層113。在一些實施例中,在聚合物層130上形成另一聚合物層134,且使所述另一聚合物層134包封第二金屬層132。因此完成製造電感器結構1a。
在一些實施例中,第一金屬層113、通孔131以及第二金屬層132構成螺旋結構,如圖3所示。在圖4A至圖4F中闡述的藉由2P2E製程形成的磁性堆疊124設置在電感器結構1a的中心部分中並被螺旋結構環繞。
圖5是根據替代實施例的半導體裝置的示意性剖視圖。圖6是根據替代實施例的電感器結構的示意性剖視圖。
圖5至圖6所示的電感器結構2/2a類似於圖1至圖2所示的電感器結構1/1a,且所述電感器結構之間的區別在於第一臺階式結構122-1的形狀。具體來說,圖1至圖2所示電感器結構1/1a的第一臺階式結構122-1具有實質上平坦的底表面,而圖5至圖6所示電感器結構2/2a的第一臺階式結構122-1具有彎曲或弧形的底表面。在一些實施例中,當磁性堆疊124的下部部分藉由用於界定第二臺階式結構122-2的第二蝕刻步驟的蝕刻溶液被局部地移除時(圖4E),第一臺階式結構122-1的下部臺階的邊緣部分被所述相同的蝕刻溶液同時移除。
圖7是根據另一些替代實施例的電感器結構的示意性剖視圖。
圖7所示的電感器結構3類似於圖2所示的電感器結構1a,且所述電感器結構之間的區別在於磁性堆疊的單元層。具體來說,圖2所示磁性堆疊124的每一單元層具有三層式三明治結構,而圖7所示磁性堆疊224的每一單元層具有雙層式結構。圖7所示磁性堆疊224的每一單元層包括導電性蝕刻終止層116以及位於導電性蝕刻終止層116上的磁性層118。具體來說,圖7所示的磁性堆疊224包括交替堆疊的多個導電性蝕刻終止層116與多個磁性層118。
圖8是根據另一些替代實施例的電感器結構的示意性剖視圖。
圖8所示的電感器結構4類似於圖6所示的電感器結構2a,且所述電感器結構之間的區別在於磁性堆疊的單元層。具體來說,圖6所示磁性堆疊124的每一單元層具有三層式三明治結構,而圖8所示磁性堆疊224的每一單元層具有雙層式結構。圖8所示磁性堆疊224的每一單元層包括導電性蝕刻終止層116以及位於導電性蝕刻終止層116上的磁性層118。具體來說,圖8所示的磁性堆疊224包括交替堆疊的多個導電性蝕刻終止層116與多個磁性層118。
應注意,電感器結構1/1a/2/2a/3/4的磁性堆疊124/224是藉由2P2E製程而不是傳統單微影單蝕刻(1P1E)製程來界定,且此種2P2E製程有助於使由蝕刻溶液導致的體積損失最小化。
具體來說,傳統電感器結構的磁性堆疊是藉由1P1E製程來界定。蝕刻步驟在X方向上的橫向蝕刻速率大於蝕刻步驟在Y方向上的垂直蝕刻速率。因此,由於單一蝕刻步驟的蝕刻時間必須足夠長以界定傳統磁性堆疊,所以傳統磁性堆疊的體積顯著減小。傳統電感器結構的性能因傳統磁性堆疊的體積小而降低。舉例來說,傳統電感器結構的品質因子(Q factor)減小。
然而,在本公開內容的一些實施例中,磁性堆疊124是藉由2P2E製程來界定,因此總蝕刻時間可顯著減少,且因此,磁性堆疊124/224具有較大體積。如此一來,本公開內容的電感器結構1/1a/2/2a/3/4的性能具有更好的性能(高Q因子)。
提供其中進行2P2E以界定磁性堆疊的以上實施例是用於說明目的,而不應將其視為限制本公開內容。所屬領域中的技術人員應理解,可根據製程要求進行多微影多蝕刻製程,例如三微影三蝕刻(three-photo-three-etch,3P3E)製程。
圖9是根據再一些替代實施例的半導體裝置的示意性剖視圖。圖10是根據再一些替代實施例的半導體裝置的示意性剖視圖。
根據3P3E製程,磁性堆疊324形成有實質上Z字形的側壁。具體來說,磁性堆疊324包括例如但不限於第一臺階式結構322-1、位於第一臺階式結構322-1下方的第二臺階式結構322-2以及位於第二臺階式結構322-2下方的第三臺階式結構322-3。第一臺階式結構322-1、第二臺階式結構322-2以及第三臺階式結構322-3中的每一個具有多個臺階,第一臺階式結構322-1的最下部臺階與第二臺階式結構322-2的最上部臺階相鄰且物理接觸,且第二臺階式結構322-2的最下部臺階與第三臺階式結構322-3的最上部臺階相鄰且物理接觸。在一些實施例中,第一臺階式結構322-1的下部臺階(例如,最下部臺階)的尺寸大於第二臺階式結構322-2的上部臺階(例如,最上部臺階)的尺寸,其使得在磁性堆疊324的側壁上且在第一臺階式結構322-1與第二臺階式結構322-2之間的界面處存在凹口N1。類似地,第二臺階式結構322-2的下部臺階(例如,最下部臺階)的尺寸大於第三臺階式結構322-3的上部臺階(例如,最上部臺階)的尺寸,其使得在磁性堆疊324的側壁上且在第二臺階式結構322-2與第三臺階式結構322-3之間的界面處存在凹口N2。
在一些實施例中,磁性堆疊324的第一臺階式結構322-1、第二臺階式結構322-2以及第三臺階式結構322-3均具有實質上平坦的底表面,如圖9所示。
在替代實施例中,磁性堆疊324的第一臺階式結構322-1及第二臺階式結構322-2具有彎曲或弧形的底表面,而磁性堆疊324的第三臺階式結構322-3具有實質上平坦的底表面,如圖10所示。在一些實施例中,當磁性堆疊324的中間部分藉由用於界定第二臺階式結構322-2的第二蝕刻步驟的蝕刻溶液而被局部移除時,第一臺階式結構322-1的下部臺階的邊緣部分被所述相同蝕刻溶液同時移除。類似地,當磁性堆疊324的下部部分藉由用於界定第三臺階式結構322-3的第三蝕刻步驟的蝕刻溶液而被局部移除時,第二臺階式結構322-2的下部臺階的邊緣部分被所述相同蝕刻溶液同時移除。
根據本公開內容的一些實施例,一種半導體裝置包括電感器結構。所述電感器結構位於基底上且包括第一金屬層、磁性堆疊、聚合物層以及第二金屬層。所述第一金屬層位於所述基底之上。所述磁性堆疊位元於所述第一金屬層之上且具有實質上Z字形的側壁。所述聚合物層位於所述第一金屬層之上且包封所述磁性堆疊。所述第二金屬層位於所述聚合物層之上。
在一些實施例中,所述磁性堆疊包括第一臺階式結構及位於所述第一臺階式結構下方的第二臺階式結構,且所述第一臺階式結構的下部臺階的尺寸大於所述第二臺階式結構的上部臺階的尺寸。
在一些實施例中,與所述第一臺階式結構的至少一個臺階的隅角相切的線和所述第一臺階式結構的底表面之間的夾角介於約5度至60度範圍內。
在一些實施例中,所述第一臺階式結構具有彎曲的底表面。
在一些實施例中,所述磁性堆疊包括多個單元層,且各所述單元層包括導電性蝕刻終止層及位於所述導電性蝕刻終止層上的磁性層。
在一些實施例中,所述導電性蝕刻終止層包括Ti、TiN、TiW、W、WN、TaN或其組合,且所述磁性層包括磁性金屬材料,所述磁性金屬材料含有Co、Zr、Ta、Nb、Re、Nd、Pr、Dy、或其組合。
在一些實施例中,各所述單元層進一步包括位元於所述磁性層上的絕緣蝕刻緩衝層,且所述絕緣蝕刻緩衝層包括所述磁性金屬材料的氧化物。
在一些實施例中,所述第二金屬層經由多個通孔電性連接到所述第一金屬層,且所述第一金屬層、所述通孔及所述第二金屬層構成螺旋結構。
根據本公開內容的替代實施例,一種形成電感器結構的方法包括至少以下步驟。在基底上形成第一金屬層。在所述第一金屬層上形成磁性堆疊。進行第一微影步驟,以在所述磁性堆疊上形成第一光阻層。使用所述第一光阻層作為蝕刻罩幕,對所述磁性堆疊的上部部分進行第一蝕刻步驟,以蝕刻所述上部部分來形成第一臺階式結構。進行第二微影步驟,以形成第二光阻層,所述第二光阻層覆蓋所述第一臺階式結構且暴露出所述磁性堆疊的下部部分。使用所述第二光阻層作為蝕刻罩幕,對所述磁性堆疊的所述下部部分進行第二蝕刻步驟,以蝕刻所述下部部分來形成位元於所述第一臺階式結構下方的第二臺階式結構。在所述基底之上形成聚合物層,並使所述聚合物層覆蓋所述第一臺階式結構及所述第二臺階式結構。在所述聚合物層之上形成第二金屬層。
在一些實施例中,所述第一蝕刻步驟及所述第二蝕刻步驟中的每一個包括濕式蝕刻步驟。
在一些實施例中,所述第一蝕刻步驟及所述第二蝕刻步驟是使用同一種蝕刻溶液來進行。
在一些實施例中,所述第一光阻層與所述第二光阻層是使用同一微影罩幕來界定。
在一些實施例中,所述第一臺階式結構的下部臺階的尺寸大於所述第二臺階式結構的上部臺階的尺寸。
在一些實施例中,所述磁性堆疊包括多個單元層,且各所述單元層包括導電性蝕刻終止層及位於所述導電性蝕刻終止層上的磁性層。
在一些實施例中,各所述單元層進一步包括位元於所述磁性層上的絕緣蝕刻緩衝層。
根據本公開內容的又一些替代實施例,一種半導體裝置包括基底、電感器結構以及凸塊。所述基底具有第一區域及第二區域。所述電感器結構設置在所述第一區域中的所述基底上。所述電感器結構包括:鈍化後內連結構,位於所述基底之上且是螺旋形;以及磁性堆疊,位元於所述螺旋形的中心區中且在所述磁性堆疊的側壁上具有第一凹口。所述凸塊設置在所述第二區域中的所述基底上。
在一些實施例中,所述磁性堆疊包括第一臺階式結構及第二臺階式結構,且所述第一凹口位於所述第一臺階式結構與所述第二臺階式結構之間的界面處。
在一些實施例中,所述磁性堆疊在所述磁性堆疊的所述側壁上進一步包括第二凹口,所述磁性堆疊進一步包括與所述第二臺階式結構相鄰的第三臺階式結構,且所述第二凹口處於所述第二臺階式結構與所述第三臺階式結構之間的界面處。
在一些實施例中,所述磁性堆疊包括多個單元層,且各所述單元層自底部至頂部包括導電性蝕刻終止層、磁性層及絕緣蝕刻緩衝層。
在一些實施例中,所述磁性堆疊包括交替堆疊的多個導電性蝕刻終止層與多個磁性層。
以上概述了若干實施例的特徵,以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知,其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到,這些等效構造並不背離本發明的精神及範圍,而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替以及變更。
1、1a、2、2a、3、4‧‧‧電感器結構
10‧‧‧第一區域
20‧‧‧第二區域
100‧‧‧基底
102‧‧‧電路
104‧‧‧層間介電(ILD)層
105‧‧‧接觸窗
106‧‧‧金屬間介電(IMD)層
107‧‧‧內連結構
108‧‧‧金屬化特徵結構
110‧‧‧保護層
113‧‧‧第一金屬層
115‧‧‧絕緣層
116‧‧‧導電性蝕刻終止層
118‧‧‧磁性層
120‧‧‧絕緣蝕刻緩衝層
121a、121b、121c‧‧‧臺階
122-1‧‧‧第一臺階式結構
122-2‧‧‧第二臺階式結構
123a、123b‧‧‧臺階
124‧‧‧磁性堆疊
126‧‧‧第一光阻層
128‧‧‧第二光阻層
130‧‧‧聚合物層
131‧‧‧通孔
132‧‧‧第二金屬層
134‧‧‧聚合物層
138‧‧‧凸塊下金屬層
140‧‧‧凸塊
221a、221b、221c‧‧‧臺階
222-1‧‧‧第一臺階式結構
222-2‧‧‧第二臺階式結構
223a、223b‧‧‧臺階
224‧‧‧磁性堆疊
322-1‧‧‧第一臺階式結構
322-2‧‧‧第二臺階式結構
322-3‧‧‧第三臺階式結構
324‧‧‧磁性堆疊
A-A‧‧‧線
L1‧‧‧線
L2‧‧‧線
N、N1、N2‧‧‧凹口
P‧‧‧連接墊
PPI‧‧‧鈍化後內連結構
θ1‧‧‧夾角
θ2‧‧‧夾角
圖1是根據一些實施例的半導體裝置的示意性剖視圖。 圖2是根據一些實施例的電感器結構的示意性剖視圖。 圖3是根據一些實施例的電感器結構的簡化俯視圖,其中圖2是沿圖3所示的線A-A截取的剖視圖。 圖4A至圖4H是根據一些實施例的形成電感器結構的方法的示意性剖視圖。 圖5是根據替代實施例的半導體裝置的示意性剖視圖。 圖6是根據替代實施例的電感器結構的示意性剖視圖。 圖7是根據另一些替代實施例的電感器結構的示意性剖視圖。 圖8是根據另一些替代實施例的電感器結構的示意性剖視圖。 圖9是根據再一些替代實施例的半導體裝置的示意性剖視圖。 圖10是根據再一些替代實施例的半導體裝置的示意性剖視圖。

Claims (1)

  1. 一種半導體裝置,包括: 電感器結構,位於基底上且包括: 第一金屬層,位於所述基底之上; 磁性堆疊,位元於所述第一金屬層之上且具有實質上Z字形的側壁; 聚合物層,位於所述第一金屬層之上且包封所述磁性堆疊;以及 第二金屬層,位於所述聚合物層之上。
TW106128213A 2017-06-30 2017-08-21 半導體裝置 TW201906176A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/638,387 2017-06-30
US15/638,387 US10263064B2 (en) 2017-06-30 2017-06-30 Semiconductor devices and methods of forming the same

Publications (1)

Publication Number Publication Date
TW201906176A true TW201906176A (zh) 2019-02-01

Family

ID=64738315

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106128213A TW201906176A (zh) 2017-06-30 2017-08-21 半導體裝置

Country Status (3)

Country Link
US (1) US10263064B2 (zh)
CN (1) CN109216327A (zh)
TW (1) TW201906176A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI844260B (zh) * 2022-03-10 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095396A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Conformal low temperature hermetic dielectric diffusion barriers
US10784332B2 (en) * 2018-03-22 2020-09-22 Globalfoundries Singapore Pte. Ltd. Methods for producing integrated circuits with magnets and a wet etchant for the same
US10756162B2 (en) 2018-08-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
US11004685B2 (en) * 2018-11-30 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer structures and methods of forming
US11332363B2 (en) * 2019-10-31 2022-05-17 Advanced Semiconductor Engineering, Inc. Stacked structure and method for manufacturing the same
US20250140716A1 (en) * 2023-10-25 2025-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method for forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068139B2 (en) * 2003-09-30 2006-06-27 Agere Systems Inc. Inductor formed in an integrated circuit
US20080003760A1 (en) * 2006-06-30 2008-01-03 Gardner Donald S Magnetic vias for inductors and transformers in integrated circuits
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI844260B (zh) * 2022-03-10 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US12426284B2 (en) 2022-03-10 2025-09-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with inductive component and method of forming

Also Published As

Publication number Publication date
US10263064B2 (en) 2019-04-16
US20190006455A1 (en) 2019-01-03
CN109216327A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
TW201906176A (zh) 半導體裝置
TWI552297B (zh) 半導體裝置及其製造方法
CN108461477B (zh) 用于超(跳跃)通孔整合的金属互连
US10163862B2 (en) Package structure and method for forming same
US7816792B2 (en) Semiconductor device with conductive interconnect
US20200051900A1 (en) Fan-Out Package Structure and Method
TWI792433B (zh) 半導體裝置以及其製造方法
US20250062194A1 (en) Semiconductor device
US20020047218A1 (en) Bond pad of semiconductor device and method of fabricating the same
US20250316587A1 (en) Semiconductor device having inductor and method of manufacturing thereof
US12494422B2 (en) Semiconductor structure and method for forming the semiconductor structure
TW202308038A (zh) 半導體裝置之互連結構及其形成方法
US12476217B2 (en) Semiconductor structure
US10510661B2 (en) Semiconductor devices and methods of forming the same
US20190331742A1 (en) Layouts for interlevel crack prevention in fluxgate technology manufacturing
US20230411326A1 (en) Semiconductor structure and manufacturing method thereof
US20250359068A1 (en) Semiconductor device and method for fabricating the same
TWI898604B (zh) 半導體裝置
JP2008016502A (ja) Rf集積回路及びその製造方法