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TW201906139A - 靜態隨機存取記憶胞及半導體裝置 - Google Patents

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TW201906139A
TW201906139A TW107122420A TW107122420A TW201906139A TW 201906139 A TW201906139 A TW 201906139A TW 107122420 A TW107122420 A TW 107122420A TW 107122420 A TW107122420 A TW 107122420A TW 201906139 A TW201906139 A TW 201906139A
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張浩
李坤錫
羅國鴻
徐康禹
胡耀中
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台灣積體電路製造股份有限公司
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Abstract

一種靜態隨機存取記憶胞，包括：寫入埠，其包括第一反相器及與第一反相器交叉耦接的第二反相器，第一反相器包括第一上拉電晶體及第一下拉電晶體，第二反相器包括第二上拉電晶體及第二下拉電晶體；以及讀取埠，其包括彼此串聯連接的通道-閘極電晶體及讀取下拉電晶體。摻雜於第二下拉電晶體及讀取下拉電晶體的通道區中的雜質的第一摻雜濃度大於摻雜於第一下拉電晶體的通道區中的雜質的第二摻雜濃度，或雜質摻雜於第二下拉電晶體及讀取下拉電晶體的通道區中且並未摻雜於第一下拉電晶體的通道區中。

Description

八電晶體靜態隨機存取記憶體、其佈局及其製造方法
本揭露的實施例是有關於八電晶體(eight-trasistor)靜態隨機存取記憶體（static random access memory；SRAM）、其佈局及其製造方法。
八電晶體靜態隨機存取記憶體包括寫入埠部分(write-port portion)及讀取埠部分(read-port portion)且相對於寫入埠部分的中心具有不平衡閘極電極(gate electrode)層，是因為閘極電極中的一者自寫入埠部分延伸至讀取埠部分而閘極電極中的另一者並未延伸至對應於讀取埠部分的部分。因而，靜態隨機存取記憶體效能可劣化。
以下揭露內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複是出於簡單性及清晰性的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，在本文中，為了易於描述，空間相對術語，諸如「在...下方（beneath）」、「下方（below）」、「下（lower）」、「上（above）」、「上方（upper）」及類似者可用於描述如圖式中所說明的一個元件或特徵與其他元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
在本揭露中，在考慮或不考慮製造期間出現的製程誤差/變化的情況下，層；圖案；諸如位元線、字元線(word line)以及電力供應線的線；或結構在一個方向上延伸意謂層、圖案、線或結構在一個延伸方向上的尺寸大於其在垂直於所述一個延伸方向的另一方向上的另一尺寸。在本揭露中，除非明確地描述，否則在考慮或不考慮製造中的製程誤差/變化的情況下，延伸層、圖案、線或結構意謂單向延伸層、圖案、線（包括位元線或字元線）。亦即，除非明確地描述，否則延伸層、圖案、線或結構意謂在考慮或不考慮製程誤差/變化的情況下形成具有相同寬度的層、圖案、線或結構。應理解，在本揭露中，一個圖案（或一個方向）垂直或實質上垂直於另一圖案（或另一方向）意謂兩個圖案（或兩個方向）彼此垂直或兩個圖案（或兩個方向）在考慮或不考慮製造製程中的誤差/變化的情況下彼此垂直。應理解，在本揭露中，一個圖案（或一個方向）平行或實質上平行於另一圖案（或另一方向）意謂兩個圖案（或兩個方向）彼此平行或兩個圖案（或兩個方向）在考慮或不考慮製造製程中的裕度或誤差/變化的情況下彼此平行。應理解，在本揭露中，一個圖案/結構與另一圖案結構關於參考圖案/結構對稱意謂兩個圖案/結構關於參考圖案/結構彼此對稱或兩個圖案/結構在考慮或不考慮製造製程中的裕度或誤差/變化的情況下關於參考圖案/結構彼此對稱。
在本揭露中，用於描述參數的「約（about）」、「大致（approximately）」或「實質上（substantial）」意謂設計誤差/裕度、製造誤差/裕度、測量誤差等被認為定義參數，或意謂所描述參數在不使用「約」、「大致」或「實質上」的情況下具有精確值或範圍。此描述對一般熟習此項技術者而言應為可辨識的。
在本揭露中，應瞭解，記憶胞接觸或跨越其邊界的各別層會在當另一記憶胞沿其公共邊界緊鄰設置所述記憶胞時連續形成。換言之，記憶胞的各別層及相鄰記憶胞的對應於所述各別層的另一層形成單個連續層。
認為能夠藉由整體或部分地將本揭露的一個實施例與本揭露的另一實施例組合來實施本揭露的實施例。舉例而言，除非明確地提供相對或對立描述，否則描述於一特定實施例中的一個元件即使並未描述於另一實施例中亦可理解為與其他實施例相關的描述。
鰭片(fin)可藉由任何合適的方法圖案化。舉例而言，鰭片可使用一或多個微影製程圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化製程或多重圖案化製程結合微影及自對準(self-aligned)製程，從而使圖案得以產生，其圖案具有，例如，間距小於另外使用單個且直接微影製程獲得的圖案的間距。舉例而言，在一個實施例中，犧牲層形成於基底上方且使用微影製程圖案化。間隔件使用自對準製程在圖案化犧牲層旁邊形成。隨後移除犧牲層，且剩餘的間隔件隨後可用於圖案化鰭片。
圖1說明八電晶體靜態隨機存取記憶胞10的例示性電路圖。靜態隨機存取記憶胞10包括具有交叉耦接的第一反相器INV1及第二反相器INV2以及第一通道-閘極電晶體PG1及第二通道-閘極電晶體PG2的寫入埠部分，及包括讀取通道-閘極電晶體RPG及讀取下拉(pull-down)電晶體RPD的讀取埠部分。
通道-閘極電晶體PG1及通道-閘極電晶體PG2的源極電極分別地耦接至第一位元線BL及第二位元線BLB，所述第二位元線BLB攜載與所述第一位元線BL所攜載的資料互補的資料，且通道-閘極電晶體PG1及通道-閘極電晶體PG2的閘極電極耦接至寫入字元線WWL。第一通道-閘極電晶體PG1的汲極電極、第一反相器INV1的輸出以及第二反相器INV2的輸入在第一局部連接電極ND11處彼此耦接。第二通道-閘極電晶體PG2的汲極電極、第一反相器INV1的輸入以及第二反相器INV2的輸出在第二局部連接電極ND12處彼此耦接。交叉耦接的第一反相器INV1及第二反相器INV2作為儲存值及其互補值(complement)的鎖存器(latch)。交叉耦接的反相器INV1及反相器INV2分別藉由第一上拉(pull-up)電晶體PU1及第一下拉電晶體PD1且藉由第二上拉電晶體PU2及第二下拉電晶體PD2執行。第一上拉電晶體PU1、第一通道-閘極電晶體PG1以及第一下拉電晶體PD1的汲極電極在第一局部連接電極ND11處彼此連接。第二上拉電晶體PU2、第二通道-閘極電晶體PG2以及第二下拉電晶體PD2的汲極電極在第二局部連接電極ND12處彼此連接。
第一下拉電晶體PD1及第二下拉電晶體PD2的源極電極分別連接至第一電力供應線Vss1及第二電力供應線Vss2。第一上拉電晶體PU1及第二上拉電晶體PU2的源極電極連接至電力供應線Vdd。
第二上拉電晶體PU2及第二下拉電晶體PD2的閘極電極、第一通道-閘極電晶體PG1、第一上拉電晶體PU1以及第一下拉電晶體PD1的汲極電極電連接至讀取下拉電晶體RPD的閘極電極。讀取下拉電晶體RPD的源極電極電連接至第三電力供應線Vss3，並且其汲極電極電連接至讀取通道-閘極電晶體RPG的汲極電極。儘管圖式中未示出，但第一電力供應線Vss1、第二電力供應線Vss2以及第三電力供應線Vss3可彼此電連接以便具有相同電位。讀取通道-閘極電晶體RPG的閘極電極電連接至讀取字元線RWL，並且其源極電極電連接至讀取位元線RBL。
圖2為與本揭露的實施例相關的鰭式場效電晶體的例示性透視圖，所述鰭式場效電晶體可用於實施圖1中示出的靜態隨機存取記憶體胞。
參考圖2，鰭式場效電晶體 15包括例如由矽形成的半導體鰭片120，其自諸如矽基底的基底100突起。半導體鰭片120可為蝕刻溝渠的基底或藉由磊晶法生成。或者，半導體鰭片120可由絕緣層上矽（silicon-on-insulator；SOI）基底的裝置層製成。半導體鰭片120的下部部分插入在基底100上方形成的隔離區110之間。隔離區110作為隨後待描述的一實例的淺溝渠隔離（shallow trench isolation；STI）區。然而，本揭露不限於此。根據另一實施例，隔離區110可為場氧化物(field oxide)區。
鰭式場效電晶體 15更包括源極區140及汲極區150以及插入於其間的通道區130。鰭式場效電晶體 15的源極區140、汲極區150以及通道區130由在隔離區110上方處的半導體鰭片120的頂部部分組成。源極區140及汲極區150重摻雜且可含有濃度在約5×1019 cm- 3 至1×1020 cm- 3 範圍內的雜質，而通道區130未摻雜或輕摻雜。
在一些實施例中，通道區130可輕摻雜與預摻雜的(pre-doped)雜質類型相同的雜質，使得鰭式場效電晶體 15的臨限電壓可相較於無此摻雜的實例增大。在此，臨限電壓的增大涉及鰭式場效電晶體 15的臨限電壓的絕對值的增大。此摻雜製程涉及稍後將描述的反摻雜製程(counter doping process)。
閘極電極層138由諸如W或Co的一或多個金屬材料層組成，且可進一步包括其他功函數調節(work function adjusting)金屬，其形成於通道區130上方，且延伸以覆蓋通道區130的側壁且覆蓋隔離區110的部分。
一般熟習此項技術者應理解，若鰭式場效電晶體 15的配置作為N型電晶體實施例如靜態隨機存取記憶胞10中的通道-閘極電晶體及下拉電晶體，且若鰭式場效電晶體 15的配置作為P型電晶體實施例如靜態隨機存取記憶胞10中的上拉電晶體，則用於形成閘極電極層的材料或N型電晶體及P型電晶體的閘極電極層的對應部分的厚度可不同，以便獲得分別用於N型電晶體及p型電晶體的適合的功函數級，由此根據設計細節具有合適的臨限電壓。此類特徵將關於稍後將描述的圖5、圖20以及圖22更為明顯。
鰭式場效電晶體 15亦具有由例如高介電係數(high-k)介電材料形成的閘極絕緣層135，所述高介電係數介電材料諸如金屬氧化物，包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其混合物的氧化物。閘極絕緣層135插入於閘極電極層138與通道區130之間以使其彼此電隔離。
儘管圖2中未示出，但根據一些實施例，兩個或多於兩個鰭式場效電晶體可主要基於同一半導體鰭片120形成。在此情況下，兩個或多於兩個鰭式場效電晶體的源極區及汲極區以及通道區可由同一半導體鰭片120形成。因此，設置在兩個緊鄰鰭式場效電晶體的通道區之間的汲極區（或源極區）彼此直接耦接。
應瞭解，金屬接點可形成於源極區140及汲極區150上方，及/或閘極層接點可形成於閘極電極層138上方，以將源極區140及汲極區150及/或閘極電極層138電連接至多個金屬層，諸如鰭式場效電晶體 15上的位元線、字元線以及電力供應節點。
根據其他實施例，鰭式場效電晶體 15的源極區及汲極區可由填充凹口的直接(in-situ)重摻雜磊晶層製成，所述凹口藉由移除由源極區140及汲極區150表示的區域的上部部分形成，而非直接由如圖2中所示的半導體鰭片120形成。在一些實施例中，用於形成源極區及汲極區的磊晶層可在磊晶製程之後重摻雜。
圖3A說明八電晶體 靜態隨機存取記憶胞的簡化佈局，其電路圖繪示於圖1中。為方便說明起見，圖3A中示出的簡化佈局僅說明井(well)、半導體鰭片、閘極電極層/閘極電極、形成於半導體鰭片上的接點、形成於閘極電極層/閘極電極上的閘極接點、通孔（通孔via0及通孔via1）、第一金屬層以及第二金屬層的佈局。一般熟習此項技術者應理解，一或多個金屬層可形成於第二金屬層上方處且穿過其間的通孔電連接至其下的導電圖案。一般熟習此項技術者亦應理解，出於說明的目的，圖3A僅繪示包括第一金屬層及第二金屬層的金屬層的一個例示性配置。本揭露不應限於此。
圖3B說明第二閘極電極中的金屬接面及第四閘極電極的末端相對於圖3A中所示的靜態隨機存取記憶胞其寫入埠部分的電晶體的幾何中心的相對位置。
圖4說明圖3A中示出的靜態隨機存取記憶胞的簡化佈局。為方便起見，圖4中說明半導體鰭片、閘極電極層/閘極電極、較長接點、對接點(butt contact)以及閘極接點的佈局，而省略諸如第一金屬層M1、第二金屬層M2以及通孔的其他層的佈局。
圖5說明沿圖4中的線V-V'截取的橫截面圖。
參考圖3A，靜態隨機存取記憶胞10形成於由平行於X方向的第一邊界301及第二邊界302以及平行於Y方向且連接於第一邊界301與第二邊界302之間的第三邊界303及第四邊界304定義的區域中。換言之，區域具有由邊界301至邊界304封閉的矩形形狀。由第一邊界301至第四邊界304定義的區域包括三個井：位於區域中心處的N型井Nwell及位於N型井Nwell的相對側上的第一P型井Pwell及第二P型井Pwell。儘管在圖3A中，僅標記了N型井Nwell的邊界，但一般熟習此項技術者應理解，在不考慮隔離區（若存在於其間）的大小的情況下，第一P型井Pwell及第二P型井Pwell佔據靜態隨機存取記憶胞10的剩餘部分。
在一些實施例中，在層(layer)越過胞(cell)的邊界或自一個邊界延伸至另一邊界的情況下，層參考一個邊界對稱地配置。亦即，若靜態隨機存取記憶胞及與相鄰的另一靜態隨機存取記憶胞共用相同的邊界，則跨越相同邊界的層連續地形成，使得位於兩個靜態隨機存取記憶胞中的層的部分構成一體式連續層。舉例而言，如圖3A及圖4中所示，第一半導體鰭片310各自在第一邊界301與第二邊界302之間連續延伸，且可在Y方向上進一步連續延伸至與靜態隨機存取記憶胞10相鄰的另一靜態隨機存取記憶胞（未繪示）。
另一方面，在層與胞的邊界中的一者間隔開的情況下，所述層在兩個緊鄰的胞中非連續地形成。亦即，若靜態隨機存取記憶胞及與相鄰的另一靜態隨機存取記憶胞共用相同的邊界，則第二閘極電極層420與第四邊界304間隔開且並未直接耦接至緊鄰其的另一靜態隨機存取記憶胞中形成的對應第二閘極電極層420。在此情況下，兩個緊鄰胞的第二閘極電極層420彼此間隔開。
如圖3A中所示，靜態隨機存取記憶胞10包括各自沿Y方向延伸且沿X方向依序配置的第一半導體鰭片310、第二半導體鰭片320、第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350。一或多個鰭式場效電晶體可基於半導體鰭片構造。
半導體鰭片的結構由圖5說明。如圖5中所示，包括第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350的半導體鰭片自基底300突起。繼續參考圖5，諸如淺溝渠隔離的隔離區311可形成於基底300上方以包圍半導體鰭片330、半導體鰭片340以及半導體鰭片350的底部部分。儘管圖5中未示出，但第一半導體鰭片310及第二半導體鰭片320可配置類似於第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350。稍後將描述在圖5中示出的隔離區311上方處的其他結構。
返回參考圖3A或圖4，第一半導體鰭片310、第四半導體鰭片340以及第五半導體鰭片350各自在第一邊界301與第二邊界302之間連續延伸，且分別形成於位於N型井Nwell的相對側上的第一P型井Pwell及第二P型井Pwell中。形成於N型井Nwell內的第二半導體鰭片320自第二邊界302朝向第一邊界301延伸但與第一邊界301間隔開。形成於N型井Nwell內的第三半導體鰭片330自第一邊界301朝向第二邊界302延伸但與第二邊界302間隔開。
靜態隨機存取記憶胞10的第一通道-閘極電晶體PG1及第一下拉電晶體PD1的源極區、汲極區以及通道區由第一半導體鰭片310製成。第二通道-閘極電晶體PG2及第二下拉電晶體PD2的源極區、汲極區以及通道區由第四半導體鰭片340製成。讀取通道-閘極電晶體RPG及讀取下拉電晶體RPD的源極區、汲極區以及通道區由第五半導體鰭片350製成。靜態隨機存取記憶胞10的第一上拉電晶體PU1的源極區、汲極區以及通道區及靜態隨機存取記憶胞10的第二上拉電晶體PU2的源極區、汲極區以及通道區分別由第二半導體鰭片320及第三半導體鰭片330製成。
參考圖3A或圖4，第一半導體鰭片310、第四半導體鰭片340以及第五半導體鰭片350各自包括兩個平行的半導體鰭片以提供更大驅動電流。在一些實施例中，第一通道-閘極電晶體PG1、第一下拉電晶體PD1、第二下拉電晶體PD2、第二通道-閘極電晶體PG2、讀取通道-閘極電晶體RPG以及讀取下拉電晶體RPD中的每一者基於單個半導體鰭片形成。在其他實施例中，第一通道-閘極電晶體PG1、第一下拉電晶體PD1、第二下拉電晶體PD2、第二通道-閘極電晶體PG2、讀取通道-閘極電晶體RPG以及讀取下拉電晶體RPD中的每一者基於多於兩個並聯連接的子電晶體形成，其中源極區、汲極區以及通道區經配置彼此平行且共同的閘極電極形成於多於兩個平行通道區上方。
如圖3A中所示，靜態隨機存取記憶胞10包括彼此間隔開且在X方向上對準的第一閘極電極層410及第二閘極電極層420。第一閘極電極層410形成於通道-閘極電晶體PG1的通道區上方，且第二閘極電極層420形成於第二上拉電晶體PU2、第二下拉電晶體PD2以及讀取下拉電晶體RPD的通道區上方。靜態隨機存取記憶胞10包括覆蓋第二通道-閘極電晶體PG2的通道區的第三閘極電極層430，覆蓋第一上拉電晶體PU1及第一下拉電晶體PD1的通道區的第四閘極電極層440，以及覆蓋讀取通道-閘極電晶體RPG的通道區的第五閘極電極層450。第三閘極電極層430、第四閘極電極層440以及第五閘極電極層450彼此間隔開且在X方向上彼此對準。
靜態隨機存取記憶胞10的第一通道-閘極電晶體PG1及第一下拉電晶體PD1具有藉由第一半導體鰭片310的中心部分彼此直接耦接的汲極區。第一上拉電晶體PU1的汲極區透過較長接點710連接至第一通道-閘極電晶體PG1及第一下拉電晶體PD1的耦接汲極區。靜態隨機存取記憶胞10的第二通道-閘極電晶體PG2及第二下拉電晶體PD2具有藉由第四半導體鰭片340的中心部分彼此直接耦接的汲極區。第二上拉電晶體PU2的汲極區透過較長接點720連接至第二通道-閘極電晶體PG2及第二下拉電晶體PD2的耦接汲極區。在佈局圖中具有矩形形狀的較長接點可具有大於閘極接點的厚度，使得較長接點可將源極區、汲極區或源極區或汲極區上的矽化物(silicide)層連接至通孔via0或可透過其上形成的閘極接點電連接至閘極電極層。
較長接點710及較長接點720分別透過其上形成的對接點630及對接點660電連接至第二閘極電極層420及第四閘極電極層440。因此，第一通道-閘極電晶體PG1、第一下拉電晶體PD1以及第一上拉電晶體PU1的汲極區與覆蓋第二上拉電晶體PU2及第二下拉電晶體PD2的通道的第二閘極電極層420藉由較長接點710及對接點630電連接。較長接點710及對接點630充當圖1中示出的第一局部連接電極ND11。第二通道-閘極電晶體PG2、第二下拉電晶體PD2以及第二上拉電晶體PU2的汲極區與覆蓋第一上拉電晶體PU1及第一下拉電晶體PD1的通道的第四閘極電極層440藉由較長接點720及對接點660電連接。較長接點720及對接點660充當圖1中示出的第二局部連接電極ND12。
靜態隨機存取記憶胞10包括對準至較長接點710及較長接點720的較長接點795，且電接觸第五半導體鰭片350的一部分，其第五半導體鰭片350的一部分充當讀取通道-閘極電晶體RPG及讀取下拉電晶體RPD。
靜態隨機存取記憶體 10包括額外的較長接點，包括較長接點730、較長接點740、較長接點750、較長接點760、較長接點770、較長接點780以及較長接點790。較長接點730電接觸第一半導體鰭片310其形成第一通道-閘極電晶體PG1的源極區的一部分，使得第一通道-閘極電晶體PG1的源極區可透過較長接點730及形成於其上的通孔via0電連接至第一位元線BL。較長接點740電接觸第三半導體鰭片330其形成第二上拉電晶體PU2的源極區的一部分，使得第二上拉電晶體PU2的源極區可透過較長接點740及形成於其上的通孔via0電連接至電力供應線Vdd。較長接點750電連接第四半導體鰭片340其形成第二下拉電晶體PD2的源極區的一部分及第五半導體鰭片350的形成讀取下拉電晶體RPD的源極區的一部分。較長接點760電接觸第四半導體鰭片340其形成第二通道-閘極電晶體PG2的源極區的一部分，使得第二通道-閘極電晶體PG2的源極區可透過較長接點760及形成於其上的通孔via0電連接至第二位元線BLB。較長接點770電接觸第二半導體鰭片320其形成第一上拉電晶體PU1的源極區的的一部分，使得第一上拉電晶體PU1的源極區可透過較長接點770及形成於其上的通孔via0電連接至電力供應線Vdd。較長接點780電接觸第一半導體鰭片310其形成第一下拉電晶體PD1的源極區的一部分。較長接點730、較長接點740以及較長接點750沿X方向彼此對準且設置於第一邊界301上方，較長接點760、較長接點770以及較長接點780沿X方向彼此對準且設置在第二邊界302上方，且較長接點710及較長接點720在X方向上彼此對準且設置於靜態隨機存取記憶胞10的中間區域中。第一閘極電極層410及第二閘極電極層420在X方向上彼此對準且配置於較長接點730、較長接點740以及較長接點750與較長接點710及較長接點720之間的區域中。第三閘極電極層430及第四閘極電極層440在X方向上彼此對準且配置於較長接點760、較長接點770以及較長接點780與較長接點710及較長接點720之間的區域中。亦即，閘極電極層的圖案及較長接點的圖案在Y方向上交替地配置。
繼續參考圖3A，形成電力供應線Vdd、第一位元線BL以及第二位元線BLB的第一金屬層M1可另外形成第一字元線接點WC1及第二字元線接點WC2，所述字元線接點透過閘極接點620及閘極接點650以及形成於其上的通孔via0相對地電連接至第一閘極電極層410及第三閘極電極層430。亦由第一金屬層M1製成的讀取字元線接點RWC透過閘極接點610及形成於其上的通孔via0電連接至第五閘極電極層450。字元線接點WC1及字元線接點WC2可透過第一金屬層M1上方的通孔via1電連接至由通孔via1上方的第二金屬層M2形成的寫入字元線WWL，且讀取字元線觸點RWC可透過第一金屬層M1上方的通孔via1電連接至由第二金屬層M2形成的讀取字元線RWL。
第二金屬層M2亦形成平行於Y方向延伸的第一電力供應線Vss1、第二電力供應線Vss2以及第三電力供應線Vss3。第一電力供應線Vss1透過其間的通孔via1電連接至較長接點780，使得第一下拉電晶體PD1的源極區可電連接至第一電力供應線Vss1。第二電力供應線Vss2透過其間的通孔via1電連接至較長接點750，使得第二下拉電晶體PD2的源極區可電連接至第二電力供應線Vss2。第三電力供應線Vss3透過其間的通孔via1電連接至較長接點790，使得讀取通道-閘極電晶體RPG的源極區可電連接至第三電力供應線Vss3。儘管未繪示，但根據一些實施例，第一電力供應線Vss1、第二電力供應線Vss2以及第三電力供應線Vss3例如可藉由形成於第一電力供應線Vss1、第二電力供應線Vss2以及第三電力供應線Vss3上方的一或多個金屬層及其間的通孔彼此電連接。
根據一些實施例，靜態隨機存取記憶胞10的寫入埠部分中的電晶體為標準臨界電壓（standard threshold voltage；SVT）裝置，而靜態隨機存取記憶胞10的讀取埠部分中的電晶體為低臨界電壓（low threshold voltage；LVT）裝置或超低臨界電壓（ultra-low threshold voltage；ULVT）裝置。因此，靜態隨機存取記憶胞10在維持所儲存資料時相較於比較性靜態隨機存取記憶胞具有減少的電流洩漏，所述比較性靜態隨機存取記憶胞的寫入埠部分中的電晶體為低臨界電壓裝置或超低臨界電壓裝置，且靜態隨機存取記憶胞10具有改良的下拉能力以確保與比較性靜態隨機存取記憶胞相比更快的操作速度，所述比較性靜態隨機存取記憶胞的讀取埠部分中的電晶體為標準臨界電壓裝置。在此，標準臨界電壓、低臨界電壓以及超低臨界電壓參考臨限電壓的絕對值。對於同一類型的電晶體，低臨界電壓小於標準臨界電壓且高於超低臨界電壓。
在一些實施例中，諸如靜態隨機存取記憶胞10中的第一通道-閘極電晶體PG1及第二通道-閘極電晶體PG2以及第一下拉電晶體及第二下拉電晶體的N型電晶體的標準臨界電壓為約110毫伏至約120毫伏，且諸如靜態隨機存取記憶胞10中的第一下拉電晶體PU1及第二下拉電晶體PU2的P型電晶體的標準臨界電壓為約117毫伏至約127毫伏。在一些實施例中，諸如靜態隨機存取記憶胞10中的讀取下拉電晶體RPD及讀取通道-閘極電晶體RPG的N型電晶體的低臨界電壓或超低臨界電壓為約243毫伏至約253毫伏。
為獲得靜態隨機存取記憶胞10的讀取埠部分中的低臨界電壓或超低臨界電壓及寫入埠部分中的標準臨界電壓，圖5中示出構成連續第二閘極電極層420的第一區段421、第二區段422以及第三區段423分別至少覆蓋讀取下拉電晶體RPD的通道區、第二下拉電晶體PD2的通道區以及第二上拉電晶體PU2的通道區，且含有一或多種彼此不同的材料或具有第一區段421、第二區段422以及第三區段423對應層彼此不同的厚度。在一些實施例中，為獲得不同臨界電壓，可使用具有合適厚度的不同功函數調節層。包含於第一區段至第三區段中的功函數調節層的變化可獲得第一區段至第三區段的適合的功函數級。
參考圖5，第一區段421、第二區段422以及第三區段423中的每一者設置於閘極絕緣層136上方，所述閘極絕緣層包括例如介面(interfacial)介電層，諸如SiO2 、Si3 N4 、SiON及/或其混合物；高介電係數介電層，諸如包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或其混合物的氧化物的金屬氧化物；及/或氮化鈦矽（titanium silicon nitride；TSN）層。
繼續參考圖5，在一些實施例中，至少覆蓋讀取下拉電晶體RPD的通道區的第一區段421、至少覆蓋第二下拉電晶體PD2的通道區的第二區段422以及至少覆蓋第二上拉電晶體PU2的通道區的第三區段423各自包括多層結構，其包括例如功函數調節層425及功函數調節層426，以及由例如W製成的堆疊於功函數調節層425及功函數調節層426上的導電層427。在一些實施例中，功函數調節層425及功函數調節層426分別為TaN層及TiAl層；然而，本揭露不限於此。在其他實施例中，Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2 、TiSiN、TaSiN、TiAlN、TaCN、NiSi或其組合可用作功函數調節層。一般熟習此項技術者應認識到，多層結構中的所列例示性層僅為實例，且額外層可被進一步包括於其他實施例中或上方材料中的一者可省略。
在一些實施例中，第二區段422的多層結構更包括在功函數調節層425與功函數調節層426之間的另一功函數調節層428，其由例如TiN或其他合適材料，諸如Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2、TiSiN、TaSiN、TiAlN、TaCN、NiSi或其組合製成。第三區段423的多層結構更包括在功函數調節層425與功函數調節層426之間的另一功函數調節層429，其由例如TiN或其他合適材料，諸如Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2、TiSiN、TaSiN、TiAlN、TaCN、NiSi或其組合製成。另一方面，第一區段421的多層結構不含第二區段422中所含的功函數調節層428或第三區段423中所含的功函數調節層429。在此情況下，第一區段421、第二區段422以及第三區段423中的功函數調節層的數目彼此不同。
儘管第一區段421、第二區段422以及第三區段423的多層結構中的每一通常所含層連續地延伸以覆蓋讀取下拉電晶體RPD、第二下拉電晶體PD2以及第二上拉電晶體PU2的通道區，但歸因於第二區段422的多層結構中的額外功函數調節層428及第一區段421的多層結構中不存在此類額外功函數調節層，第一區段421及第二區段422在額外功函數調節層428開始（或結束）的介面處具有金屬接面305。
在一些實施例中，若額外功函數調節層428及額外功函數調節層429由例如TiN的相同材料製成，則第二區段422及第三區段423具有在額外功函數調節層的厚度發生變化的介面處的金屬接面307。若額外功函數調節層428及額外功函數調節層429由相同材料製成，則額外功函數調節層428的厚度小於額外功函數調節層429的厚度。在一個實施例中，第二區段422中的額外功函數調節層428的厚度可為自約10奈米至約15奈米，且第三區段423中的額外功函數金屬層429可為自約20奈米至約30奈米。然而，本揭露不限於此。
在其他實施例中，額外功函數調節層428及額外功函數調節層429可由不同材料製成，且第二區段422及第三區段423具有在不同功函數金屬彼此接合的介面處的金屬接面307。在此情況下，根據額外功函數金屬的選擇，額外功函數調節層428的厚度可相同於、高於或低於額外功函數調節層429的厚度。
在一些實施例中，添加額外功函數層428及/或額外功函數層429及/或改變其厚度可調節由此覆蓋的電晶體的臨界電壓。舉例而言，第二下拉電晶體PD2及讀取下拉電晶體RPD取決於是否形成額外功函數調節層428而分別變為標準臨界電壓裝置及低臨界電壓裝置或超低臨界電壓裝置。相對於讀取下拉電晶體PRD的臨限電壓，第二下拉電晶體PD2的臨限電壓可藉由調節額外功函數調節層428的厚度而調整。
儘管圖式中未示出，但在其他實施例中，第一區段421可含有第二區段422中所含的相同額外功函數調節層428，但具有比第二區段422中所含的額外功函數調節層428的厚度更小的厚度，使得第二下拉電晶體PD2及讀取下拉電晶體RPD分別為標準臨界電壓裝置及低臨界電壓或超低臨界電壓裝置。
根據一些實施例，圖4中示出的第四閘極電極層440可用以包括對應於圖5中示出的第二區段422及第三區段423的兩個區段。對應於第二區段422的一者至少覆蓋第一下拉電晶體PD1的通道區，且對應於第三區段423的另一者至少覆蓋第一上拉電晶體PU1的通道區。根據一些實施例，第一閘極電極層410及第三閘極電極層430對應於第二閘極電極層420的第二區段422。根據一些實施例，第五閘極電極層450對應於第二閘極電極層420的第一區段421。在此，「對應於」指兩個各別閘極電極層/區段相同或實質上相同豎直配置。因此，第一閘極電極層410、第三閘極電極層430以及第四閘極電極層440的豎直結構可指圖5中的第二區段422及/或第三區段423的豎直結構，且第五閘極電極層450的豎直結構可指圖5中的第一區段421的豎直結構。為避免冗餘，將省略對第一閘極電極層410、第三閘極電極層430、第四閘極電極層440以及第五閘極電極層450的結構的描述。
因此，第一下拉電晶體PD1及第一通道-閘極電晶體PG1及第二通道-閘極電晶體PG2以及第二下拉電晶體PD2為N型標準臨界電壓裝置，且第一上拉電晶體PU1及第二上拉電晶體PU2為P型標準臨界電壓裝置。另一方面，讀取下拉電晶體RPD及讀取通道-閘極電晶體RPG為N型低臨界電壓裝置或N型超低臨界電壓裝置。
現參考圖3B及圖4，第四閘極電極層440的末端306及第二閘極電極層420的末端309'於寫入埠部分中的電晶體的幾何中心C為非對稱的。因此，即使第四閘極電極層440的另一末端308及第二閘極電極層420的另一末端309於寫入埠部分中的電晶體的幾何中心C對稱，第二閘極電極層420及第四閘極電極層440於幾何中心C先天上不平衡（或非對稱），其使靜態隨機存取記憶胞的效能劣化。因此，若無本揭露的實施例的任何特徵，則靜態隨機存取記憶胞可具有較低操作速度、較低裝置可靠性以及較高工作電壓。若無本揭露的實施例的任何特徵，則當在靜態隨機存取記憶胞中引入多個臨界電壓位準時，例如，寫入埠部分中的標準臨界電壓及讀取埠部分中的低臨界電壓或超低臨界電壓，非對稱的配置可能進一步增大第一下拉電晶體PD1與第二下拉電晶體PD2的臨界電壓的差。若無根據本揭露的實施例的任何特徵，則具有非對稱配置的靜態隨機存取記憶胞以相對較高的Vccmin（正常工作電壓的低限）操作，而導致電力浪費。
在此，代表寫入埠部分中電晶體的幾何中心C為如圖3B中所示的連接第一通道-閘極電晶體PG1的幾何中心PG1C及第二通道-閘極電晶體PG2的幾何中心PG2C的第一線LPG、連接第一下拉電晶體PD1的幾何中心PD1C及第二下拉電晶體PD2的幾何中心PD2C的第二線LPD，以及連接第一上拉電晶體PU1的幾何中心PU1C及第二上拉電晶體PU2的幾何中心PU2C的第三線LPU中的彼此交叉的點。在一些實施例中，第一下拉電晶體PD1的幾何中心PD1C、第一上拉電晶體PU1的幾何中心PU1C、第二通道-閘極電晶體PG2的幾何中心PG2C以及讀取通道-閘極電晶體RPG的幾何中心RPGC設置在平行於X方向的線LH2上。第一通道-閘極電晶體PG1的幾何中心PG1C、第二上拉電晶體PU2的幾何中心PU2C、第二下拉電晶體PD2的幾何中心PD2C以及讀取下拉電晶體RPD的幾何中心RPDC設置在平行於X方向的線LH1上。
在一些實施例中，第四閘極電極層440的末端306及第二閘極電極層420的第一區段421及第二區段422的金屬接面305設置相對於幾何中心C點對稱，是由末端306及金屬接面305皆穿過幾何中心C與線L1及線L2相切，如圖3B中所示。然而，本揭露不限於此。在其他實施例中，金屬接面305可置於比第四閘極電極層440的末端306更接近幾何中心C的位置305C1處，或在比第四閘極電極層440的末端306更遠離幾何中心C的位置305C2處，或位置305C1與位置305C2之間的任何位置。
在一些實施例中，第四閘極電極層440的另一末端308及第二閘極電極層420的另一末端309相對於幾何中心C點對稱。
根據一些實施例，為了將讀取埠部分中電晶體的臨界電壓調整為相對於寫入埠部分中電晶體的臨界電壓在預定範圍內，反摻雜製程可在讀取埠部分中執行且亦在寫入埠部分中的緊鄰所述讀取埠部分的一部分中執行。在一些實施例中，退火製程可在反摻雜製程之後以激活摻雜物。
圖3B及圖4示出的區域200表示用以調整形成於其中的電晶體的臨界電壓的反摻雜區域。一般熟習此項技術者應理解，在反摻雜製程期間，只有區域200反摻雜且具有反摻雜製程中提供的雜質（摻雜物），而靜態隨機存取記憶胞10的剩餘區域並未摻雜有反摻雜製程中提供的雜質。因此，讀取埠部分中的電晶體的臨界電壓可增大至根據設計細節的位準，且同時，第二下拉電晶體PD2的臨界電壓增大至接近於或實質上等於第一下拉電晶體PD1的臨界電壓的位準，由此減小第一下拉電晶體PD1及第二下拉電晶體PD2的臨界電壓的差，以便減輕或最小化由第二閘極電極層420及第四閘極電極層440的非對稱設置引起的不良影響。
在一些實施例中，在半導體鰭片由Si類半導體材料製成的情況下，P型摻雜物，包括(但不限於)B、Al、N、Ga、In或其組合中的一或多者可用作反摻雜製程中的摻雜物。一般熟習此項技術者應理解，當用於形成半導體鰭片的材料改變時，P型摻雜物可選自其他材料。在一些實施例中，雜質的摻雜濃度為約3×1013 /cm3 至約3.5×1013 /cm3 。
藉由將具有上方摻雜濃度範圍的上方例示性雜質反摻雜至讀取埠部分中且亦反摻雜於寫入埠部分的緊鄰所述讀取埠部分的部分中，第二下拉電晶體PD2的臨界電壓與第一下拉電晶體PD1的臨限電壓的差不超過例如3%，且Vccmin，靜態隨機存取記憶胞10將恰當地起作用的最小電壓，可減少例如55毫伏至60毫伏。在一些實施例中，第一下拉電晶體PD1的臨限電壓略高於第二下拉電晶體PD2的臨限電壓。差值定義為等於(VthPD1 -VthPD2 )/VthPD1 *100%的絕對值，其中VthPD1 為第一下拉電晶體PD1的臨限電壓，且VthPD2 為第二下拉電晶體PD2的臨限電壓。
另一方面，若雜質的摻雜濃度大於約3.5×1013 /cm3 ，則靜態隨機存取記憶胞10由於在用於形成各別電晶體的通道區的區域中過度的摻雜雜質而無法恰當地起作用，且若雜質的摻雜濃度小於約3×1013 /cm3 ，則第二下拉電晶體PD2的臨限電壓可能明顯地低於第一下拉電晶體PD1的臨限電壓，從而影響靜態隨機存取記憶胞10的效能。
一般熟習此項技術者應理解，反摻雜製程中提供的雜質摻雜於靜態隨機存取記憶胞10的剩餘區域中，此摻雜為非預期的，其可能由例如圍繞區域200的邊界及剩餘區域摻雜的雜質的擴散及/或在反摻雜製程期間的剩餘區域上植入罩幕的不完全阻擋引起。此非預期摻雜（若存在）藉由反摻雜製程略去以定義摻雜區域200。
一般熟習此項技術者應理解，由於雜質預先存在於基底中以用於製造靜態隨機存取記憶胞10或由於在區域200中形成井，雜質在反摻雜製程之前是否預先存在於剩餘區域中。具有低於由反摻雜製程植入的彼等雜質的濃度位準的此類雜質不計算在由反摻雜製程確定摻雜物的摻雜濃度。
如圖4中所示，區域200沿-X方向自第四邊界304連續地延伸至第三半導體鰭片330與第四半導體鰭片340之間的中間區域，且在第一邊界301與第二邊界302之間連續地延伸。在一些實施例中，在第三半導體鰭片330與第四半導體鰭片340之間的中間區域的區域200的邊界沿Y方向線性地延伸。
繼續參考圖4，S0為在X方向上第三半導體鰭片330與第四半導體鰭片340之間的距離，且S1為在X方向上第四半導體鰭片340與第三半導體鰭片330和第四半導體鰭片340之間的中間區域的區域200的邊界之間的距離。在一些實施例中，S1及S0滿足0.4≤S1/S0≤0.5，使得第二下拉電晶體PD2的臨界電壓及第二上拉電晶體PU2的臨界電壓可以固定。另一方面，若S1/S0小於0.4，則第二下拉電晶體PD2的臨限電壓無法有效地調整為實質上等於或明顯地接近於第一下拉電晶體PD1的臨限電壓，且若S1/S0高於0.5，則第二上拉電晶體PU2的臨限電壓可能會受影響而實質上並不等於第一上拉電晶體PU1的臨限電壓。
圖6至圖9說明沿圖4中的線V-V'截取以示出製造靜態隨機存取記憶胞的製程步驟的橫截面圖。為方便起見，僅將描述沿線V-V'截取的可見結構。一般熟習此項技術者應認識到，可相應地製造沿線V-V'截取的並不可見的其他結構，且因此此類描述將省略。
如圖6中所示，第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350自半導體基底300突起形成。半導體基底300可為由例如Si、Ge、SiGe、SiC、SP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN以及任何其他合適的材料中的一者形成的半導體基底。諸如淺溝渠隔離的隔離層311可覆蓋第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350的下部部分。
第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350可藉由移除基底300的部分形成。在其他實施例中，第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350可由絕緣層上矽的裝置層製成。在此情況下，移除裝置層的部分，且待移除部分之間的中間部分保留且變為第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350。在其他實施例中，第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350可藉由磊晶製程在基底300上生長，且在此情況下，第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350可由與基底300的材料實質上相同或不同的材料形成。
如圖7中所示，諸如SiO2 層其具有例如自約1.5奈米至約3奈米的厚度的保護層312形成以覆蓋各別電晶體的通道區。隨後，充當平坦化層的底部抗反射塗佈（bottom anti-reflective coating；BARC）層203填滿第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350之間的空間且形成平坦上表面。在此情況下，不需要執行諸如化學機械拋光/平坦化（chemical mechanical polishing/planarization；CMP）的額外平坦化步驟。根據193奈米技術及/或超過諸如極紫外光微影（extreme ultraviolet lithography；EUV）技術而選擇適用於底部抗反射塗佈層203的厚度及材料的微影。在一些實施例中，底部抗反射塗佈層203可為聚甲基丙烯酸甲酯（Polymethylmethacrylate；PMMA）層或任何其他合適的材料。在一些實施例中，可執行平坦化製程以確保底部抗反射塗佈層203的頂部表面的平坦度以具有更均勻塗佈的光阻層204。在一些實施例中，安置於光阻層204下方的底部抗反射塗佈層203充當底部抗反射塗佈層。在其他實施例中，防止光阻層層204直接接觸第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350的底部抗反射塗佈層203以及保護層312可省略。
繼續參考圖7，具有對應於區域200的透明區域2000及對應於除區域200以外的剩餘區域的不透明區域2001的罩幕2002可用於圖案化光阻層204。
在罩幕2002相對於第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350對準之後，可執行微影製程，繼之以顯影製程，使得光阻層204經圖案化為圖8中示出的光阻圖案206。底部抗反射塗佈層203由光阻圖案206的曝光部分藉由例如濕式蝕刻或乾式蝕刻移除，使得底部抗反射塗佈層203變為底部抗反射塗佈圖案205。
如圖9中所示，將光阻圖案206及底部抗反射塗佈圖案205用作植入罩幕，以約10千電子伏特至約20千電子伏特的植入能量位準執行反摻雜製程。上文已描述反摻雜製程中使用的摻雜物及摻雜濃度且因此此處將不再重複。在一些實施例中，在反摻雜製程之後可執行退火製程。
繼續參考圖9，意欲提供摻雜物的路徑208實質上垂直於基底300的平面表面。本揭露不限於此。在其他實施例中，意欲植入摻雜物的路徑208可平行於第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350的延伸方向且垂直於基底300的平面表面傾斜等於或小於約15°。因此，可更有效地執行至第三半導體鰭片330、第四半導體鰭片340以及第五半導體鰭片350的側表面區域的植入。
儘管圖式中未示出，但此後，移除光阻圖案206、底部抗反射塗佈圖案205以及保護層312。
參考圖10描述用以形成靜態隨機存取記憶胞10的剩餘製程。
參考圖10，虛設(dummy)介電層及虛設閘極電極層形成於上方形成的具有合適的反摻雜物的半導體鰭片上（步驟1010）。虛設介電層及虛設閘極電極層藉由微影製程圖案化（步驟1020）。隨後，閘極間隔件形成於虛設閘極電極層及虛設介電層上（步驟1030）。凹口隨後藉由移除半導體鰭片並未被虛設介電層及虛設閘極電極層覆蓋的部分形成（步驟1040）。此後，源極區及汲極區藉由生長磊晶層形成於凹陷部分中（步驟1050）。隨後，形成下層間介電層以覆蓋虛設閘極電極層，且接著對下層間介電層執行化學機械拋光/平坦化製程，暴露虛設閘極電極層（步驟1060）。隨後，移除虛設閘極電極層及虛設介電層（步驟1070）以形成閘極空間。接著，形成諸如前述閘極絕緣層136的介電層，且在閘極空間中的半導體鰭片上方形成各自包括例如上文所描述的區段421、區段422以及區段433中的一或多者的閘極電極層（步驟1080）。此後，上層間介電層形成於下層間介電層及閘極電極層上方（步驟1090）。上層間介電層經圖案化具有打開源極區及汲極區的開口，使得接點可形成於開口中（步驟1100）。接著，額外一或多個層間介電層形成且圖案化，繼之以金屬沈積製程，以便形成其他接點、通孔以及金屬層，由此施作靜態隨機存取記憶胞10的內部及外部連接。
靜態隨機存取記憶胞 10的製造方法不應限於此。可修改上方步驟的序列。舉例而言，可執行升高各別電晶體的臨界電壓的反摻雜製程，例如在步驟1070之後及步驟1080之前。
根據一些實施例，若反摻雜製程及額外摻雜製程提供相同摻雜物，則額外摻雜製程可在反摻雜製程之前或之後執行，從而引起半導體鰭片中的摻雜物的摻雜濃度的變化。一般熟習此項技術者應理解，反摻雜製程中提供摻雜物摻雜至指定區域中且並未在非指定區域中施加，即使在額外摻雜製程中摻雜額外摻雜物，額外摻雜物實質上同等地施加至半導體鰭片中的對應區域中以用於形成同一類型的電晶體。因此，兩個相同類型的電晶體（一者經反摻雜且另一者並未反摻雜）的對應區域，例如兩個相同類型的電晶體的通道區將具有不同摻雜濃度的摻雜物。根據某一實施例，若硼用於反摻雜製程(執行了反摻雜製程的第一N型電晶體以及並未執行反摻雜製程的第二N型電晶體)，則硼在第一N型電晶體的通道區的濃度高於硼在第二N型電晶體的通道區的濃度，即使硼摻雜在，例如，N型井的形成期間。
關於摻雜濃度，在區域中判定在摻雜濃度高於緊鄰或圍繞此區域的周邊區域的摻雜濃度的情況下，摻雜物實質上均勻地分佈。亦即，本揭露中描述的摻雜濃度不涉及與所設計摻雜部分相鄰的側向邊緣部分、在所設計摻雜區域上方的較淺部分或在所設計摻雜區域下方的較深區域的摻雜濃度。在一些實施例中，當兩個摻雜濃度彼此相比較時，在距參考表面實質上相同的深度位準下判定兩個摻雜濃度。
圖11繪示根據本揭露的靜態隨機存取記憶胞的陣列的佈局。
參考圖11，多個靜態隨機存取記憶胞20在X方向及Y方向上配置以形成靜態隨機存取記憶胞的陣列。在一些實施例中，在X方向上的兩個緊鄰的靜態隨機存取記憶胞20對稱於其間的共同邊界線，且在Y方向上的兩個緊鄰靜態隨機存取記憶胞20對稱於其間的共同邊界線。在此情況下，在兩行緊鄰的多個靜態隨機存取記憶胞20其以反摻雜製程摻雜雜質的區域200形成一個連續區域。
在前述實施例中，一個靜態隨機存取記憶胞中的區域200為一個連續區域。本揭露不限於此。
圖12A及圖12B分別繪示對應於圖4及圖11示出的佈局的修改佈局。
圖式中的相同參考編號/字符表示具有相同特徵的相同或類似元件。為避免冗餘，將省略重疊描述，且將在下文中描述不同於已描述的彼等的特徵。
參考圖12A及圖12B，參考編號200'表示在反摻雜製程中摻雜有雜質的區域。相較於圖4及圖11中示出的區域200，圖12B中示出的佈局20'中的區域200'包括在X方向上彼此間隔開的兩個分離部分。兩個分離部分中的每一者覆蓋第四半導體鰭片340或第五半導體鰭片350。因此，雜質可摻雜至所述部分中，諸如半導體鰭片區域及圍繞其的區域，相較於圖4及圖11中的所示實例，其可更有效地調整各別電晶體（不包括半導體鰭片區域之間的中間區域）的臨界電壓。
儘管圖式中未示出，但在其他實施例中，圖12A中的覆蓋第四半導體鰭片340的左邊的區域200'可藉由減少其在Y方向上的大小而修改，同時保持圖12A中的覆蓋第五半導體鰭片350的右邊的區域200'無變化。在此情況下，被修改的左邊區域至少覆蓋第四半導體鰭片340的用於形成第二下拉電晶體PD2的區域而非第四半導體鰭片340的用於形成第二通道-閘極電晶體PG2的區域。
圖13A及圖13B分別繪示對應於圖4及圖11示出的佈局的另一修改佈局。
參考圖13A及圖13B，參考編號200''表示在反摻雜製程中摻雜有雜質的區域。相較於圖4及圖11中示出的區域200，圖13A中示出的佈局20''中的區域200''包括在Y方向上彼此間隔開的兩個分離部分。兩個分離部分中的每一者覆蓋第四半導體鰭片340及第五半導體鰭片350的對應於各別電晶體的通道區的部分。因此，雜質可摻雜至所述部分，諸如半導體鰭片區域的對應於通道區的部分，其可更有效地調整各別電晶體的臨界電壓。
儘管，但圖式中未示出，但在其他實施例中，基於圖12A中示出的兩個離散部分200'的組態，圖13A中的每一分離的部分200'可進一步經修改變為在X方向上彼此間隔開的兩個分離部分，同時保持在Y方向上的尺寸無變化。
圖14繪示比較性靜態隨機存取記憶胞（在下文中，「比較例1」）的簡化佈局。
參考圖14，比較例1的簡化佈局21與靜態隨機存取記憶胞10的簡化佈局20實質上相同，不同之處在於在反摻雜製程中提供的摻雜物的區域211並不覆蓋第四半導體鰭片340。一般熟習此項技術者應理解，圖14中未示出的剩餘層的佈局可與圖3A中示出的彼等相同。此類描述將省略以避免冗餘。
圖15繪示在一些實施例中的靜態隨機存取記憶胞10（標記為「發明性實例」）的第二下拉電晶體PD2的臨界電壓及第一下拉電晶體PD1的臨界電壓平衡時，相較於比較例1的靜態隨機存取記憶胞10的Vccmin有55毫伏至60毫伏的明顯減少。相較於比較例1的17%或更高的差，在一些實施例中第二下拉電晶體PD2的臨界電壓及第一下拉電晶體PD1的臨界電壓實質上相等或彼此接近，例如約3%內的差。
比較例2與靜態隨機存取記憶胞10的簡化佈局20實質上相同，不同之處在於省略了摻雜有反摻雜製程中提供的摻雜物的區域200。
圖16繪示另一比較性靜態隨機存取記憶胞（在下文中，「比較例3」）的簡化佈局。
參考圖16，比較例3的簡化佈局23與圖14中示出的比較例1的簡化佈局21實質上相同，不同之處在於覆蓋第一半導體鰭片310的額外區域212亦在反摻雜製程中摻雜。一般熟習此項技術者應理解，圖16中未示出的剩餘層的佈局可與圖3A中示出的彼等相同。此類描述將省略以避免冗餘。
圖17繪示在一些實施例中靜態隨機存取記憶胞10（標記為「發明性實例」）的第二下拉電晶體PD2的臨界電壓及第一下拉電晶體PD1的臨界電壓平衡時，相較於比較例2及比較例3的Vccmin有55毫伏至60毫伏的明顯減少。相較於比較例2及比較例3的17%或更高的差，在一些實施例中第二下拉電晶體PD2的臨界電壓及第一下拉電晶體PD1的臨界電壓實質上相等或彼此接近，例如約3%內的差。
圖18A繪示根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局。圖18B說明第二閘極電極的末端及第四閘極電極的末端相對於圖18A示出的簡化佈局的寫入埠部分的電晶體其幾何中心的相對位置。圖19說明沿圖18A中的線XIX-XIX'截取的橫截面圖。
圖18A中示出的根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局24與圖4中示出的記憶胞10的簡化佈局20實質上相同。在以下描述中，將僅描述簡化佈局24中的不同部分。
圖4中示出的簡化佈局20中的第二閘極電極層200由如圖19A中所示的彼此間隔開的第一部分420'及第二部分420''替代。
參考圖18A及圖19，第一部分420'自末端307連續延伸以覆蓋第二下拉電晶體PD2及第二上拉電晶體PU2的通道區。沿X方向對準至第一部分420'的第二部分420''覆蓋讀取下拉電晶體RPD的通道區。第一部分420'及第二部分420''藉由介電層800彼此隔開且藉由互連層799彼此電連接，所述介電層由例如SiO2 、Si3 N4 、SiON或其混合物製成，所述互連層藉由例如閘極接點層製成。互連層799設置於介電層800上方以與第一部分420'及第二部分420''接觸。
參考圖19，第一部分420'包括具有與圖5中示出的第二區段422及第三423的彼等配置相同或實質上相同的豎直配置的兩個區段422'及區段423，且第二部分420''具有與圖5中示出的第一區段421的豎直配置相同或實質上相同的豎直配置。重疊描述將省略以避免冗餘。
現參考圖18A及圖18B，當引入介電層800及互連層799以替代圖4中的第二閘極電極層420中的對應部分時，第四閘極電極層440的末端306及第一部分420'的末端307經設置點對稱於幾何中心C。因此，記憶胞的效能可進一步改良。第一部分420'的末端307的位置不應受限。舉例而言，第一部分420'的末端307可在位置307C1與位置307C2之間移動。
在一些實施例中，雜質的摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。相較於圖4中的所示實例，使用相對較低的摻雜濃度，此是因為用包括介電層800及互連層799的組合結構替代圖4中的第二閘極電極層420中的對應部分可減輕圖4中的第二閘極電極層420及第四閘極電極層440的非對稱配置的不良影響。藉由將具有上方摻雜濃度範圍的上方例示性雜質反摻雜至讀取埠部分中且亦反摻雜於寫入埠部分的緊鄰所述讀取埠部分的部分中，第二下拉電晶體PD2的臨界電壓與第一下拉電晶體PD1的臨界電壓的差不超過例如3%，且Vccmin，靜態隨機存取記憶胞10將恰當地起作用的最小電壓，可減小例如55毫伏至60毫伏。在一些實施例中，第一下拉電晶體PD1的臨界電壓略高於第二下拉電晶體PD2的臨界電壓。
另一方面，若雜質的摻雜濃度大於約2.5×1013 /cm3 ，則靜態隨機存取記憶胞10由於用於形成各別電晶體的通道區其區域中過度摻雜的雜質而無法恰當地起作用，且若雜質的摻雜濃度小於約1.5×1013 /cm3 ，則第二下拉電晶體PD2的臨界電壓可能會顯著低於第一下拉電晶體PD1的臨界電壓，從而影響靜態隨機存取記憶胞的效能。
在一些實施例中，S1及S0滿足0.4≤S1/S0≤0.6。相較於圖4中的所示實例，S1/S0具有較寬範圍，此是因為用包括介電層800及互連層799的組合結構替代圖4中的第二閘極電極層420中的對應部分可減輕圖4中的第二閘極電極層420及第四閘極電極層440的非對稱配置的不良影響。因此，第二下拉電晶體PD2的臨界電壓及第二上拉電晶體PU2的臨界電壓可為固定的。另一方面，若S1/S0小於0.4，則第二下拉電晶體PD2的臨界電壓無法有效地調整為實質上等於或明顯地接近於第一下拉電晶體PD1的臨界電壓，且若S1/S0高於0.6，則第二上拉電晶體PU2的臨界電壓可受影響為實質上並不等於第一上拉電晶體PU1的臨界電壓。
圖20繪示根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局。圖21說明沿圖20中的線XXI-XXI'截取的橫截面圖。
圖20示出根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局25與圖4中示出的記憶胞10的簡化佈局20實質上相同。在以下描述中，將僅描述簡化佈局25中的不同部分。
代替如圖4及圖5中所示的將讀取下拉電晶體PRD及讀取通道-閘極電晶體RPG形成為低臨界電壓裝置或超低臨界電壓裝置，讀取下拉電晶體PRD及讀取通道-閘極電晶體RPG連同包括第一通道-閘極電晶體PG1及第二通道-閘極電晶體PG2以及第一下拉電晶體PD1及第二下拉電晶體PD2的其他N型裝置一起形成為標準臨界電壓裝置。
因此，如圖21中所示，第二閘極電極層220包括在X方向上具有與圖5示出的第二區段422相同材料組成物的一個連續的部分422'，且圖5示出的第一區段421在圖21中所示的實例中省略。
在其他實施例中，在N型電晶體中的全部之中僅讀取通道-閘極電晶體RPG為低臨界電壓裝置或超低臨界電壓裝置，剩餘電晶體為標準臨界電壓裝置。在此情況下，第五閘極電極層450的豎直配置可與圖5示出的第一區段421的豎直配置相同。
由於上方修改，摻雜有反摻雜製程中提供的摻雜物的區域213不同於圖4中示出的區域200。一般熟習此項技術者應理解，在反摻雜製程期間，僅區域213反摻雜有反摻雜製程中提供的雜質（摻雜物），而靜態隨機存取記憶胞的剩餘區域並未摻雜有反摻雜製程中提供的雜質。因此，第二下拉電晶體PD2的臨界電壓增大至接近於或實質上等於第一下拉電晶體PD1的臨界電壓的位準，由此減小第一下拉電晶體PD1及第二下拉電晶體PD2的臨界電壓的差，以便減輕或最小化由第二閘極電極層420及第四閘極電極層440的非對稱配置引起的不良影響。
在一些實施例中，雜質的摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。相較於圖4中的所示實例，使用相對較低的摻雜濃度，此是因為圖21示出的讀取下拉電晶體RPD及讀取通道-閘極電晶體中的一或多者經修改成標準臨界電壓裝置。藉由將具有上方摻雜濃度範圍的上方例示性雜質反摻雜至讀取埠部分中且亦反摻雜於寫入埠部分的緊鄰所述讀取埠部分的部分中，第二下拉電晶體PD2的臨界電壓與第一下拉電晶體PD1的臨界電壓的差不超過例如3%，且Vccmin，靜態隨機存取記憶胞10將恰當地起作用的最小電壓，可減少例如55毫伏至60毫伏。在一些實施例中，第一下拉電晶體PD1的臨界電壓略高於第二下拉電晶體PD2的臨界電壓。
另一方面，若雜質的摻雜濃度大於約2.5×1013 /cm3 ，則靜態隨機存取記憶胞10由於用於形成各別電晶體的通道區的區域中的過摻雜雜質無法恰當地起作用，且若雜質的摻雜濃度小於約1.5×1013 /cm3 ，則第二下拉電晶體PD2的臨界電壓可能明顯低於第一下拉電晶體PD1的臨界電壓，從而影響靜態隨機存取記憶胞的效能。
上述實施例是關於包括多個鰭式場效電晶體的靜態隨機存取記憶胞。本揭露不限於此。根據其他實施例，靜態隨機存取記憶胞可藉由平面電晶體或環繞式閘極電晶體實施。根據其他實施例，可對除了靜態隨機存取記憶胞之外的任何其他裝置實施臨界電壓的調整。
根據一些態樣，八電晶體靜態隨機存取記憶胞或靜態隨機存取記憶體記憶陣列/裝置或任何其他電路的效能可藉由補償其電晶體的非對稱性或不平衡的臨界電壓而得以改良。
根據一些態樣，八電晶體靜態隨機存取記憶胞的讀取下拉電晶體及讀取通道-閘極電晶體相較於靜態隨機存取記憶胞的其他電晶體可具有相對較低的臨界電壓，使得靜態隨機存取記憶胞的操作速度可提高。根據一些態樣，靜態隨機存取記憶胞的寫入埠部分中的下拉電晶體的臨界電壓的差可藉由選擇性地對靜態隨機存取記憶胞中的某一區域執行反摻雜製程而減小。
根據一些態樣，植入罩幕用於定義反摻雜區域以升高第二下拉電晶體的臨界電壓。根據一些態樣，植入罩幕至少覆蓋用於形成第二下拉電晶體及讀取下拉電晶體的區域，使得由第二下拉電晶體及讀取下拉電晶體的閘極電極之間的金屬接面引起的金屬邊界效應(metal boundary effect)可得以補償。根據一些態樣，使用植入罩幕的植入可將第一下拉電晶體及第二下拉電晶體的臨界電壓的差自17%減少至3%，由此實現平衡的裝置效能。
根據一些態樣，Vccmin，靜態隨機存取記憶胞可功能性地操作的最小電壓，可減少約55毫伏至約60毫伏。
根據一些態樣，相較於未併入本揭露的特徵的一實例可實現Vccmin約55毫伏至約60毫伏的改良。
在一實施例中，靜態隨機存取記憶（靜態隨機存取記憶體）胞包括：寫入埠，包括第一反相器及與第一反相器交叉耦接的第二反相器，所述第一反相器包括第一上拉電晶體及第一下拉電晶體，所述第二反相器包括第二上拉電晶體及第二下拉電晶體；以及讀取埠，包括彼此串聯連接的讀取通道-閘極電晶體及讀取下拉電晶體，讀取下拉電晶體、第二下拉電晶體及第二上拉電晶體的閘極電極彼此電連接。摻雜於第二下拉電晶體及讀取下拉電晶體的通道區中的雜質的第一摻雜濃度大於摻雜於第一下拉電晶體的通道區中的雜質的第二摻雜濃度，或雜質摻雜於第二下拉電晶體及讀取下拉電晶體的通道區中且並未摻雜於第一下拉電晶體的通道區中。在一實施例中，第一通道-閘極電晶體及第二通道-閘極電晶體、第一下拉電晶體及第二下拉電晶體、讀取通道-閘極電晶體以及讀取下拉電晶體為第一類型電晶體，第一上拉電晶體及第二上拉電晶體為第二類型電晶體，且雜質為第二類型摻雜物。在一實施例中，靜態隨機存取記憶胞更包括依序配置且沿第一方向彼此間隔開的第一半導體鰭片至第五半導體鰭片，第一下拉電晶體及第一通道-閘極電晶體由第一半導體鰭片構成，第一上拉電晶體由第二半導體鰭片構成，第二上拉電晶體基於由第三半導體鰭片製成，第二通道-閘極電晶體及第二下拉電晶體由第四半導體鰭片構成，且讀取下拉電晶體及讀取通道-閘極電晶體由第五半導體鰭片構成，且雜質摻雜於第四半導體鰭片及第五半導體鰭片的上部部分中。在一實施例中，第二下拉電晶體的臨界電壓的絕對值高於讀取下拉電晶體的臨界電壓的絕對值且小於下拉電晶體的臨界電壓的絕對值。在一實施例中，靜態隨機存取記憶胞更包括閘極電極層，其連續延伸以覆蓋讀取下拉電晶體、第二下拉電晶體以及第二上拉電晶體的通道區，閘極電極層包括至少覆蓋讀取下拉電晶體的通道區的第一區段、至少覆蓋第二下拉電晶體的通道區的第二區段以及至少覆蓋第二上拉電晶體的通道區的第三區段，讀取下拉電晶體、第二下拉電晶體、第二上拉電晶體的閘極電極構成閘極電極層的部分或全部，且第一區段的功函數級低於第二區段的功函數級。在一實施例中，第一摻雜濃為約3×1013 /cm3 至約3.5×1013 /cm3 。在一實施例中，第一區段及第二區段具有金屬接面。在一實施例中，讀取通道-閘極電晶體的通道區摻雜有具有與第一摻雜濃度實質上相同的第三摻雜濃度的雜質。在一實施例中，第二下拉電晶體的臨界電壓與第一下拉電晶體的臨界電壓的絕對值的差不超過3%。在一實施例中，靜態隨機存取記憶胞更包括第一閘極電極層及第二閘極電極層，所述第一閘極電極層覆蓋讀取下拉電晶體的通道，所述第二閘極電極層連續地延伸以覆蓋第二上拉電晶體及第二下拉電晶體的通道區，第一閘極電極及第二閘極電極藉由填充其間的空間的介電層彼此隔開且藉由設置在第一閘極電極層、介電層以及第二閘極電極層上的互連層彼此電連接，第二閘極電極層包括至少覆蓋第二下拉電晶體的通道區的第一區段及至少覆蓋第二上拉電晶體的通道區的第二區段，讀取下拉電晶體的閘極電極構成第一閘極電極層的部分或全部，且第二下拉電晶體及第二上拉電晶體的閘極電極構成第二閘極電極層的部分或全部，且所述第一閘極電極層的功函數級低於第二閘極電極層的第一區段的功函數級。在一實施例中，第一摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。
在一實施例中，靜態隨機存取記憶（靜態隨機存取記憶體）胞包括：寫入埠，包括第一反相器及與第一反相器交叉耦接的第二反相器，所述第一反相器包括第一上拉電晶體及第一下拉電晶體，所述第二反相器包括第二上拉電晶體及第二下拉電晶體；以及讀取埠，包括彼此串聯連接的讀取通道-閘極電晶體及讀取下拉電晶體，讀取通道-閘極電晶體、第二下拉電晶體及第二上拉電晶體的閘極電極彼此電連接。摻雜於第二下拉電晶體的通道區中的雜質的第一摻雜濃度大於摻雜於第一下拉電晶體的通道區中的雜質的第二摻雜濃度及摻雜於讀取下拉電晶體的通道區中的雜質的第三摻雜濃度，或雜質摻雜於第二下拉電晶體的通道區中且並未摻雜於第一下拉電晶體及讀取下拉電晶體的通道區中。在一實施例中，讀取下拉電晶體的臨界電壓的絕對值高於讀取通道-閘極電晶體的臨界電壓的絕對值。在一實施例中，靜態隨機存取記憶胞更包括閘極電極層，其連續延伸以覆蓋讀取下拉電晶體、第二下拉電晶體以及第二上拉電晶體的通道區，閘極電極層包括至少覆蓋讀取下拉電晶體及第二下拉電晶體的通道區的第一區段及至少覆蓋第二上拉電晶體的通道區的第二區段，讀取下拉電晶體、第二下拉電晶體以及第二上拉電晶體的閘極電極構成閘極電極層的部分或全部，且第一區段的功函數級沿閘極電極層的延伸方向實質上相同。在一實施例中，第一摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。
在一實施例中，半導體裝置包括：第一電晶體及第二電晶體，沿第一方向在第一路徑上以第一電晶體及第二電晶體的次序配置；第三電晶體至第五電晶體，沿所述第一方向在第二路徑上依序配置，所述第二路徑在垂直於所述第一方向的第二方向上與所述第一路徑間隔開；第一閘極電極層，沿第一方向自其第一末端連續延伸至其第二末端且覆蓋第一電晶體及第二電晶體的通道區；以及第二閘極電極層，沿第一方向自其第三末端連續延伸至其第四末端，且覆蓋第三電晶體及第四電晶體的至少通道區，第三電晶體至第五電晶體的閘極電極彼此電連接，且第三電晶體及第四電晶體的閘極電極構成第二閘極電極層的部分或全部。在一實施例中，第一電晶體、第四電晶體以及第五電晶體為第一類型電晶體，且第二電晶體及第四電晶體為第二類型電晶體，第一閘極電極層的第二末端及第二閘極電極層的第三末端點對稱於第一電晶體至第四電晶體的幾何中心點，且摻雜於第四電晶體及第五電晶體的通道區中的第二類型雜質的第一摻雜濃度高於摻雜於第一電晶體的通道區中的第二類型雜質的第二摻雜濃度，或第二類型雜質摻雜於第四電晶體及第五電晶體的通道區中且並未摻雜於第一電晶體的通道區中。在一實施例中，第二閘極電極層沿第一方向自其第三末端連續地延伸至其第四末端，且包括分別至少覆蓋第三電晶體至第五電晶體的通道區的第一區段至第三區段，第三電晶體至第五電晶體的閘極電極構成第二閘極電極層的部分或全部，第一閘極電極層的第一末端及第二閘極電極層的第四末端點對稱於第一電晶體至第四電晶體的幾何中心點，且第二區段的功函數級高於第三區段的功函數級。在一實施例中，第一摻雜濃度為約3×1013 /cm3 至約3.5×1013 /cm3 。在一實施例中，半導體裝置更包括至少覆蓋第五電晶體的通道區的第三閘極電極，其藉由介電層與第二閘極電極層分隔開，且藉由設置在第二閘極電極層及第三閘極電極層以及介電層上的互連層電連接至第二閘極電極層，第五電晶體的閘極電極構成第三閘極電極層的部分或全部，且第三閘極電極層的功函數級低於第二閘極電極層的與互連層接觸的一部分。在一實施例中，第一摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。
前文概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且熟習此項技術者可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代及更改。
10、20‧‧‧靜態隨機存取記憶胞
15‧‧‧鰭式場效電晶體
20'、20''、21、23、24、25‧‧‧佈局
100、300‧‧‧基底
110‧‧‧隔離區
120‧‧‧半導體鰭片
130‧‧‧通道區
135、136‧‧‧閘極絕緣層
138‧‧‧閘極電極層
140‧‧‧源極區
150‧‧‧汲極區
200、200'、200''‧‧‧區域
203‧‧‧底部抗反射塗佈層
204‧‧‧光阻層
205‧‧‧底部抗反射塗佈圖案
206‧‧‧光阻圖案
208‧‧‧路徑
301‧‧‧第一邊界
302‧‧‧第二邊界
303‧‧‧第三邊界
304‧‧‧第四邊界
305‧‧‧金屬接面
305C1、305C2、307C1、307C2‧‧‧位置
306、307、308、309、309'‧‧‧末端
310‧‧‧第一半導體鰭片
311‧‧‧隔離區
312‧‧‧保護層
320‧‧‧第二半導體鰭片
330‧‧‧第三半導體鰭片
340‧‧‧第四半導體鰭片
350‧‧‧第五半導體鰭片
410‧‧‧第一閘極電極層
420‧‧‧第二閘極電極層
420'‧‧‧第一部分
420''‧‧‧第二部分
421‧‧‧第一區段
422‧‧‧第二區段
422'‧‧‧連續部分
423‧‧‧第三區段
425、426、428、429‧‧‧功函數調節層
427‧‧‧導電層
430‧‧‧第三閘極電極層
440‧‧‧第四閘極電極層
450‧‧‧第五閘極電極層
610、620、650‧‧‧閘觸點
630、660‧‧‧對接觸點
710、720、730、740、750、760、770、780、790、795‧‧‧較長觸點
799‧‧‧互連層
800‧‧‧介電層
1010、1020、1030、1040、1050、1060、1070、1080、1090、1100、1110‧‧‧步驟
2000‧‧‧透明區域
2001‧‧‧不透明區域
2002‧‧‧罩幕
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
C、PD1C、PD2C、PG1C、PG2C、PU1C、PU2C、RPDC、RPGC‧‧‧幾何中心
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
L1、L2、LH1、LH2、V-V'、XIX-XIX'、XX-XX'、XXI-XXI'‧‧‧線
LPD‧‧‧第二線
LPG‧‧‧第一線
LPU‧‧‧第三線
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
ND11‧‧‧第一局部連接電極
ND12‧‧‧第二局部連接電極
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PG1‧‧‧第一通道-閘極電晶體
PG2‧‧‧第二通道-閘極電晶體
PRD、RPD‧‧‧讀取下拉電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
RBL‧‧‧讀取位元線
RPG‧‧‧讀取通道-閘極電晶體
RWC‧‧‧讀取字元線觸點
RWL‧‧‧讀取字元線
S0、S1‧‧‧距離
Vdd‧‧‧電力供應線
via0、via1‧‧‧通孔
Vss1‧‧‧第一電力供應線
Vss2‧‧‧第二電力供應線
Vss3‧‧‧第三電力供應線
WC1‧‧‧第一字元線觸點
WC2‧‧‧第二字元線觸點
WWL‧‧‧寫入字元線
Pwell‧‧‧P型井
Nwell‧‧‧N型井
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1說明八電晶體靜態隨機存取記憶胞的例示性電路圖。 圖2為與本揭露的實施例相關的鰭式場效電晶體（fin field-effect transistor；FinFET）的透視圖。 圖3A說明八電晶體 靜態隨機存取記憶胞的簡化佈局，其電路圖繪示於圖1中。 圖3B說明第二閘極電極中的金屬接面及第四閘極電極的末端相對於圖3A中所示的靜態隨機存取記憶胞其寫入埠部分的電晶體的幾何中心的相對位置。 圖4說明圖3A中示出的靜態隨機存取記憶胞的簡化佈局。 圖5說明沿圖4中的線V-V'截取的橫截面圖。 圖6說明沿圖4中的線V-V'截取以示出製造靜態隨機存取記憶體胞的製程步驟的橫截面圖。 圖7說明沿圖4中的線V-V'截取以示出製造靜態隨機存取記憶體胞的製程步驟的橫截面圖。 圖8說明沿圖4中的線V-V'截取以示出製造靜態隨機存取記憶體胞的製程步驟的橫截面圖。 圖9說明沿圖4中的線V-V'截取以示出製造靜態隨機存取記憶體胞的製程步驟的橫截面圖。 圖10說明製造靜態隨機存取記憶體的製程流程圖。 圖11繪示根據本揭露的一些實施例的靜態隨機存取記憶胞的陣列的佈局。 圖12A及圖12B分別繪示對應於圖4及圖11中示出的佈局的修改佈局。 圖13A及圖13B分別繪示對應於圖4及圖11中示出的的佈局的另一修改佈局。 圖14繪示比較性靜態隨機存取記憶胞的簡化佈局。 圖15繪示根據本揭露的實施例的靜態隨機存取記憶胞與比較例之間的效能比較。 圖16繪示另一比較的靜態隨機存取記憶胞的簡化佈局。 圖17繪示根據本揭露的實施例的靜態隨機存取記憶胞與比較例之間的效能比較。 圖18A繪示根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局。 圖18B說明第二閘極電極的末端及第四閘極電極的末端相對於圖18A中所示的簡化佈局其寫入埠部分的電晶體的幾何中心的相對位置。 圖19說明沿圖18A中的線XIX-XIX'截取的橫截面圖。 圖20繪示根據本揭露的實施例的另一靜態隨機存取記憶胞的簡化佈局。 圖21說明沿圖20中的線XXI-XXI'截取的橫截面圖。

Claims (20)

  1. 一種靜態隨機存取記憶胞，包括： 寫入埠，包括第一反相器及與所述第一反相器交叉耦接的第二反相器，所述第一反相器包括第一上拉電晶體及第一下拉電晶體，所述第二反相器包括第二上拉電晶體及第二下拉電晶體；以及 讀取埠，包括彼此串聯連接的讀取通道-閘極電晶體及讀取下拉電晶體，所述讀取下拉電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的閘極電極彼此電連接， 其中摻雜於所述第二下拉電晶體及所述讀取下拉電晶體的通道區中的雜質的第一摻雜濃度大於摻雜於所述第一下拉電晶體的通道區中的所述雜質的第二摻雜濃度，或所述雜質摻雜於所述第二下拉電晶體及所述讀取下拉電晶體的所述通道區中且並未摻雜於所述第一下拉電晶體的所述通道區中。
  2. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，其中： 第一通道-閘極電晶體及第二通道-閘極電晶體、所述第一下拉電晶體及所述第二下拉電晶體、所述讀取通道-閘極電晶體以及所述讀取下拉電晶體為第一類型電晶體， 所述第一上拉電晶體及所述第二上拉電晶體為第二類型電晶體，以及 所述雜質為第二類型摻雜物。
  3. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，更包括依序配置以及沿第一方向彼此間隔開的第一半導體鰭片至第五半導體鰭片，其中： 所述第一下拉電晶體及所述第一通道-閘極電晶體由所述第一半導體鰭片構成，所述第一上拉電晶體由所述第二半導體鰭片構成，所述第二上拉電晶體基於所述第三半導體鰭片製成，所述第二通道-閘極電晶體及所述第二下拉電晶體由所述第四半導體鰭片構成，以及所述讀取下拉電晶體及所述讀取通道-閘極電晶體由所述第五半導體鰭片構成，以及 所述雜質摻雜在所述第四半導體鰭片及所述第五半導體鰭片的上部部分中。
  4. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，其中所述第二下拉電晶體的臨界電壓的絕對值大於所述讀取下拉電晶體的臨界電壓的絕對值且小於所述第一下拉電晶體的臨界電壓的絕對值。
  5. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，更包括閘極電極層，其連續地延伸以覆蓋所述讀取下拉電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的所述通道區，其中： 所述閘極電極層包括至少覆蓋所述讀取下拉電晶體的所述通道區的第一區段、至少覆蓋所述第二下拉電晶體的所述通道區的第二區段以及至少覆蓋所述第二上拉電晶體的所述通道區的第三區段， 所述讀取下拉電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的所述閘極電極構成所述閘極電極層的部分或全部，以及 所述第一區段的功函數級低於所述第二區段的功函數級。
  6. 如申請專利範圍第5項所述的靜態隨機存取記憶胞，其中所述第一摻雜濃度為約3×1013 /cm3 至約3.5×1013 /cm3 。
  7. 如申請專利範圍第5項所述的靜態隨機存取記憶胞，其中所述第一區段及所述第二區段具有金屬接面。
  8. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，其中所述讀取通道-閘極電晶體的通道區摻雜有所述雜質，所述雜質具有與所述第一摻雜濃度實質上相同的第三摻雜濃度。
  9. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，其中所述第二下拉電晶體的臨界電壓的絕對值與所述第一下拉電晶體的臨界電壓的絕對值的差不超過3%。
  10. 如申請專利範圍第1項所述的靜態隨機存取記憶胞，更包括覆蓋所述讀取下拉電晶體的通道的第一閘極電極層，及連續地延伸以覆蓋所述第二上拉電晶體及所述第二下拉電晶體的所述通道區的第二閘極電極層，其中： 所述第一閘極電極及所述第二閘極電極藉由填充其間的空間的介電層彼此隔開，且藉由安置於所述第一閘極電極層、所述介電層以及所述第二閘極電極層上的互連層彼此電連接， 所述第二閘極電極層包括至少覆蓋所述第二下拉電晶體的所述通道區的第一區段及至少覆蓋所述第二上拉電晶體的所述通道區的第二區段， 所述讀取下拉電晶體的所述閘極電極構成所述第一閘極電極層的部分或全部，且所述第二下拉電晶體及所述第二上拉電晶體的所述閘極電極構成所述第二閘極電極層的部分或全部，以及 所述第一閘極電極層的功函數級低於所述第二閘極電極層的所述第一區段的功函數級。
  11. 如申請專利範圍第10項所述的靜態隨機存取記憶胞，其中所述第一摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。
  12. 一種靜態隨機存取記憶胞，包括： 寫入埠，包括第一反相器及與所述第一反相器交叉耦接的第二反相器，所述第一反相器包括第一上拉電晶體及第一下拉電晶體，所述第二反相器包括第二上拉電晶體及第二下拉電晶體；以及 讀取埠，包括彼此串聯連接的讀取通道-閘極電晶體及讀取下拉電晶體，所述讀取通道-閘極電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的閘極電極彼此電連接， 其中摻雜於所述第二下拉電晶體的通道區中的雜質的第一摻雜濃度大於摻雜於所述第一下拉電晶體的通道區中的所述雜質的第二摻雜濃度及摻雜於所述讀取下拉電晶體的通道區中的所述雜質的第三摻雜濃度，或所述雜質摻雜於所述第二下拉電晶體的所述通道區中且並未摻雜於所述第一下拉電晶體及所述讀取下拉電晶體的所述通道區中。
  13. 如申請專利範圍第12項所述的靜態隨機存取記憶胞，其中所述讀取下拉電晶體的臨界電壓的絕對值大於所述讀取通道-閘極電晶體的臨界電壓的絕對值。
  14. 如申請專利範圍第12項所述的靜態隨機存取記憶胞，更包括閘極電極層，其連續延伸以覆蓋所述讀取下拉電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的所述通道區，其中： 所述閘極電極層包括至少覆蓋所述讀取下拉電晶體及所述第二下拉電晶體的所述通道區的第一區段，及至少覆蓋所述第二上拉電晶體的所述通道區的第二區段， 所述讀取下拉電晶體、所述第二下拉電晶體以及所述第二上拉電晶體的所述閘極電極構成所述閘極電極層的部分或全部，以及 所述第一區段的功函數級沿所述閘極電極層的延伸方向實質上相同。
  15. 如申請專利範圍第12項所述的靜態隨機存取記憶胞，其中所述第一摻雜濃度為約1.5×1013 /cm3 至約2.5×1013 /cm3 。
  16. 一種半導體裝置，包括： 第一電晶體及第二電晶體，沿第一方向在第一路徑上以所述第一電晶體及所述第二電晶體的次序配置； 第三電晶體至第五電晶體，沿所述第一方向在第二路徑上依序配置，所述第二路徑在垂直於所述第一方向的第二方向上與所述第一路徑間隔開； 第一閘極電極層，沿所述第一方向自其第一末端連續延伸至其第二末端，且覆蓋所述第一電晶體及所述第二電晶體的通道區；以及 第二閘極電極層，沿所述第一方向自其第三末端連續延伸至其第四末端，且覆蓋所述第三電晶體及所述第四電晶體的至少通道區，所述第三電晶體至所述第五電晶體的閘極電極彼此電連接，且所述第三電晶體及所述第四電晶體的所述閘極電極構成所述第二閘極電極層的部分或全部，其中： 所述第一電晶體、所述第四電晶體以及所述第五電晶體為第一類型電晶體，且所述第二電晶體及所述第四電晶體為第二類型電晶體， 所述第一閘極電極層的所述第二末端及所述第二閘極電極層的所述第三末端點對稱於所述第一電晶體至所述第四電晶體的幾何中心點，以及 摻雜於所述第四電晶體及所述第五電晶體的所述通道區中的第二類型雜質的第一摻雜濃度高於摻雜於所述第一電晶體的所述通道區中的所述第二類型雜質的第二摻雜濃度，或所述第二類型雜質摻雜於所述第四電晶體及所述第五電晶體的所述通道區中且並未摻雜於所述第一電晶體的所述通道區中。
  17. 如申請專利範圍第16項所述的半導體裝置，其中： 所述第二閘極電極層沿所述第一方向自其所述第三末端連續地延伸至其所述第四末端，且包括分別至少覆蓋所述第三電晶體至所述第五電晶體的通道區的第一區段至第三區段，所述第三電晶體至所述第五電晶體的所述閘極電極構成所述第二閘極電極層的部分或全部， 所述第一閘極電極層的所述第一末端及所述第二閘極電極層的所述第四末端點對稱於所述第一電晶體至所述第四電晶體的所述幾何中心點，以及 所述第二區段的功函數級高於所述第三區段的功函數級。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述第一摻雜濃度為約3×1013 /cm3 至約3.5×1013 /cm3 。
  19. 如申請專利範圍第16項所述的半導體裝置，更包括至少覆蓋所述第五電晶體的所述通道區的第三閘極電極層，其藉由介電層與所述第二閘極電極層分隔開，以及藉由設置於所述第二閘極電極層及所述第三閘極電極層以及所述介電層上的互連層電連接至所述第二閘極電極層，其中： 所述第五電晶體的所述閘極電極構成所述第三閘極電極層的部分或全部，以及 所述第三閘極電極層的功函數級低於所述第二閘極電極層的與所述互連層接觸的一部分。
  20. 如申請專利範圍第19項所述的半導體裝置，其中所述第一摻雜濃度為1.5×1013 /cm3 至約2.5×1013 /cm3 。
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