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TW201904069A - 功率電晶體裝置 - Google Patents

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TW201904069A
TW201904069A TW106118980A TW106118980A TW201904069A TW 201904069 A TW201904069 A TW 201904069A TW 106118980 A TW106118980 A TW 106118980A TW 106118980 A TW106118980 A TW 106118980A TW 201904069 A TW201904069 A TW 201904069A
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power transistor
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陳勁甫
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力祥半導體股份有限公司
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Priority to US15/873,910 priority patent/US10269945B2/en
Priority to US16/157,104 priority patent/US10475792B2/en
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Abstract

一種功率電晶體裝置，包括基底結構、第一導體層、第二導體層與第三導體層。基底結構具有基部與多個鰭部。鰭部突出於基部的表面。第一導體層跨設於鰭部上，且具有相對的第一側與第二側。第二導體層跨設於鰭部上，且位於第一導體層的第一側。第三導體層跨設於鰭部上，且位於第一導體層的第二側。第一導體層、第二導體層、第三導體層與鰭部彼此絕緣。第一導體層、第二導體層與第三導體層的延伸方向與鰭部的長度方向相交。

Description

功率電晶體裝置
本發明是有關於一種半導體結構，且特別是有關於一種功率電晶體裝置。
功率開關電晶體在電源管理領域已廣泛使用，理想的功率開關必須具有低導通阻抗(on-resistance)、高崩潰電壓(breakdown voltage)的特性，以確保電源管理電路的功率轉換效率並提供良好的電流處理能力。此外，習知的電晶體元件因為具有體二極體(body diode)，在電晶體關閉(turn-off)的狀態下仍保持單向導通，如果要達成雙向關閉的開關元件，通常使用一對電晶體串聯方可達到雙向關閉的功效，但此種結構會增加導通阻抗，同時在控制上也較為複雜。有鑑於此，如何降低電晶體元件的導通阻抗，並提高雙向崩潰電壓(即提高雙向耐壓能力或提高斷路的能力)，為本領域人員致力研究的課題。
本發明提供一種半導體結構，其具有較低的導通阻抗(on-resistance，Ron)以及高的雙向耐壓。
本發明提出一種功率電晶體裝置，包括基底結構、第一導體層、第二導體層與第三導體層。基底結構具有基部與多個鰭部。鰭部突出於基部的表面。第一導體層跨設於鰭部上，且具有相對的第一側與第二側。第二導體層跨設於鰭部上，且位於第一導體層的第一側。第三導體層跨設於鰭部上，且位於第一導體層的第二側。第一導體層、第二導體層、第三導體層與鰭部彼此絕緣。第一導體層、第二導體層與第三導體層的延伸方向與鰭部的長度方向相交。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第一導體層、第二導體層與第三導體層可沿著鰭部的長度方向進行排列。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更可包括第一介電層、第二介電層與第三介電層。第一介電層設置於第一導體層與鰭部之間。第二介電層設置於第二導體層與鰭部之間。第三介電層設置於第三導體層與鰭部之間。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第一介電層的厚度例如是小於第二介電層的厚度與第三介電層的厚度。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更可包括第四導體層與第五導體層。第四導體層與第五導體層設置於鰭部兩側的基部上。第四導體層位於第一導體層的第一側，且第五導體層位於第一導體層的第二側。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第二導體層可電性耦接至第五導體層，且第三導體層可電性耦接至第四導體層。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第四導體層的頂面與第五導體層的頂面更可延伸設置於鰭部的頂面上。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更可包括第四介電層。第四介電層設置於第一導體層與第二導體層之間、第一導體層與第三導體層之間、第二導體層與第四導體層之間以及第三導體層與第五導體層之間。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第四導體層與第五導體層的材料例如是金屬、摻雜多晶矽或其組合。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更可包括第五介電層與第六介電層。第五介電層設置於第四導體層的底部。第六介電層設置於第五導體層的底部。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更可包括第一井區與第二井區。第一井區與第二井區彼此分離設置於基底結構中。第一井區圍繞第四導體層。第二井區圍繞第五導體層。
本發明另提出一種功率電晶體裝置包括基底結構、第一隔離壁、第二隔離壁、第三隔離壁與第四隔離壁。基底結構包括第一溝槽、第二溝槽與多個第三溝槽。第一溝槽與第二溝槽沿第一方向延伸。第三溝槽在第一溝槽與第二溝槽之間沿第二方向延伸，第一方向與第二方向相交。第一隔離壁、第二隔離壁、第三隔離壁與第四隔離壁位於第一溝槽與第二溝槽之間，且沿第一方向延伸。第二隔離壁與第三隔離壁形成第一空間。第一隔離壁與第二隔離壁形成第二空間。第三隔離壁與第四隔離壁形成第三空間。在第一空間中設置第一導體層。在第二空間設置第二導體層。在第三空間設置第三導體層。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更包括多個鰭部。鰭部設置於相鄰的第三溝槽之間。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更包括第一介電層、第二介電層與第三介電層。第一介電層設置於第一導體層與基底結構之間。第二介電層設置於第二導體層與基底結構之間。第三介電層設置於第三導體層與基底結構之間。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第一介電層的厚度例如是小於第二介電層的厚度與第三介電層的厚度。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第二隔離壁可電性隔離第一導體層與第二導體層，且第三隔離壁可電性隔離第一導體層與第三導體層。
依照本發明的一實施例所述，在上述功率電晶體裝置中，更包括第四導體層與第五導體層。四導體層與第五導體層分別設置於第一溝槽與第二溝槽中。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第二導體層可鄰近第四導體層，並電性耦接至第五導體層。第三導體層可鄰近第五導體層，並電性耦接至第四導體層。
依照本發明的一實施例所述，在上述功率電晶體裝置中，第一溝槽的底部與第二溝槽的底部可分別具有介電層。
基於上述，在本發明所提出的功率電晶體裝置中，由於鰭部結構使基底結構表面積變大，因此可有效地增加電流通道寬度，進而能夠有效地降低功率電晶體裝置的導通阻抗。
此外，由於第二導體層與第三導體層作為屏蔽閘極設置於鰭部上且分別位於第一導體層的第一側與第二側，藉以在操作時協助控制鰭部中的載子濃度，因此可有效地降低功率電晶體裝置的導通阻抗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的功率電晶體裝置的立體圖。在圖1中，為了清楚說明基底結構、導體層與隔離壁的配置關係，因此省略繪示圖2中的第四導體層、第五導體層、第五介電層、第六介電層與位於第四導體層、第五導體層上方的頂部導體層。圖2為本發明一實施例中沿著圖1的I-I’剖面線的功率電晶體裝置的剖面圖。圖3為圖2的功率電晶體裝置的電路簡圖。圖4為用以說明圖2的功率電晶體裝置在操作時的電流流向示意圖。
請同時參照圖1與圖2，功率電晶體裝置100包括基底結構102、第一導體層104、第二導體層106與第三導體層108。功率電晶體裝置100可為N型金氧半電晶體或P型金氧半電晶體。在此實施例中，功率電晶體裝置100是以N型金氧半電晶體為例來進行說明。
基底結構102具有基部P1與鰭部P2。鰭部P2突出於基部P1的表面。鰭部P2的數量可為一個以上。在此實施例中，鰭部P2的數量是以多個為例來進行說明。鰭部P2可沿著其長度方向DL延伸。
換句話說，基底結構100包括第一溝槽T1、第二溝槽T2與多個第三溝槽T3。第一溝槽T1沿第一方向D1延伸。第二溝槽T2沿第一方向D1延伸。第三溝槽T3在第一溝槽T1與第二溝槽T2之間沿第二方向D2延伸，第一方向D1與第二方向D2相交。鰭部P2可設置於相鄰的第三溝槽T3之間。
基底結構102可包括基底102a與磊晶層102b。基底102a可為半導體基底，如矽基底。磊晶層102b設置於基底102a上。基底102a可為P型基底或N型基底，且磊晶層102b可為P型磊晶層或N型磊晶層。在此實施例中，基底102a是以P型基底為例來進行說明，且磊晶層102b是以P型磊晶層為例來進行說明。
第一導體層104跨設於鰭部P2上，且具有相對的第一側S1與第二側S2。在本實施例中，第一導體層104可為閘極。在對功率電晶體裝置100進行操作時，會施加電壓至第一導體層104，此時電流會在鰭部P2流通，此結構的工作原理類似於橫向擴散金屬氧化物半導體(LDMOS)電晶體。詳細而言，第一導體層104沿著鰭部P2的一側面、鰭部P2的頂面與鰭部P2的另一側面延伸設置。另外，第一導體層104在跨過一個鰭部P2之後，沿著延伸方向DE延伸至基部P1上，再跨過另一個鰭部P2。此外，在其它實施例中，第一導體層104更可沿著延伸方向DE填滿第三溝槽T3。由於鰭部P2的結構突出於基部P1的表面，所以增加了基底結構102的表面積，而可有效地增加電流通道寬度，因此進而能夠有效地降低功率電晶體裝置100的導通阻抗。第一導體層104的材料例如是金屬、摻雜多晶矽或其組合。第一導體層104的形成方法例如是化學氣相沉積法。
第二導體層106與第三導體層108分別跨設於鰭部P2上，且分別位於第一導體層104的第一側S1與第二側S2。藉此，第二導體層106與第三導體層108可用以作為屏蔽閘極(shading gate)，以有效地降低功率電晶體裝置100的導通阻抗。詳細而言，第二導體層106與第三導體層108沿著鰭部P2的一側面、鰭部P2的頂面與鰭部P2的另一側面延伸設置。換句話說，第二導體層106與第三導體層108在跨過一個鰭部P2之後，可沿著延伸方向DE延伸至基部P1上，再跨過另一個鰭部P2。此外，第二導體層106與第三導體層108更可沿著延伸方向DE填滿第三溝槽T3。第二導體層106與第三導體層108的材料例如是金屬、摻雜多晶矽或其組合。第二導體層106與第三導體層108的形成方法例如是化學氣相沉積法。
此外，第一導體層104、第二導體層106、第三導體層108與鰭部P2彼此絕緣。第一導體層104、第二導體層106與第三導體層108的延伸方向DE例如是與鰭部P2的長度方向DL相交。舉例來說，延伸方向DE可垂直於長度方向DL。第一導體層104、第二導體層106與第三導體層108可沿著所述鰭部P2的長度方向DL進行排列。第一導體層104、第二導體層106與第三導體層108的延伸方向DE可與第一方向D1為相同方向。鰭部P2的長度方向DL可與第二方向D2為相同方向。
另外，功率電晶體裝置100更可包括第一介電層110、第二介電層112、第三介電層114、第四介電層116、第四導體層118、第五導體層120、第五介電層122、第六介電層124、第一井區126、第二井區128與頂部介電層117。
第一介電層110設置於第一導體層104與基底結構102的鰭部P2之間，以使第一導體層104與鰭部P2彼此絕緣。第二介電層112設置於第二導體層106與基底結構102的鰭部P2之間，以使第二導體層106與鰭部P2彼此絕緣。第三介電層114設置於第三導體層108與基底結構102的鰭部P2之間，以使第三導體層108與鰭部P2彼此絕緣。第一介電層110、第二介電層112與第三介電層114的材料如是氧化物，例如氧化矽，可以用黃光製程、濕氧化製程或化學氣相沉積法製作。
此外，第一介電層110、第二介電層112與第三介電層114可具有相同厚度或不同厚度。在此實施例中，第一介電層110的厚度例如是小於第二介電層112的厚度與第三介電層114的厚度，藉此可提升功率電晶體裝置100的崩潰電壓。
第四介電層116可用以作為隔離壁。第四介電層116分別設置於第一導體層104與第二導體層106之間以及第一導體層104與第三導體層108之間，以使第一導體層104、第二導體層106彼此絕緣與第三導體層108彼此絕緣。第四介電層116的材料如是氧化物，例如氧化矽，可以用黃光製程、濕氧化製程或化學氣相沉積法製作。
舉例來說，第四介電層116可包括第一隔離壁116a、第二隔離壁116b、第三隔離壁116c與第四隔離壁116d。第一隔離壁116a、第二隔離壁116b、第三隔離壁116c與第四隔離壁116d位於第一溝槽T1與第二溝槽T2之間，且沿第一方向D1延伸。第二隔離壁116b與第三隔離壁116c形成第一空間SS1。第一隔離壁116a與第二隔離壁116b形成第二空間SS2。第三隔離壁116c與第四隔離壁116d形成第三空間SS3。在第一空間SS1中設置第一導體層104。在第二空間SS2設置第二導體層106。在第三空間SS3設置第三導體層108。在一實施例中，第一導體層104、第二導體層106、第三導體層108可分別填滿第一空間SS1、第二空間SS2及第三空間SS3。第二隔離壁116b可電性隔離第一導體層104與第二導體層106，且第三隔離壁116c可電性隔離第一導體層104與第三導體層108。
此外，第一介電層110、第二介電層112、第三介電層114與第四介電層116可為各自獨立的構件或一體成型。亦即，第一介電層110、第二介電層112、第三介電層114與第四介電層116可由不同製程分別形成或由同一道製程同時形成。
頂部介電層117可覆蓋第一導體層104、第二導體層106、第三導體層108、與四導體層118與第五導體層120的頂面。頂部介電層117的材料例如是氧化物，如氧化矽，可以用化學氣相沉積法製作。
第四導體層118與第五導體層120設置於鰭部P2兩側的基部P1上，可分別用以作為功率電晶體裝置100的源極或汲極。第四導體層118位於第一導體層104的第一側S1，且第五導體層120位於第一導體層104的第二側S2。舉例來說，第四導體層118可設置於基底結構102的第一溝槽T1中，且第五導體層120可設置於基底結構102的第二溝槽T2中，藉此，可提供一種雙向導通的功率電晶體元件。第四導體層118與第五導體層120的材料例如是金屬、摻雜多晶矽或其組合。第四導體層118與第五導體層120的形成方法例如是物理氣相沉積法或化學氣相沉積法。四導體層118的頂面及第五導體層120的頂面可高於鰭部P2的頂面。
此外，第二導體層106可鄰近第四導體層118，並電性耦接至第五導體層120。第三導體層108可鄰近第五導體層120，並電性耦接至第四導體層118。藉此，可降低功率電晶體裝置100的導通阻抗，並且使功率電晶體裝置100具有更佳的雙向耐壓特性。舉例來說，第二導體層106可藉由位於頂部介電層117中的內連線結構130電性耦接至第五導體層120，且第三導體層108可藉由位於頂部介電層117中的內連線結構132電性耦接至第四導體層118。內連線結構130與內連線結構132分別可包括接觸窗(contact)、介層窗(via)、導線或其組合。第四導體層118的頂面與第五導體層120的頂面更可延伸設置於鰭部P2的頂面上。在此實施例中，第四導體層118的頂面與第五導體層120的頂面可高於鰭部P2的頂面。在此情況下，第四介電層116更可設置於第二導體層106與第四導體層118之間以及第三導體層108與第五導體層120之間，以使第二導體層106與第四導體層118彼此絕緣，且使第三導體層108與第五導體層120彼此絕緣。
第五介電層122與第六介電層124分別設置於第四導體層118的底部及第五導體層120的底部。亦即，第一溝槽T1的底部與第二溝槽T2的底部可分別具有第五介電層122與第六介電層124，藉此可提升功率電晶體裝置100的崩潰電壓。第五介電層122與第六介電層124的材料例如是氧化物，如氧化矽，可以用濕氧化製程或化學氣相沉積法製作。
第一井區126與第二井區128彼此分離設置於基底結構102中。第一井區126圍繞第四導體層118。第二井區128圍繞第五導體層120。第一井區126與第二井區128的形成方法例如是離子植入法。第一井區126與第二井區128可為N型井區或P型井區。在此實施例中，第一井區126與第二井區128是以N型井區為例來進行說明。
請同時參照圖2及圖3，圖3為功率電晶體裝置100的電路簡圖。由圖3可知，功率電晶體裝置100為雙向電晶體元件，其中閘極G可對應於第一導體層104，源極/汲極SD1與源極/汲極SD2可對應於第四導體層118與第五導體層120，本體B可對應於基底結構102，電阻Rw1與電阻Rw2可分別表示第一井區126的電阻與第二井區128的電阻。
此外，請同時參照圖2至圖4，由於功率電晶體裝置100為雙向電晶體元件，因此在對功率電晶體裝置100進行操作時，亦即在第一導體層104(閘極G)施加電壓時，鰭部P2的載子濃度增加，使得第一井區126及第二井區128電性導通，電流會沿著電流方向Dc進行流動。
在功率電晶體裝置100中，由第一溝槽T1、第二溝槽T2及第三溝槽T3定義出的多個鰭部P2結構，可有效地增加基底結構102的表面積，以增加電流於基底結構102中流通的電流通道的寬度，進而能夠有效地降低功率電晶體裝置100的導通阻抗。此外，由於第二導體層106與第三導體層108設置於鰭部P2上且分別位於第一導體層104的第一側S1與第二側S2，藉以在操作時進一步控制鰭部P2中的載子濃度，因此更可有效地降低功率電晶體裝置100的導通阻抗，並且提供一個具有良好雙向耐壓的功率電晶體元件。
更進一步地說，由於第二導體層106可藉由位於頂部介電層117中的內連線結構130電性耦接至第五導體層120，且第三導體層108可藉由位於頂部介電層117中的內連線結構132電性耦接至第四導體層118，致使功率電晶體裝置100在操作時，提高元件的耐壓。舉例來說，在功率電晶體裝置100操作期間，當電流方向Dc為自第四導體層118流向第五導體層120時，外部電壓(未繪示)施加於第四導體層118及第三導體層108，鰭部P2中第二井區128的載子濃度較第一井區126的載子濃度高，若此時功率電晶體裝置100為斷路，第二井區128的載子被第三導體層108吸引，使得第一井區126與第二井區128之間的距離增加，從而提高功率電晶體裝置100的崩潰電壓，反之亦然。
綜上所述，上述實施例的功率電晶體裝置藉由將第一導體層、第二導體層與第三導體層彼此絕緣設置於鰭部上，而可有效地降低功率電晶體裝置的導通阻抗，且可有效地提高功率電晶體裝置的雙向耐壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧功率電晶體裝置
102‧‧‧基底結構
102a‧‧‧基底
102b‧‧‧磊晶層
104‧‧‧第一導體層
106‧‧‧第二導體層
108‧‧‧第三導體層
110‧‧‧第一介電層
112‧‧‧第二介電層
114‧‧‧第三介電層
116‧‧‧第四介電層
116a‧‧‧第一隔離壁
116b‧‧‧第二隔離壁
116c‧‧‧第三隔離壁
116d‧‧‧第四隔離壁
117‧‧‧頂部導體層
118‧‧‧第四導體層
120‧‧‧第五導體層
122‧‧‧第五介電層
124‧‧‧第六介電層
126‧‧‧第一井區
128‧‧‧第二井區
130、132‧‧‧內連線結構
B‧‧‧本體
D1‧‧‧第一方向
D2‧‧‧第二方向
Dc‧‧‧電流方向
DE‧‧‧延伸方向
DL‧‧‧長度方向
G‧‧‧閘極
P1‧‧‧基部
P2‧‧‧鰭部
Rw1、Rw2‧‧‧電阻
S1‧‧‧第一側
S2‧‧‧第二側
SD1、SD2‧‧‧源極/汲極
SS1‧‧‧第一空間
SS2‧‧‧第二空間
SS3‧‧‧第三空間
T1‧‧‧第一溝槽
T2‧‧‧第二溝槽
T3‧‧‧第三溝槽
圖1為本發明一實施例的功率電晶體裝置的立體圖。 圖2為本發明一實施例的沿著圖1的I-I’剖面線的功率電晶體裝置的剖面圖。 圖3為圖2的功率電晶體裝置的電路簡圖。 圖4為用以說明圖2的功率電晶體裝置在操作時的電流流向示意圖。

Claims (19)

  1. 一種功率電晶體裝置，包括： 基底結構，具有基部與多個鰭部，其中所述多個鰭部突出於所述基部的表面； 第一導體層，跨設於所述多個鰭部上，且具有相對的第一側與第二側； 第二導體層，跨設於所述多個鰭部上，且位於所述第一導體層的所述第一側；以及 第三導體層，跨設於所述多個鰭部上，且位於所述第一導體層的所述第二側，其中 所述第一導體層、所述第二導體層、所述第三導體層與所述多個鰭部彼此絕緣，且所述第一導體層、所述第二導體層與所述第三導體層的延伸方向與所述多個鰭部的長度方向相交。
  2. 如申請專利範圍第1項所述的功率電晶體裝置，其中所述第一導體層、所述第二導體層與所述第三導體層沿著所述多個鰭部的長度方向進行排列。
  3. 如申請專利範圍第1項所述的功率電晶體裝置，更包括： 第一介電層，設置於所述第一導體層與所述多個鰭部之間； 第二介電層，設置於所述第二導體層與所述多個鰭部之間；以及 第三介電層，設置於所述第三導體層與所述多個鰭部之間。
  4. 如申請專利範圍第3項所述的功率電晶體裝置，其中所述第一介電層的厚度小於所述第二介電層的厚度與所述第三介電層的厚度。
  5. 如申請專利範圍第1項所述的功率電晶體裝置，更包括： 第四導體層與第五導體層，設置於所述多個鰭部兩側的所述基部上，其中所述第四導體層位於所述第一導體層的所述第一側，且所述第五導體層位於所述第一導體層的所述第二側。
  6. 如申請專利範圍第5項所述的功率電晶體裝置，其中 所述第二導體層電性耦接至所述第五導體層，且 所述第三導體層電性耦接至所述第四導體層。
  7. 如申請專利範圍第5項所述的功率電晶體裝置，其中所述第四導體層的頂面與所述第五導體層的頂面更延伸設置於所述多個鰭部的頂面上。
  8. 如申請專利範圍第5項所述的功率電晶體裝置，更包括第四介電層，設置於所述第一導體層與所述第二導體層之間、所述第一導體層與所述第三導體層之間、所述第二導體層與所述第四導體層之間以及所述第三導體層與所述第五導體層之間。
  9. 如申請專利範圍第5項所述的功率電晶體裝置，其中所述第四導體層與所述第五導體層的材料包括金屬、摻雜多晶矽或其組合。
  10. 如申請專利範圍第5項所述的功率電晶體裝置，更包括： 第五介電層，設置於所述第四導體層的底部；以及 第六介電層，設置於所述第五導體層的底部。
  11. 如申請專利範圍第5項所述的功率電晶體裝置，更包括 第一井區與第二井區，彼此分離設置於所述基底結構中，其中所述第一井區圍繞所述第四導體層，且所述第二井區圍繞所述第五導體層。
  12. 一種功率電晶體裝置，包括： 基底結構，包括： 第一溝槽，沿第一方向延伸； 第二溝槽，沿所述第一方向延伸；以及 多個第三溝槽，在所述第一溝槽與所述第二溝槽之間沿第二方向延伸，其中所述第一方向與所述第二方向相交；以及 第一隔離壁、第二隔離壁、第三隔離壁與第四隔離壁，位於所述第一溝槽與所述第二溝槽之間，且沿所述第一方向延伸，其中所述第二隔離壁與所述第三隔離壁形成第一空間，所述第一隔離壁與所述第二隔離壁形成第二空間，所述第三隔離壁與所述第四隔離壁形成第三空間，在所述第一空間中設置第一導體層，在所述第二空間設置第二導體層，在所述第三空間設置第三導體層。
  13. 如申請專利範圍第12項所述的功率電晶體裝置，更包括多個鰭部，設置於相鄰的所述多個第三溝槽之間。
  14. 如申請專利範圍第12項所述的功率電晶體裝置，更包括： 第一介電層，設置於所述第一導體層與所述基底結構之間； 第二介電層，設置於所述第二導體層與所述基底結構之間；以及 第三介電層，設置於所述第三導體層與所述基底結構之間。
  15. 如申請專利範圍第14項所述的功率電晶體裝置，其中所述第一介電層的厚度小於所述第二介電層的厚度與所述第三介電層的厚度。
  16. 如申請專利範圍第12項所述的功率電晶體裝置，所述第二隔離壁電性隔離所述第一導體層與所述第二導體層，且所述第三隔離壁電性隔離所述第一導體層與所述第三導體層。
  17. 如申請專利範圍第12項所述的功率電晶體裝置，更包括第四導體層與第五導體層，分別設置於所述第一溝槽與所述第二溝槽中。
  18. 如申請專利範圍第17項所述的功率電晶體裝置，其中 所述第二導體層鄰近所述第四導體層，並電性耦接至所述第五導體層， 所述第三導體層鄰近所述第五導體層，並電性耦接至所述第四導體層。
  19. 如申請專利範圍第12項所述的功率電晶體裝置，其中所述第一溝槽的底部與所述第二溝槽的底部分別具有介電層。
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CN115663031B (zh) * 2022-12-28 2023-05-16 无锡先瞳半导体科技有限公司 屏蔽栅场效应晶体管
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US9647066B2 (en) 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8796666B1 (en) * 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
DE102015106683B4 (de) * 2015-04-29 2021-11-25 Infineon Technologies Ag Halbleitervorrichtung mit einem feldeffekttransistor und verfahren zum herstellen der halbleitervorrichtung

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