[go: up one dir, main page]

TW201843815A - 記憶胞、積體結構及記憶體陣列 - Google Patents

記憶胞、積體結構及記憶體陣列 Download PDF

Info

Publication number
TW201843815A
TW201843815A TW107101359A TW107101359A TW201843815A TW 201843815 A TW201843815 A TW 201843815A TW 107101359 A TW107101359 A TW 107101359A TW 107101359 A TW107101359 A TW 107101359A TW 201843815 A TW201843815 A TW 201843815A
Authority
TW
Taiwan
Prior art keywords
region
charge
central region
path structure
extending vertically
Prior art date
Application number
TW107101359A
Other languages
English (en)
Other versions
TWI671889B (zh
Inventor
克里斯 M 卡森
M 傑瑞 巴克蕾
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201843815A publication Critical patent/TW201843815A/zh
Application granted granted Critical
Publication of TWI671889B publication Critical patent/TWI671889B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一些實施例包含一種記憶胞，該記憶胞依以下順序具有：一控制閘極、電荷阻擋材料、電荷捕獲材料、一第一氧化物、一電荷通路結構、一第二氧化物，及通道材料。該電荷通路結構具有經夾置於第一區域與第二區域之間之一中心區域。該中心區域具有低於該第一區域及該第二區域之捕獲電荷之一機率，及/或低於該第一區域及該第二區域之捕獲電荷之一速率。一些實施例包含一積體結構，該積體結構具有交替導電階層及絕緣階層之一垂直堆疊，且該積體結構具有沿著該垂直堆疊垂直延伸之一電荷通路結構。一些實施例包含一NAND記憶體陣列，該NAND記憶體陣列具有交替絕緣階層及字線階層之一垂直堆疊，且該NAND記憶體陣列具有沿著該垂直堆疊垂直延伸之一電荷通路結構。

Description

記憶胞、積體結構及記憶體陣列
記憶胞、積體結構及記憶體陣列。
記憶體為電子系統提供資料儲存。快閃記憶體係一類型記憶體，且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。如另一實例，電腦及其他裝置變得越來越普遍，利用以固態驅動器形式之快閃記憶體來代替習知硬碟。如又另一實例，快閃記憶體在無線電子裝置中普及，因為當其等變得標準化時其使製造者能夠支援新的通信協定，且能夠提供遠端升級該裝置之能力以改進特徵。 NAND可為積體快閃記憶體之一基礎架構。一NAND胞單元包括至少一個選擇裝置，該選擇裝置經串聯耦合至記憶胞之一串聯組合(串聯組合通常被稱為一NAND串)。NAND架構可以包括垂直堆疊之記憶胞之一三維配置組態。期望開發改良的NAND架構。
NAND記憶胞之操作包括一通道材料與一電荷儲存材料之間之電荷之移動；隨著電荷載體(即，電子及電洞)之移動而移動「電荷」。例如，一NAND記憶胞之程式化可包括將來自通道材料之電荷(即，電子)移動至電荷儲存材料中，且接著將電荷儲存於電荷儲存材料內。NAND記憶胞之擦除可包括將電洞移動至電荷儲存材料中，以與儲存於電荷儲存材料中之電子重新組合，並藉此自電荷儲存材料釋放電荷。電荷儲存材料可包括可逆地捕獲電荷載體之電荷捕獲材料(例如，氮化矽、金屬點等)。期望電荷捕獲材料具有適當的電荷捕獲機率及/或電荷捕獲速率，以便有效地捕獲電荷載體並經保持於電荷捕獲材料內。一特定電荷捕獲材料之電荷捕獲機率及電荷捕獲速率可與電荷捕獲材料、電荷陷阱之能量(即，能井中之電荷陷阱之深度)等內之電荷陷阱之體密度相關。 可藉由絕緣材料而自電荷儲存材料分離通道材料，且此絕緣材料之特徵可為一有效氧化物厚度(EOT)。可期望絕緣材料具有足夠EOT以排除自電荷儲存材料至通道材料之不期望的回遷(即，洩漏)。然而，增加EOT可增加自具有相對深電荷陷阱之材料移除被捕獲電荷之難度。因此，期望設計適合於將電荷儲存材料與通道材料間隔之絕緣材料，以達成用於排除不期望的洩漏之期望的EOT，同時亦允許在一擦除操作期間移除深度捕獲的電荷。一些實施例包含改良的NAND記憶胞，該記憶胞將能帶隙設計的電荷通路結構併入於電荷儲存結構與通道結構之間之絕緣材料內。參考圖1至圖6描述例示性實施例。 參考圖1，繪示一積體結構10之一部分，其中此部分係一三維NAND記憶體陣列12之一片段。 積體結構10包括交替第一階層及第二階層18及20之一堆疊15。階層18係絕緣的(即介電)，且階層20係導電的。 絕緣階層18包括絕緣材料26。此絕緣材料可包括任何適合的組合物或組合物之組合；並可(例如)包括二氧化矽。 導電階層20包括導電材料28及30。導電材料28可被認為一導電芯，且導電材料30可被認為環繞導電芯之一外導電層。導電材料28及30可包括彼此不同之組合物。在一些實施例中，導電材料28可包括一或多個金屬(例如，鎢、鈦等)、基本上由一或多個金屬(例如，鎢、鈦等)組成或由一或多個金屬(例如，鎢、鈦等)組成，且導電材料30可包括一或多個含金屬組合物(例如，金屬氮化物、金屬矽化物、金屬碳化物等)、基本上由一或多個含金屬組合物(例如，金屬氮化物、金屬矽化物、金屬碳化物等)組成或由一或多個含金屬組合物(例如，金屬氮化物、金屬矽化物、金屬碳化物等)組成。在一些實施例中，導電芯材料28可包括一或多個金屬(例如，鎢、鈦等)、基本上由一或多個金屬(例如，鎢、鈦等)組成或由一或多個金屬(例如，鎢、鈦等)組成，且周圍導電材料30可包括一或多個金屬氮化物(例如，氮化鈦、氮化鎢等)、基本上由一或多個含金屬組合物(例如，氮化鈦、氮化鎢等)組成或由一或多個含金屬組合物(例如，氮化鈦、氮化鎢等)組成。 絕緣材料32形成環繞材料30之外導電層之一絕緣襯墊。絕緣材料32可包括高k材料(例如，氧化鋁)；其中術語「高k」意謂大於二氧化矽之一介電常數之一介電常數。 材料28/30繪示導電階層20之一例示性組態。在其他實施例中，導電階層20可包括導電材料之其他組態。通常，導電階層20可包括具有任何適合的組合物或組合物之組合之導電材料；且可包括(例如)各種金屬(例如，鎢、鈦等)、含金屬組合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等)及導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)之一或多者。 在一些實施例中，導電階層20可被認為一NAND記憶體陣列之字線階層。字線階層20之終端34可用作NAND記憶胞36之控制閘極，其中記憶胞36之近似位置在圖1中用括號指示。 導電階層20及絕緣階層18可為任何適合的垂直厚度。在一些實施例中，導電階層20及絕緣階層18可具有自約10奈米(nm)至約300nm之一範圍內之垂直厚度。在一些實施例中，導電階層20可具有與絕緣階層18大致相同之垂直厚度。在其他實施例中，導電階層20可具有實質上不同於絕緣階層18之垂直厚度。 垂直堆疊的記憶胞36形成一垂直串(諸如(例如)記憶胞之一垂直NAND串)，其中各串中之記憶胞之數目係由導電階層20之數目判定。堆疊可包括任何適合的數目之導電階層。例如，堆疊可具有8個導電階層、16個導電階層、32個導電階層、64個導電階層、512個導電階層、1028個導電階層等。 在所示的實施例中，絕緣材料26及32一起形成垂直側壁38。垂直側壁38可被認為延伸穿過堆疊15之一開口40之側壁。當自上文看時，開口40可具有一連續形狀；且可為(例如)圓形、橢圓形等。因此，圖1之側壁38可包括圍繞開口40之周邊延伸之一連續側壁。 電荷阻擋材料42沿著側壁38垂直延伸，且鄰近字線階層20之終端34。電荷阻擋材料42形成記憶胞30之電荷阻擋區域。電荷阻擋材料42可包括任何適合的組合物或組合物的組合；包含(例如)二氧化矽、一或多個高k介電材料等。在一些實施例中，絕緣材料32及電荷阻擋材料42一起形成記憶胞36之電荷阻擋區域。一電荷阻擋可在一記憶胞中具有以下功能：在一程式模式中，電荷阻擋可防止電荷載體從電荷儲存材料(例如，浮動閘極材料、電荷捕獲材料等)流出至控制閘極；且在一擦除模式中，電荷阻擋可防止電荷載體從控制閘極流入電荷儲存材料中。 電荷儲存材料44沿著電荷阻擋材料42垂直延伸。電荷儲存材料44可包括任何組合物或組合物的組合；且在一些實施例中，可包括浮動閘極材料(例如，摻雜或未摻雜矽)或電荷捕獲材料(例如，氮化矽、金屬點等)。在一些實施例中，電荷儲存材料44可包括氮化矽、基本上由氮化矽組成，或由氮化矽組成。在一些實施例中，電荷儲存材料44可係由氮化矽組成，並且可具有自約50Å至約80Å之一範圍內之一水平厚度。 絕緣材料46沿著電荷儲存材料44垂直延伸。絕緣材料46可包括任何適合的組合物或組合物的組合；且在一些實施例中，包括一或多個氧化物(諸如(例如)二氧化矽等)。絕緣材料46可包括任何適合的水平厚度；且在一些實施例中，可包括自約10Å至約30Å之一範圍內之一水平厚度。 一電荷通路結構48沿著絕緣材料46垂直延伸。電荷通路結構具有經夾置於一第一區域50與一第二區域54之間之一中心區域52。提供一虛線51，以示意性地繪示第一區域50與中心區域52之間之一近似邊界，且提供一虛線53，以示意性地繪示第二區域54與中心區域52之間之一近似邊界。在所示的實施例中，區域50、52及54全是大致彼此相同的水平寬度。在其他實施例中，與區域50、52及54之其他者相比，區域50、52及54中之一或多者可具有一不同水平寬度。 與第一區域及第二區域50及54相比，中心區域52具有一較低電荷捕獲機率(及/或一較低電荷捕獲速率)。較低電荷捕獲機率(及/或較低電荷捕獲速率)可與具有低於第一區域及第二區域50及54之電荷陷阱之一體密度之中心區域52相關；及/或可與第一區域及第二區域50及54相比而展現較淺電荷捕獲行為之中心區域52相關。 在中心區域52展現淺於第一區域及第二區域50及54之電荷捕獲行為之實施例中，由區域50、52及54之各者展現之電荷捕獲行為可為跨個別區域之電荷陷阱之平均行為。因此，區域50及54可各自具有一些淺電荷陷阱，且區域52可具有一些深電荷陷阱；但通常，區域52展現淺於區域50及54之電荷捕獲行為。 在一些實施例中，中心區域52包括氮氧化矽，且第一區域及第二區域50/54係由氮化矽組成。在一些實施例中，第一區域50、第二區域54及中心區域52全部包括矽及氮，且額外地，中心區域52包括高於第一區域及第二區域50/54之任一者之一總氧濃度。電荷通路結構48之第一區域及第二區域50及54可為彼此相同之組合物，或可為相對於彼此不同之組合物。為減輕可與氮化矽相關之寄生捕獲，可期望中心區域包括與氮及氧組合之矽，相對於僅包括氮化矽之中心區域。 電荷通路結構48可包括任何適合的水平厚度。在一些實施例中，電荷通路結構48之一總水平厚度可在約20Å至約150Å之一範圍內。在此等實施例中，中心區域52可具有在自約一個單層至約70Å之一範圍內之一厚度。在一些實施例中，電荷通路結構48之一總水平厚度可在自約20Å至約100Å之一範圍內，且中心區域52可包括在自約10Å至約30Å之一範圍內之一水平厚度。 閘極介電材料56沿著電荷通路結構48垂直延伸。閘極介電材料56可包括任何適合的組合物或組合物之組合；並在一些實施例中可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。閘極介電材料可用作在程式化操作、擦除操作等期間電荷載體穿隧或以其他方式通過之一材料。在一些內容脈絡中，閘極介電材料可簡稱為一絕緣材料或一介電材料。 在一些實施例中，絕緣材料46及閘極介電材料56兩者包括氧化物(例如，兩者可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成)，並各別地稱為第一氧化物及第二氧化物。在此等實施例中，第一氧化物46直接抵靠電荷通路結構48之一第一側47，且第二氧化物56直接抵靠電荷通路結構48之一第二側49；其中電荷通路結構48之第二側49與電荷通路結構48之第一側47成相對置關係。在一些實施例中，第一氧化物及第二氧化物46及56可具有彼此實質上相同的水平厚度(術語「實質上相同」意謂在製造及量測之合理容限內相同)，且在其他實施例中，第一氧化物及第二氧化物46及56可具有相對於彼此之不同水平厚度。 通道材料58沿著閘極介電材料56垂直延伸。通道材料58可包括任何適合的組合物或組合物之組合；並在一些實施例中可包括適合摻雜的矽、基本上由適合摻雜的矽組成或由適合摻雜的矽組成。 在所繪示的實施例中，一絕緣區域60沿著開口40之一中間延伸。絕緣區域60可包括任何適合的絕緣組合物；包含(例如)二氧化矽、氮化矽等。替代地，絕緣區域60之至少一部分可為一充氣空隙。具有自開口40之中間向下延伸之絕緣區域60之所繪示的實施例係一所謂的中空通道構形。在其他實施例中，通道材料58可完全填充開口40之中心區域以形成此中心區域內之一垂直延伸的基座。 堆疊15係由一基底62支撐。在基底62與堆疊15之間提供一斷裂以指示在基底62與堆疊15之間可存在額外材料及/或積體電路結構。在一些應用中，此等額外積體材料可包含(例如)源極側選擇閘極材料(SGS材料)。 基底62可包括半導體材料；並可(例如)包括單晶矽、基本上由單晶矽組成或由單晶矽組成。基底62可稱為一半導體基板。術語「半導體基板」意謂包括半導體材料之任何構造，包含(但不限於)諸如一半導體晶圓之塊狀半導體材料(單獨或在包括其他材料之總成中)，及半導體材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，包含(但不限於)上文所描述之半導體基板。在一些應用中，基底62可對應於含有與積體電路製造相關之一或多個材料之一半導體基板。此等材料可包含(例如)耐火金屬材料、障壁材料、擴散材料、絕緣體材料等等之一或多者。 電荷通路結構48經設計以具有適當能帶隙性質等，以提供足夠EOT以排除自電荷儲存材料44至通道材料58之不期望的回遷(即，洩漏)，同時亦允許在一擦除操作期間自材料44移除電荷儲存材料44內之深度捕獲的電荷(即，自電荷儲存材料44轉移至通道材料58)。參考圖2至圖6描述電荷通路結構48之一些例示性實施例。 參考圖2，一例示性電荷通路結構48a具有包括氮氧化矽(示意性地展示為SiON，其中該通式指示主要成分而非一特定化學計量)之一中心區域52，並具有包括氮化矽(示意性地展示為SiN，其中該通式指示主要成分而非一特定化學計量)之第一區域及第二區域50/54。圖2之右側以圖形方式繪示依據跨電荷通路結構48a之位置而變化之氧濃度[O]，並展示氧氣僅在中心區域52內。 圖3展示另一例示性電荷通路結構48b，並展示氧濃度[O]增加自表面47/49朝向電荷通路結構48b之中心向內前進。在一些實施例中，表面47/49可不具有可量測氧氣(例如可由氮化矽組成)。氧濃度可跨第一區域及第二區域50/54之任何適合的(若干)梯度中傾斜。跨第一區域50之氧濃度梯度可稱為一第一氧濃度梯度64，且跨第二區域52之氧濃度梯度可稱為一第二氧濃度梯度66。 中心區域52包括大於區域50及54之任一者中之總氧濃度之一總氧濃度。在一些實施例中，中心區域可包括矽、氮及氧、基本上由矽、氮及氧組成或由矽、氮及氧組成。 圖3之右側以圖形方式繪示依據跨電荷通路結構48b之位置而變化之氧濃度[O]。應注意，在所繪示的實施例中，第一氧濃度梯度及第二氧濃度梯度64及66實質上係彼此之鏡像。因此，電荷通路結構48b關於通過中心區域52之中間及第一表面與第二表面47及49之間之中途之一平面68實質上鏡像對稱。術語「實質上鏡像對稱」意謂在製造及量測之合理容限內鏡像對稱。 在一些實施例中，電荷通路結構(例如，圖1之48)將不關於通過中心區域52之中間之一平面鏡像對稱。此可歸因於第一區域及第二區域50及54相對於彼此之不同水平厚度，及/或區域50及54内之不同組合物。圖4展示具有與第二區域54相比之第一區域50內之一不同組合物之一例示性電荷通路結構48c。特定言之，第一區域50包括不可量測的氧，且經展示由矽及氮(繪示為SiN，其中該通式指示主要成分而非一特定化學計量)組成；且第二區域54包括上文參考圖3描述之類型之一氧氣梯度66。因此，電荷通路結構48c並不關於通過中心區域52之中間及第一表面與第二表面47及49之間之中途的平面68鏡像對稱。此亦用圖形方式以隨跨電荷通路結構48c之位置變化之氧濃度[O]之一圖繪示於圖4之右側上。 在一些實施例中，電荷通路結構(例如，48/48a/48b/48c)可被認為包括具有低於第一外區域及第二外區域50及54之一電荷捕獲機率之一中心區域52。在一些實施例中，電荷通路結構(例如，48/48a/48b/48c)可被認為包括具有低於第一外區域及第二外區域50及54之一電荷捕獲速率之一中心區域52。電荷捕獲區域50、52及54之電荷捕獲機率及/或電荷捕獲速率可係與此等區域之電荷捕獲材料內之電荷陷阱的體密度及/或由此等區域之電荷捕獲材料展現的電荷捕獲行為相關。 例如，在一些實施例中，電荷捕獲區域50、52及54之電荷捕獲機率及/或電荷捕獲速率係關於此等區域之電荷捕獲材料內之電荷陷阱的體密度。在此等實施例中，電荷通路結構(例如，48/48a/48b/48c)可被認為包括一中心區域52，該中心區域52具有在具有電荷陷阱之第一相對高體密度之一第一區域50與具有電荷陷阱之第二相對高體密度之一第二區域54之間之電荷陷阱之相對低的體密度。此係參考圖5之一電荷通路結構48d以圖形方式繪示。第一區域50之電荷陷阱的體密度可係相同於第二區域54之電荷陷阱的體密度，或可係不同於第二區域54之電荷陷阱的體密度。 如另一實例，在一些實施例中，電荷捕獲區域50、52及54之電荷捕獲機率及/或電荷捕獲速率係關於由此等區域之電荷捕獲材料展現的電荷捕獲行為。在此等實施例中，電荷通路結構(例如，48/48a/48b/48c)可被認為包括一中心區域52，該中心區域52展現在相對深電荷捕獲行為之一第一區域50與展現相對深電荷捕獲行為之一第二區域54之間的相對淺電荷捕獲行為。此係參考圖6之一電荷通路結構48e以圖形方式繪示。在一些實施例中，由區域50及54展現之電荷捕獲行為可係相同的，或在其他實施例中可係不同的(例如，區域50及54可具有不同捕獲能量之一或多者、每單元體之電荷陷阱濃度、電荷陷阱之總數目等)。 與缺乏此等電荷通路結構之習知NAND記憶體相比，電荷通路結構48/48a/48b/48c/48d可有利地改良一NAND記憶體之可操作特性。例如，電荷通路結構48/48a/48b/48c/48d可經定製以實現電荷儲存材料(例如，圖1之電荷儲存材料44)上電荷之期望保持以減輕或防止洩漏，同時亦實現在擦除操作期間自電荷儲存材料快速並相對完全移除電荷。在一些實施例中，與缺乏此等電荷通路結構之習知NAND記憶體相比，電荷通路結構48/48a/48b/48c/48d可有利地實現NAND記憶體之經改良擦除效能，而不負面地影響快速電荷損失(QCL)。 本文中描述之結構及總成可經併入於電子系統中。此等電子系統可用於(例如)記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組，並可包含多層、多晶片模組。該等電子系統可係一廣泛系統範圍中之任一者，諸如，例如，攝影機、無線裝置、顯示器、晶片組、機頂盒、遊戲、照明、車輛、時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等等。 除非另外指定，否則可使用現在已知或待開發之任何適合的技術(包含例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等)形成本文中描述之多種材料、物質、組合物等。 術語「介電」及「絕緣」可用於描述具有絕緣電性質之材料。在本發明中將該等術語視為同義。在一些例項中利用術語「介電」且在其他例項中利用術語「絕緣」(或「電絕緣」)可在本發明內提供語言變動以簡化隨後申請專利範圍內之前述基礎且並非用於指示任何顯著化學或電差異。 圖式中之多項實施例之特定定向僅係為了闡釋性目的，且在一些應用中可相對於所展示之定向旋轉實施例。本文中提供之描述及隨後申請專利範圍係關於具有多種特徵之間之所描述關係之任何結構，而無關於結構是否在圖式之特定定向中或相對於此定向旋轉。 隨附圖解之橫截面視圖僅展示橫截面之平面內之特徵，且不展示橫截面之平面後面之材料以簡化圖式。 當在上文中將一結構稱為在另一結構「上」或「抵靠」另一結構時，該結構可直接在另一結構上或亦可存在中介結構。相比之下，當一結構係指為在另一結構之「直接上」或「直接抵靠」另一結構時，不存在中介結構。 結構(例如，層、材料等)可稱為「垂直延伸」以指示結構通常自一底層基底(例如，基板)向上延伸。垂直延伸之結構可相對於基底之一上表面而實質上正交延伸或不延伸。 一些實施例包含一種記憶胞，該記憶胞依以下順序：一控制閘極、電荷阻擋材料、電荷捕獲材料、一第一氧化物、一電荷通路結構、一第二氧化物及通道材料。電荷通路結構具有夾置於第一區域與第二區域之間之一中心區域。中心區域具有低於第一區域及第二區域之捕獲電荷之一機率及/或低於第一區域及第二區域之捕獲電荷之一速率。 一些實施例包含一積體結構，該積體結構包括交替導電階層及絕緣階層之一垂直堆疊。電荷阻擋材料沿著垂直堆疊垂直延伸。電荷儲存材料沿著電荷阻擋材料垂直延伸。一絕緣材料沿著電荷儲存材料垂直延伸。一電荷通路結構沿著絕緣材料垂直延伸，並具有夾置於第一區域與第二區域之間之一中心區域。中心區域具有低於第一區域及第二區域之捕獲電荷之一機率及/或低於第一區域及第二區域之捕獲電荷之一速率。介電材料沿著電荷通路結構垂直延伸。通道材料沿著介電材料垂直延伸。 一些實施例包含一NAND記憶體陣列，該NAND記憶體陣列包括交替絕緣階層及字線階層之一垂直堆疊。字線階層之各者包括由一外導電層環繞之一導電芯。導電芯包括不同於外導電層之一組合物。電荷阻擋材料沿著垂直堆疊垂直延伸。電荷儲存材料沿著電荷阻擋材料垂直延伸。一絕緣材料沿著電荷儲存材料垂直延伸。一電荷通路結構沿著絕緣材料垂直延伸，並具有夾置於第一區域與第二區域之間之一中心區域。中心區域展現淺於第一區域及第二區域之電荷捕獲行為。通道材料沿著介電材料垂直延伸。 一些實施例包含一NAND記憶體陣列，該NAND記憶體陣列包括交替絕緣階層及字線階層之一垂直堆疊。字線階層之各者包括由一外導電層環繞之一導電芯。導電芯包括不同於外導電層之一組合物。電荷阻擋材料沿著垂直堆疊垂直延伸。電荷儲存材料沿著電荷阻擋材料垂直延伸。一絕緣材料沿著電荷儲存材料垂直延伸。一電荷通路結構沿著絕緣材料垂直延伸，並具有夾置於第一區域與第二區域之間之一中心區域。中心區域具有低於第一區域及第二區域之電荷陷阱之一體密度。通道材料沿著介電材料垂直延伸。 在遵守法規之情況下，已用或多或少專門針對結構及方法特徵之語言描述本文所揭示之標的。然而，應瞭解，申請專利範圍不受限於所展示及所描述之特定特徵，此係因為本文所揭示之構件包括例示性實施例。因此，申請專利範圍應被給予如字面措詞之全範疇且應根據等效物之教義來適當地加以解譯。
10‧‧‧積體結構
12‧‧‧三維NAND記憶體陣列
15‧‧‧堆疊
18‧‧‧第一階層/絕緣階層
20‧‧‧第二階層/導電階層/字線階層
26‧‧‧絕緣材料
28‧‧‧導電芯材料
30‧‧‧導電材料/記憶胞
32‧‧‧絕緣材料
34‧‧‧終端
36‧‧‧NAND記憶胞
38‧‧‧垂直側壁
40‧‧‧開口
42‧‧‧電荷阻擋材料
44‧‧‧電荷儲存材料
46‧‧‧絕緣材料/第一氧化物
47‧‧‧第一側/第一表面
48‧‧‧電荷通路結構
48a‧‧‧電荷通路結構
48b‧‧‧電荷通路結構
48c‧‧‧電荷通路結構
48d‧‧‧電荷通路結構
48e‧‧‧電荷通路結構
49‧‧‧第二側/第二表面
50‧‧‧第一外區域/電荷捕獲區域
51‧‧‧虛線
52‧‧‧中心區域/第二區域/電荷捕獲區域
53‧‧‧虛線
54‧‧‧第二外區域/電荷捕獲區域
56‧‧‧閘極介電材料/第二氧化物
58‧‧‧通道材料
60‧‧‧絕緣區域
62‧‧‧基底
64‧‧‧第一氧濃度梯度
66‧‧‧第二氧濃度梯度/氧氣梯度
68‧‧‧平面
[O]‧‧‧氧濃度
圖1係具有一例示性NAND記憶體陣列之一區域之一例示性積體結構之一圖解截面側視圖。 圖2係一例示性電荷通路結構(左側)之一圖解截面側視圖，及相對於跨電荷通路結構之位置之氧濃度之一圖形說明(右側)。 圖3係另一例示性電荷通路結構(左側)之一圖解截面側視圖，及相對於跨電荷通路結構之位置之氧濃度之一圖形說明(右側)。 圖4係另一例示性電荷通路結構(左側)之一圖解截面側視圖，及相對於跨電荷通路結構之位置之氧濃度之一圖形說明(右側)。 圖5係另一例示性電荷通路結構之一圖解截面側視圖。 圖6係另一例示性電荷通路結構之一圖解截面側視圖。

Claims (33)

  1. 一種記憶胞，其依以下順序包括： 一控制閘極； 電荷阻擋材料； 電荷捕獲材料； 一第一氧化物； 一電荷通路結構，其具有經夾置於第一區域與第二區域之間之一中心區域；該中心區域具有低於該第一區域及該第二區域之捕獲電荷之一機率，及/或低於該第一區域及該第二區域之捕獲電荷之一速率； 一第二氧化物；及 通道材料。
  2. 如請求項1之記憶胞，其中該中心區域具有低於該第一區域及該第二區域之電荷陷阱之一體密度。
  3. 如請求項1之記憶胞，其中該中心區域展現淺於該第一區域及該第二區域之電荷捕獲行為。
  4. 如請求項1之記憶胞，其中該中心區域具有低於該第一區域及該第二區域之電荷陷阱之一體密度；且其中該中心區域展現淺於該第一區域及該第二區域之電荷捕獲行為。
  5. 如請求項1之記憶胞，其中該第一區域與該第二區域彼此係一相同組合物。
  6. 如請求項1之記憶胞，其中該第一區域與該第二區域彼此不是一相同組合物。
  7. 如請求項1之記憶胞，其中該中心區域、第一區域及第二區域全部包括矽及氮；且其中該中心區域包括高於該第一區域及該第二區域中之任一者之一總氧濃度。
  8. 如請求項7之記憶胞，其中該電荷通路結構具有沿著該第一區域之一第一外表面，並且具有與該第一外表面成相對置關係且沿著該第二區域之一第二外表面；其中該第一外表面及該第二外表面係由氮化矽組成；且其中該中心區域包括SiON，其中該通式指示主要組合物而非一特定化學計量。
  9. 如請求項8之記憶胞，其包括增加沿著自該第一表面至該中心區域之一方向延伸之氧濃度之一第一梯度，並且包括增加自該第二表面延伸至該中心區域之氧濃度之一第二梯度。
  10. 如請求項9之記憶胞，其中該電荷通路結構係關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面實質上鏡像對稱。
  11. 如請求項9之記憶胞，其中該電荷通路結構不是關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面鏡像對稱。
  12. 如請求項7之記憶胞，其中該第一區域及該第二區域係由氮化矽組成；且其中該中心區域包括氮氧化矽。
  13. 如請求項1之記憶胞，其中該第一氧化物及該第二氧化物彼此係一相同組合物。
  14. 如請求項13之記憶胞，其中該第一氧化物及該第二氧化物係二氧化矽。
  15. 一種積體結構，其包括： 一垂直堆疊，其具交替導電階層及絕緣階層； 電荷阻擋材料，其沿著該垂直堆疊垂直延伸； 電荷儲存材料，其沿著該電荷阻擋材料垂直延伸； 一絕緣材料，其沿著該電荷儲存材料垂直延伸； 一電荷通路結構，其沿著該絕緣材料垂直延伸，並且具有經夾置於第一區域與第二區域之間之一中心區域；該中心區域具有低於該第一區域及該第二區域之捕獲電荷之一機率，及/或低於該第一區域及該第二區域之捕獲電荷之一速率； 介電材料，其沿著該電荷通路結構垂直延伸；及 通道材料，其沿著該介電材料垂直延伸。
  16. 如請求項15之積體結構，其中該中心區域具有低於該第一區域及該第二區域之電荷陷阱之一體密度。
  17. 如請求項15之積體結構，其中該中心區域展現淺於該第一區域及該第二區域之電荷捕獲行為。
  18. 如請求項15之積體結構，其中該中心區域具有低於該第一區域及該第二區域之電荷陷阱之一體密度；且其中該中心區域展現淺於該第一區域及該第二區域之電荷捕獲行為。
  19. 如請求項15之積體結構，其中該電荷儲存材料係由氮化矽組成。
  20. 如請求項15之積體結構，其中該中心區域、第一區域及第二區域全部包括矽及氮；且其中該中心區域包括高於該第一區域及該第二區域中之任一者之一總氧濃度。
  21. 如請求項15之積體結構，其中該第一區域及該第二區域係由氮化矽組成；且其中該中心區域包括氮氧化矽。
  22. 如請求項21之積體結構，其中該電荷通路結構之一總厚度係在自約20Å至約150Å之一範圍內。
  23. 如請求項22之積體結構，其中該中心區域包括自約1單分子層至約70Å之一範圍內之一厚度。
  24. 如請求項22之積體結構，其中該電荷通路結構之該總厚度係在自約20Å至約100Å之一範圍內；且其中該中心區域包括在自約10Å至約30Å之一範圍內之一厚度。
  25. 一種NAND記憶體陣列，其包括： 一垂直堆疊，其具交替絕緣階層及字線階層；該等字線階層之各者包括由一外導電層環繞之一導電芯，其中該導電芯包括不同於該外導電層之一組合物； 電荷阻擋材料，其沿著該垂直堆疊垂直延伸； 電荷儲存材料，其沿著該電荷阻擋材料垂直延伸； 一絕緣材料，其沿著該電荷儲存材料垂直延伸； 一電荷通路結構，其沿著該絕緣材料垂直延伸，並且具有經夾置於第一區域與第二區域之間之一中心區域；該中心區域展現淺於該第一區域及該第二區域之電荷捕獲行為； 介電材料，其沿著該電荷通路結構垂直延伸；及 通道材料，其沿著該介電材料垂直延伸。
  26. 如請求項25之NAND記憶體陣列，其中該中心區域、第一區域及第二區域全部包括矽及氮；且其中該中心區域包括高於該第一區域及該第二區域之一氧濃度。
  27. 如請求項25之NAND記憶體陣列，其中該第一區域及該第二區域係由氮化矽組成；且其中該中心區域包括氮氧化矽。
  28. 如請求項25之NAND記憶體陣列，其中該電荷通路結構具有沿著該第一區域之一第一外表面，並且具有與該第一外表面成相對置關係且沿著該第二區域之一第二外表面；其中該第一外表面及該第二外表面係由氮化矽組成；且其中該中心區域包括SiON，其中該通式指示主要組合物而非一特定化學計量。
  29. 如請求項28之NAND記憶體陣列，其中該電荷通路結構係關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面實質上鏡像對稱。
  30. 如請求項28之NAND記憶體陣列，其中該電荷通路結構不是關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面鏡像對稱。
  31. 一種NAND記憶體陣列，其包括： 一垂直堆疊，其具交替絕緣階層及字線階層；該等字線階層之各者包括由一外導電層環繞之一導電芯，其中該導電芯包括不同於該外導電層之一組合物； 電荷阻擋材料，其沿著該垂直堆疊垂直延伸； 電荷儲存材料，其沿著該電荷阻擋材料垂直延伸； 一絕緣材料，其沿著該電荷儲存材料垂直延伸； 一電荷通路結構，其沿著該絕緣材料垂直延伸，並且具有經夾置於第一區域與第二區域之間之一中心區域；該中心區域具有低於該第一區域及該第二區域之電荷陷阱之一體密度； 介電材料，其沿著該電荷通路結構垂直延伸；及 通道材料，其沿著該介電材料垂直延伸。
  32. 如請求項31之NAND記憶體陣列，其中該電荷通路結構具有沿著該第一區域之一第一外表面，並且具有與該第一外表面成相對置關係且沿著該第二區域之一第二外表面；其中該中心區域包括SiON，其中該通式指示主要組合物而非一特定化學計量；且其中該電荷通路結構係關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面實質上鏡像對稱。
  33. 如請求項31之NAND記憶體陣列，其中該電荷通路結構具有沿著該第一區域之一第一外表面，並且具有與該第一外表面成相對置關係且沿著該第二區域之一第二外表面；其中該中心區域包括SiON，其中該通式指示主要組合物而非一特定化學計量；且其中該電荷通路結構不是關於通過該中心區域之中間及該第一表面與該第二表面之間之中途之一平面鏡像對稱。
TW107101359A 2017-01-18 2018-01-15 記憶胞、積體結構及記憶體陣列 TWI671889B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/409,412 US10128265B2 (en) 2017-01-18 2017-01-18 Memory cells, integrated structures and memory arrays
US15/409,412 2017-01-18

Publications (2)

Publication Number Publication Date
TW201843815A true TW201843815A (zh) 2018-12-16
TWI671889B TWI671889B (zh) 2019-09-11

Family

ID=62841021

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107101359A TWI671889B (zh) 2017-01-18 2018-01-15 記憶胞、積體結構及記憶體陣列

Country Status (7)

Country Link
US (3) US10128265B2 (zh)
EP (1) EP3571720B1 (zh)
JP (1) JP6872621B2 (zh)
KR (1) KR102306586B1 (zh)
CN (1) CN110178223B (zh)
TW (1) TWI671889B (zh)
WO (1) WO2018136223A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI725472B (zh) * 2019-03-22 2021-04-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI882001B (zh) * 2019-10-31 2025-05-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10903221B2 (en) 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
US10438962B2 (en) 2017-12-27 2019-10-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
US10297611B1 (en) * 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10497715B2 (en) 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
JP2020043285A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
US10937798B2 (en) 2018-11-02 2021-03-02 Micron Technology, Inc. Memory array and a method used in forming a memory array
US10748922B2 (en) * 2018-11-28 2020-08-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10784273B2 (en) 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11177269B2 (en) 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11049807B2 (en) * 2019-09-25 2021-06-29 Sandisk Technologies Llc Three-dimensional memory device containing tubular blocking dielectric spacers
US11205660B2 (en) * 2019-12-06 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
JP2021118234A (ja) * 2020-01-23 2021-08-10 キオクシア株式会社 半導体記憶装置
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11557597B2 (en) 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11296103B2 (en) * 2020-04-30 2022-04-05 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11257839B2 (en) 2020-05-12 2022-02-22 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11282847B2 (en) 2020-05-13 2022-03-22 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11387243B2 (en) 2020-05-13 2022-07-12 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11393835B2 (en) 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11329064B2 (en) * 2020-06-16 2022-05-10 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11889683B2 (en) * 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
KR102801919B1 (ko) * 2020-08-25 2025-05-02 에스케이하이닉스 주식회사 반도체 메모리 장치, 이의 제조 방법 및 동작 방법
US11672118B2 (en) 2020-09-04 2023-06-06 Micron Technology, Inc. Electronic devices comprising adjoining oxide materials and related systems
JP2022047151A (ja) * 2020-09-11 2022-03-24 キオクシア株式会社 半導体記憶装置
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
EP4282004A4 (en) 2021-03-22 2024-11-27 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF FORMING THE SAME
EP4285413A4 (en) 2021-03-22 2024-08-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF FORMING THEM
JP7652922B2 (ja) * 2021-03-22 2025-03-27 長江存儲科技有限責任公司 ３次元のメモリデバイスおよびそれを形成するための方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4109531B2 (ja) * 2002-10-25 2008-07-02 松下電器産業株式会社 半導体装置及びその製造方法
KR100540478B1 (ko) * 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
JP4746468B2 (ja) * 2006-04-14 2011-08-10 株式会社東芝 半導体装置
KR100777016B1 (ko) 2006-06-20 2007-11-16 재단법인서울대학교산학협력재단 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법
JP4374037B2 (ja) * 2007-03-28 2009-12-02 株式会社東芝 不揮発性半導体メモリ及びその製造方法
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8208300B2 (en) 2008-01-08 2012-06-26 Spansion Israel Ltd Non-volatile memory cell with injector
US7668010B2 (en) * 2008-02-27 2010-02-23 Macronix International Co., Ltd. Flash memory having insulating liners between source/drain lines and channels
JP5238332B2 (ja) * 2008-04-17 2013-07-17 株式会社東芝 半導体装置の製造方法
US8254175B2 (en) * 2008-12-16 2012-08-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR101512494B1 (ko) * 2009-01-09 2015-04-16 삼성전자주식회사 반도체 장치의 제조 방법
US20110101442A1 (en) 2009-11-02 2011-05-05 Applied Materials, Inc. Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control
JP2011135107A (ja) * 2011-04-04 2011-07-07 Toshiba Corp 半導体装置
US8581224B2 (en) * 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
KR102015578B1 (ko) * 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9508736B2 (en) 2013-10-17 2016-11-29 Cypress Semiconductor Corporation Three-dimensional charge trapping NAND cell with discrete charge trapping film
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR102066743B1 (ko) * 2014-01-09 2020-01-15 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성방법
KR20150113634A (ko) * 2014-03-31 2015-10-08 삼성전자주식회사 터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치
US9576975B2 (en) * 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9570455B2 (en) * 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
KR102321877B1 (ko) * 2015-02-16 2021-11-08 삼성전자주식회사 전하 저장층들을 포함하는 비휘발성 메모리 장치
US9443866B1 (en) * 2015-03-24 2016-09-13 Sandisk Technologies Llc Mid-tunneling dielectric band gap modification for enhanced data retention in a three-dimensional semiconductor device
US9761604B2 (en) * 2015-03-24 2017-09-12 Sandisk Technologies Llc 3D vertical NAND with III-V channel
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
US9876023B2 (en) * 2015-12-28 2018-01-23 Macronix International Co., Ltd. Semiconductor structure and method of manufacturing the same
US9893081B1 (en) * 2016-08-08 2018-02-13 Sandisk Technologies Llc Ridged word lines for increasing control gate lengths in a three-dimensional memory device
JP2018056453A (ja) 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置
US10050054B2 (en) * 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI725472B (zh) * 2019-03-22 2021-04-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI882001B (zh) * 2019-10-31 2025-05-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US12396215B2 (en) 2019-10-31 2025-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Also Published As

Publication number Publication date
WO2018136223A1 (en) 2018-07-26
JP2020504458A (ja) 2020-02-06
EP3571720A1 (en) 2019-11-27
US20190267397A1 (en) 2019-08-29
TWI671889B (zh) 2019-09-11
US10388667B2 (en) 2019-08-20
US20180358377A1 (en) 2018-12-13
US10128265B2 (en) 2018-11-13
KR102306586B1 (ko) 2021-09-30
EP3571720B1 (en) 2025-02-26
CN110178223A (zh) 2019-08-27
JP6872621B2 (ja) 2021-05-19
US10727249B2 (en) 2020-07-28
KR20190098272A (ko) 2019-08-21
CN110178223B (zh) 2023-07-25
US20180204849A1 (en) 2018-07-19
EP3571720A4 (en) 2020-01-22

Similar Documents

Publication Publication Date Title
TWI671889B (zh) 記憶胞、積體結構及記憶體陣列
TWI663713B (zh) 記憶體單元及整合式結構
KR102332432B1 (ko) 메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들
US11201164B2 (en) Memory devices
US10998336B2 (en) Integrated structures and NAND memory arrays
US20080169501A1 (en) Flash memory device with hybrid structure charge trap layer and method of manufacturing same
JP6071524B2 (ja) 不揮発性半導体記憶装置
US9595532B2 (en) Semiconductor device and manufacturing method thereof
US11056571B2 (en) Memory cells and integrated structures