TW201843801A

TW201843801A - 靜電放電保護裝置

Info

Publication number: TW201843801A
Application number: TW106122991A
Authority: TW
Inventors: 陳信良; 洪慈憶; 吳明欣
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-05-02
Filing date: 2017-07-10
Publication date: 2018-12-16
Also published as: TWI625840B; US20180323183A1; US10600775B2; CN108807363A; CN108807363B

Abstract

一種靜電放電保護裝置包括：半導體基板；N型摻雜井，位於所述基板上，所述N型摻雜井包括第一N+區及第一P+區；P型摻雜井，位於所述基板上，所述P型摻雜井包括第二N+區、第三N+區、及位於所述第二N+區與所述第三N+區之間的第二P+區；以及第一接觸窗，位於所述第一N+區與所述第一P+區之間的所述N型摻雜井的表面上。

Description

靜電放電保護裝置

本發明是有關於一種半導體裝置，且特別是有關於一種靜電放電（electrostatic discharge，ESD）保護裝置。

靜電放電（ESD）包括由接觸造成的兩個帶電物體之間的突然的電流、電性短路或介電質崩潰。靜電放電事件會在極短的時間段發生，例如，大約若干奈秒，在靜電放電事件期間會產生非常大的電流。當在半導體積體電路（integrated circuit，IC）中發生靜電放電事件時，可達數安培的此種高電流有可能不可逆地損壞積體電路。為了保護積體電路免受靜電放電事件引起的損壞，可提供一種靜電放電保護結構，所述靜電放電保護結構沿遠離積體電路的路徑對高電流進行放電。

本發明是有關於一種靜電放電保護裝置。

大體而言，在第一個態樣中，本發明的主題是以一種靜電放電保護裝置實施，其包括：半導體基板；一第一與一第二N型摻雜井，位於所述基板上，所述第一N型摻雜井與所述第二N型摻雜井各包括第一N+區及第一P+區；一P型摻雜井，位於所述基板上，介於所述第一N型摻雜井與所述第二N型摻雜井之間，所述P型摻雜井包括第二N+區、第三N+區、及位於所述第二N+區與所述第三N+區之間的第二P+區；以及一第一與一第二接觸窗(contact)，其中所述第一接觸窗與第二接觸窗分別位於所述第一N+區與所述第一P+區之間的所述第一與第二N型摻雜井的表面上；一多晶矽電阻，位於所述第一接觸窗與第二接觸窗之間。

所述靜電放電保護裝置的實施方式可包括一或多種以下特徵。舉例而言，在某些實施方式中，所述裝置還可包括位於所述第一P+區與所述第二N+區之間的場氧化物。所述裝置還可包括排列於所述場氧化物上的第三接觸窗，其中所述第三接觸窗電性耦合至陰極。

在某些實施方式中，所述第一N型摻雜井及其所包括的所述第一P+區與所述第二P+區形成第一電晶體，所述第二N型摻雜井及其所包括的所述第一P+區與所述第二P+區形成第二電晶體，所述第一N型摻雜井、所述P型摻雜井及所述第二N+區形成第三電晶體，所述第二N型摻雜井、所述P型摻雜井及所述第二N+區形成第四電晶體，其中所述第一N型摻雜井在所述第一電晶體的基極與所述第三電晶體的集極之間提供第一井阻，所述第二N型摻雜井在所述第二電晶體的基極與所述第四電晶體的集極之間提供第二井阻，且第一和第二N型摻雜井、所述P型摻雜井及所述第三N+區形成第五電晶體。所述P型摻雜井在所述第三電晶體的射極與所述第五電晶體的射極之間以及在所述第四電晶體的射極與所述第五電晶體的射極之間提供第三井阻。所述第一接觸窗可電性聯接至陽極且電性聯接至所述第一N+區或所述第一P+區。所述第二N+區、所述第三N+區、及所述第二P+區可電性聯接至陰極，其中所述第一電晶體、所述第二電晶體、所述第三電晶體、所述第四電晶體及所述第五電晶體被配置及排列成在所述陽極與所述陰極之間提供在不同的崩潰電壓下被起動的數個傳導路徑。所述第一與第二電晶體可能夠運作以在第一電壓施加至所述陽極時打開，所述第三與第四電晶體可能夠運作以在第二電壓施加至所述陽極時打開，所述第五電晶體可能夠運作以在第三電壓施加至所述陽極時打開，其中所述第三電壓大於所述第二電壓，並且所述第二電壓大於所述第一電壓。

在另一態樣中，本發明的主題以一種靜電放電保護電路實施，其包括：第一雙極接面電晶體，其中所述第一雙極接面電晶體的射極藉由第一電阻電性耦合至所述第一雙極接面電晶體的基極，且所述第一雙極接面電晶體能夠運作以在第一電壓施加至所述第一雙極接面電晶體的所述射極時打開；第二雙極接面電晶體，其中所述第二雙極接面電晶體的集極藉由第二電阻耦合至所述第一雙極接面電晶體的所述基極，且所述第二雙極接面電晶體能夠運作以在第二電壓施加至所述第一雙極接面電晶體的所述射極時打開，所述第二電壓大於所述第一電壓；以及第三雙極接面電晶體，其中所述第三雙極接面電晶體的集極及基極分別聯接至所述第二雙極接面電晶體的所述集極及基極，所述第三雙極接面電晶體的所述基極藉由第三電阻電性耦合至所述第三雙極接面電晶體的射極，且所述第三雙極接面電晶體能夠運作以在第三電壓施加至所述第一雙極接面電晶體的所述射極時打開，所述第三電壓大於所述第二電壓。

所述裝置的實施方式可包括以下特徵中的一或多者。舉例而言，在某些實施方式中，所述第一雙極接面電晶體的集極可聯接至所述第二雙極接面電晶體的射極。所述第三雙極接面電晶體的所述射極可電性耦合至接地。所述第二雙極接面電晶體的所述基極可聯接至所述第二雙極接面電晶體的所述射極。

在另一態樣中，本發明的主題可以一種製作靜電放電保護裝置的方法實施，其包括：提供基板；在所述基板上形成第一N型井；在所述第一N型井內形成第二N型井及第一P型井；在所述第二N型井內形成第一N+區及第一P+區，其中所述第一N+區及所述第一P+區在所述第二N型井內間隔開；在所述第一P型井內形成第二N+區、第二P+區、及第三N+區，其中所述第二P+區將所述第二N+區與所述第三N+區隔開；形成第一氧化物層，其中所述第一氧化物層位於所述第一P+區與所述第二N+區之間；形成第二氧化物層，其中所述第二氧化物層位於所述第一N+區與所述第一P+區之間；以及在所述第一氧化物層及所述第二氧化物層上形成接觸層。

本文所揭露的裝置及方法的實施方式可具有各種優點。舉例而言，在某些實施方式中，可利用三井製程（triple well process）製作靜電放電保護裝置，以使在電路製造期間使用附加遮罩及/或附加製程步驟變得不必要。在某些實施方式中，所述靜電放電保護裝置提供低觸發電壓(trigger voltage)，以降低因高電壓裝置在靜電放電裝置打開之前達到崩潰電壓而引起損壞的風險。在某些實施方式中，靜電放電保護裝置利用場板技術（field plate technology）來減弱在靜電放電事件期間因表面或汲極邊緣中的電流集中而引起的場板效應。另外，相對於性能相當的二極體式雙極接面電晶體（bipolar junction transistor，BJT）式靜電放電保護裝置或是金屬氧化物半導體（metal-oxide-semiconductor，MOS）式靜電放電保護裝置，本發明的靜電放電保護裝置在某些實施方式中可利用較小的總體面積來製作。

附圖及以下說明中提出本發明的一或多個實施方式的細節。藉由閱讀本說明、附圖及申請專利範圍，本發明的其他特徵及優點將顯而易見。

現代電子裝置常常需要電子電路系統執行致動功能（例如，切換裝置）與資料處理。為了這些功能而使用低電壓互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）技術可能並非總是可行。因此，已開發出高電壓裝置來應對其中低電壓裝置並不適用的應用。

包括MOS場效電晶體（MOS field effect transistor，MOSFET）的高電壓裝置常常需要低通態電阻（on-state resistance， Rdson）。然而，低通態電阻往往導致靜電放電電流在靜電放電事件期間集中在裝置的表面或汲極邊緣中。所引起的高電流及高電場可能在此種裝置的表面接面(junction)區造成實體損壞，因而會損害或毀壞所述裝置。由於此種裝置需要維持低通態電阻，因此無法增強與裝置相關聯的表面或側面規則(rule)，否則將導致高電壓裝置通態電阻的升高。

高電壓裝置往往還具有較操作電壓高的高崩潰電壓。在某些情形中，靜電放電保護裝置的觸發電壓（trigger voltage，Vtl）顯著高於崩潰電壓。結果，在靜電放電事件期間，高電壓裝置的內部電路系統在靜電放電保護裝置打開之前可能有損壞的風險。

在某些情形中，低保持電壓會導致靜電放電保護裝置的不想要的雜訊（與例如通電峰值電壓或突波電壓（surge voltage）相關聯的）觸發操作或者會導致正常操作期間發生閂鎖（latch-up）。另外，高電壓裝置可能會因靜電放電事件期間的電場分佈而經歷所謂的「場板效應（field plate effect）」，所述靜電放電事件中會有電流集中在表面或汲極邊緣處。

本發明是有關於一種被配置成分級打開的靜電放電保護裝置，其中靜電放電保護裝置具有相對低的觸發電壓。靜電放電保護裝置可具有各種優點。舉例而言，在某些實施方式中，可利用三井製程及/或雙極互補金屬氧化物半導體（bipolar CMOS）-擴散金屬氧化物半導體（diffusion metal-oxide-semiconductor，DMOS）（BCD）製程，製作靜電放電保護裝置，以使在電路製造期間使用附加遮罩及/或製程步驟變得不必要。在某些實施方式中，相對較低的觸發電壓會降低因高電壓裝置在靜電放電裝置打開之前達到崩潰電壓而引起損壞的風險。所述靜電放電保護裝置利用場板技術（例如，利用場氧化物上的導電層）來減弱在某些情形中在靜電放電事件期間，因表面或汲極邊緣中的電流集中而引起的場板效應。另外，相對於性能相當的二極體式雙極接面電晶體（BJT）式靜電放電保護裝置或是金屬氧化物半導體（MOS）式靜電放電保護裝置，本發明的靜電放電保護裝置在某些實施方式中可利用較小的總體面積來製作。在某些實施方式中，本發明的靜電放電保護裝置與高保持電壓相關聯，以使得可避免閂鎖。

圖1是說明靜電放電保護裝置100的實例的電路示意圖。靜電放電保護裝置100在第一端子103（例如，陽極）處電性耦合至高電壓裝置。靜電放電保護裝置100亦電性耦合至第二端子105。第二端子105可包括例如接地（ground）端子或靜電放電電流的其他吸收體（sink）。

靜電放電保護裝置100由被配置及排列成向高電壓裝置提供靜電放電保護的兩個部分構成。靜電放電保護裝置100的第一部分是逐級打開部分。在圖1所示實例中，逐級打開部分包括第一電晶體102（例如，第一雙極接面電晶體）。第一電晶體102包括第一端子107、第二端子109以及第三端子111。第一電晶體102的第一端子107（例如，射極）藉由第一電阻（Rpoly 108）電性耦合至第一電晶體102的第二端子109（例如，基極）。第一電晶體102能夠運作，以在第一電壓施加至第一電晶體102的第一端子107時打開。因此，當第一電晶體102打開時，建立第一靜電放電路徑。

逐級打開部分亦包括第二電晶體104（例如，雙極接面電晶體）。第二電晶體104包括第一端子113、第二端子115、及第三端子117。第二電晶體104的第一端子113（例如，集極）藉由第二電阻(Rwell 110)電性耦合至第一電晶體102的第二端子109。另外，第二電晶體104的第三端子117（例如，射極）聯接至（例如，直接電性耦合至）第一電晶體102的第三端子111（例如，集極）。第二電晶體104能夠運作，以在第二電壓施加至第一電晶體102的第一端子107時打開。為了使第二電晶體104打開，第二電壓應大於第一電壓。因此，當第二電晶體104打開時，建立第二靜電放電路徑。

靜電放電保護裝置100的第二部分包括為靜電放電電流提供主要放電路徑的第三電晶體106（例如，雙極接面電晶體）。第三電晶體106包括第一端子119、第二端子121、及第三端子123。第三電晶體106的第一端子119（例如，集極）聯接至（例如，直接電性耦合至）第二電晶體104的第一端子113。第三電晶體106的第二端子121（例如，基極）聯接至（例如，直接電性耦合至）第二電晶體104的第二端子115。第三電晶體106的第二端子121亦藉由第三電阻（Rwell 112）電性耦合至第三電晶體106的第三端子123（例如，射極）。第三電晶體106能夠運作，以在第三電壓施加至第一電晶體102的第一端子107時打開。為了使第三電晶體106打開，第三電壓應大於第二電壓。第三電晶體106建立與主要放電路徑對應的第三靜電放電路徑，以便可藉由第三放電路徑對電流進行放電。亦即，當靜電放電保護裝置的所有級均打開時，電流將主要流經第三靜電放電路徑。因此，隨著耦合至陽極103的高電壓裝置的電壓增大，第一電晶體102、第二電晶體104、及第三電晶體106會分級打開，其中能夠被放電的電流量隨著每一電晶體打開而增大。

在第一電晶體102的第一端子107（例如，射極）與第二端子109（例如，基極）之間的第一電阻108的值，可用於調整雙極接面電晶體的基極與射極兩端的電壓（V_BE ）。藉由改變第一電阻108的值，可調整V_BE 以於靜電放電事件期間，降低靜電放電保護裝置100的觸發電壓。

第二電阻110及第三電阻112亦可用於調整靜電放電保護裝置100的操作。舉例而言，在第一電晶體102的第二端子109（基極）與第二電晶體104的第一端子113（集極）之間的第二電阻110的值越大，可被驅動經過第一電晶體102的電流越多。第二電阻110的值越小，可被驅動經過第二電晶體104的電流越多。亦可利用改變電阻110、112的值，來調整第一電晶體102及第二電晶體104的打開次序。舉例而言，在某些實施方式中，隨著陽極處的電壓增大，第二電晶體104可被配置成在第一電晶體102之前打開，而第一電晶體102接著可被配置成在第二電晶體104之後但在第三電晶體106之前打開。

圖2是說明包括靜電放電保護裝置（例如，靜電放電保護裝置100）的半導體結構的實例的俯視示意圖。圖3是說明沿圖2所示的示例性半導體結構的線AA截取的剖面示意圖。

如圖3所示，半導體結構包括基板302。基板302可為塊狀材料，例如埋入式P型摻雜矽晶圓，或者可為利用磊晶製程成長的材料，例如P型磊晶層。半導體結構亦可包括在基板302上形成的第一井304（例如，高電壓（high voltage，HV）N型井）。第一井304可被形成為具有與基板（例如，P型）相反的摻雜類型（例如，N型）。第一井304可利用磊晶製程成長。作為另外一種選擇，第一井304可藉由離子植入（例如，N型井或N+井）形成。在某些實施方式中，第一井304包括多個堆疊的層（例如，多個堆疊的N+井）。

所述半導體結構還包括在第一井304內形成的第二井306。第二井306包括摻雜區（例如，N型或N-型井）。第二井可藉由離子植入形成。自半導體結構的俯視圖觀察，第二井306排列成環形。由於圖3繪示穿過半導體結構的剖面視圖，因此第二井306被繪示為兩個分開的區（例如，圖3左側的第二井306以及圖3右側的第二井306）。第二井306可被形成為具有相同的摻雜類型（例如，N型），但具有較第一井304高的濃度。

第二井306可被排列成使其環繞一第三井308。第三井308包括藉由離子植入形成的摻雜區（例如，P型）。第三井308的摻雜類型可為與用於第二井306的摻雜類型相反的摻雜類型，即，與基板302相同的摻雜類型。第二井306可具有較基板302的濃度明顯高的濃度。在某些實施方式中，第三井308可包括與P+層或P-層堆疊的P型井。

如圖3所示，半導體結構採用三井結構（例如，第一井304、第二井306、及第三井308），且因而使用三井製程形成。然而，在某些實施方式中，半導體結構採用兩個井，且因而可由對應的二井製程（two-well process）形成。舉例而言，在某些實施方式中，第二井306及第三井308（例如，藉由離子植入）被形成於基板302的埋層中而非第一井304。

所述半導體結構的第二井306包括第一N+區310及第一P+區312。第一N+區310與第一P+區312間隔開；第一N+區310與第一P+區312之間的空間可藉由第二井306提供。第一P+區312可較第一N+區310更靠近第三井308。第一N+區310及第一P+區312均可與第二井306部分地重疊以及與第一井304部分地重疊。第一N+區310及第一P+區312可利用例如離子植入形成。

氧化物層314及接觸窗316可位於位在第二井306內的第一N+區310與第一P+區312之間。每一接觸窗316可聯接至（例如，直接電性連接至）陽極203。接觸窗316亦可聯接至（例如，直接電性連接至）第一N+區310（如圖3所示的左側井306所示）或第一P+區312（如圖3所示的右側井306所示）。圖2所示俯視圖亦顯示，接觸窗316可在第一區201a中加寬，以接觸第一N+區；且接觸窗316可在第二區201b中加寬，以接觸第一P+區。接觸窗316可由金屬（例如，鋁、銅或鈦）或者多晶矽形成。

所述半導體結構的第三井308包括第二N+區318、第三N+區322及第二P+區320。第二N+區318、第三N+區322及第二P+區320可利用離子植入形成。第二N+區318被排列成環繞第二P+區320。第二P+區320被排列成環繞第三N+區322。因此，如圖3所示，第二P+區320位於第二N+區318與第三N+區322之間。亦即，自半導體結構的俯視圖觀察，第二N+區318圍繞第二P+區320排列成環形，且第二P+區320圍繞第三N+區322排列成環形。第二N+區318、第二P+區320及第三N+區322聯接至（例如，直接電性連接至）陰極205。

場氧化物（field oxide，FOX）膜324可覆蓋位於第三井308的第二N+區318與第二井306的第一P+區312之間的區中的第一井304。場氧化物膜324可使用矽局部氧化（local oxidation of silicon，LOCOS）製程形成。在某些實施方式中，場氧化物膜324可使用淺溝渠隔離（STI）氧化物製程形成。

另外，所述半導體結構包括排列於場氧化物膜324上的第二接觸窗326。第二接觸窗326可自第二N+區318的邊緣在往外的方向上部分地橫跨延伸，但並非完全橫跨場氧化物膜324地延伸。第二接觸窗326聯接至（例如，直接電性耦合至）陰極205且聯接至第二N+區318、第二P+區320以及第三N+區322。第二接觸窗326因而形成環繞第三井308的場板（例如，圖2所示場板202）。第二接觸窗326可由多晶矽、金屬、或者多晶矽及/或金屬的多個堆疊的層形成。

附加場氧化物328可在第二井306的外邊緣處形成，以使附加場氧化物328環繞第二井306。

在圖3所示的半導體結構中，第一P+區312、第一井304、第三井308以及第二P+區320形成第一電晶體330（例如，PNP雙極接面電晶體），以提供第一電晶體102的功能。第一N+區310、第二井306、第一井304、第三井308及第二N+區318形成第二電晶體340（例如，NPN雙極接面電晶體），以提供第二電晶體104的功能。第二井306（及/或第一井304）、第三井308及第三N+區322形成第三電晶體350（例如，NPN雙極接面電晶體），以提供第三電晶體106的功能。第一電晶體330、第二電晶體340、及第三電晶體350因此以圖1所示電路示意圖顯示的方式進行互連，以提供ESD保護裝置。

第一接觸窗316在第一電晶體330的第一端子（例如，基極）與第二端子（例如，射極）之間提供電阻（Rpoly）208（參見圖2至圖3）。如本文所解釋，電阻208的值可在製作期間有所變化，以調整第一電晶體330的V_BE 。藉由增大電阻208的值，降低靜電放電保護裝置開始打開的觸發電壓。

第二井306在PNP電晶體（第一電晶體330）的基極與NPN電晶體（第二電晶體340）的集極之間提供井阻（well resistance）210（參見圖2至圖3）。如本文所解釋，藉由增大井阻210的值，更多的電流可被驅動至第一電晶體330中。另一方面，減小井阻的值可使更多的電流被驅動至第二電晶體340。

第三井308在第三電晶體350的射極與第二電晶體340的基極/射極之間提供井阻212（參見圖2至圖3）。電阻212的增大會驅動更多的電流經過電晶體330，且電阻212的降低會驅動更多的電流經過第二電晶體340。

圖4是說明根據本發明製作的示例性靜電放電保護裝置（例如，裝置100）的傳輸線脈衝（TLP）I-V曲線400的曲線圖。圖4的曲線圖亦說明針對傳統MOS靜電放電保護裝置量測的傳輸線脈衝I-V曲線402。

如本文所解釋，本發明的靜電放電保護裝置被配置成分級打開。與本發明的靜電放電保護裝置相關聯的觸發電壓係對應於使第一級打開的電壓。如圖4的曲線圖所示，示例性靜電放電保護裝置的觸發電壓為40V。相比之下，傳統裝置的觸發電壓為所述觸發電壓的1.75倍高的電壓（70V）。另外，示例性靜電放電保護裝置能夠放電的電流404的水準較傳統靜電放電保護裝置能夠放電的電流406的水準高三倍以上。

圖5是說明根據本發明的示例性靜電放電保護裝置（例如，裝置100）的I-V曲線502以及傳統MOS靜電放電保護裝置的I-V曲線500的曲線圖。如圖5所示，示例性靜電放電保護裝置在施加至靜電放電保護裝置的電壓增大時，以多個級(multiple stages)運作。垂直的虛線501表示靜電放電保護裝置所要保護的高電壓(HV)裝置的打開電壓。在相對低的施加電壓的第一範圍504期間，無論是本發明的靜電放電保護裝置還是傳統MOS靜電放電保護裝置均不打開來放電。在其中所施加的電壓已增大的第二範圍506（例如，高於1.2倍）期間，根據本發明的靜電放電保護裝置的逐級操作會被啟動。操作的第一級由曲線部分510代表。曲線部分510是被示例性靜電放電保護裝置的第一電晶體（例如，電晶體102）放電的電流。隨著所施加的電壓進一步增大（例如，高於1.6倍），示例性靜電放電保護裝置的第二級打開且由曲線部分512代表。曲線部分512是由示例性靜電放電保護裝置的第二電晶體（例如，電晶體104）放電的電流。隨著所施加的電壓繼續增大（例如，高於40V）進入第三範圍508，示例性靜電放電保護裝置的主要電晶體（例如，電晶體106）打開，以使得更大的電流能夠被裝置放電。相比之下，傳統MOS靜電放電保護裝置直到達到高得多的電壓（例如，高於2.3倍）時才觸發。

圖6是繪示可用於製作本文中所揭露的靜電放電保護裝置（例如，圖3所繪示的靜電放電保護裝置）的製程600的實例的流程圖。所述製程的步驟可包括標準半導體積體電路製造技術，例如微影、遮罩、沈積、掀離（lift-off）、及/或蝕刻技術，且可用於形成除本文所述靜電放電保護裝置的特徵之外的不同摻雜區、氧化物層及金屬層。

製程600包括提供（602）基板（例如，P型矽基板）。在基板上形成（604）高電壓第一井區（例如，N型井區）。第一井區可利用例如磊晶（例如，Si磊晶）、擴散、及/或離子轟擊形成。在基板上形成（606）第二井區及第三井區（例如，N型區及P型區）。第二井區及第三井區可在第一井區內或基板內形成，且可與彼此間隔開。第二井區及第三井區可利用例如離子植入或磊晶半導體生長製程形成。第二井區及第三井區可經重摻雜（例如，N+及P+）或輕摻雜（例如，N-及P-）。

在第二井內形成（608）第一N型區（例如，重摻雜N+區）及第一P型區（例如，重摻雜P+區）。第一N型區與第一P型區可彼此間隔開。第一N型區及第一P型區可利用例如離子植入或磊晶半導體生長製程形成。在第三井內形成（610）第二N型區（例如，重摻雜N+區）、第二P型區（例如，重摻雜P+區）、以及第三N型區（例如，重摻雜N+區）。第二N型區、第二P型區及第三N型區可利用例如離子植入或磊晶半導體生長製程形成。

在基板上（例如，在第一井的表面上）形成並圖案化（612）第一氧化物膜及第二氧化物膜。氧化物膜可包括例如利用矽局部氧化製程形成的矽氧化物膜。用於形成氧化物膜的製程可包括淺溝渠隔離氧化物製程。作為另外一種選擇，可利用沈積製程形成氧化物膜。第二氧化物膜可位於第一P型區與第二N型區之間的所述裝置的表面上。第一氧化物膜可位於第一N型區與第一P型區之間的所述裝置的表面上。

在氧化物膜上形成並圖案化（614）電性接觸層。電性接觸層可包括例如多晶矽層或金屬層。電性接觸層可被圖案化成使得電性接觸層形成於第一氧化物膜及第二氧化物膜上，並耦合至第一N型區、第二N型區、及第三N型區中的一或多者，以及耦合至第一P型區及第二P型區中的一或多者。

本文所述靜電放電保護裝置的實施方式可使用雙極互補金屬氧化物半導體擴散金屬氧化物半導體（BCD）製程來製作。作為另外一種選擇，或另外，本文所述靜電放電保護裝置的實施方式可利用磊晶製程來製作。儘管本文所述靜電放電保護裝置採用雙極接面電晶體，然而在某些實施方式中，亦可使用具有相反類型（例如，NMOS與PMOS）的金屬氧化物半導體（MOS）電晶體及具有相反類型（例如，N型與P型）的場電晶體作為替代。此外，儘管本文所述靜電放電保護裝置與高電壓裝置一起使用，然而靜電放電保護裝置亦可用於一般直流電路操作中。

已闡述了多個實施方式。然而，應理解，在不背離本發明的精神及範圍的條件下可作出各種潤飾。因此，其他實施方式亦處於以下申請專利範圍的範圍內。

100‧‧‧靜電放電保護裝置/裝置

102、330‧‧‧第一電晶體/電晶體

103‧‧‧第一端子/陽極

104‧‧‧第二電晶體/電晶體

105、109、115、121‧‧‧第二端子

106‧‧‧第三電晶體/電晶體

107、113、119‧‧‧第一端子

108‧‧‧Rploy/第一電阻

110‧‧‧Rwell/第二電阻/電阻

111、117、123‧‧‧第三端子

112‧‧‧Rwell/第三電阻/電阻

201a‧‧‧第一區

201b‧‧‧第二區

202‧‧‧場板

203‧‧‧陽極

205‧‧‧陰極

208‧‧‧電阻

210、212‧‧‧電阻/井阻

302‧‧‧基板

304‧‧‧第一井

306‧‧‧第二井/左側井/右側井

308‧‧‧第三井

310‧‧‧第一N+區

312‧‧‧第一P+區

314‧‧‧氧化物層

316‧‧‧接觸窗/第一接觸窗

318‧‧‧第二N+區

320‧‧‧第二P+區

322‧‧‧第三N+區

324‧‧‧場氧化物膜

326‧‧‧第二接觸窗

328‧‧‧附加場氧化物

340‧‧‧第二電晶體

350‧‧‧第三電晶體

400‧‧‧示例性靜電放電保護裝置的傳輸線脈衝I-V曲線

402‧‧‧針對傳統MOS靜電放電保護裝置量測的傳輸線脈衝I-V曲線

404‧‧‧示例性靜電放電保護裝置的能夠放掉的電流

406‧‧‧傳統靜電放電保護裝置能夠放掉的電流

500‧‧‧傳統MOS靜電放電保護裝置的I-V曲線

501‧‧‧HV裝置的打開電壓

502‧‧‧示例性靜電放電保護裝置的I-V曲線

504‧‧‧第一範圍

506‧‧‧第二範圍

508‧‧‧第三範圍

510、512‧‧‧曲線部分

600‧‧‧製程

602、604、606、608、610、612、614‧‧‧步驟

AA‧‧‧線

圖1是說明靜電放電保護裝置的一實例的電路示意圖。圖2是說明包括靜電放電保護裝置的一半導體結構的實例的俯視示意圖。圖3是說明沿圖2所示示例性半導體結構的線AA截取的剖面示意圖。圖4是說明一示例性靜電放電保護裝置的傳輸線脈衝（transmission-line pulse，TLP）I-V曲線的曲線圖。圖5是說明一示例性靜電放電保護裝置的I-V曲線的曲線圖。圖6是繪示用於製作一靜電放電保護裝置的製程的實例的流程圖。

Claims

一種靜電放電保護裝置，包括：半導體基板；一第一與一第二N型摻雜井，位於所述基板上，所述第一N型摻雜井與所述第二N型摻雜井各包括第一N+區及第一P+區；一P型摻雜井，位於所述基板上，介於所述第一N型摻雜井與所述第二N型摻雜井之間，所述P型摻雜井包括第二N+區、第三N+區、及位於所述第二N+區與所述第三N+區之間的第二P+區；以及一第一與一第二接觸窗，其中所述第一接觸窗與第二接觸窗分別位於所述第一N+區與所述第一P+區之間的所述第一與第二N型摻雜井的表面上；一多晶矽電阻，位於所述第一接觸窗與第二接觸窗之間。
如申請專利範圍第1項所述的裝置，更包括場氧化物，位於所述第一P+區與所述第二N+區之間。
如申請專利範圍第2項所述的裝置，更包括第三接觸窗，排列於所述場氧化物上，其中所述第三接觸窗電性耦合至陰極。
如申請專利範圍第1項所述的裝置，其中所述第一N型摻雜井及其所包括的所述第一P+區與所述第二P+區形成第一電晶體，所述第二N型摻雜井及其所包括的所述第一P+區與所述第二P+區形成所述第一電晶體，所述第一N型摻雜井、所述P型摻雜井及所述第二N+區形成第二電晶體，所述第二N型摻雜井、所述P型摻雜井及所述第二N+區形成所述第二電晶體，所述第一N型摻雜井在所述第一電晶體的基極與所述第二電晶體的集極之間提供第一井阻，所述第二N型摻雜井在所述第一電晶體的基極與所述第二電晶體的集極之間提供所述第一井阻，且所述第一和所述第二N型摻雜井、所述P型摻雜井及所述第三N+區形成第三電晶體，所述P型摻雜井在所述第二電晶體的射極與所述第三電晶體的射極之間提供第二井阻。
如申請專利範圍第4項所述的裝置，其中所述第一接觸窗電性聯接至陽極且電性聯接至所述第一N+區或所述第一P+區，且其中所述第二N+區、所述第三N+區及所述第二P+區電性聯接至陰極，其中所述第一電晶體、所述第二電晶體及所述第三電晶體被配置及排列成，在所述陽極與所述陰極之間提供在不同的崩潰電壓下被起動的多數個傳導路徑，其中所述第一電晶體能夠運作以在第一電壓施加至所述陽極時打開，所述第二電晶體能夠運作以在第二電壓施加至所述陽極時打開，所述第三電晶體能夠運作以在第三電壓施加至所述陽極時打開，且其中所述第三電壓大於所述第二電壓，並且所述第二電壓大於所述第一電壓。
一種靜電放電保護電路，包括：第一雙極接面電晶體，其中所述第一雙極接面電晶體的射極藉由第一電阻電性耦合至所述第一雙極接面電晶體的基極，且所述第一雙極接面電晶體能夠運作以在第一電壓施加至所述第一雙極接面電晶體的所述射極時打開；第二雙極接面電晶體，其中所述第二雙極接面電晶體的集極藉由第二電阻耦合至所述第一雙極接面電晶體的所述基極，且所述第二雙極接面電晶體能夠運作以在第二電壓施加至所述第一雙極接面電晶體的所述射極時打開，所述第二電壓大於所述第一電壓；以及第三雙極接面電晶體，其中所述第三雙極接面電晶體的集極及基極分別聯接至所述第二雙極接面電晶體的所述集極及基極，所述第三雙極接面電晶體的所述基極藉由第三電阻電性耦合至所述第三雙極接面電晶體的射極，且所述第三雙極接面電晶體能夠運作以在第三電壓施加至所述第一雙極接面電晶體的所述射極時打開，所述第三電壓大於所述第二電壓。
如申請專利範圍第6項所述的靜電放電保護電路，其中所述第一雙極接面電晶體的集極聯接至所述第二雙極接面電晶體的射極。
如申請專利範圍第6項所述的靜電放電保護電路，其中所述第三雙極接面電晶體的所述射極電性耦合至接地。
如申請專利範圍第6項所述的靜電放電保護電路，其中所述第二雙極接面電晶體的所述基極聯接至所述第二雙極接面電晶體的所述射極。
一種製作靜電放電保護裝置的方法，所述方法包括：提供基板；在所述基板上形成第一N型井；在所述第一N型井內形成第二N型井及第一P型井；在所述第二N型井內形成第一N+區及第一P+區，其中所述第一N+區及所述第一P+區在所述第二N型井內間隔開；在所述第一P型井內形成第二N+區、第二P+區、及第三N+區，其中所述第二P+區將所述第二N+區與所述第三N+區隔開；形成第一氧化物層，其中所述第一氧化物層位於所述第一P+區與所述第二N+區之間；形成第二氧化物層，其中所述第二氧化物層位於所述第一N+區與所述第一P+區之間；以及在所述第一氧化物層及所述第二氧化物層上形成接觸層。