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TW201840009A - 電容單元 - Google Patents

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TW201840009A
TW201840009A TW106138945A TW106138945A TW201840009A TW 201840009 A TW201840009 A TW 201840009A TW 106138945 A TW106138945 A TW 106138945A TW 106138945 A TW106138945 A TW 106138945A TW 201840009 A TW201840009 A TW 201840009A
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TW
Taiwan
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region
coupled
transistor
node
pmos
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Application number
TW106138945A
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Inventor
黃乾燿
林文傑
許家維
蘇郁迪
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本發明實施例提供一種電容單元。電容單元包括一第一PMOS電晶體、一第一NMOS電晶體、一第二PMOS電晶體以及一第二NMOS電晶體。第一PMOS電晶體耦接於一電源供應端以及一第一節點之間，具有耦接於一第二節點之閘極。第一NMOS電晶體耦接於一接地端以及第二節點之間，具有耦接於第一節點之閘極。第二PMOS電晶體具有耦接於第二節點之汲極與閘極，以及耦接於電源供應端或是第一節點的源極。第二NMOS電晶體具有耦接於第一節點之汲極與閘極，以及耦接於接地端或是第二節點的源極。

Description

電容單元
本揭露有關於一種電容單元，且特別有關於一種可提供MOS電容值的電容單元。
積體電路(IC)的電源供應線可提供電流對積體電路中的主動和被動元件進行充電和放電。例如，數位互補金屬氧化物半導體(CMOS)電路會在時脈轉變時汲取電流。在電路操作期間，電源供應線會提供具有較高強度的瞬間電流，其可能在電源線中產生電壓雜訊。當瞬間電流的變動時間變短或是寄生電感或寄生電阻變大時，電源供應線中的電壓將變動。
積體電路的操作頻率可能在幾百兆赫茲(MHz)到幾千兆赫茲(GHz)。在這樣的電路中，時脈信號的上升時間非常短，而供應線中的電壓變化可能非常大。為電路供電的電源供應線中所出現之不期望的電壓變化可能對其內部信號造成雜訊，並降低雜訊限度。雜訊限度的降低可能會降低電路的可靠性，甚至導致電路故障。
為了降低電源供應線上的電壓變化，通常在不同的電源供應線之間或電源供應線與接地線之間使用濾波或解耦合(de-coupling)電容。解耦合電容可作為電荷儲存器，其會另外向電路提供電流以防止電源電壓的瞬間下降。
本揭露提供一種電容單元。電容單元包括一第一PMOS電晶體、一第一NMOS電晶體、一第二PMOS電晶體以及一第二NMOS電晶體。第一PMOS電晶體耦接於一電源供應端以及一第一節點之間，具有耦接於一第二節點之閘極。第一NMOS電晶體耦接於一接地端以及第二節點之間，具有耦接於第一節點之閘極。第二PMOS電晶體具有耦接於第二節點之汲極與閘極，以及耦接於電源供應端或是第一節點的源極。第二NMOS電晶體具有耦接於第一節點之汲極與閘極，以及耦接於接地端或是第二節點的源極。
100A-100D‧‧‧電容單元
110‧‧‧N型井區
115‧‧‧P型基底
120‧‧‧P型井區
130A-130E‧‧‧絕緣區
140、140A-140D、140A_1、140A_2‧‧‧N+摻雜區
150、150A-150D、150A_1、150A_2‧‧‧P+摻雜區
210A-210D、220A-220D‧‧‧閘極金屬
300A、300B‧‧‧半導體控制整流器
B‧‧‧基極區
D、Dc‧‧‧汲極區
MN1-MN3、MN3_1、MN3_2‧‧‧NMOS電晶體
MP1-MP3、MP3_1、MP3_2‧‧‧PMOS電晶體
n1A-n1D‧‧‧第一節點
n2A-n2D‧‧‧第二節點
I1、3‧‧‧集極電流
I2、4‧‧‧分流電流
Path1-Path2‧‧‧低阻抗路徑
Q1-Q2‧‧‧雙極接面電晶體
RPath1、RPath2、Rw、Rs‧‧‧電阻
S、Sc‧‧‧源極區
VDD‧‧‧電源供應端
VSS‧‧‧接地端
第1圖係顯示根據本發明一些實施例所述之電容單元，其可作為解耦合電容；第2A圖係顯示根據本發明一些實施例所述之第1圖之電容單元的上視圖；第2B圖係顯示第2A圖中沿著線A-AA的剖面圖；第3圖係顯示根據本發明一些實施例所述之電容單元，其可作為解耦合電容；第4A圖係顯示根據本發明一些實施例所述之第3圖之電容單元的上視圖；第4B圖係顯示第4A圖中沿著線B-BB的剖面圖；第5A圖係顯示根據本發明一些實施例所述之電容單元，其可作為解耦合電容； 第5B圖係顯示根據本發明一些實施例所述之第5A圖之電容單元的上視圖；第5C圖係顯示第5B圖中沿著線C-CC的剖面圖；第6A圖係顯示根據本發明一些實施例所述之電容單元，其可作為解耦合電容；第6B圖係顯示根據本發明一些實施例所述之第6A圖之電容單元的上視圖；第6C圖係顯示第6B圖中沿著線D-DD的剖面圖；第7A圖係顯示第1圖之電容單元中半導體控制整流器300A之電源雜訊觸發等效電路；第7B圖係顯示第7A圖之半導體控制整流器的剖面圖；第8A圖係顯示第1圖之電容單元中半導體控制整流器之接地雜訊觸發等效電路；以及第8B圖係顯示第8A圖之半導體控制整流器的剖面圖。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
第1圖係顯示根據本發明一些實施例所述之電容單元100A，其可作為解耦合(de-coupling)電容。電容單元100A能提供電容值，用以降低在積體電路(IC)中電源供應線上的雜訊。
電容單元100A包括PMOS電晶體MP1與NMOS電晶體MN1。PMOS電晶體MP1是耦接於電源供應端VDD與第一節點n1A之間，而PMOS電晶體MP1的閘極是耦接於第二節點n2A。NMOS電晶體MN1是耦接於接地端VSS與第二節點n2A之間，NMOS電晶體MN1的閘極是耦接於第一節點n1A。PMOS電晶體MP1與NMOS電晶體MN1形成交互耦接之解耦合結構，其可提供具有串聯通道阻抗的MOS電容值，用以增加靜電放電(electrostatic discharge，ESD)保護並降低閘極漏電流。
電容單元100A更包括PMOS電晶體MP2與NMOS電晶體MN2。PMOS電晶體MP2是耦接於第一節點n1A與第二節點n2A之間，而PMOS電晶體MP2的閘極是經由第二節點n2A而耦接於NMOS電晶體MN1的汲極。NMOS電晶體MN2亦耦接於第一節點n1A與第二節點n2A之間，而NMOS電晶體MN2的閘極是經由第一節點n1A而耦接於PMOS電晶體MP1的汲極。
在一些實施例，在電容單元100A中，PMOS電晶體 MP1與MP2的基極(bulk)是耦接於電源供應端VDD，而NMOS電晶體MN1與MN2的基極是耦接於接地端VSS。在一些實施例中，PMOS電晶體MP1與MP2的基極是耦接於其他電壓。例如，PMOS電晶體MP1與MP2的基極皆耦接於其他電壓，或是，PMOS電晶體MP1與MP2的基極是耦接於不同電壓。
第2A圖係顯示根據本發明一些實施例所述之第1圖之電容單元100A的上視圖，而第2B圖係顯示第2A圖中沿著線A-AA的剖面圖。
同時參考第1圖、第2A圖與第2B圖，在P型基底115之N型井區110中的電晶體陣列會形成PMOS電晶體MP1與MP2。N+摻雜區140形成在N型井區110內並在兩絕緣區130A與130B之間，例如淺溝渠隔離(STI)。在一些實施例中，N型井區110是經由N+摻雜區140而耦接於電源供應端VDD，且N型井區110會形成PMOS電晶體MP1與MP2的基極B。為了簡化說明，將省略描述在N+摻雜區140、P+摻雜區150A-150C、第一節點n1A、第二節點n2A以及電源供應端VDD之間的接點、導通孔以及金屬層。
P+摻雜區150A、150B與150C形成在N型井區110中，以及P+摻雜區150B是設置在P+摻雜區150A與150C之間。閘極金屬(閘極)210A與210B是形成在N型井區110上。
閘極金屬210A是設置在P+摻雜區150A與150B之間。在一些實施例中，閘極金屬210A以及P+摻雜區150A與150B會形成PMOS電晶體MP1。P+摻雜區150A是耦接於電源供應端VDD，並形成PMOS電晶體MP1的源極區S。P+摻雜區150B是耦 接於第一節點n1A，以及P+摻雜區150B會形成PMOS電晶體MP1的汲極區D。對PMOS電晶體MP1而言，閘極金屬210A是耦接於第二節點n2A，以及PMOS電晶體MP1的主動區(例如通道)是形成在P+摻雜區150A與150B之間。在一些實施例中，PMOS電晶體MP1是由以並聯方式耦接之複數PMOS電晶體所形成，且並聯耦接之PMOS電晶體的結構是相似於PMOS電晶體MP1的結構。
閘極金屬210B是設置在P+摻雜區150B與150C之間。在一些實施例中，閘極金屬210B以及P+摻雜區150B與150C會形成PMOS電晶體MP2。P+摻雜區150B是耦接於第一節點n1A，以及P+摻雜區150B會形成PMOS電晶體MP2的汲極區D。P+摻雜區150C是耦接於第二節點n2A，以及P+摻雜區150C會形成PMOS電晶體MP2的源極區Sc。對PMOS電晶體MP2而言，閘極金屬210B是耦接於第二節點n2A，以及PMOS電晶體MP2的主動區(例如通道)是形成在P+摻雜區150B與150C之間。在一些實施例中，PMOS電晶體MP2是由以並聯方式耦接之複數PMOS電晶體所形成，且並聯耦接之PMOS電晶體的結構是相似於PMOS電晶體MP2的結構。
在P型基底115之P型井區120中的電晶體陣列會形成NMOS電晶體MN1與MN2。P+摻雜區150形成在P型井區120內並在兩絕緣區130D與130E之間，例如淺溝渠隔離。在一些實施例中，P型井區120是經由P+摻雜區150而耦接於接地端VSS，以及P型井區120會形成NMOS電晶體MN1與MN2的基極B。為了簡化說明，將省略描述在P+摻雜區150、N+摻雜區 140A-140C、第一節點n1A、第二節點n2A，以及接地端VSS之間的接點、導通孔以及金屬層。
N+摻雜區140A、140B與140C是形成在P型井區120內，以及N+摻雜區140B是設置在N+摻雜區140A與140C之間。閘極金屬220A與220B是形成在P型井區120上。
閘極金屬220A是設置在N+摻雜區140A與140B之間。在一些實施例中，閘極金屬220A以及N+摻雜區140A與140B會形成NMOS電晶體MN1。N+摻雜區140A是耦接於接地端VSS，以及N+摻雜區140A會形成NMOS電晶體MN1的源極區S。N+摻雜區140B是耦接於第二節點n2A，以及N+摻雜區140B會形成NMOS電晶體MN1的汲極區D。對NMOS電晶體MN1而言，閘極金屬220A是耦接於第一節點n1A，以及NMOS電晶體MN1的主動區(例如通道)是形成在N+摻雜區140A與140B之間。在一些實施例中，NMOS電晶體MN1是由以並聯方式耦接之複數NMOS電晶體所形成，且並聯耦接之NMOS電晶體的結構是相似於NMOS電晶體MN1的結構。
閘極金屬220B是設置在N+摻雜區140B與140C之間。在一些實施例中，閘極金屬220B以及N+摻雜區140B與140C會形成NMOS電晶體MN2。N+摻雜區140B是耦接於第二節點n2A，以及N+摻雜區140B會形成NMOS電晶體MN2的汲極區D。N+摻雜區140C是耦接於第一節點n1A，以及N+摻雜區140C會形成NMOS電晶體MN2的源極區Sc。再者，NMOS電晶體MN2的源極區Sc(例如N+摻雜區140C)是經由絕緣區130C而分離於PMOS電晶體MP2的源極區Sc(例如P+摻雜區150C)。對NMOS 電晶體MN2而言，閘極金屬220B是耦接於第一節點n1A，以及NMOS電晶體MN2的主動區(例如通道)是形成在N+摻雜區140B與140C之間。在一些實施例中，NMOS電晶體MN2是由以並聯方式耦接之複數NMOS電晶體所形成，且並聯耦接之NMOS電晶體的結構是相似於NMOS電晶體MN2的結構。
在這些實施例中，在N型井區110中源極區S/Sc與汲極區D會交錯形成一陣列或一排的PMOS電晶體，以及在P型井區120中源極區S/Sc與汲極區D會交錯形成一陣列或一排的PMOS電晶體。在一些實施例中，PMOS電晶體的數量是相同於NMOS電晶體的數量。在一些實施例中，N型井區110中的PMOS電晶體以及P型井區120中的NMOS電晶體是安排在相同列(row)。在一些實施例中，N型井區110中的PMOS電晶體以及P型井區120中的NMOS電晶體是安排在相鄰列。
在一些實施例中，PMOS電晶體MP1的源極區S是耦接於電源供應端VDD，以及PMOS電晶體MP2的源極區Sc是經由第二節點n2A而耦接於NMOS電晶體MN1的汲極區D。因此，PMOS電晶體MP1與MP2之源極區S與Sc的配置是不同的。此外，PMOS電晶體MP1與MP2的閘極是經由第二節點n2A而耦接於NMOS電晶體MN1的汲極區D。PMOS電晶體MP1與MP2的汲極區D是經由第一節點n1A而耦接於NMOS電晶體MN1與MN2的閘極。
相似地，NMOS電晶體MN1的源極區S是耦接於接地端VSS，以及NMOS電晶體MN2的源極區Sc經由第一節點n1A而耦接於PMOS電晶體MP1的汲極區D。因此，NMOS電晶體MN1 與MN2之源極區S與Sc的配置是不相同的。再者，NMOS電晶體MN1與MN2的閘極是經由第一節點n1A而耦接於PMOS電晶體MP1的汲極區D。NMOS電晶體MN1與MN2的汲極區D是經由第二節點n2A而耦接於PMOS電晶體MP1與MP2的閘極。
在一些實施例中，PMOS電晶體MP1與MP2是由在N型井區110之電晶體陣列中以並聯方式耦接之複數PMOS電晶體所形成。相似地，NMOS電晶體MN1與MN2是由在P型井區120之電晶體陣列中以並聯方式耦接之複數NMOS電晶體所形成。
第3圖係顯示根據本發明一些實施例所述之電容單元100B，其可作為解耦合電容。電容單元100B能提供電容值，用以降低在電源供應上的雜訊。
電容單元100B包括耦接於電源供應端VDD與第一節點n1B之間的PMOS電晶體MP1，以及耦接於接地端VSS與第二節點n2B之間的NMOS電晶體MN1。PMOS電晶體MP1的閘極是耦接於第二節點n2B，以及NMOS電晶體MN1的閘極是耦接於第一節點n1B。PMOS電晶體MP1和NMOS電晶體MN1會形成交互耦接之解耦合結構，用以增加靜電放電保護並降低閘極漏電流。
電容單元100B更包括PMOS電晶體MP3和NMOS電晶體MN3。PMOS電晶體MP3是耦接於電源供應端VDD與第二節點n2B之間，以及PMOS電晶體MP3的閘極是耦接於第二節點n2B。NMOS電晶體MN3是耦接於第一節點n1B與接地端VSS之間，以及NMOS電晶體MN3的閘極是耦接於第一節點n1B。
在一些實施例中，PMOS電晶體MP1與MP3是由以 並聯方式耦接之複數PMOS電晶體所形成，以及NMOS電晶體MN1與MN3是由以並聯方式耦接之複數NMOS電晶體所形成。例如，PMOS電晶體MP3是由並聯耦接之PMOS電晶體MP3_1與MP3_2(例如MP3_1//MP3_2)所形成，以及NMOS電晶體MN3是由並聯耦接之NMOS電晶體MN3_1與MN3_2(例如(MN3_1//MN3_2)所形成。PMOS電晶體MP3_1與MP3_2以及NMOS電晶體MN3_1與MN3_2將詳細描述於後。
在電容單元100B中，PMOS電晶體MP1與MP3的基極是耦接於電源供應端VDD，以及NMOS電晶體MN1與MN3的基極是耦接於接地端VSS。
第4A圖係顯示根據本發明一些實施例所述之第3圖之電容單元100B的上視圖，而第4B圖係顯示第4A圖中沿著線B-BB的剖面圖。
同時參考第3圖、第4A圖與第4B圖，在P型基底115之N型井區110中的電晶體陣列會形成PMOS電晶體MP1與MP3，而PMOS電晶體MP3是由並聯耦接之PMOS電晶體MP3_1與MP3_2所形成。N+摻雜區140形成在N型井區110內並在兩絕緣區130A與130B之間，例如淺溝渠隔離。在一些實施例中，N型井區110是經由N+摻雜區140而耦接於電源供應端VDD，且N型井區110會形成PMOS電晶體MP1、MP3_1與MP3_2的基極B。為了簡化說明，將省略描述在N+摻雜區140、P+摻雜區150A_1、150A_2、150B與150D、第一節點n1B、第二節點n2B以及電源供應端VDD之間的接點、導通孔以及金屬層。
P+摻雜區150A_1、150A_2、150B與150D形成在N 型井區110中。P+摻雜區150D是設置在P+摻雜區150A_1與150A_2之間，以及P+摻雜區150A_2是設置在P+摻雜區150D與150B之間。閘極金屬210C、210D與210A是形成在N型井區110上。
閘極金屬210C是設置在P+摻雜區150A_1與150D之間。在一些實施例中，閘極金屬210C與P+摻雜區150A_1和150D會形成PMOS電晶體MP3_1。P+摻雜區150A_1是耦接於電源供應端VDD，以及P+摻雜區150A_1會形成PMOS電晶體MP3_1的源極區S。P+摻雜區150D是耦接於第二節點n2B，以及P+摻雜區150D形成PMOS電晶體MP3_1的汲極區Dc。對PMOS電晶體MP3_1而言，閘極金屬210C是耦接於第二節點n2B，以及PMOS電晶體MP3_1的主動區(例如通道)是形成在P+摻雜區150A_1與150D之間。
閘極金屬210D是設置在P+摻雜區150D與150A_2之間。在一些實施例中，閘極金屬210D與P+摻雜區150D和150A_2會形成PMOS電晶體MP3_2。P+摻雜區150D是耦接於第二節點n2B，以及P+摻雜區150D形成PMOS電晶體MP3_2的汲極區Dc。P+摻雜區150A_2是耦接於電源供應端VDD，以及P+摻雜區150A_2會形成PMOS電晶體MP3_2的源極區S。對PMOS電晶體MP3_2而言，閘極金屬210D是耦接於第二節點n2B，以及PMOS電晶體MP3_2的主動區(例如通道)是形成在P+摻雜區150D與150A_2之間。
閘極金屬210A是設置在P+摻雜區150A_2與150B之間。在一些實施例中，閘極金屬210A與P+摻雜區150A_2和 150B會形成PMOS電晶體MP1。P+摻雜區150A_2是耦接於電源供應端VDD，以及P+摻雜區150A_2形成PMOS電晶體MP1的源極區S。P+摻雜區150B是耦接於第一節點n1B，以及P+摻雜區150B形成PMOS電晶體MP1的汲極區D。對PMOS電晶體MP1而言，閘極金屬210A是耦接於第二節點n2B，以及PMOS電晶體MP1是主動區(例如通道)是形成在P+摻雜區150B與150A_2之間。
在P型基底115之P型井區120中的電晶體陣列會形成NMOS電晶體MN1與MN3，而NMOS電晶體MN3是由並聯之NMOS電晶體MN3_1與MN3_2所形成。P+摻雜區150形成在P型井區120內並在兩絕緣區130D與130E之間，例如淺溝渠隔離。在一些實施例中，P型井區120是經由P+摻雜區150而耦接於接地端VSS，以及P型井區120會形成NMOS電晶體MN1與MN3的基極B。為了簡化說明，將省略描述在P+摻雜區150、N+摻雜區140A、140A_2、140B與140D、第一節點n1B、第二節點n2B，以及接地端VSS之間的接點、導通孔以及金屬層。
N+摻雜區140A_1、140A_2、140B與140D形成在P型井區120中。N+摻雜區140A_2是設置在N+摻雜區140B與140D之間，以及N+摻雜區140D是設置在N+摻雜區140A_2與140A_1之間。閘極金屬220C、220D與220A是形成在P型井區120上。
閘極金屬220C是設置在N+摻雜區140A_1與140D之間。在一些實施例中，閘極金屬220C與N+摻雜區140A_1以及140D形成NMOS電晶體MN3_1。N+摻雜區140A_1是耦接於接 地端VSS，以及N+摻雜區140A_1會形成NMOS電晶體MN3_1的源極區S。N+摻雜區140D是耦接於第一節點n1B，以及N+摻雜區140D會形成NMOS電晶體MN3_1的汲極區Dc。對NMOS電晶體MN3_1而言，閘極金屬220C是耦接於第一節點n1B，以及NMOS電晶體MN3_1的主動區(例如通道)是形成在N+摻雜區140A_1與140D之間。
閘極金屬220D是設置在N+摻雜區140D與140A_2之間。在一些實施例中，閘極金屬220D與N+摻雜區140D以及140A_2形成NMOS電晶體MN3_2。N+摻雜區140D是耦接於第一節點n1B，以及N+摻雜區140D會形成NMOS電晶體MN3_2的汲極區Dc。N+摻雜區140A_2是耦接於接地端VSS，以及N+摻雜區140A_2會形成NMOS電晶體MN3_2的源極區S。對NMOS電晶體MN3_2而言，閘極金屬220D是耦接於第一節點n1B，以及NMOS電晶體MN3_2的主動區(例如通道)是形成在N+摻雜區140D與140A_2之間。
閘極金屬220A是設置在N+摻雜區140A_2與140B之間。在一些實施例中，閘極金屬220A與N+摻雜區140A_2以及140B會形成NMOS電晶體MN1。N+摻雜區140A_2是耦接於接地端VSS，以及N+摻雜區140A_2會形成NMOS電晶體MN1的源極區S。N+摻雜區140B是耦接於第二節點n2B，以及N+摻雜區140B會形成NMOS電晶體MN1的汲極區D。對NMOS電晶體MN1而言，閘極金屬220A是耦接於第一節點n1B，以及NMOS電晶體MN1的主動區(例如通道)是形成在N+摻雜區140A_2與140B之間。
在這些實施例中，在N型井區110中源極區S與汲極區D/Dc會交錯形成一陣列或一排的PMOS電晶體，以及在P型井區120中源極區S與汲極區D/Dc會交錯形成一陣列或一排的NMOS電晶體。在一些實施例中，PMOS電晶體的數量是相同於NMOS電晶體的數量。在一些實施例中，N型井區110中的PMOS電晶體以及P型井區120中NMOS電晶體是安排在相同列。在一些實施例中，N型井區110中的PMOS電晶體以及P型井區120中NMOS電晶體是安排在相鄰列。
在一些實施例中，PMOS電晶體MP1的汲極區D是經由第一節點n1B而耦接於NMOS電晶體MN1的閘極，以及PMOS電晶體MP3(例如MP3_1//MP3_2)的汲極區Dc是耦接於NMOS電晶體MN1的汲極區D。因此，PMOS電晶體MP1與MP3(例如MP3_1//MP3_2)之汲極區D與Dc的配置是不同的。再者，PMOS電晶體MP1與MP3的閘極是經由第二節點n2B而耦接於NMOS電晶體MN1的汲極區D。PMOS電晶體MP1與MP3的源極區S是耦接於電源供應端VDD。
相似地，NMOS電晶體MN1的汲極區D是經由第二節點n2B而耦接於PMOS電晶體MP1閘極，以及NMOS電晶體MN3(例如MN3_1//MN3_2)的汲極區Dc是經由第一節點n1B而耦接於PMOS電晶體MP1的汲極區D。因此，NMOS電晶體MN1與MN3之汲極區D與Dc的配置是不同的。此外，NMOS電晶體MN1與MN3的閘極是經由第一節點n1B而耦接於PMOS電晶體MP1的汲極區D。NMOS電晶體MN1與MN3的源極區S是耦接於接地端VSS。
在一些實施例中，PMOS電晶體MP1與MP3是由在N型井區110之電晶體陣列中以並聯方式耦接之複數PMOS電晶體所形成。相似地，NMOS電晶體MN1與MN3是由在P型井區120之電晶體陣列中以並聯方式耦接之複數NMOS電晶體所形成。
第5A圖係顯示根據本發明一些實施例所述之電容單元100C，其可作為解耦合電容。電容單元100C能提供電容值，用以降低在電源供應端上的雜訊。
電容單元100C包括耦接於電源供應端VDD與第一節點n1C之間的PMOS電晶體MP1以及耦接於接地端VSS與第二節點n2C之間的NMOS電晶體MN1。PMOS電晶體MP1的閘極是耦接於第二節點n2C，以及NMOS電晶體MN1的閘極是耦接於第一節點n1C。PMOS電晶體MP1與NMOS電晶體MN1會形成交互耦接之解耦合結構，用以增加靜電放電保護並降低閘極漏電流。
電容單元100C更包括PMOS電晶體MP2與NMOS電晶體MN3，而NMOS電晶體MN3是由並聯耦接之NMOS電晶體MN3_1與MN3_2(例如MP3_1//MP3_2)所形成。PMOS電晶體MP2耦接於第一節點n1C與第二節點n2C之間，以及PMOS電晶體MP2的閘極是耦接於第二節點n2C。NMOS電晶體MN3是耦接於第一節點n1C與接地端VSS之間，以及NMOS電晶體MN3的閘極是耦接於第一節點n1C。此外，PMOS電晶體MP1與MP2的基極B是耦接於電源供應端VDD，以及NMOS電晶體MN1與MN3的基極B是耦接於接地端VSS。
第5B圖係顯示根據本發明一些實施例所述之第5A 圖之電容單元100C的上視圖，而第5C圖係顯示第5B圖中沿著線C-CC的剖面圖。
在第5B圖與第5C圖中，PMOS電晶體MP1與MP2的配置是相同於第2A圖與第2B圖中PMOS電晶體MP1與MP2。此外，NMOS電晶體MN1與MN3的配置是相同於第4A圖與第4B圖中NMOS電晶體MN1與MN3。為了簡化說明，將不再描述PMOS電晶體MP1與MP2以及NMOS電晶體MN1與MN3的配置。
第6A圖係顯示根據本發明一些實施例所述之電容單元100D，其可作為解耦合電容。電容單元100D能提供電容值，用以降低在電源供應端上的雜訊。
電容單元100D包括耦接於電源供應端VDD與第一節點n1D之間的PMOS電晶體MP1以及耦接於接地端VSS與第二節點n2D之間的NMOS電晶體MN1。PMOS電晶體MP1的閘極是耦接於第二節點n2D，以及NMOS電晶體MN1的閘極是耦接於第一節點n1D。PMOS電晶體MP1以及NMOS電晶體MN1會形成交互耦接之解耦合結構，用以增加靜電放電保護並降低閘極漏電流。
電容單元100D更包括PMOS電晶體MP3以及NMOS電晶體MN2，而PMOS電晶體MP3是由並聯耦接之PMOS電晶體MP3_1與MP3_2。PMOS電晶體MP3是耦接於電源供應端VDD與第二節點n2D之間，以及PMOS電晶體MP3的閘極是耦接於第二節點n2D。NMOS電晶體MN2是耦接於第一節點n1D與第二節點n2D之間，以及NMOS電晶體MN2的閘極是耦接於第一節點n1D。再者，PMOS電晶體MP1與MP3的基極B是耦接於電源供 應端VDD，以及NMOS電晶體MN1與MN2的基極B是耦接於接地端VSS。
第6B圖係顯示根據本發明一些實施例所述之第6A圖之電容單元100D的上視圖，而第6C圖係顯示第6B圖中沿著線D-DD的剖面圖。
在第6B圖與第6C圖中，PMOS電晶體MP1與MP3的配置是相同於第4A圖與第4B圖中PMOS電晶體MP1與MP3。此外，NMOS電晶體MN1與MN2的配置是相同於第2A圖與第2B圖中NMOS電晶體MN1與MN2。為了簡化說明，將不再描述PMOS電晶體MP1與MP3以及NMOS電晶體MN1與MN2的配置。
閂鎖現象(latch-up)是一種可能發生在積體電路(IC)中的短路。更具體地說，閂鎖現象是在無意中產生的低阻抗路徑，將會導致高電流經由積體電路中的寄生結構(例如PNPN結構)而在電源供應端VDD和接地端VSS之間傳導。閂鎖現象可能導致積體電路停止操作甚至被破壞。寄生的PNPN結構作為PNP電晶體和NPN電晶體而堆疊在彼此旁邊。當PNP電晶體和NPN電晶體之一者導通時，另一者也開始導通，並發生不想要的閂鎖現象。然後，只要結構是正向偏壓且高電流會流經寄生PNPN結構，則PNP電晶體和NPN電晶體就彼此保持飽和。在這些實施例中，電容器單元100A-100D可以形成用於增強閂鎖抗擾性的低阻抗路徑，以下將描述低電阻路徑。
第7A圖係顯示第1圖之電容單元100A中半導體控制整流器(semiconductor-controlled rectifier，SCR)300A之電源雜訊觸發等效電路，以及第7B圖係顯示第7A圖之半導體控制 整流器300A的剖面圖。
同時參考第7A圖與第7B圖，半導體控制整流器300A包括兩雙極接面電晶體(BJT)Q1與Q2，以及電組Rw和Rs。雙極接面電晶體Q1是由P+摻雜區150A(例如PMOS電晶體MP1的源極區S)、N型井區110以及P型基底115所形成之PNP雙極電晶體。雙極接面電晶體Q2是由N型井區110、P型基底115以及N+摻雜區140A(例如NMOS電晶體MN1的源極區S)所形成之NPN雙極電晶體。電阻Rw是表示N型井區110的等效阻抗，以及電祖Rs是表示P型基底115的等效阻抗。
當雙極接面電晶體Q1的基極-射極接面被來自電源供應端VDD之電流或是電壓雜訊順向偏壓時，雙極接面電晶體Q1會被導通，並引起雙極接面電晶體Q1的集極電流I1。假如電流I1足夠大到可導通雙極接面電晶體Q2，則更多的電流將注入到雙極接面電晶體Q1的基極區中。因此，雙極接面電晶體Q1與Q2會在飽和模式下並促使高電流從電源供應端VDD導通至接地端VSS。
藉由在電容單元100A中由PMOS電晶體MP1和NMOS電晶體MN1所形成的交叉耦接解耦合結構中加入PMOS電晶體MP2和NMOS電晶體MN2，可形成低阻抗路徑Path1以便將半導體控制整流器300A中的雙極接電晶體Q1和Q2的基極區中的少量載子進行放電，以及電阻RPath1是表示低電阻路徑Path1的等效阻抗。當雙極接電晶體Q1導通時，雙極接面電晶體Q1的主動集極會提供分流電流I2，以便將從雙極接電晶體Q1的基極-射極所注入的少數載子進行放電，於是來自雙極接電 晶體Q1的電流I1會減少。因此，需要較高的集極電流來導通雙極接面電晶體Q2。此外，用於接通半導體控制整流器300A之雙極接電晶體Q1的基極-射極電壓VBE會增加。
在一些實施例中，低阻抗路徑Path1是經由N型井區110中電晶體陣列內的一個或多個PMOS電晶體的源極區Sc及/或汲極區Dc而由P型井區120中電晶體陣列內的一個或多個NMOS電晶體的N通道導通所提供。
以在N型井區110中具有源極區Sc(例如P+摻雜區150C)之電容單元100A作為例子來說明，低阻抗路徑Path1是從N型井區110至接地端VSS依序經由P+摻雜區150C、第二節點n2A、N+摻雜區140B、對應於閘極金屬220A之主動區(例如N通道)以及N+摻雜區140A所形成。因此，耦接於NMOS電晶體之汲極區D的PMOS電晶體的源極區Sc或是汲極區Dc將會形成低阻抗路徑Path1，以便將雙極接面電晶體Q1之基極區中的少量載子進行放電，因此會引起閂鎖現象的維持電壓與觸發電流將會減少，用以作為閂鎖保護並改善閂鎖耐受性。
第8A圖係顯示第1圖之電容單元100A中半導體控制整流器300B之接地雜訊觸發等效電路，以及第8B圖係顯示第8A圖之半導體控制整流器300B的剖面圖。
同時參考第8A圖與第8B圖，當雙極接面電晶體Q2的基極-射極接面被來自接地端VSS之電流或是電壓雜訊順向偏壓時，雙極接面電晶體Q2會被導通，並引起雙極接面電晶體Q2的集極電流I3。假如集極電流I3足夠大到可導通雙極接面電晶體Q1，則更多的電流將注入到雙極接面電晶體Q2的基極區 中。因此，雙極接面電晶體Q1與Q2會在飽和模式下並促使高電流從電源供應端VDD導通至接地端VSS。
藉由在電容單元100A中由PMOS電晶體MP1和NMOS電晶體MN1所形成的交叉耦接解耦合結構中加入PMOS電晶體MP2和NMOS電晶體MN2，可形成低阻抗路徑Path2以便將半導體控制整流器300B中的雙極接電晶體Q1和Q2的基極區中的少量載子進行放電，以及電阻RPath2是表示低電阻路徑Path2的等效阻抗。當雙極接電晶體Q2導通時，雙極接面電晶體Q2的主動集極會提供分流電流I4，以便將從雙極接電晶體Q2的基極-射極所注入的少數載子進行放電，於是來自雙極接電晶體Q2的電流I3會減少。因此，需要較高的集極電流來導通雙極接面電晶體Q1。此外，用於接通半導體控制整流器300B之雙極接電晶體Q2之所需的基極-射極電壓VBE會增加。
在一些實施例中，低阻抗路徑Path2是經由P型井區120中電晶體陣列內的一個或多個NMOS電晶體的源極區Sc及/或汲極區Dc而由N型井區110中電晶體陣列內的一個或多個PMOS電晶體的P通道導通所提供。
以在P型井區120中具有源極區Sc(例如N+摻雜區140C)之電容單元100A作為例子來說明，低阻抗路徑Path2是從P型井區120至電源供應端VDD依序經由N+摻雜區140C、第一節點n1A、P+摻雜區150B、對應於閘極金屬210A之主動區(例如P通道)以及P+摻雜區150A所形成。因此，耦接於PMOS電晶體之汲極區D的NMOS電晶體的源極區Sc或是汲極區Dc將會形成低阻抗路徑Path2，以便將雙極接面電晶體Q2之基極區中的 少量載子進行放電，因此會引起閂鎖現象的維持電壓與觸發電流將會減少，用以作為閂鎖保護並改善閂鎖耐受性。
對N型井區110中之PMOS電晶體MP1以及P型井區120之中NMOS電晶體MN1而言，PMOS電晶體MP1與NMOS電晶體MN1的閘極是分別耦接於NMOS電晶體MN1與PMOS電晶體MP1的汲極。PMOS電晶體MP1的源極區S與基極B皆耦接於電源供應端VDD，以及NMOS電晶體MN1的源極區S與基極B皆耦接於接地端VSS。PMOS電晶體MP1與NMOS電晶體MN1的配置可使閘極電壓能導通電晶體的通道導通，以及通道阻抗是串聯連接於PMOS電晶體MP1與NMOS電晶體MN1的閘極。因此，可提供具有串接通道阻抗的MOS電容值，以增加靜電放電保護並降低電源供應端VDD與接地端VSS的閘極漏電流。
對N型井區110中之PMOS電晶體MP2與MP3以及P型井區120中之NMOS電晶體MN2與MN3而言，源極區Sc與汲極區Dc的配置可分別提供N型井區110與P型井區120之內嵌P+與N+主動集極。對PMOS電晶體MP2與MP3之P+主動集極而言，N型井區110中之源極區Sc或是汲極區Dc是經由低阻抗路徑(例如第7B圖之低阻抗路徑Path1)而耦接於接地端VSS，以及低阻抗路徑可以是NMOS電晶體MN1內之N通道導通。相似地，對NMOS電晶體MN2與MN3之N+主動集極而言，P型井區120之源極區Sc或是汲極區Dc是經由低阻抗路徑(例如第8B圖之低阻抗路徑Path2)而耦接於電源供應端VDD，以及低阻抗路徑可以是PMOS電晶體MP1內之P通道導通。因此，提供了高傳導路徑，以便對寄生PNPN結構中雙極接面電晶體Q1和Q2的基極區中 的少數載子進行放電。因此，主動集極會從雙極接面電晶體Q1/Q2的基極形成分流路徑至接地端VSS和電源供應端VDD。分流路徑可改善雙極接面電晶體Q1/Q2所需的基極-射極電壓，用以導通半導體控制整流器結構，從而避免不必要的閂鎖現象。因此，可增強電容單元本身的閂鎖耐受性，並提高積體電路內半導體控制整流器的維持電壓和觸發電流。
本發明實施例提供了電容單元及其結構。電容單元具有由PMOS電晶體MP1與NMOS電晶體MN1形成之交互耦接之解耦合結構，以及交互耦接之解耦合結構可提供MOS電容值用以降低電源供應端的雜訊。此外，電容單元更具有兩種類型的源極/汲極配置，例如S/D與Sc/Dc，其能提供更強大能力來對抗靜電放電應力和閂鎖現象。源極/汲極配置S/D可提供通道導體阻抗來連接於MOS電容值，其能改善ESD位準並降低閘極漏電。此外，源極/汲極配置Sc/Dc能在MOS電晶體之井區內提供內嵌主動集極，其能改善電容單元之閂鎖耐受性。因此，電容單元可保護自身免受積體電路之電源供應線中雜訊源所觸發的高電流傳導(閂鎖)現象。此外，電容單元可具有較低的布局面積要求，以作為閂鎖保護組合，例如帶密度(strap density)、PMOS和NMOS電晶體之間的間隔以及環形佈置(quard-rings placement)。因此，積體電路的晶片面積會減少。
本發明實施例提供一種電容單元。電容單元包括一第一PMOS電晶體、一第一NMOS電晶體、一第二PMOS電晶體以及一第二NMOS電晶體。第一PMOS電晶體耦接於一電源供應端以及一第一節點之間，具有耦接於一第二節點之閘極。第 一NMOS電晶體耦接於一接地端以及第二節點之間，具有耦接於第一節點之閘極。第二PMOS電晶體具有耦接於第二節點之汲極與閘極，以及耦接於電源供應端或是第一節點的源極。第二NMOS電晶體具有耦接於第一節點之汲極與閘極，以及耦接於接地端或是第二節點的源極。
在一些實施例中，第二PMOS電晶體的源極是耦接於電源供應端，而第二NMOS電晶體的源極是耦接於接地端。
在一些實施例中，第二PMOS電晶體的源極是耦接於電源供應端，而第二NMOS電晶體的源極是耦接於第二節點。
在一些實施例中，第二PMOS電晶體的源極是耦接於第一節點，而第二NMOS電晶體的源極是耦接於接地端。
在一些實施例中，第二PMOS電晶體的源極是耦接於第一節點，而第二NMOS電晶體的源極是耦接於第二節點。
本發明實施例提供一種電容單元結構。電容單元結構包括一半導體基底、在半導體基底上之一第一井區、在第一井區內之一第一源極區與一第一汲極區、一第一主動區、在半導體基底上之一第二井區、在第二井區內之一第二源極區與一第二汲極區、一第二主動區、在第一井區內之一第一摻雜區、一第三主動區、在第二井區內之一第二摻雜區、一第四主動區。半導體基底具有一第一導電類型。第一井區具有一第二導電類型。第一源極耦接於一第一電源線。第一主動區在第一井區內且在第一源極區以及第一汲極區之間。第二井區具有第一導電類型。第二源極區耦接於一第二電源線。第二汲極區耦接於第一主動區。第二主動區在第二井區內且在第二源極區以 及第二汲極區之間，並耦接於第一汲極區。第一摻雜區耦接於第二汲極區，並具有第一導電類型。第三主動區在第一井區內且在第一摻雜區以及第一汲極區之間或是在第一摻雜區以及第一源極區之間，並耦接於第二汲極區。第二摻雜區耦接於第一汲極區，並具有第二導電類型。第四主動區在第二井區內且在第二摻雜區以及第二汲極區之間或是在第二摻雜區以及第二源極區之間，並耦接於第一汲極區。
在一些實施例中，電容單元結構更包括一第三摻雜區與一第四摻雜區。第三摻雜區是在第一井區內並耦接於第一電源線，且具有第二導電類型。第四摻雜區是在第二井區內並耦接於第二電源線，且具有第一導電類型。
在一些實施例中，電容單元結構更包括一第一絕緣區、一第二絕緣區與一第三絕緣區。第一絕緣區是在第一井區內並在第三摻雜區與第一源極區之間。第二絕緣區是在第一井區內並在第四摻雜區與第二源極區之間。第三絕緣區是在第一井區與第二井區之間。
在一些實施例中，第一摻雜區是一第三源極區，而第三主動區是在第三源極區以及第一汲極區之間，其中第二摻雜區是一第四源極區，而第四主動區是在第四源極區以及第二汲極區之間。
在一些實施例中，第一摻雜區是一第三汲極區，而第三主動區是在第三汲極區以及第一源極區之間，其中第二摻雜區是一第四汲極區，而第四主動區是在第四汲極區以及第二源極區之間。
在一些實施例中，第一摻雜區是一第三源極區，而第三主動區是在第三源極區以及第一汲極區之間，其中第二摻雜區是一第三汲極區，而第四主動區是在第三汲極區以及第二源極區之間。
在一些實施例中，第一摻雜區是一第三汲極區，而第三主動區是在第三汲極區以及第一源極區之間，其中第二摻雜區是一第三源極區，而第四主動區是在第三源極區以及第二汲極區之間。
在一些實施例中，第一與第二電源線之一者是耦接於一電源供應端，以及第一與第二電源線之另一者是耦接於一接地端。
本發明實施例提供一種電容單元結構。電容單元結構包括半導體基底、半導體基底上之N型井區、複數PMOS電晶體、半導體基底上之P型井區以及複數NMOS電晶體。每一PMOS電晶體包括第一源極區、第一汲極區以及在N型井區內且在第一源極區與第一汲極區的第一主動區，其中第一源極區與第一汲極區交錯以形成第一列。每一NMOS電晶體包括第二源極區、第二汲極區以及在P型井區內且在第二源極區與第二汲極區的第二主動區，其中第二源極區與第二汲極區交錯以形成第二列。一第一群組之PMOS電晶體的第一源極是耦接於一電源線，以及一第一群組之NMOS電晶體的第二源極是耦接於一接地端。PMOS電晶體的第一主動區是耦接於第一群組之NMOS電晶體的第二汲極，而NMOS電晶體的第二主動區是耦接於第一群組之PMOS電晶體的第一汲極。一第二群組之PMOS電晶體 的第一汲極是耦接於第一群組之NMOS電晶體之第二主動區或是第二汲極區，以及第二群組之PMOS電晶體的第一源極是耦接於第一群組之NMOS電晶體之第二汲極區或是電源線。一第二群組之NMOS電晶體的第二汲極是耦接於第一群組之PMOS電晶體之第一主動區或是第一汲極區，以及第二群組之PMOS電晶體的第二源極是耦接於第一群組之PMOS電晶體之第一汲極區或是接地端。
在一些實施例中，PMOS電晶體的基極是耦接於電源線，而NMOS電晶體的基極是耦接於接地端。
在一些實施例中，當第二群組之PMOS電晶體的第一汲極區耦接於第一群組之NMOS電晶體之第二主動區時，第二群組之PMOS電晶體的第一源極區是耦接於第一群組之NMOS電晶體的第二汲極區。
在一些實施例中，當第二群組之PMOS電晶體的第一汲極區耦接於第一群組之NMOS電晶體之第二汲極區時，第二群組之PMOS電晶體的第一源極區是耦接於電源線。
在一些實施例中，當第二群組之NMOS電晶體的第二汲極區耦接於第一群組之PMOS電晶體之第一主動區時，第二群組之NMOS電晶體的第二源極區是耦接於第一群組之PMOS電晶體的第一汲極區。
在一些實施例中，當第二群組之NMOS電晶體的第二汲極區耦接於第一群組之PMOS電晶體之第一汲極區時，第二群組之NMOS電晶體的第二源極區是耦接於接地端。
在一些實施例中，PMOS電晶體的數量是相同於 NMOS電晶體的數量。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (1)

  1. 一種電容單元，包括：一第一PMOS電晶體，耦接於一電源供應端以及一第一節點之間，具有耦接於一第二節點之閘極；一第一NMOS電晶體，耦接於一接地端以及上述第二節點之間，具有耦接於上述第一節點之閘極；一第二PMOS電晶體，具有耦接於上述第二節點之汲極與閘極，以及耦接於上述電源供應端或是上述第一節點的源極；以及一第二NMOS電晶體，具有耦接於上述第一節點之汲極與閘極，以及耦接於上述接地端或是上述第二節點的源極。
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