TW201839966A - 影像感測器 - Google Patents

Abstract

在一相關的影像感測器中有影像訊號之SN比變得不穩定的問題。根據一例示性實施例，一種影像感測器包含一第一晶片A及一第二晶片B，該第二晶片B係用以經由一微凸塊自該第一晶片接收一訊號並經由該微凸塊將該訊號傳輸至該第一晶片，該第一晶片係堆疊於該第二晶片之上部上，其中在該第一晶片上有設置在一晶格結構中的複數像素電路31 - 3n，該複數像素電路中的每一者皆包含光電轉換元件41、傳輸電晶體42、重置電晶體43、及放大電晶體44，且在該第二晶片上有一類比數位轉換器電路的至少一輸入級電路COMP，該類比數位轉換器電路係用以將來自該像素電路31 – 3n的一暗層次訊號與一成像訊號輸出轉換為一數位值，且該輸入級電路COMP的數目係為該複數像素電路之複數線之數目的至少兩倍。

Description

影像感測器

本發明係關於影像感測器，例如係關於具有多晶片堆疊在一起之結構的影像感測器。

在將光學資訊轉換為相機等之影像數據的影像感測器中，光電轉換元件係設置於晶格結構中。影像感測器的類別包含滾動式快門與全局式快門。滾動式快門影像感測器在每一線中以特定的時間延遲進行曝光及成像訊號讀出。在滾動式快門影像感測器中，由於一次進行一線中的成像，因此若對高速移動的目標攝像，會發生其中影像斜向形變的滾動形變。另一方面，全局式快門影像感測器在所有的光電轉換元件上同時進行曝光並讀出此曝光所產生的成像訊號。是以，在全局式快門影像感測器中不會發生滾動形變。影像感測器使用全局式快門技術的一實例係載於日本專利號4835710文獻的說明書中。

在日本專利號4835710文獻中所揭露的固態影像感測器裝置具有一種結構，其中其上形成有光電轉換單元的第一基板及其上形成有電荷累積電容器單元與複數MOS電晶體的第二基板係接合在一起。又，複數連接電極係形成在第一基板及第二基板每一者上，且第一基板與第二基板係藉由此些連接電極而電連接。是以，根據日本專利號4835710中所揭露之固態影像感測器裝置，可在較小面積中形成具有全局式快門功能的固態影像感測器裝置。

然而，日本專利號4835710文獻中所揭露的影像感測器具有下列的潛在問題：在自光電轉換單元擷取成像訊號並將成像訊號轉換為影像數據的過程中成像訊號會變得不穩定，或因為雜訊被混合至訊號中而使所獲得的影像數據品質退化。

自附圖及說明書的內容，其他問題及本發明的新穎特徵將變得更明白。

根據一例示性實施例，一種影像感測器包含一第一晶片及一第二晶片，該第二晶片係用以經由一微凸塊自該第一晶片接收訊號並經由該微凸塊將訊號傳輸至該第一晶片，該第一晶片係堆疊於該第二晶片之上部上，其中在該第一晶片上，複數像素電路設置在一晶格結構中，該像素電路中的每一者皆包含一光電轉換元件、一傳輸電晶體、一重置電晶體、及一放大電晶體，並且在該第二晶片上形成有一類比數位轉換器電路的至少一輸入級電路，該類比數位轉換器電路係用以將自該像素電路所輸出的一暗層次訊號及一成像訊號轉換為一數位值，該輸入級電路的數目為該複數像素電路之複數線之數目的至少兩倍。

根據上述之例示實施例可達到能產生高品質影像數據的全局式快門影像感測器。

第一例示實施例

為了清楚地解釋，適當地縮短及簡化了下面說明及圖示。在圖示中，相同的參考標號係用以表示相同的結構元件且省略其冗餘解釋。

圖1為第一例示實施例之相機系統1的方塊圖。如圖1中所示，相機系統1包含縮放透鏡11、薄膜機構12、固定透鏡13、聚焦透鏡14、影像感測器15、縮放透鏡致動器16、聚焦透鏡致動器17、訊號處理電路18、系統控制MCU 19、監視器及儲存單元。監視器與儲存單元係用以檢查及儲存相機系統1所拍攝的影像，因此其可被設置在與相機系統1分離的另一系統中。

縮放透鏡11、薄膜機構12、固定透鏡13、及聚焦透鏡14形成相機系統1的透鏡組。縮放透鏡11的位置係藉由縮放致動器16所改變。聚焦透鏡14的位置係藉由焦點致動器17所改變。相機系統1藉著使用分別的致動器移動透鏡而改變縮放倍率並藉由薄膜機構12的操作改變入射光量。

縮放致動器16基於自系統控制MCU 19輸出的縮放控制訊號SZC移動縮放透鏡11。焦點致動器17基於自系統控制MCU 19輸出的焦點控制訊號SFC移動聚焦透鏡14。薄膜機構12藉由基於自系統控制MCU 19輸出的薄膜控制訊號SDC調整f數。

影像感測器15例如包含光電轉換元件(之後被稱為光接收器)如光二極體，將自光接收器所獲得的光接收器像素資訊轉換為數位值並輸出影像資訊Do。又，影像感測器15分析自影像感測器15輸出的影像資訊Do並輸出代表影像資訊Do之特徵的影像特徵資訊DCI。影像特徵資訊DCI包含自動聚焦處理所取得的兩個影像，後續會再說明。又，影像感測器15基於自系統控制MCU 19所供給之感測器控制訊號SSC進行影像資訊Do之每一像素的增益控制、影像資訊Do的曝光控制、及影像資訊Do的(高動態範圍)控制。後續將更詳細地說明影像感測器15。

訊號處理電路18在自影像感測器15接收的影像資訊Do上進行影像處理如影像修正並輸出影像數據Dimg。訊號處理電路18分析接收到的影像資訊Do並輸出顏色空間訊號DCD。顏色空間訊號DCD包含例如影像資訊Do的亮度資訊與顏色資訊。

系統控制MCU 19基於自影像感測器15所輸出之影像特徵資訊DCI控制透鏡組的焦點。具體而言，系統控制MCU 19將焦點控制訊號SFC輸出至焦點致動器17，藉此控制透鏡組的焦點。系統控制MCU 19將薄膜控制訊號SDC輸出薄膜機構12，藉此調整薄膜機構12的f數。又，系統控制MCU 19根據供外部供給之縮放指令產生縮放控制訊號SZC並將縮放控制訊號SZC輸出至縮放致動器16，藉此控制透鏡組的縮放倍率。

更具體而言，藉著利用縮放致動器16移動縮放透鏡11而移動焦點。系統控制MCU 19基於自影像感測器15所獲得之影像特徵資訊DCI中所包含的兩個影像計算兩個物體影像之間的位置相差並基於位置相差計算透鏡組的失焦量。系統控制MCU 19根據失焦量自動對焦。此程序係稱為自動對焦控制。

又，系統控制MCU 19基於自訊號處理電路18所輸出之顏色空間訊號DCD中所包含的亮度資訊計算指示影像感測器15之曝光設定的曝光控制值控制影像感測器15的曝光設定與增益設定俾使自訊號處理電路18輸出之顏色空間訊號DCD中所包含的亮度資訊接近曝光控制值。此時，系統控制MCU 19可計算在改變曝光時薄膜機構12的控制值。

又，系統控制MCU 19基於來自使用者的指令輸出用以調整影像數據Dimg之亮度或顏色的顏色空間控制訊號。應注意，系統控制MCU 19基於自訊號處理電路18所取得之顏色空間訊號DCD與使用者所供給之資訊之間的差異產生顏色空間控制訊號SIC。

根據第一例示實施例之相機系統1的一特徵在於當自影像感測器15之光二極體讀取像素資訊時的控制方法。下面將詳細說明影像感測器15。

圖2為根據第一例示實施例之影像感測器之部分樓板佈局的概圖。圖2僅顯示下列者的樓板佈局，其為影像感測器15的部分樓板佈局：像素垂直控制單元20、像素陣列21、像素電流源22、放大電路23、類比數位轉換器電路24、減法電路(如CDS (相關二次取樣)電路)25、傳輸電路26、時序產生器27、輸出控制單元28、及輸出介面29。

又，如圖2中所示，根據第一例示實施例之影像感測器15係由兩晶片所構成。在根據第一例示實施例之影像感測器15中，像素垂直控制單元20、像素陣列21、及像素電流源22係設置於第一晶片(如晶片A)上。又，放大電路23、類比數位轉換器電路24、CDS電路25、傳輸電路26、及時序產生器27、輸出控制單元28與輸出介面29係設置於第二晶片(如晶片B)上。在根據第一例示實施例之影像感測器15之結構中，第一晶片係堆疊於第二晶片之上部上。又，在根據第一例示實施例之影像感測器15中，第一晶片與第二晶片係藉由微凸塊所連接且訊號係藉由微凸塊在第一晶片與第二晶片之間傳輸與接收。

像素垂直控制單元20控制設置在每一線之像素陣列21上之晶格結構中的複數像素電路的操作。像素電流源22具有針對設置在像素陣列21上之複數像素電路之每一者的電流源。放大電路23對自像素電路所讀取之訊號進行放大及增益調整。在放大電路23增益調整之後，類比數位轉換器電路24將訊號轉換為數位值。CDS電路25輸出暗層次值與像素值之間的差異作為像素值，暗層次值係對應至當重置像素電路中之浮置擴散區時所獲得的暗層次訊號，像素值係對應至根據所接收之光量自像素電路輸出之成像訊號的訊號位準。自CDS電路25所輸出之像素值具有作為像素資訊的功能。 藉由CDS電路25移除疊加於成像訊號上的雜訊。傳輸電路26依照與輸出控制單元28相距距離的順序從短到長依序將像素資訊(CDS電路25自像素資訊移除雜訊)傳輸至輸出控制單元28。時序產生器27控制像素垂直控制單元20、像素電流源22、放大電路23、AD轉換電路24、及CDS電路25的操作時序。輸出控制單元28將水平傳輸電路26所傳輸的像素資訊輸出至輸出介面29。輸出介面29為影像感測器15的輸出介面電路。

根據第一例示實施例之影像感測器15的一特徵在於，電路係設置在晶片A與晶片B的每一者上。之後將詳細說明影像感測器15。

圖3根據第一例示實施例之影像感測器15之方塊圖。如圖3中所示，在根據第一例示實施例之影像感測器15中，像素垂直控制單元20與像素陣列21係形成在晶片A上。又，圖2中所示的像素電流源22係包含於設置在像素陣列21中之像素電路31中作為定電流源45。如圖3中所示，定電流源45之設置係針對根據第一例示實施例之影像感測器15中的每一像素電路。

又，如圖3中所示，在根據第一例示實施例之影像感測器15中，類比數位轉換器電路24、CDS電路25、傳輸電路26、輸出控制單元28、及輸出介面29係設置在晶片B上。應注意，雖然在圖3中省略顯示類比數位轉換器電路24與時序產生器27，但此些電路係亦設置在晶片B上。又，在圖3所示之實例中，設置在晶片B上的輸入級電路為比較器COMP，比較器COMP係設置在類比數位轉換器電路24的內部且像素訊號Vopx係輸入至比較器COMP。應注意，像素訊號Vopx包含對應至浮置擴散區FD之重置電壓的暗層次訊號及對應至曝光光二極體41所產生之電荷量的成像訊號，在操作時序中以差值來使用此些訊號中的任一者。

如圖3中所示，在根據第一例示實施例之影像感測器15中，自設置在晶片A上之像素電路所輸出之像素訊號Vopx1至Vopxn係藉由複數微凸塊MB而供給至類比數位轉換器電路24。

後續將更詳細說明根據第一例示實施例之影像感測器15的電路結構。在圖3所示的實例中，將n個(n為代表像素電路之數目的整數)像素電路31至3n設置在像素陣列21上。像素電路31至3n中的每一者包含光電轉換元件(如光二極體41)、傳輸電晶體42、重置電晶體43、放大電晶體44、定電流源45、及浮置擴散區FD。

光二極體41為光接收器且其根據所接收的光量產生電荷。浮置擴散區FD為能暫時累積光二極體41所產生之電荷的電容器。傳輸電晶體42係設置於光二極體41與浮置擴散區FD之間。傳輸電晶體42係受到控制以藉由自像素垂直控制單元20所輸出的讀取控制訊號X而開啟或關閉。

重置電晶體43係設置於電源線PWR與浮置擴散區FD之間，重置控制訊號RST係供給至重置電晶體43的閘極。重置電晶體43係受到控制以藉由重置控制訊號RST而開啟或關閉。重置電晶體43將重置電壓 供給至浮置擴散區FD與光二極體41。在根據第一例示實施例之影像感測器15中，重置電壓為功率供給電壓。

放大電晶體44具有連接至電源線PWR的汲極以及連接至浮置擴散區FD的閘極。放大電晶體44的源極具有像素電路31之輸出終端的作用。又，定電流源45係設置於放大電晶體44的源極與地線之間。定電流源45具有放大電晶體44之負載電路的作用。

後續會說明類比數位轉換器電路24。在圖3所示的實例中，根據第一例示實施例之影像感測器15在類比數位轉換器電路24內包含n個獨立的類比數位轉換器電路241至24n。獨立的類比數位轉換器電路241至24n中的每一者包含比較器COMP、及被供給至比較器COMP的像素訊號Vopx。是以在圖3所示的實例中，比較器COMP具有像素訊號Vopx之訊號處理電路之輸入級電路的作用，訊號處理電路係設置在晶片B上。又，根據第一例示實施例之影像感測器15包含n個像素電路用的n個微凸塊MB。將被包含於類比數位轉換器電路24中之獨立的類比數位轉換器電路的數目設定為與對應像素電路所設置之微凸塊的數目相同，此數目為n。

又，在圖3所示的實例中，除了獨立的類比數位轉換器電路241至24n外，CDS電路25、傳輸電路26、時序產生器27、輸出控制單元28與輸出介面29係設置在晶片B上。又，獨立的類比數位轉換器電路241至24n中的每一者包含一數位值維持電路51。對於數位值維持電路51而言，根據獨立的類比數位轉換器電路241至24n的電路形式而使用計數器或閂鎖電路。

後續會更詳細地說明獨立的類比數位轉換器電路241至24n。獨立的類比數位轉換器電路241至24n可具有數種類型的電路形式。利用獨立的類比數位轉換器電路241作為實例說明獨立的類比數位轉換器電路。圖4顯示根據第一例示實施例之影像感測器中之獨立的類比數位轉換器電路及其操作的一實例。圖4在其上部顯示單獨之類比數位轉換器電路241的方塊圖，在其下部顯示單獨之類比數位轉換器電路241之操作時序圖。

在圖4所示的實例中，獨立的類比數位轉換器電路241包含比較器COMP、數位值維持電路51、及斜坡產生器電路52。斜坡產生器電路52輸出其值根據特定斜率變化的比較參考電壓(如斜坡波形訊號)。又，斜坡產生器電路52根據時脈訊號改變斜坡波形訊號的電壓位準。比較器COMP比較比較參考電壓與像素訊號，當比較參考電壓之電壓位準變得高於像素訊號之電壓位準時輸出值自低位準切換至高位準。數位值維持電路51例如是一計數器。計數器從類比數位轉換處理開始時計數時脈訊號的時脈並在比較器COMP的輸出值變成高位準時維持計數值。計數器所維持的值為獨立的類比數位轉換器電路241的輸出值。在圖4所示的實例中，在十進制中的計數值到達20時斜坡波形訊號之電壓位準超過像素訊號之電壓位準，因此自獨立的類比數位轉換器電路241所輸出的數位值為「10100」。

圖5例示根據第一例示實施例之影像感測器中之獨立的類比數位轉換器電路及其操作的另一實例。圖5在其上部顯示單獨之類比數位轉換器電路241的方塊圖，在其下部顯示單獨之類比數位轉換器電路241之操作時序圖。

在圖5所示的實例中，獨立的類比數位轉換器電路241包含比較器COMP、數位值維持電路51、連續漸進邏輯53、及數位邏輯轉換電路54。在此實例中，數位值維持電路51為一閂鎖電路。數位邏輯轉換電路54輸出具有對應至儲存在數位值維持電路51中之數位值之電壓位準的比較參考電壓。比較器COMP比較比較參考電壓與像素訊號之電壓位準，在比較參考電壓係高於像素訊號之電壓位準時輸出低位準並在比較參考電壓係低於像素訊號之電壓位準時輸出高位準。每一次比較器COMP之輸出值切換時連續漸進邏輯53更新儲存在暫存器中的數位值。

圖5之實例顯示根據時脈訊號進行轉換處理且儲存在閂鎖電路中的值係自高階位元依次決定。其亦顯示，自數位邏輯轉換電路54所輸出的比較參考電壓取決於在先前轉換時序中的轉換結果而變化。

後續將說明根據第一例示實施例之影像感測器15的操作。圖6所示之時序圖例示根據第一例示實施例之影像感測器的操作。如圖6中所示，在根據第一例示實施例之影像感測器15中，針對所有像素在相同的時序處進行相同的控制。

具體而言，在時序期間T11至T12中，進行PD重置處理，將重置控制訊號RST1至RSTn及讀取控制訊號TX1至TXn皆設定至高位準，並將重置電壓施加至光二極體41與浮置擴散區FD以重置其電位。接著，在時序T12處，將重置控制訊號RST1至RSTn及讀取控制訊號TX1至TXn兩者設定為低位準，藉此使光二極體41與浮置擴散區FD隔絕並開始曝光處理。

接著，在時序期間T13至T14中，將重置控制訊號RST1至RSTn切換至高位準並將浮置擴散區FD重置為重置電壓。又，在時序期間T13至T15中，將浮置擴散區FD的重置電壓讀取為暗層次訊號，在暗層次訊號上進行類比數位轉換並儲存暗層次訊號之數據。

接著，在時序期間T15至T16中，讀取控制訊號TX1至TXn係切換至高位準，電荷係自光二極體41傳輸並讀取至浮置擴散區FD。又，在T15至T17之時序期間中，讀取基於被傳輸至浮置擴散區FD之電荷所產生的像素訊號，在此像素訊號上進行類比數位轉換並儲存像素訊號之數據。

之後，在時序期間T17至T18中，計算暗層次訊號之數據與成像訊號之數據之間的差異，並讀取具有最終像素數據之作用的像素資訊。

在根據第一例示實施例之具有上述電路結構的影像感測器15中，可加強影像之像素資訊的SN(訊號對雜訊)比並改善使用全局式快門技術的影像品質。

在日本專利號4835710中所揭露的影像感測器中，圖3中所示之像素電路的光二極體41與傳輸電晶體42係設置於第一晶片上，而浮置擴散區FD、重置電晶體43、及放大電晶體44係設置於第二晶片上。又，當自第一晶片傳輸電荷至第二晶片時，在光二極體41中所產生之電荷暫時累積在設置在第二晶片上的電荷維持電容器中然後傳輸至浮置擴散區FD。

是以，在日本專利號4835710中所揭露的影像感測器中，傳輸電晶體42的源極(擴散區)總是受到光照，因此在電荷傳輸至電荷維持電容器後因入射光而在傳輸電晶體42之源極中所產生的電荷更進一步地在電荷維持電容器中累積。因此，在日本專利號4835710中所揭露的影像感測器中，比光二極體41所產生之電荷更多量的電荷累積於電荷維持電容器中，且自像素電路所輸出的成像訊號具有比對應至光二極體41之曝光量之電壓更高的電壓。在成像訊號中的此電壓偏差變成雜訊，此雜訊即便在消除暗層次訊號後仍存在。

又，在日本專利號4835710中所揭露的影像感測器中，由於在輸出成像訊號時電荷維持電容器係連接至放大電晶體的閘極，因此在輸出成像訊號時放大電晶體之閘極的電荷維持電容與寄生電容會被結合，且電容器(其中之電荷具有成像訊號之作用)之電容值在輸出成像訊號之前與之後累積變化。因此，在日本專利號4835710中所揭露的影像感測器中，因電荷維持電容器中所累積之電荷變化所產生之電壓發生變異，電壓變異被輸入至放大電晶體並自汲極輸出為成像訊號，這減少了成像訊號的SN比。

另一方面，在根據第一例示實施例之影像感測器15中，像素電路係位於受到入射光的晶片A上而在自像素電路輸出之成像訊號上進行訊號處理的電路係位於遮光的晶片B上。尤其，根據第一例示實施例之影像感測器15藉由具有源隨耦電路作用的放大電晶體將晶片A中之光二極體41所產生的電荷轉換為成像訊號(電壓訊號)。接著，根據第一例示實施例之影像感測器15將成像訊號(目前為電壓訊號)自晶片A傳輸至晶片B。是以，根據第一例示實施例之影像感測器15可在浮置擴散區FD之電荷量因入射光而變化之前轉換具有對應至浮置擴散區FD之電荷量之電壓的成像訊號。又，在根據第一例示實施例之影像感測器15中，在成像訊號上的處理係於不受到入射光影響的晶片B上進行。在此電路結構中，根據第一例示實施例之影像感測器15可使用全局式快門技術並達到無SN比退化的成像訊號與像素資訊。

後面會說明根據第一例示實施例之影像感測器15的操作與作為一比較例之日本專利號4835710中所載之影像感測器的操作的比較。圖7之時序圖例示根據第一例示實施例之影像感測器15之操作與根據比較實例之影像感測器之操作之間的差異。如圖7中所示，在影像感測器根據比較實例中，在所有像素上同時進行曝光處理及傳輸處理，其中傳輸處理傳輸對電荷維持電容器曝光所產生的電荷。然而在根據比較實例的影像感測器中，在依序在每一線中進行基於儲存在電荷維持電容器中之電荷的成像訊號的生成以及在成像訊號上的類比數位轉換。這造成一個問題，當後續進行讀取時，電荷維持電容中的電壓變異增加，其中電荷維持電容中的電壓變異係因傳輸電晶體之源極受光而產生的電荷發生。

另一方面，在根據第一例示實施例之影像感測器15中，在所有像素上同時於成像訊號上進行自曝光至類比數位轉換的處理。因此，在根據第一例示實施例之影像感測器15中，可避免成像訊號受到因傳輸電晶體之源極受光而產生的電荷的影響。

後續將說明根據第一例示實施例之影像感測器15中之CDS電路25的設置實例。雖然在圖3所述的實例中將CDS電路25與傳輸電路26顯示為一個電路方塊，但CDS電路25可被置於傳輸電路26的任何前級及後級中。圖8為CDS電路25被置於傳輸電路26之前級之影像感測器15之方塊圖，圖9為CDS電路25被置於傳輸電路26之後級之影像感測器15之方塊圖。

在CDS電路25被置於傳輸電路26之前級的情況中，CDS電路25係針對獨立的類比數位轉換器電路的每一者設置。在此類配置中， CDS電路25所進行的減法電路處理可平行化，藉此可增加處理速度。

在CDS電路25被置於傳輸電路26之後級的情況中，針對n個獨立的類比數位轉換器電路僅設置一個CDS電路25。在此類配置中，可減少CDS電路25所需的電路面積。

又，說明圖6所示之根據第一例示實施例之影像感測器15之操作的另一實例。圖10之時序圖例示根據第一例示實施例之影像感測器15之操作的另一實例。在圖10所示的實例中，在成像訊號上進行類比數位轉換期間傳輸儲存在數位值維持電路51中的暗層次訊號。以此方式，藉著在進行另一處理的時間期間傳輸儲存在數位值維持電路51中的值，可增加處理速度並促進影像感測器15的幀率。 第二例示性實施例

在第二例示性實施例中說明晶片結構的另一實例。應注意，在第二例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖11至13之方塊圖顯示根據第二例示性實施例之影像感測器的第一至第三實例。在圖11所示的第一實例中，影像感測器15係由三晶片所構成。如圖11中所示，在第一實例中，第一晶片(如晶片A)的結構係與第一例示實施例的第一晶片相同。另一方面，在第一實例中，包含獨立的類比數位轉換器電路之比較器COMP的輸入級電路係設置於第二晶片(如晶片B)上而排除輸入級電路之比較器COMP的後續電路係設置於第三晶片(如晶片C)上。

在圖12所示的第二實例中，影像感測器15係由四晶片所構成。如圖12中所示，在第二實例中，第一實例中的數位值維持電路51係分為數位值維持電路511與數位值維持電路512且數位值維持電路511係設置於第三晶片(如晶片C)上，而數位值維持電路512與接續的電路係設置在第四晶片(如晶片D)上。

在圖13所示的第三實例中，影像感測器15係由五個晶片所構成。如圖13中所示，在第三實例中，設置在第二實例之晶片D上的電路被進一步區分。具體而言，數位值維持電路512係設置於第四晶片(如晶片D)上而數位值維持電路512的後續電路係設置在第五晶片(如晶片E)上。

以此方式，藉著減少設置在一晶片上的電路單元可增加設置在一晶片上之像素電路的數目及對應至像素電路設置之處理電路的數目。是以，藉著減少設置在一晶片上的電路單元可增加像素數目。換言之，藉著減少設置在一晶片上的電路單元可增加相同晶片面積的像素數目。 第三例示性實施例

在第三例示性實施例中，說明一修改實例，其中增加被置於一像素電路中之光電轉換元件的數目。應注意，在第三例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖14為根據第三例示性實施例之影像感測器之第一實例的方塊圖。在圖14所示的第一實例中，四個光二極體(圖14中之光二極體41a至41d)係設在一像素電路中。具體而言，在第一實例中，四對光二極體與傳輸電晶體係並聯連接至像素電路中的浮置擴散區FD中。

又，在第一實例中，對應至光二極體41a至41d之四個數位值維持電路(如數位值維持電路51a至51b)係設置在每一獨立的類比數位轉換器電路中。在根據第三例示性實施例之影像感測器15的第一實例中，曝光光二極體41a至41d所產生的四個成像訊號係依序儲存至數位值維持電路51a至51b中。

圖15為根據第三例示性實施例之影像感測器之第二實例的方塊圖。在圖15所示的第二實例中，兩個光二極體(圖15中的光二極體41a與41b)係設置在一像素電路中。具體而言，在第二實例中，兩對光二極體與傳輸電晶體係並聯連接至像素電路中的浮置擴散區FD中。

另一方面，在第二實例中，正如在第一例示實施例中，一數位值維持電路51係設置在每一獨立的類比數位轉換器電路中。在根據第三例示性實施例之影像感測器15的第二實例中，藉由曝光光二極體41a與41b所產生的兩個成像訊號係依序儲存至數位值維持電路51中並亦傳輸至後級電路。

在根據第三例示性實施例之影像感測器15中，複數光二極體係針對一組重置電晶體43、放大電晶體44、及定電流源45設置。是以，在根據第三例示性實施例的影像感測器15中，可減少一像素電路中為了一光二極體所需之電晶體的數目。例如，在根據第三例示性實施例的第一實例中每一光二極體的電晶體數目為1.75而在第二實例中每一光二極體的電晶體數目為2.5。又，在第二實例中獨立的類比數位轉換器電路的電路規模可小於第一實例中的電路規模。 第四例示性實施例

在第四例示性實施例中，說明設置定電流源45的一修改實例，其中定電流源45係設置作為放大電晶體44的負載。應注意，在第四例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖16為根據第四例示性實施例之影像感測器15的方塊圖。如圖16中所示，在根據第四例示性實施例之影像感測器15中，定電流源45係設置在第二晶片(如晶片B)上。

在根據第四例示性實施例之影像感測器15中，定電流源45係設置在晶片B上，像素電路31至3n的電路面積藉此可小於根據第一例示實施例之影像感測器15中的面積。是以，在根據第四例示性實施例的影像感測器15中，可增加欲設置在晶片A上的像素電路的數目。應注意，即便當定電流源45係設置在晶片B上時，供給至放大電晶體44之電流的量不會改變，因此特性如成像訊號的SN比不會改變。 第五例示性實施例

在第五例示性實施例中，說明像素電路中之電路結構的一修改實例。應注意，在第五例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖17之方塊圖例示根據第五例示性實施例之影像感測器15中之像素電路的第一實例。在圖17所示的第一實例中，輸出箝位電晶體46係添加至像素電路31至3n中的每一者。輸出箝位電晶體46A之閘極被供給箝位設定電壓且輸出箝位電晶體46A係與放大電晶體並聯連接。又，在根據第五例示性實施例之影像感測器15中，輸出箝位設定電壓的電壓源Vs係設置在晶片A上。

輸出箝位電晶體46具有像素輸出之裁減電路的功能。藉著設置此類裁減電路可抑制像素之電流源的電流變異並藉此減少像素之固定模式雜訊。是以在根據第五例示性實施例之影像感測器15的第一實例中，可減少固定模式雜訊。

圖18之方塊圖例示根據第五例示性實施例之影像感測器15中之像素電路的第二實例。在圖18所示的第二實例中，經由彼此獨立之線供給欲供給至放大電晶體44之汲極的重置電壓與像素功率供給電壓。在圖18所示的實例中，經由重置電源線 PWRrs將重置電壓供給至重置電晶體43的汲極。又，經由像素電源線 PWRpx將像素功率供給電壓供給至放大電晶體44的汲極。

藉著經由彼此獨立之分離線供給像素功率供給電壓與重置電壓可在重置浮置擴散區FD時進行潛在調整。 第六例示性實施例

在第六例示性實施例中，說明一修改實例，其中一微凸塊MB及設置在微凸塊MB之後級中的一電路係被複數像素電路所共用。應注意，在第六例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖19為根據第六例示性實施例之影像感測器15的方塊圖。在圖19所示的實例中，四個像素電路(如像素電路31至34)係連接至一微凸塊MB。又，在根據第六例示性實施例之像素電路之結構中選擇電晶體47被添加至根據第一例示實施例的像素電路。具體而言，選擇電晶體47係設置在放大電晶體44與微凸塊MB之間。又，選擇訊號SEL係供給至選擇電晶體47。在根據第六例示性實施例之影像感測器15中，獨立的類比數位轉換器電路241依序自像素電路31至34讀取暗層次訊號與成像訊號，切換欲被選擇電晶體47讀取成像訊號的像素電路。

在根據第六例示性實施例之影像感測器15中，微凸塊MB係由複數像素電路共享，藉此可減少微凸塊MB的數目。又，在根據第六例示性實施例的影像感測器15中，獨立的類比數位轉換器電路係由複數像素電路共享，藉此可減少每一像素電路之獨立的類比數位轉換器電路的電路面積。

又，在根據第三例示性實施例的影像感測器15中，複數光二極體係連接至共同的放大電晶體44。因此複數光二極體必須進行依序讀取，這導致每一光二極體的曝光時序不同步的缺點。然而，在根據第六例示性實施例之影像感測器15中，放大電晶體44係針對複數光二極體中的每一者設置，且每一放大電晶體44的源極係經由選擇電晶體連接至一共同凸塊。因此，根據第六例示性實施例之影像感測器15可藉由以同步時序控制傳輸電晶體42及以選擇電晶體47依序讀取每一電晶體之源極電壓，在不失去曝光時序同步性的方式下操作。 第七例示性實施例

在第七例示性實施例中，說明第一晶片與第二晶片上的電路設置實例。應注意，在第七例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖20為根據第七例示性實施例之影像感測器15的方塊圖。如圖20中所示，在根據第七例示性實施例之影像感測器15中，像素電路係設置在第一晶片(如晶片A)上的晶格結構中。又，在根據第七例示性實施例之影像感測器15中，微凸塊MB係針對複數像素電路的每一者設置。

又，在根據第七例示性實施例之影像感測器15中，獨立的類比數位轉換器電路係設置在第二晶片(如晶片B)上的晶格結構中。又，在晶片B上，CDS電路25與傳輸電路26係針對設置在晶格結構中之獨立的類比數位轉換器電路的每一線設置。針對所有傳輸電路26設置輸出控制單元28及輸出介面29。

在晶片B上，獨立的類比數位轉換器電路所產生的數位值係藉由傳輸電路26水平傳輸，受到傳輸的數位值依序傳輸至輸出電路最後輸出至輸出電路外部。

現在說明設置在晶片A上的像素電路及設置在晶片B上的類比數位轉換器電路的佈局。應注意，在圖21至圖23中，PD代表光二極體、TX 代表傳輸電晶體、RST代表重置電晶體、AMI代表放大電晶體、SEL代表選擇電晶體、MB代表微凸塊。

圖21顯示對應至圖3中所示之影像感測器的佈局實例。如圖21中所示，設置在晶片A上之複數像素電路的每一者皆包含光二極體、傳輸電晶體、重置電晶體、放大電晶體、及微凸塊。又，設置在晶片B上之複數類比數位轉換器電路的每一者皆包含比較器、計數器、及微凸塊。根據本發明之影像感測器15係藉由在圖21中作為對稱軸之長短虛線處將晶片A與晶片B接合在一起所形成。又，將形成在晶片B上之一類比數位轉換器電路的佈局面積設定為小於形成在晶片A上之一像素電路的佈局面積。以此方式，藉著設定一類比數位轉換器電路之佈局面積小於一像素電路之佈局面積可在晶片B上形成可一次將設置在晶格結構中之複數像素電路所分別輸出之複數像素訊號(訊號包含暗層次訊號及成像訊號)轉換為複數數位值之複數類比數位轉換器電路。

又，圖22顯示對應至圖14所示之影像感測器之佈局實例。在圖22所示之影像感測器中，一像素電路包含四個二極體且及包含一組傳輸電晶體、重置電晶體、放大電晶體、及微凸塊。又，在圖22所示之實例中，設置在晶片B上之複數類比數位轉換器電路的每一者包含比較器、計數器、及微凸塊。根據本發明之影像感測器15係藉由在圖22中作為對稱軸之長短虛線處將晶片A與晶片B接合在一起所形成。在圖22所示的實例中，將形成在晶片B上之一類比數位轉換器電路之佈局面積小於形成在晶片A上之一像素電路之佈局面積。以此方式，藉著設定一類比數位轉換器電路之佈局面積小於一像素電路之佈局面積可在圖14所示的影像感測器的晶片B上形成可一次將設置在晶格結構中之複數像素電路所分別輸出之複數像素訊號轉換為複數數位值之複數類比數位轉換器電路。

又，圖22顯示顯示對應至圖14中所示之影像感測器的佈局實例。在圖23所示之影像感測器中，一微凸塊係針對四個像素電路設置。又，在圖23所示的實例中，設置在晶片B上之複數類比數位轉換器電路的每一者皆包含比較器、計數器、及微凸塊。根據本發明之影像感測器15係藉由在圖23中作為對稱軸之長短虛線處將晶片A與晶片B接合在一起所形成。在圖23所示的實例中，將形成在晶片B上之一類比數位轉換器電路之佈局面積設定為小於連接至晶片A之一微凸塊之複數像素電路的佈局面積。以此方式，藉著將一類比數位轉換器電路之佈局面積設定為小於連接至一微凸塊之複數像素電路的佈局面積可在圖19所示的影像感測器的晶片B上形成可在每一輸出時序處一次將設置在晶格結構中之複數像素電路所依序輸出之複數像素訊號轉換為複數數位值之複數類比數位轉換器電路。

應注意，圖21至圖23中所示的實例為根據本發明之影像感測器15之佈局的較佳實例，但真實的佈局方法可適當變化。又，圖21至圖23僅為了例示像素電路與類比數位轉換器電路之間之佈局面積關係的目的顯示，亦可將其他電路形成在晶片A與晶片B上。又，雖然使複數類比數位轉換器電路更靠近複數像素電路的一種方式為針對晶片A上的每一像素電路形成類比數位轉換器電路，但這會增加像素電路的電路面積，因此產生影像感測器與透鏡系統的尺寸無法符合實際尺寸的問題。 第八例示實施例

在第八例示實施例中，說明一影像感測器，其為根據第一例示實施例之影像感測器15的替代形式。應注意，在第八例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖24為根據第八例示實施例之影像感測器的方塊圖。如圖24中所示，在根據第八例示實施例之影像感測器中，算術平均處理電路551至55n係添加至類比數位轉換器電路24。算術平均處理電路551至55n係分別對應至獨立的類比數位轉換器電路241至24n設置。每次對應至類比數位轉換器電路的輸出值(數位值)改變，算術平均處理電路551至55n中的每一者將經變化過的輸出值整合而產生一整合輸出值，並將藉著將整合輸出值除以整合次數所獲得的值輸出至設置在後級中的電路。

例如，在使用圖4所示之獨立的類比數位轉換器電路241作為獨立的類比數位轉換器電路的情況中，計數器51的值(其為獨立的類比數位轉換器電路241的輸出值)持續變化直到比較參考電壓落到低於像素訊號之電壓位準為止。每次獨立的類比數位轉換器電路241的輸出值改變，算術平均處理電路551至55n整合輸出值。整合次數為當計數器51之計數值改變的次數。是以，算術平均處理電路551至55n可輸出藉著將整合輸出值除以根據像素訊號之電壓位準(如像素值之亮度)之不同整合次數所獲得的值作為算術平均輸出值。

由於算術平均處理電路551至55n具有相同的電路結構，因此算術平均處理電路係利用算術平均處理電路551作為實例說明。算術平均處理電路551包含數位值整合器電路60、數字比較器61、整合數計數器62、及除法器63。

每次輸出值(數位值，其為自獨立的類比數位轉換器電路241輸出之值)改變，數位值整合器電路60整合經改變後的輸出值以產生一整合輸出值。數字比較器61比較預設為固定值的一限制設定值與在數位值整合器電路60中進行的整合次數(此後被稱為整合次數)，當整合次數超過限制設定值時，指示數位值整合器電路60、整合數計數器62、及獨立的類比數位轉換器電路241停止操作。限制設定值被設定為俾使整合數計數器62之計數值不會溢流的一數值。應注意，在整合數計數器62具有夠高之計算上限的情況中，可消除數字比較器61。

整合數計數器62計數數位值整合器電路60中的整合次數並產生計數值。除法器63將數位值整合器電路60所輸出的整合輸出值除以自整合數計數器62所輸出的計數值，並將算術平均輸出值輸出至後續電路。

後續將說明根據第八例示實施例之影像感測器的操作。圖25之時序圖例示根據第八例示實施例之影像感測器的操作。在圖25所示的實例中，使用圖4所示之類比數位轉換器電路作為獨立的類比數位轉換器電路。又，圖25之實例係關於進行高動態範圍具像藉著合成一長曝光影像與一短曝光影像而獲得一影像的影像感測器，在長曝光影像中一影像之暗部的清晰度係藉由長曝光時間增進，在短曝光影像中一影像之亮部的清晰度係藉由短曝光時間增進。此高動態範圍具像處理(high-dynamic-range rendering process)對長曝光所獲得的像素訊號施加高增益然後進行轉換為數位值，並對短曝光所獲得的像素訊號施加較低增益然後進行轉換為數位值，其中較低增益係低於在長曝光期間的增益。在長曝光所獲得之影像的暗部中，即便利用較高增益訊號振幅也不充足。在短曝光所獲得之影像的亮部中，利用較小增益訊號振幅便已充足。

如圖25中所示，根據第八例示實施例之影像感測器在暗層次訊號的重置期間結束後開始類比數位轉換，並整合隨著比較參考電壓之減少而改變之獨立的類比數位轉換器電路241的數位輸出值。如圖25中所示，長曝光所獲得之影像的暗部中的像素訊號傾向於具有不充足的亮度及低電壓位準，短曝光所獲得之影像的亮部中的像素訊號傾向於具有充足亮度及高電壓位準。因此，獨立的類比數位轉換器電路241在長曝光所獲得之像素訊號上所進行之轉換處理的轉換次數大於其在短曝光所獲得之像素訊號上所進行之轉換處理的轉換次數。

接著，在根據第八例示實施例之影像感測器中，算術平均輸出值(圖25中之除法器的輸出)為在下一次讀取時序處對下一級的輸出。此時，在根據第八例示實施例之影像感測器中，算術平均輸出值為藉著將整合輸出值除以整合次數所獲得的值。

如上所述，根據第八例示實施例之影像感測器在類比數位轉換器電路之輸出值上進行算術平均處理，然後將值輸出至後級中的電路。可藉此減少根據第八例示實施例之影像感測器中之像素值的雜訊。更具體而言，當整合次數為N時，在根據第八例示實施例之影像感測器中可將雜訊位準減少至約1/√N。當類比數位轉換器電路的轉換準確度為10位元時，N為1024且雜訊位準被減少為比未進行算術平均處理小30倍。

又，在根據第八例示實施例之影像感測器中，整合次數隨著像素訊號之電壓位準的降低(或像素值較暗)而增加。合成不同曝光時間即長曝光 與短曝光所獲得之影像的高動態範圍具像處理將高增益施加至暗部。因此，在高動態範圍具像處理中，暗部中的雜訊位準傾向於高位準。然而在根據第八例示實施例之影像感測器中，針對暗部中之像素訊號的整合次數較多，藉此可增進雜訊降低能力。另一方面，在根據第八例示實施例之影像感測器中，不需要增加短曝光所獲得之亮部之像素訊號的整合次數，藉此可抑制功率損耗。

如上所述，在根據第八例示實施例之影像感測器中，藉著根據像素訊號的位準改變整合次數可針對暗部中的像素訊號展現高雜訊降低能力，藉著抑制整合次數可減少針對亮部之像素訊號減少功率損耗。 第九例示性實施例

在第九例示性實施例中，說明一影像感測器，其為根據第八例示實施例之影像感測器的替代形式。應注意，在第九例示性實施例的說明中，與第一例示實施例中相同的元件係以和第一例示實施例中相同的參考標號標示並略其說明。

圖26為根據第九例示性實施例之影像感測器的方塊圖。如圖26中所示，在根據第九例示性實施例之影像感測器中，算術平均處理電路551至55n係由算術平均處理電路561至56n取代。在算術平均處理電路561至56n所具有之結構中，處理時間設定電路64被添加至算術平均處理電路551至55n。

處理時間設定電路64基於獨立的類比數位轉換器電路在一像素訊號上重覆進行之類比數位轉換中之初始類比數位轉換所獲得的輸出值設定獨立的類比數位轉換器電路的處理週期期間長度。具體而言，處理時間設定電路64具有對應至亮部之轉換時間作為初始值，轉換時間為獨立的類比數位轉換器電路在一像素訊號上進行第一轉換所需的時間。接著，當初始類比數位轉換所獲得之輸出值對應至亮部時，處理時間設定電路64不會改變轉換週期期間的長度。另一方面，當初始類比數位轉換所獲得之輸出值對應至暗部時，處理時間設定電路64將轉換週期期間變化為一較短時間。

之後將說明根據第九例示性實施例之影像感測器之操作。圖27之時序圖例示根據第九例示性實施例之影像感測器之操作。在圖27所示之時序圖中，與圖25中所示之根據第八例示實施例之影像感測器之操作相同的操作係由根據第九例示性實施例之影像感測器進行。如圖27中所示，在根據第九例示性實施例之影像感測器中，將轉換週期期間(獲得對應至暗部之像素訊號的期間)變化得更短。

如上所述，在根據第九例示性實施例之影像感測器中，藉著減少對應至暗部之像素訊號的轉換週期期間，可增加一期間內能進行的整合次數。以此方式，藉著增加對應至暗部之像素訊號上的整合次數，可針對對應至暗部的像素訊號達到更高的雜訊抑制能力。

雖然已就數個實施例說明本發明，但熟知此項技藝者當明白，在隨附申請專利範圍之精神與範疇內可以各種修改實施本發明，且本發明不限於上述實例。

又，申請專利範圍之範疇不受上述實施例的限制。

又，應注意，申請人欲涵蓋所有申請專利範圍中之所有元件的等效物，即便在審查期間修改申請專利範圍亦是如此。

第一至第八實施例可依熟知此項技藝者所期望的方式加以結合。

應瞭解，上面之例示性實施例中所述的影像感測器包含下面申請專利範圍中所述者。 補充內容

一種影像感測器，包含：一第一晶片；及一第二晶片。該第二晶片係用以經由一微凸塊自該第一晶片接收一訊號並經由該微凸塊將該訊號傳輸至該第一晶片，該第一晶片係堆疊於該第二晶片之上部上，其中在該第一晶片上複數像素電路係設置在一晶格結構中。該複數像素電路中的每一者包含：一光電轉換元件；一浮置擴散區；一傳輸電晶體，係設置在該光電轉換元件與該浮置擴散區之間；一重置電晶體，係用以根據一重置訊號將一重置電壓施加至該浮置擴散區；及一放大電晶體，係用以基於該浮置擴散區的一電位輸出一像素訊號。在該第二晶片上設置有至少一類比數位轉換器電路，該類比數位轉換器電路係用以將自該像素電路的一電壓位準轉換為一數位值，其中該類比數位轉換器電路的一佈局面積係等於或小於接至一微凸塊之該像素電路的一佈局面積。

1‧‧‧相機系統

11‧‧‧縮放透鏡

12‧‧‧薄膜機構

13‧‧‧固定透鏡

14‧‧‧聚焦透鏡

15‧‧‧影像感測器

16‧‧‧縮放透鏡致動器

17‧‧‧聚焦透鏡致動器

18‧‧‧訊號處理電路

19‧‧‧系統控制MCU

20‧‧‧像素垂直控制單元

21‧‧‧像素陣列

22‧‧‧像素電流源

23‧‧‧放大電路

24‧‧‧類比數位轉換器電路

25‧‧‧減法電路

26‧‧‧傳輸電路

27‧‧‧時序產生器

28‧‧‧輸出控制單元

29‧‧‧輸出介面

31-3n‧‧‧像素電路

34‧‧‧像素電路

41‧‧‧光二極體

41a-41d‧‧‧光二極體

42‧‧‧傳輸電晶體

43‧‧‧重置電晶體

44‧‧‧放大電晶體

45‧‧‧定電流源

46‧‧‧輸出箝位電晶體

46A‧‧‧輸出箝位電晶體

47‧‧‧選擇電晶體

51‧‧‧數位值維持電路/計數器

51a-51b‧‧‧數位值維持電路

52‧‧‧斜坡產生器電路

53‧‧‧連續漸進邏輯

54‧‧‧數位邏輯轉換電路

60‧‧‧數位值整合器電路

61‧‧‧數字比較器

62‧‧‧整合數計數器

63‧‧‧除法器

64‧‧‧處理時間設定電路

241-24n‧‧‧類比數位轉換器電路

511‧‧‧數位值維持電路

512‧‧‧數位值維持電路

551-55n‧‧‧算術平均處理電路

561-56n‧‧‧算術平均處理電路

Vs‧‧‧電壓源

自參考附圖之特定實施例的下列說明將更明白上述及其他態樣、優點與特徵，其中：

圖1為根據第一例示實施例之相機系統的方塊圖；

圖2為根據第一例示實施例之影像感測器之部分樓板佈局的概圖；

圖3為根據第一例示實施例之影像感測器的方塊圖；

圖4顯示根據第一例示實施例之影像感測器中獨立的類比數位轉換器電路及其操作的一實例；

圖5顯示根據第一例示實施例之影像感測器中獨立的類比數位轉換器電路及其操作的另一實例；

圖6之時序圖例示根據第一例示實施例之影像感測器的操作；

圖7之時序圖例示根據第一例示實施例之影像感測器之操作與根據比較實例之影像感測器之操作之間的差異；

圖8之方塊圖係用以解釋根據第一例示實施例之影像感測器的第一實例；

圖9之方塊圖係用以解釋根據第一例示實施例之影像感測器的第二實例；

圖10之時序圖例示根據第一例示實施例之影像感測器15之操作的另一實例；

圖11之方塊圖顯示根據第二例示實施例之影像感測器的第一實例；

圖12之方塊圖顯示根據第二例示實施例之影像感測器的第二實例；

圖13之方塊圖顯示根據第二例示實施例之影像感測器的第三實例；

圖14之方塊圖顯示根據第三例示實施例之影像感測器的第一實例；

圖15之方塊圖顯示根據第三例示實施例之影像感測器的第二實例；

圖16為根據第四例示實施例之影像感測器15的方塊圖；

圖17之方塊圖例示根據第五例示性實施例之影像感測器中之像素電路的第一實例；

圖18之方塊圖例示根據第五例示性實施例之影像感測器中之像素電路的第二實例；

圖19為根據第六例示實施例之影像感測器的方塊圖；

圖20為根據第七例示實施例之影像感測器的方塊圖；

圖21之佈局實例係對應至圖3所示之影像感測器；

圖22之佈局實例係對應至圖14所示之影像感測器；

圖23之佈局實例係對應至圖19所示之影像感測器；

圖24為根據第八例示實施例之影像感測器的方塊圖；

圖25之時序圖例示根據第八例示實施例之影像感測器的操作；

圖26為根據第九例示性實施例之影像感測器的方塊圖；及

圖27之時序圖例示根據第九例示性實施例之影像感測器的操作。

Claims (12)

1. 一種影像感測器，包含： 一第一晶片；及 一第二晶片，係用以經由一微凸塊自該第一晶片接收訊號並經由該微凸塊將訊號傳輸至該第一晶片，該第一晶片係堆疊於該第二晶片之上部上，其中 在該第一晶片上，複數像素電路係設置在一晶格結構中，該複數像素電路中的每一者包含： 一光電轉換元件； 一浮置擴散區； 一傳輸電晶體，係設置在該光電轉換元件與該浮置擴散區之間； 一重置電晶體，係用以根據一重置訊號將一重置電壓施加至該浮置擴散區；及 一放大電晶體，係用以基於該浮置擴散區的一電位輸出一像素訊號，及 在該第二晶片上， 設置一電路的至少一輸入級電路，其用以在該像素訊號上進行一訊號處理，且 兩或更多輸入級電路係針對設置在一線中的該複數像素電路而設置。
2. 如申請專利範圍第1項之影像感測器，其中該輸入級電路為一類比數位轉換器電路，該類比數位轉換器電路係用以產生對應至該像素訊號之一類比位準的一數位值。
3. 如申請專利範圍第2項之影像感測器，其中該類比數位轉換器電路的一後級中的複數電路係設置在該第二晶片上。
4. 如申請專利範圍第1項之影像感測器，包含： 一第三晶片，係用以經由一微凸塊自該第二晶片接收訊號並經由該微凸塊將訊號傳輸至該第二晶片，該第二晶片係堆疊於該第三晶片之上部上，其中 至少該輸入級電路係設置在該第二晶片上，且 排除該輸入級電路的複數電路係形成在該第三晶片上。
5. 如申請專利範圍第1項之影像感測器，其中該複數像素電路中的每一者包含複數光電轉換元件。
6. 如申請專利範圍第5項之影像感測器，其中 該輸入級電路為一類比數位轉換器電路，且 該類比數位轉換器電路包含複數數位值維持電路，該數位值維持電路係用以維持該類比數位轉換器電路的一轉換結果，該複數數位值維持電路的數目係對應至該複數光電轉換元件的數目。
7. 如申請專利範圍第1項之影像感測器，其中該第二晶片包含一電流源，此電流源具有該放大電晶體之一負載的功能。
8. 如申請專利範圍第1項之影像感測器，其中該複數像素電路中的每一者包含與該放大電晶體並聯連接的一輸出箝位電晶體，該輸出箝位電晶體的一閘極係被供給一箝位設定電壓。
9. 如申請專利範圍第1項之影像感測器，其中被供給至該放大電晶體之一汲極的一像素功率供給電壓與該重置電壓具有彼此不同的電壓值。
10. 如申請專利範圍第1項之影像感測器，其中一微凸塊係針對該複數像素電路而設置。
11. 如申請專利範圍第2項之影像感測器，其中該第二晶片包含一算術平均處理電路，該算術平均處理電路係用以在每次該類比數位轉換器電路之一輸出值改變時，進行經改變後之該輸出值的整合以產生一整合輸出值、並將一算術平均輸出值輸出至設置在一後級中的一電路，該算術平均輸出值係藉著將該整合輸出值除以整合的次數所產生。
12. 如申請專利範圍第11項之影像感測器，其中該算術平均處理電路包含一處理時間設定電路，該處理時間設定電路係用以基於該類比數位轉換器電路在該像素訊號上重覆進行之類比數位轉換中之初始類比數位轉換所獲得之該輸出值，設定該類比數位轉換器電路之一處理週期期間的一長度。