TW201839948A - 半導體堆疊結構 - Google Patents

Abstract

一種半導體堆疊結構包含基板、第一電子元件、第一斜坡件以及第一重分布層。基板具有支持面，其中基板包含第一接墊，第一接墊設置於支持面上。第一電子元件設置於支持面上且具有第一底面、第一頂面以及連接第一底面與第一頂面的第一側面，其中第一電子元件包含第二接墊，第二接墊設置於第一頂面上。第一斜坡件設置於支持面與第一側面上且具有第一斜面。第一重分布層設置於支持面、第一頂面以及第一斜面上且電性連接第一接墊與第二接墊。

Description

半導體堆疊結構

本發明是有關於一種半導體堆疊結構。

隨著電子產業的蓬勃發展，電子產品亦逐漸進入多功能、高性能的研發方向。為滿足半導體元件高積集度(Integration)以及微型化(Miniaturization)的要求，封裝結構的各項要求亦越來越高。

為了進一步改善封裝結構的各項特性，相關領域莫不費盡心思開發。如何能提供一種具有較佳特性的封裝結構，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。

本發明之一技術態樣是在提供一種半導體堆疊結構，以增加半導體堆疊結構的製造良率與減少半導體堆疊結構的尺寸與製造成本。

根據本發明一實施方式，一種半導體堆疊結構包含基板、第一電子元件、第一斜坡件以及第一重分布層。 基板具有支持面，其中基板包含第一接墊，第一接墊設置於支持面上。第一電子元件設置於支持面上且具有第一底面、第一頂面以及連接第一底面與第一頂面的第一側面，其中第一電子元件包含第二接墊，第二接墊設置於第一頂面上。第一斜坡件設置於支持面與第一側面上且具有第一斜面。第一重分布層設置於支持面、第一頂面以及第一斜面上且電性連接第一接墊與第二接墊。

於本發明之一或複數個實施方式中，基板更包含本體與至少一第二重分布層，其中第二重分布層設置於本體中。

於本發明之一或複數個實施方式中，半導體堆疊結構更包含複數個焊球。焊球設置於基板相對於支持面的一面。

於本發明之一或複數個實施方式中，半導體堆疊結構更包含封裝件。封裝件設置於支持面上且覆蓋第一電子元件。

於本發明之一或複數個實施方式中，第一電子元件為晶片。

於本發明之一或複數個實施方式中，第一斜坡件覆蓋第一側面。

於本發明之一或複數個實施方式中，第一斜坡件裸露第一側面的至少一部分。

於本發明之一或複數個實施方式中，第一重分布層更設置於第一側面上。

於本發明之一或複數個實施方式中，半導體堆疊結構更包含晶片黏著件。晶片黏著件設置於支持面與第一底面之間，其中晶片黏著件的材質與第一斜坡件的材質相同。

於本發明之一或複數個實施方式中，半導體堆疊結構更包含第二電子元件與第二斜坡件。第二電子元件設置於第一頂面上且具有第二底面、第二頂面以及連接第二底面與第二頂面的第二側面，其中第二電子元件包含第三接墊，第三接墊設置於第二頂面上。第二斜坡件設置於第二側面上且具有第二斜面。

於本發明之一或複數個實施方式中，第二斜坡件更設置於第一頂面上，第一重分布層更設置於第二斜面與第二頂面上且更電性連接第三接墊。

於本發明之一或複數個實施方式中，第二斜坡件更設置於第一斜面上。半導體堆疊結構更包含第二重分布層。第二重分布層設置於第二斜面與第二頂面上且電性連接第一接墊與第三接墊。

於本發明之一或複數個實施方式中，第一重分布層電性連接第二重分布層。

於本發明之一或複數個實施方式中，第一重分布層與第二重分布層電性絕緣。

於本發明之一或複數個實施方式中，第一電子元件在基板上的正投影與第二電子元件在基板上的正投影大致相同。

於本發明之一或複數個實施方式中，第二電子元件在基板上的正投影的一部分與第一電子元件在基板上的正投影不重疊。

於本發明之一或複數個實施方式中，第二電子元件覆蓋第二接墊。

於本發明之一或複數個實施方式中，第二電子元件沒有覆蓋第二接墊。

於本發明之一或複數個實施方式中，第二接墊在基板上的正投影與第二電子元件在基板上的正投影重疊。

於本發明之一或複數個實施方式中，第二接墊在基板上的正投影與第二電子元件在基板上的正投影不重疊。

藉由利用重分布層電性連接接墊，基板以及堆疊的電子元件將會互相電性連接。相較於使用引線焊接(Wire Bonding)的方法，使用本方法將可以避免不同引線可能會短路的情況。在此同時，因為半導體堆疊結構中沒有引線，其會佔據極大的空間，所以半導體堆疊結構的尺寸將會較小。

另外，因為半導體堆疊結構中沒有穿透矽通孔(Through-silicon Vias，TSV)，其價格較為昂貴，因此半導體堆疊結構100的製造成本將能有效降低。

100‧‧‧半導體堆疊結構

200‧‧‧基板

200b‧‧‧面

200s‧‧‧支持面

210、311、321、331、341‧‧‧接墊

220‧‧‧本體

230、510、520、530、540‧‧‧重分布層

310、320、330、340‧‧‧電子元件

310b、320b、330b、340b‧‧‧底面

310s、320s、330s、340s‧‧‧側面

310t、320t、330t、340t‧‧‧頂面

410、420、430、440‧‧‧斜坡件

410i、420i、430i、440i‧‧‧斜面

910‧‧‧焊球

921、922、923、924‧‧‧晶片黏著件

930‧‧‧封裝件

991、992‧‧‧圖案化光阻

第1圖繪示依照本發明一實施方式之半導體堆疊結構的剖面示意圖。

第2圖繪示依照本發明另一實施方式之半導體堆疊結構的剖面示意圖。

第3圖繪示依照本發明另一實施方式之半導體堆疊結構的剖面示意圖。

第4圖至第9圖繪示依照本發明一實施方式之半導體堆疊結構的製程的各步驟的剖面示意圖。

第10圖至第14圖繪示依照本發明另一實施方式之半導體堆疊結構的製程的各步驟的剖面示意圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖繪示依照本發明一實施方式之半導體堆疊結構100的剖面示意圖。如第1圖所繪示，本發明不同實施方式提供一種半導體堆疊結構100。在一些實施方式中，半導體堆疊結構100為封裝結構。半導體堆疊結構100 可以藉由晶圓級製程(Wafer-level Process)或面板級製程(Panel-level Process)製造。

半導體堆疊結構100包含基板200、電子元件310、320、330、340、斜坡件410、420、430、440以及重分布層510。基板200具有支持面200s，其中基板200包含接墊210，接墊210設置於支持面200s上。

電子元件310設置於支持面200s上且具有底面310b、頂面310t以及連接底面310b與頂面310t的側面310s。電子元件310包含接墊311。接墊311設置於頂面310t上。斜坡件410設置於支持面200s與側面310s上且具有斜面410i。

電子元件320設置於頂面310t上且具有底面320b、頂面320t以及連接底面320b與頂面320t的側面320s。電子元件320包含接墊321。接墊321設置於頂面320t上。斜坡件420設置於頂面310t與側面320s上且具有斜面420i。

在本實施方式中，電子元件320在基板200上的正投影的一部分與電子元件310在基板200上的正投影不重疊。換句話說，電子元件320不與電子元件310對齊。

進一步來說，電子元件320沒有覆蓋接墊311。於是，接墊311在基板200上的正投影與電子元件320在基板200上的正投影不重疊。

電子元件330設置於頂面320t上且具有底面330b、頂面330t以及連接底面330b與頂面330t的側面 330s。電子元件330包含接墊331。接墊331設置於頂面330t上。斜坡件430設置於頂面320t與側面330s上且具有斜面430i。

在本實施方式中，電子元件330在基板200上的正投影的一部分與電子元件320在基板200上的正投影不重疊。換句話說，電子元件330不與電子元件320對齊。

進一步來說，電子元件330沒有覆蓋接墊321。於是，接墊321在基板200上的正投影與電子元件330在基板200上的正投影不重疊。

電子元件340設置於頂面330t上且具有底面340b、頂面340t以及連接底面340b與頂面340t的側面340s。電子元件340包含接墊341。接墊341設置於頂面340t上。斜坡件440設置於頂面330t與側面340s上且具有斜面440i。

在本實施方式中，電子元件340在基板200上的正投影的一部分與電子元件330在基板200上的正投影不重疊。換句話說，電子元件340不與電子元件330對齊。

進一步來說，電子元件340沒有覆蓋接墊331。於是，接墊331在基板200上的正投影與電子元件340在基板200上的正投影不重疊。

重分布層510設置於支持面200s、頂面310t、320t、330t、340t以及斜面410i、420i、430i、440i上且電性連接接墊210、311、321、331、341。

藉由利用重分布層510電性連接接墊210、311、321、331、341，基板200以及堆疊的電子元件310、320、330、340將會互相電性連接。相較於使用引線焊接(Wire Bonding)的方法，使用本方法將可以避免不同引線可能會短路的情況。在此同時，因為半導體堆疊結構100中沒有引線，其會佔據極大的空間，所以半導體堆疊結構100的尺寸將會較小。

另外，因為半導體堆疊結構100中沒有穿透矽通孔(Through-silicon Vias，TSV)，其價格較為昂貴，因此半導體堆疊結構100的製造成本將能有效降低。

基板200更包含本體220與至少一重分布層230，其中重分布層230設置於本體220中。半導體堆疊結構100更包含複數個焊球910。焊球910設置於基板200相對於支持面200s的一面。

在一些實施方式中，電子元件310、320、330、340為晶片。應了解到，以上所舉之電子元件310、320、330、340的具體實施方式僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇電子元件310、320、330、340的具體實施方式。

在本實施方式中，斜坡件410覆蓋側面310s，斜坡件420覆蓋側面320s，斜坡件430覆蓋側面330s，斜坡件440覆蓋側面340s，但不限於此。在一些實施方式，斜坡件410、420、430、440可能沒有覆蓋側面310s、 320s、330s、340s。覆蓋側面310s、320s、330s、340s的斜坡件410、420、430、440可以保護側面310s、320s、330s、340s。

半導體堆疊結構100更包含晶片黏著件921、922、923、924。晶片黏著件921設置於支持面200s與底面310b之間。晶片黏著件922設置於頂面310t與底面320b之間。晶片黏著件923設置於頂面320t與底面330b之間。晶片黏著件924設置於頂面330t與底面340b之間。

在一些實施方式中，晶片黏著件921、922、923、924的材質與斜坡件410、420、430、440的材質相同。應了解到，以上所舉之晶片黏著件921、922、923、924與斜坡件410、420、430、440的具體實施方式僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇晶片黏著件921、922、923、924與斜坡件410、420、430、440的具體實施方式。

半導體堆疊結構100更包含封裝件930。封裝件930設置於支持面200s上且覆蓋電子元件310、320、330、340。

在一些實施方式中，重分布層510之材質為銅。應了解到，以上所舉之重分布層510之材質僅為例示，並非用以限制本發明，本發明所屬技術領域中具有通常知識者，應視實際需要，彈性選擇重分布層510之材質。

第2圖繪示依照本發明另一實施方式之半導體堆疊結構100的剖面示意圖。如第2圖所繪示，本實施方式的半導體堆疊結構100類似於第1圖的半導體堆疊結構100，以下將描述兩者的主要差異。

電子元件310、320、330、340在基板200上的正投影大致相同。換句話說，電子元件310、320、330、340互相對齊。

進一步來說，電子元件320覆蓋接墊311，電子元件330覆蓋接墊321，電子元件340覆蓋接墊331。因此，接墊311在基板200上的正投影與電子元件320在基板200上的正投影重疊，接墊321在基板200上的正投影與電子元件330在基板200上的正投影重疊，接墊331在基板200上的正投影與電子元件340在基板200上的正投影重疊。

斜坡件420設置於斜面410i上，斜坡件430設置於斜面420i上，斜坡件440設置於斜面430i上。

半導體堆疊結構100更包含重分布層520、530、540。重分布層520設置於斜面420i與頂面320t且電性連接接墊210、321。重分布層530設置於斜面430i與頂面330t且電性連接接墊210、331。重分布層540設置於斜面440i與頂面340t且電性連接接墊210、341。

另外，重分布層510的一部分設置於斜坡件410、420之間。重分布層520的一部分設置於斜坡件420、 430之間。重分布層530的一部分設置於斜坡件430、440之間。

在本實施方式中，重分布層510、520、530、540之間互相電性絕緣，但不限於此。在一些實施方式中，重分布層510、520、530、540之間可能互相電性連接。

在本實施方式中，斜坡件410裸露側面310s的至少一部分。斜坡件420裸露側面320s的至少一部分。斜坡件430裸露側面330s的至少一部分。斜坡件440裸露側面340s的至少一部分。藉由上述配置，將可以避免斜坡件410、420、430、440所產生的應力破壞電子元件310、320、330、340的情形。

進一步來說，重分布層510更設置於側面310s上。重分布層520更設置於側面320s上。重分布層530更設置於側面330s上。重分布層540更設置於側面340s上。

第3圖繪示依照本發明另一實施方式之半導體堆疊結構100的剖面示意圖。如第3圖所繪示，本實施方式的半導體堆疊結構100與第2圖的半導體堆疊結構100類似，兩者的主要差異在於，在本實施方式中，重分布層510、520、530、540之間互相電性連接。

第4圖至第9圖繪示依照本發明一實施方式之半導體堆疊結構100的製程的各步驟的剖面示意圖。如第4圖所繪示，設置晶片黏著件921於基板200的支持面200s。

如第5圖所繪示，設置電子元件310於晶片黏著件921上，以緊壓晶片黏著件921。然後，部分的晶片 黏著件921會被擠出而形成斜坡件410，且電子元件310為固定於基板200。

如第6圖所繪示，類似於第4圖與第5圖，設置晶片黏著件922於電子元件310的頂面310t上。然後，設置電子元件320於晶片黏著件922上。電子元件320沒有對齊電子元件310。

如第7圖所繪示，進行類似於第4圖與第6圖的製程。於是，電子元件310、320、330、340為依序堆疊，且電子元件310、320、330、340沒有互相對齊。晶片黏著件922設置於電子元件310、320之間。晶片黏著件923設置於電子元件320、330之間。晶片黏著件924設置於電子元件330、340之間。形成了斜坡件420、430、440。

然後，形成圖案化光阻991於基板200的支持面200s、斜坡件410的斜面410i、電子元件310的頂面310t、斜坡件420的斜面420i、電子元件320的頂面320t、斜坡件430的斜面430i、電子元件330的頂面330t、斜坡件440的斜面440i以及電子元件340的頂面340t上。

如第8圖所繪示，形成重分布層510於基板200的支持面200s與接墊210、斜坡件410的斜面410i、電子元件310的接墊311與頂面310t、斜坡件420的斜面420i、電子元件320的接墊321與頂面320t、斜坡件430的斜面430i、電子元件330的接墊331與頂面330t、斜坡件440的斜面440i以及電子元件340的接墊341與頂面 340t上。然後，移除圖案化光阻991。於是，重分布層510電性連接接墊210、311、321、331、341。

如第9圖所繪示，形成封裝件930以覆蓋支持面200s、電子元件310、320、330、340以及重分布層510。然後，形成複數個焊球910於基板200相對於支持面200s的一面200b。本實施方式的半導體堆疊結構100可以對應於第1圖的半導體堆疊結構100。

第10圖至第14圖繪示依照本發明另一實施方式之半導體堆疊結構100的製程的各步驟的剖面示意圖。如第10圖所繪示，設置晶片黏著件921於基板200的支持面200s上。然後，設置電子元件310於晶片黏著件921上，以緊壓晶片黏著件921。

如第11圖所繪示，部分的晶片黏著件921會被擠出而形成斜坡件410，且電子元件310為固定於基板200。然後，形成圖案化光阻992於基板200的支持面200s以及斜坡件410的斜面410i上。然後，形成重分布層510於基板200的支持面200s與接墊210、斜坡件410的斜面410i以及電子元件310的接墊311與頂面310t上。因此，重分布層510電性連接接墊210、311。

如第12圖所繪示，類似於第10圖，在移除圖案化光阻992後，設置晶片黏著件922於電子元件310的頂面310t上。然後，設置電子元件320於晶片黏著件922上，且電子元件320對齊電子元件310。

如第13圖所繪示，進行類似於第10圖至第12圖的製程。於是，電子元件310、320、330、340為依序堆疊，且電子元件310、320、330、340互相對齊。晶片黏著件922設置於電子元件310、320之間。晶片黏著件923設置於電子元件320、330之間。晶片黏著件924設置於電子元件330、340之間。形成斜坡件420於斜坡件410的斜面410i上。形成斜坡件430於斜坡件420的斜面420i上。形成斜坡件440於斜坡件430的斜面430i上。形成重分布層520於基板200的支持面200s與接墊210、斜坡件420的斜面420i以及電子元件320的接墊321與頂面320t上。形成重分布層530於基板200的支持面200s與接墊210、斜坡件430的斜面430i以及電子元件330的接墊331與頂面330t上。形成重分布層540於基板200的支持面200s與接墊210、斜坡件440的斜面440i以及電子元件340的接墊341與頂面340t上。於是，重分布層520電性連接接墊210、321，重分布層530電性連接接墊210、331，重分布層540電性連接接墊210、341。

如第14圖所繪示，形成封裝件930以覆蓋支持面200s、電子元件310、320、330、340以及重分布層540。然後，形成複數個焊球910於基板200相對於支持面200s的一面200b。本實施方式的半導體堆疊結構100可以對應於第2圖的半導體堆疊結構100。

藉由利用重分布層510電性連接接墊210、311、321、331、341，基板200以及堆疊的電子元件310、 320、330、340將會互相電性連接。相較於使用引線焊接的方法，使用本方法將可以避免不同引線可能會短路的情況。在此同時，因為半導體堆疊結構100中沒有引線，其會佔據極大的空間，所以半導體堆疊結構100的尺寸將會較小。

另外，因為半導體堆疊結構100中沒有穿透矽通孔，其價格較為昂貴，因此半導體堆疊結構100的製造成本將能有效降低。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

1. 一種半導體堆疊結構，包含：一基板，具有一支持面，其中該基板包含一第一接墊，該第一接墊設置於該支持面上；一第一電子元件，設置於該支持面上且具有一第一底面、一第一頂面以及連接該第一底面與該第一頂面的一第一側面，其中該第一電子元件包含一第二接墊，該第二接墊設置於該第一頂面上；一第一斜坡件，設置於該支持面與該第一側面上且具有一第一斜面；以及一第一重分布層，設置於該支持面、該第一頂面以及該第一斜面上，且電性連接該第一接墊與該第二接墊。
2. 如請求項1所述之半導體堆疊結構，其中該基板更包含一本體與至少一第二重分布層，其中該第二重分布層設置於該本體中。
3. 如請求項1所述之半導體堆疊結構，更包含：複數個焊球，設置於該基板相對於該支持面的一面。
4. 如請求項1所述之半導體堆疊結構，更包含：一封裝件，設置於該支持面上且覆蓋該第一電子元件。
5. 如請求項1所述之半導體堆疊結構，其中該第一電子元件為一晶片。
6. 如請求項1所述之半導體堆疊結構，其中該第一斜坡件覆蓋該第一側面。
7. 如請求項1所述之半導體堆疊結構，其中該第一斜坡件裸露該第一側面的至少一部分。
8. 如請求項1所述之半導體堆疊結構，其中該第一重分布層更設置於該第一側面上。
9. 如請求項1所述之半導體堆疊結構，更包含：一晶片黏著件，設置於該支持面與該第一底面之間，其中該晶片黏著件的材質與該第一斜坡件的材質相同。
10. 如請求項1所述之半導體堆疊結構，更包含：一第二電子元件，設置於該第一頂面上且具有一第二底面、一第二頂面以及連接該第二底面與該第二頂面的一第二側面，其中該第二電子元件包含一第三接墊，該第三接墊設置於該第二頂面上；以及一第二斜坡件，設置於該第二側面上且具有一第二斜面。
11. 如請求項10所述之半導體堆疊結構，其中該第二斜坡件更設置於該第一頂面上，該第一重分布層更設置於該第二斜面與該第二頂面上且更電性連接該第三接墊。
12. 如請求項10所述之半導體堆疊結構，其中該第二斜坡件更設置於該第一斜面上；以及更包含：一第二重分布層，設置於該第二斜面與該第二頂面上且電性連接該第一接墊與該第三接墊。
13. 如請求項12所述之半導體堆疊結構，其中該第一重分布層電性連接該第二重分布層。
14. 如請求項12所述之半導體堆疊結構，其中該第一重分布層與該第二重分布層電性絕緣。
15. 如請求項10所述之半導體堆疊結構，其中該第一電子元件在該基板上的正投影與該第二電子元件在該基板上的正投影大致相同。
16. 如請求項10所述之半導體堆疊結構，其中該第二電子元件在該基板上的正投影的一部分與該第一電子元件在該基板上的正投影不重疊。
17. 如請求項10所述之半導體堆疊結構，其中該第二電子元件覆蓋該第二接墊。
18. 如請求項10所述之半導體堆疊結構，其中該第二電子元件沒有覆蓋該第二接墊。
19. 如請求項10所述之半導體堆疊結構，其中該第二接墊在該基板上的正投影與該第二電子元件在該基板上的正投影重疊。
20. 如請求項10所述之半導體堆疊結構，其中該第二接墊在該基板上的正投影與該第二電子元件在該基板上的正投影不重疊。